KR101243158B1

KR101243158B1 - Data driver circuit for liquid crystal display

Info

Publication number: KR101243158B1
Application number: KR1020060061218A
Authority: KR
Inventors: 이창환
Original assignee: 엘지디스플레이 주식회사
Priority date: 2006-06-30
Filing date: 2006-06-30
Publication date: 2013-03-14
Also published as: KR20080002401A

Abstract

본 발명은 액정표시장치의 데이터 드라이버의 면적을 줄이는 기술에 관한 것이다. 이러한 본 발명은, 외부로부터 순차적으로 공급되는 적,녹,청색용 데이터를 각기 래치하는 적,녹,청색용 래치와; 상기 적,녹,청색용 래치에서 출력되는 데이터를 디지털/아날로그 변환기에 전달하기 위한 각각의 스위치 및 공통라인과; 상기 공통라인을 통해 입력되는 디지털의 적,녹,청색용 데이터를 아날로그 신호로 변환하여 라인셀렉터측으로 출력하는 디지털/아날로그 변환기에 의해 달성된다.The present invention relates to a technique for reducing the area of a data driver of a liquid crystal display device. The present invention comprises a red, green, blue latch for latching the red, green, blue data sequentially supplied from the outside; Respective switches and common lines for transferring data output from the red, green, and blue latches to a digital-to-analog converter; A digital / analog converter converts digital red, green, and blue data input through the common line into an analog signal and outputs the analog signal to the line selector.

Description

액정표시장치의 데이터 드라이버 회로{DATA DRIVER CIRCUIT FOR LIQUID CRYSTAL DISPLAY}DATA DRIVER CIRCUIT FOR LIQUID CRYSTAL DISPLAY}

도 1은 종래 기술에 의한 데이터 드라이버의 블록도.1 is a block diagram of a data driver according to the prior art.

도 2는 도 1에서 병렬/직렬래치의 상세 블록도. FIG. 2 is a detailed block diagram of the parallel / serial latch in FIG. 1; FIG.

도 3은 본 발명에 의한 액정표시장치의 데이터 드라이버 회로의 블록도.3 is a block diagram of a data driver circuit of the liquid crystal display device according to the present invention;

도 4는 도 3에서 래치의 상세 회로도.4 is a detailed circuit diagram of the latch in FIG.

도 5는 도 적색용 래치에서의 데이터 처리과정을 나타낸 각 제어신호의 타이밍도. FIG. 5 is a timing diagram of each control signal illustrating a data processing procedure in the latch for FIG.

***도면의 주요 부분에 대한 부호의 설명*** *** Description of the symbols for the main parts of the drawings ***

31 : 쉬프트레지스터 32R,32G,32B : 적,녹,청색용 래치31: Shift register 32R, 32G, 32B: Red, green, blue latch

33 : 디지털/아날로그 변환기 34 : 라인 셀렉터33: digital-to-analog converter 34: line selector

본 발명은 액정표시장치의 데이터 드라이버의 면적을 줄이는 기술에 관한 것으로, 특히 데이터 출력라인을 공유하여 데이터 드라이버 회로의 면적을 줄일 수 있도록 한 액정표시장치의 데이터 드라이버 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for reducing the area of a data driver of a liquid crystal display device, and more particularly to a data driver circuit of a liquid crystal display device capable of reducing the area of a data driver circuit by sharing data output lines.

일반적으로, 액정표시장치(LCD)는 경량, 박형, 저소비 전력구동 등의 특징으로 인하여 그 응용범위가 사무자동화 기기, 오디오/비디오기기 등으로 점차 확대되고 있는 추세에 있다. 이와 같은 LCD는 매트릭스 형태로 배열된 다수의 제어용 스위치들에 인가되는 영상신호에 따라 광빔의 투과량이 조절되어 화면에 원하는 화상을 표시하게 된다.In general, liquid crystal display (LCD) has a trend that the application range is gradually expanded to office automation equipment, audio / video equipment, etc. due to features such as light weight, thin, low power consumption. The LCD displays a desired image on a screen by adjusting the amount of light beams transmitted in accordance with an image signal applied to a plurality of control switches arranged in a matrix.

액정표시장치에서, 데이터 드라이버는 타이밍 콘트롤러로부터 데이터 제어 신호들(SSP,SSC,SOE,POL)에 응답하여 수평 기간(H1,H2....)마다 1라인 분씩의 화소 신호를 액정패널상의 데이터 라인들에 공급한다. 특히, 데이터 드라이버는 타이밍 콘트롤러로부터 입력되는 디지털 비디오 데이터(R,G,B)를 감마전압 발생부의 감마전압을 이용하여 아날로그 비디오 신호로 변환하여 공급한다. 이러한 데이터 드라이버는 데이터 라이들을 분리 구동하는 다수개의 데이터 드라이브 집적회로들로 구성된다.In the liquid crystal display, the data driver outputs a pixel signal of one line per horizontal period (H1, H2 ....) in response to the data control signals SSP, SSC, SOE, and POL from the timing controller. To the lines. In particular, the data driver converts the digital video data R, G, and B input from the timing controller into an analog video signal using the gamma voltage of the gamma voltage generator. This data driver consists of a plurality of data drive integrated circuits that drive the data lie separately.

도 1은 종래 기술에 의한 데이터 드라이버의 블록도이다. 여기서, 래치회로(Splatchs)가 6bit 회로로 구현되는 경우, 각 래치회로(Splatchs)는 6 개의 래치회로로 구성되며, 이들의 회로 면적은 1 픽셀(pixel)의 면적에 해당된다. 그런데, 6개의 회로를 1 픽셀의 면적에 모두 내장하는데 어려움이 있다. 따라서, 액정 패널상에서 데이터 드라이버를 상하로 분리 배치하는 방법을 사용하였다.1 is a block diagram of a data driver according to the prior art. Here, when the latch circuits (Splatchs) is implemented as a 6-bit circuit, each latch circuit (Splatchs) is composed of six latch circuits, their circuit area corresponds to the area of one pixel (pixel). However, it is difficult to embed all six circuits in an area of one pixel. Therefore, a method of separating and disposing the data driver up and down on the liquid crystal panel was used.

도 2는 상기 도 1에서 래치회로(Splatchs)의 상세 구성을 보인 SOP(SOP: System On Panel) 상의 블록도로서 이에 도시한 바와 같이, 하나의 데이터가 다른 데이터 회로를 통해 출력되므로 아웃인에이블신호(OE1-OE3)의 발생 로직이 복잡해 지고, 메모리 기능을 수행하는 소자가 에스램(SRAM)으로 구현되어야 한다. FIG. 2 is a block diagram of a SOP (SOP: System On Panel) showing the detailed configuration of the latch circuits in FIG. 1, as shown in FIG. 1, since one data is output through another data circuit. The logic of generation of (OE1-OE3) becomes complicated, and a device that performs a memory function must be implemented in SRAM.

이와 같이 종래의 데이터 드라이버에 있어서는 하나의 데이터가 다른 데이터 회로를 통해 출력되므로 아웃인에이블신호들의 발생 로직이 복잡해 지는 단점이 있고, 더욱이 라인메모리 기능을 수행하는 소자가 반드시 에스램으로 구현되어야 하므로 회로 면적이 증가되는 단점이 있었다. As described above, in the conventional data driver, since one data is output through another data circuit, the logic of generating out enable signals is complicated. Furthermore, since a device performing a line memory function must be implemented as an SRAM, a circuit is required. There was a disadvantage that the area is increased.

따라서, 본 발명의 목적은 R,G,B 데이터를 D/A변환기에 전달하는 경우, 그 R,G,B 데이터들의 출력라인을 공유하는 래치회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a latch circuit that shares output lines of R, G, and B data when R, G, and B data are transferred to a D / A converter.

상기와 같은 목적을 달성하기 위한 본 발명은, 타이밍 콘트롤러측으로부터 순차적으로 공급되는 적,녹,청색용 데이터를 각기 래치하는 적,녹,청색용 래치와; 상기 적,녹,청색용 래치에서 출력되는 데이터를 디지털/아날로그 변환기에 전달하기 위한 스위치 및 공통라인과; 상기 공통라인을 통해 입력되는 디지털의 적,녹,청색용 데이터를 아날로그 신호로 변환하는 디지털/아날로그 변환기를 포함하여 구성함을 특징으로 한다.The present invention for achieving the above object, the red, green, blue latch for latching the red, green, blue data sequentially supplied from the timing controller side; A switch and a common line for transferring data output from the red, green, and blue latches to a digital / analog converter; And a digital / analog converter for converting digital red, green, and blue data input through the common line into an analog signal.

이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 의한 액정표시장치의 데이터 드라이버 회로의 일실시 구현예를 보인 블록도로서 이에 도시한 바와 같이, 타이밍 콘트롤러로부터 소정 주기로 입력되는 소스 스타트 펄스를 소스 샘플링 클럭신호에 따라 쉬프트시켜 후술할 래치(32R),(32G),(32B)에 샘플링신호로 공급하는 쉬프트레지스터(31)와; 타이밍 콘 트롤러측으로부터 순차적으로 공급되는 적,녹,청색용 데이터를 각기 래치하는 적,녹,청색용 래치(32R),(32G),(32B)와; 상기 적,녹,청색용 래치(32R),(32G),(32B)에서 출력되는 데이터를 디지털/아날로그 변환기(33)에 전달하기 위한 스위치(SW_R),(SW_G),(SW_B)와; 상기 스위치(SW_R),(SW_G),(SW_B)를 각기 통해 입력되는 디지털의 적,녹,청색용 데이터를 아날로그 신호로 변환하는 디지털/아날로그 변환기(33)와; 상기 디지털/아날로그 변환기(33)에서 출력되는 아날로그의 적,녹,청색용 데이터를 액정패널상의 데이터라인에 전달하기 위한 라인 셀렉터(34)로 구성하였다.FIG. 3 is a block diagram illustrating an embodiment of a data driver circuit of a liquid crystal display according to the present invention. As shown in FIG. 3, a source start pulse input from a timing controller at predetermined intervals may be shifted according to a source sampling clock signal. A shift register 31 for supplying to the latches 32R, 32G, and 32B as sampling signals; Red, green, and blue latches 32R, 32G, and 32B for latching red, green, and blue data sequentially supplied from the timing controller side; Switches SW_R, SW_G, and SW_B for transferring data output from the red, green, and blue latches 32R, 32G, and 32B to the digital-to-analog converter 33; A digital / analog converter 33 for converting digital red, green, and blue data input through the switches SW_R, SW_G, and SW_B into analog signals; The line selector 34 is configured to transfer analog red, green, and blue data output from the digital / analog converter 33 to data lines on the liquid crystal panel.

도 4는 상기 적색용 래치(32R)의 상세회로도로서 이에 도시한 바와 같이, 상기 타이밍 콘트롤러측으로부터 공급되는 적색용 데이터(DATA_R)를 샘플링하는 제1모스트랜지스터와; 상기 제1모스트랜지스터에 의해 샘플링되는 적색용 데이터를 래치하는 제1인버터와; 상기 제1인버터에 래치된 상기 적색용 데이터를 로드하는 제2모스트랜지스터와; 상기 제2모스트랜지스터에 의해 로드되는 적색용 데이터를 래치하는 제2래치로 구성하였다.Fig. 4 is a detailed circuit diagram of the red latch 32R, and as shown therein, a first MOS transistor for sampling red data DATA_R supplied from the timing controller side; A first inverter for latching red data sampled by the first MOS transistor; A second MOS transistor for loading the red data latched in the first inverter; A second latch latching the red data loaded by the second MOS transistor was configured.

이와 같이 구성한 본 발명의 작용을 첨부한 도 5를 참조하여 상세히 설명하면 다음과 같다.Referring to Figure 5 attached to the operation of the present invention configured as described above in detail as follows.

도 3은 본 발명에 의한 데이터 드라이버의 직렬/병렬 래치 구조를 나타낸 것으로, 이에 도시한 바와 같이 타이밍 콘트롤러측으로부터 순차적으로 공급되는 적,녹,청색용 데이터(DATA_R),(DATA_G),(DATA_B)가 적색용 래치(32R), 녹색용 래치(32G), 청색용 래치(32B)에 래치된다. 3 shows a serial / parallel latch structure of a data driver according to the present invention. As shown in FIG. 3, red, green, and blue data DATA_R, DATA_G, and DATA_B are sequentially supplied from a timing controller. Is latched to the red latch 32R, the green latch 32G, and the blue latch 32B.

이때, 쉬프트레지스터(31)는 타이밍 콘트롤러(도면에 미표시)로부터 1 수평주기(1H)로 입력되는 소스 스타트 펄스(SSP)를 소스 샘플링 클럭신호(SSC)에 따라 쉬프트시켜 상기 래치(32R),(32G),(32B)에 샘플링신호로 출력한다. At this time, the shift register 31 shifts the source start pulse SSP input in one horizontal period 1H from the timing controller (not shown) in accordance with the source sampling clock signal SSC, so that the latch 32R, ( 32G) and 32B are output as sampling signals.

그리고, 상기 적색용 래치(32R), 녹색용 래치(32G), 청색용 래치(32B)에 래치된 적,녹,청색용 데이터(R),(G),(B)는 상기 타이밍 콘트롤러로부터 출력되는 아웃인에이블신호(OER),(OEG),(OEB)에 의해 온되는 스위치(SW_R),(SW_G),(SW_B)를 각기 통해 디지털/아날로그 변환기(DAC)(33)에 전달된다. The red, green, and blue data (R), (G), and (B) latched in the red latch (32R), the green latch (32G), and the blue latch (32B) are output from the timing controller. The switches SW_R, SW_G, and SW_B which are turned on by the enable signals OER, OEG, and OBE are transmitted to the digital-to-analog converter DAC 33, respectively.

도 4는 상기 적색용 래치(32R), 녹색용 래치(32G), 청색용 래치(32B) 중에서 적색용 래치(32R)를 예로 하여 이의 상세 회로를 나타낸 것이다. 4 shows a detailed circuit of the red latch 32R, the green latch 32G, and the blue latch 32B as an example of the red latch 32R.

즉, 상기 타이밍 콘트롤러측으로부터 공급되는 적색용 데이터(DATA_R)가 상기 소스 샘플링 클럭신호(SSC)에 의해 턴온되는 모스트랜지스터(M41)를 통해 샘플링되어 인버터(I41)에 래치된다.That is, the red data DATA_R supplied from the timing controller side is sampled through the MOS transistor M41 turned on by the source sampling clock signal SSC and latched in the inverter I41.

이후, 상기 인버터(I41)에 래치된 상기 적색용 데이터(DATA_R)가 로드신호(LP)에 의해 턴온되는 모스트랜지스터(M42)를 통해 로드되어 인버터(I42)에 래치된다.Thereafter, the red data DATA_R latched in the inverter I41 is loaded through the MOS transistor M42 turned on by the load signal LP and latched in the inverter I42.

상기와 같은 과정을 통해 최종적으로 인버터(I42)에 래치된 적색용 데이터(DATA_R)는 상기 타이밍 콘트롤러로부터 출력되는 아웃인에이블신호(OER)에 의해 모스트랜지스터(T43)가 턴온될 때, 그 모스트랜지스터(T43)를 통해 상기 디지털/아날로그 변환기(DAC)(33)에 전달된다. 여기서, 상기 모스트랜지스터(T43)는 상기 도 3에서 스위치(SW_R)에 해당된다.The red data DATA_R finally latched in the inverter I42 through the above process is the MOS transistor when the MOS transistor T43 is turned on by the out enable signal OER output from the timing controller. It is transmitted to the digital-to-analog converter (DAC) 33 via T43. The MOS transistor T43 corresponds to the switch SW_R in FIG. 3.

도 5는 상기 도 4에 나타낸 적색용 래치(32R)에서의 데이터 처리과정을 나타낸 각 제어신호의 타이밍도이다. FIG. 5 is a timing diagram of each control signal showing a data processing procedure in the red latch 32R shown in FIG.

상기 디지털/아날로그 변환기(33)는 상기와 같은 처리과정을 통해 입력되는 디지털 형태의 적,녹,청색용 데이터(R),(G),(B)를 아날로그 신호로 변환하여 출력하고, 이들은 라인 셀렉터(34)를 통해 선택되어 액정패널상의 데이터라인으로 보내진다.The digital-to-analog converter 33 converts the red, green, and blue data (R), (G), and (B) in digital form, which are input through the above-described processing, into analog signals, and these are lines. It is selected through the selector 34 and sent to the data line on the liquid crystal panel.

결국, 상기 도 3에 도시한 본 발명의 데이터 드라이버의 직렬/병렬 래치의 구조적인 특징을 살펴보면, 상기 적색용 래치(32R), 녹색용 래치(32G), 청색용 래치(32B)가 각기 독립적으로 구성되고, 출력선을 서로 공유한다는 것이다.As a result, the structural features of the serial / parallel latches of the data driver of the present invention shown in FIG. 3 show that the red latch 32R, the green latch 32G, and the blue latch 32B are each independently. Configured to share output lines with each other.

그리고, 상기 각 래치(32R),(32G),(32B)에 각기 래치된 적,녹,청색용 데이터(R),(G),(B)가 상기 스위치(SW_R),(SW_G),(SW_B)를 각기 통해 디지털/아날로그 변환기(DAC)(33)에 독립적으로 전달된다는 것이다. 이와 같은 구조적인 특성으로 인하여 래치회로의 구성이 간단해 진다.The red, green, and blue data (R), (G), and (B) latched in the latches 32R, 32G, and 32B, respectively, correspond to the switches SW_R, SW_G, and (B). SW_B) is independently transmitted to the digital-to-analog converter (DAC) 33 respectively. Such a structural characteristic simplifies the configuration of the latch circuit.

그리고, 상기 스위치(SW_R),(SW_G),(SW_B)의 스위칭 동작을 제어하는 아웃인에이블신호(OER),(OEG),(OEB)의 논리적 구성이 간단해지고, 메모리 기능을 수행하는 래치 회로를 에스램(SRAM)으로 구현할 필요없이 도 4에서와 같이 인버터 등으로 구현할 수 있게 되므로 회로 면적을 줄일 수 있게 된다.In addition, the logical structure of the out enable signals OER, OEG, and OBE controlling the switching operations of the switches SW_R, SW_G, and SW_B is simplified, and the latch circuit performs a memory function. Since it can be implemented in an inverter or the like as shown in Figure 4 without having to implement the SRAM (SRAM) it is possible to reduce the circuit area.

이상에서 상세히 설명한 바와 같이 본 발명은, 적,녹,색용 래치를 독립적으로 구성하여 이들에 래치된 적,녹,청색용 데이터를 공유된 출력선을 통해 디지털/아날로그 변환기에 함으로써, 래치회로의 구성이 간단해 지는 효과가 있다.As described in detail above, the present invention provides a configuration of a latch circuit by independently configuring red, green, and blue latches, and red, green, and blue data latched thereon to a digital / analog converter through a shared output line. This simplifies the effect.

그리고, 메모리 기능을 수행하는 래치 회로를 에스램으로 구현할 필요없이 인버터 등으로 구현할 수 있게 되므로 회로의 면적을 줄일 수 있는 효과가 있다.In addition, since the latch circuit that performs the memory function may be implemented as an inverter without implementing the SRAM, the circuit area may be reduced.

Claims

삭제delete

외부로부터 순차적으로 공급되는 적,녹,청색용 데이터를 각기 래치하는 적,녹,청색용 래치와;A red, green, and blue latch for latching red, green, and blue data sequentially supplied from the outside;

상기 적,녹,청색용 래치에서 출력되는 데이터를 디지털/아날로그 변환기에 전달하기 위한 각각의 스위치 및 공통라인과;Respective switches and common lines for transferring data output from the red, green, and blue latches to a digital-to-analog converter;

상기 공통라인을 통해 입력되는 디지털의 적,녹,청색용 데이터를 아날로그 신호로 변환하여 라인셀렉터측으로 출력하는 디지털/아날로그 변환기를 포함하고,And a digital / analog converter for converting digital red, green, and blue data input through the common line into an analog signal and outputting the analog signal to a line selector.

상기 적,녹,청색용 래치 중, 적어도 하나는,At least one of the red, green, and blue latches,

입력되는 데이터를 샘플링하는 제1모스트랜지스터와;A first MOS transistor for sampling the input data;

상기 제1모스트랜지스터에 의해 샘플링되는 데이터를 래치하는 제1인버터와;A first inverter for latching data sampled by the first MOS transistor;

상기 제1인버터에 래치된 상기 데이터를 로드하는 제2모스트랜지스터와;A second MOS transistor for loading the data latched in the first inverter;

상기 제2모스트랜지스터에 의해 로드되는 데이터를 래치하는 제2인버터로 구성되며,A second inverter for latching data loaded by the second MOS transistor,

상기 스위치는 상기 제2 인버터와 연결되어 제2 인버터에 의해 래치된 데이터를 상기 공통라인에 공급하는 것The switch is connected to the second inverter to supply data latched by the second inverter to the common line

을 특징으로 하는 액정표시장치의 데이터 드라이버 회로.A data driver circuit for a liquid crystal display device, characterized in that.

제2항에 있어서, 제1모스트랜지스터는 소스 샘플링 클럭신호에 의해 턴온되어 샘플링 동작하도록 구성된 것을 특징으로 하는 액정표시장치의 데이터 드라이버 회로.3. The data driver circuit of claim 2, wherein the first MOS transistor is configured to be turned on by a source sampling clock signal to perform sampling operation.

제2항에 있어서, 제2인버터의 출력단은 아웃인에이블신호(OER, OEG, OEB)에 의해 턴온되는 모스트랜지스터로 구성되는 상기 스위치를 통해 상기 공통라인측으로 연결되도록 구성된 것을 특징으로 하는 액정표시장치의 데이터 드라이버 회로.The liquid crystal display of claim 2, wherein an output terminal of the second inverter is configured to be connected to the common line side through the switch composed of a MOS transistor turned on by an out enable signal (OER, OEG, OEB). Data driver circuit.

제4항에 있어서, 아웃인에이블신호(OER, OEG, OEB)는 타이밍 콘트롤러로부터 공급되는 것을 특징으로 하는 액정표시장치의 데이터 드라이버 회로.5. The data driver circuit of claim 4, wherein the out enable signals (OER, OEG, OEB) are supplied from a timing controller.