KR101231251B1 - Method for manufacturing transistor of metal oxide semiconductor type - Google Patents

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Abstract

본 발명은 과도 식각된 부위의 필드 산화막 저부에서 발생하는 누설전류를 억제할 수 있는 모스 트랜지스터 제조방법을 제공하기 위한 것으로서, 이를 위해 본 발명은 국부적으로 필드 산화막이 형성된 기판을 제공하는 단계와, 상기 기판 상에 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴을 포함한 전체 구조 상부의 단차를 따라 제1 절연막을 증착하는 단계와, 상기 제1 절연막 상부에 상기 제1 절연막과 식각 선택비가 다른 제2 절연막을 증착하는 단계와, 상기 제1 절연막을 장벽층으로 한 식각공정을 통해 상기 제2 절연막을 식각하여 상기 게이트 패턴의 양측과 대응되는 상기 제1 절연막의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 이용한 이온주입공정을 실시하여 상기 게이트 패턴의 양측과 대응되는 상기 기판 내에 소오스/드레인 영역을 형성하는 단계를 포함하는 모스 트랜지스터 제조방법을 제공한다.The present invention is to provide a method for manufacturing a MOS transistor that can suppress the leakage current generated in the field oxide film bottom of the over-etched portion, the present invention to provide a substrate having a locally formed field oxide film, and Forming a gate pattern on the substrate, depositing a first insulating film along a step of an upper portion of the entire structure including the gate pattern, and a second insulating film having an etch selectivity different from that of the first insulating film on the first insulating film. Forming a spacer on both sidewalls of the first insulating layer corresponding to both sides of the gate pattern by etching the second insulating layer through an etch process using the first insulating layer as a barrier layer; An ion implantation process using a spacer is used to perform source / de It provides a MOS transistor manufacturing method comprising the step of forming the region.

모스, 트랜지스터, 식각 선택비, 스페이서 절연막, 필드 산화막. Morse, transistor, etching selectivity, spacer insulating film, field oxide film.

Description

모스 트랜지스터 제조방법{METHOD FOR MANUFACTURING TRANSISTOR OF METAL OXIDE SEMICONDUCTOR TYPE}MOS transistor manufacturing method {METHOD FOR MANUFACTURING TRANSISTOR OF METAL OXIDE SEMICONDUCTOR TYPE}

도 1a 및 도 1b는 종래 기술에 따른 MOS 트랜지스터 제조방법을 도시한 공정단면도.1A and 1B are cross-sectional views illustrating a MOS transistor manufacturing method according to the prior art.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 MOS 트랜지스터 제조방법을 도시한 공정단면도.2A through 2D are cross-sectional views illustrating a method of manufacturing a MOS transistor according to an exemplary embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10, 110 : 기판10, 110: substrate

11, 111 : 필드 산화막11, 111: field oxide film

12, 112 : 게이트 절연막12, 112: gate insulating film

13, 113 : 게이트 전도막13, 113: gate conductive film

14, 114 : 게이트 패턴14, 114: gate pattern

17, 115 : LDD 이온주입공정17, 115: LDD ion implantation process

15, 116 : 저농도 접합영역15, 116: low concentration junction region

117 : 제1 절연막117: first insulating film

118 : 제2 절연막118: second insulating film

16, 118a : 스페이서16, 118a: spacer

119 : 건식식각공정119 dry etching process

120 : 소오스/드레인 이온주입공정120 source / drain ion implantation process

18, 121 : 고농도 접합영역18, 121: high concentration junction region

19, 122 : 소오스/드레인 영역19, 122: source / drain regions

본 발명은 모스 트랜지스터에 관한 것으로, 특히 LDD 구조의 소오스/드레인 영역을 구비한 MOS(Metal Oxide Semiconductor) 트랜지스터 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS transistor, and more particularly, to a method of manufacturing a metal oxide semiconductor (MOS) transistor having a source / drain region of an LDD structure.

반도체 소자 중 모스(MOS; Metal Oxide Semiconductor) 트랜지스터는 반도체 기판 상에 형성된 게이트 패턴 및 게이트 패턴 양측의 반도체 기판에 형성된 소오스/드레인 영역으로 구성된다. 일반적으로, 소오스/드레인 영역은 핫 캐리어(Hot-carrier) 효과를 억제하여 고집적화에 유리한 엘디디(LDD; Lightly Doped Drain) 구조를 갖는다. A metal oxide semiconductor (MOS) transistor among semiconductor devices includes a gate pattern formed on a semiconductor substrate and a source / drain region formed on semiconductor substrates on both sides of the gate pattern. In general, the source / drain region has a lightly doped drain (LDD) structure which is advantageous for high integration by suppressing a hot-carrier effect.

도 1a 및 도 1b는 종래 기술에 따른 MOS 트랜지스터 제조방법을 도시한 공정단면도이다.1A and 1B are cross-sectional views illustrating a method of manufacturing a MOS transistor according to the prior art.

먼저, 도 1a에 도시된 바와 같이, LOCOS(LOCal Oxidaton of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정을 실시하여 기판(10)에 필드 산화막(11)을 형성함으로써, 액티브 영역과 필드 영역을 정의한다. 그런 다음, 기판(10) 상에 게이트 패턴(14)을 형성한다. 예컨대, 기판(10) 상에 게이트 절연막(12) 및 게이트 전도막(13)을 순차적으로 증착한 후, 이를 선택적으로 식각하여 기판(10) 상에 게이트 패턴(14)을 형성한다.First, as shown in FIG. 1A, by forming a field oxide film 11 on a substrate 10 by performing a LOCOS (LOCal Oxidaton of Silicon) process or a shallow trench isolation (STI) process, an active region and a field region are defined. do. Then, the gate pattern 14 is formed on the substrate 10. For example, the gate insulating layer 12 and the gate conductive layer 13 are sequentially deposited on the substrate 10, and then selectively etched to form the gate pattern 14 on the substrate 10.

이어서, 게이트 패턴(14)을 마스크(Mask)로 이용한 LDD 이온주입공정(17)을 실시하여 게이트 패턴(14)의 양측으로 노출된 기판(10) 내에 저농도 접합영역(15)을 형성한다.Subsequently, an LDD ion implantation process 17 using the gate pattern 14 as a mask is performed to form a low concentration junction region 15 in the substrate 10 exposed to both sides of the gate pattern 14.

이어서, 게이트 패턴(14)을 포함한 전체 구조 상부의 단차를 따라 절연막을 증착한 후, 이를 건식식각하여 게이트 패턴(14)의 양측벽에 스페이서(16)를 형성한다.Subsequently, an insulating layer is deposited along the step of the entire structure including the gate pattern 14, and then dry-etched to form the spacers 16 on both sidewalls of the gate pattern 14.

그러나, 도 1a에서와 같이 스페이서(16) 형성을 위한 건식식각공정을 진행시에는 필드 산화막(11)의 모서리 부분('O' 부위 참조)이 과도 식각(over etch)될 수 있다. However, when the dry etching process for forming the spacers 16 is performed as shown in FIG. 1A, the corner portions (see 'O' portions) of the field oxide layer 11 may be overetched.

이어서, 도 1b에 도시된 바와 같이, 스페이서(16)를 마스크로 이용한 소오스/드레인 이온주입공정을 실시하여 스페이서(16)의 양측으로 노출된 기판(10) 내에 고농도 접합영역(18)을 형성한다. 이로써, 소오스/드레인 영역(19)을 갖는 모스 트랜지스터가 완성된다.Subsequently, as shown in FIG. 1B, a source / drain ion implantation process using the spacer 16 as a mask is performed to form a high concentration junction region 18 in the substrate 10 exposed to both sides of the spacer 16. . This completes the MOS transistor having the source / drain regions 19.

그러나, 도 1b에서와 같이 소오스/드레인 이온주입공정 진행시에는 과도 식 각된 부위와 대응되는 필드 산화막(11) 저부의 기판(10) 내에 소오스/드레인 영역이 침투하여 형성됨에 따라 누설전류(Leakage current, 'L' 부위 참조)가 발생하는 문제점이 있다.However, as shown in FIG. 1B, during the source / drain ion implantation process, a leakage current is formed as the source / drain region penetrates into the substrate 10 at the bottom of the field oxide film 11 corresponding to the over-etched portion. , See 'L' site).

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 과도 식각된 부위의 필드 산화막 저부에서 발생하는 누설전류를 억제할 수 있는 모스 트랜지스터 제조방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a MOS transistor manufacturing method capable of suppressing the leakage current generated in the bottom portion of the field oxide film of the over-etched portion to solve the above problems of the prior art.

상기 목적을 달성하기 위한 일측면에 따른 본 발명은, 국부적으로 필드 산화막이 형성된 기판을 제공하는 단계와, 상기 기판 상에 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴을 포함한 전체 구조 상부의 단차를 따라 제1 절연막을 증착하는 단계와, 상기 제1 절연막 상부에 상기 제1 절연막과 식각 선택비가 다른 제2 절연막을 증착하는 단계와, 상기 제1 절연막을 장벽층으로 한 식각공정을 통해 상기 제2 절연막을 식각하여 상기 게이트 패턴의 양측과 대응되는 상기 제1 절연막의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 이용한 이온주입공정을 실시하여 상기 게이트 패턴의 양측과 대응되는 상기 기판 내에 소오스/드레인 영역을 형성하는 단계를 포함하는 모스 트랜지스터 제조방법을 제공한다.According to an aspect of the present invention, there is provided a method including providing a substrate on which a field oxide film is locally formed, forming a gate pattern on the substrate, and forming a step on an entire structure including the gate pattern. And depositing a first insulating film, depositing a second insulating film having a different etching selectivity from the first insulating film on the first insulating film, and etching the second insulating film using the first insulating film as a barrier layer. Etching the insulating film to form spacers on both sidewalls of the first insulating film corresponding to both sides of the gate pattern, and performing an ion implantation process using the spacers. It provides a MOS transistor manufacturing method comprising the step of forming a drain region.

본 발명에 있어서, 상기 소오스/드레인 영역을 형성하는 단계는 상기 이온주 입공정시 상기 제1 절연막을 스크린 산화막으로 한다.In the present invention, the forming of the source / drain regions uses the first insulating layer as a screen oxide layer during the ion implantation process.

또한, 본 발명에 있어서, 상기 제1 절연막은 상기 제2 절연막보다 식각률이 낮은 물질로 형성한다. 바람직하게는, 제1 절연막은 폴리 실리콘막으로 형성하고 상기 제2 절연막은 산화막 계열의 물질로 형성한다.In addition, in the present invention, the first insulating film is formed of a material having a lower etching rate than the second insulating film. Preferably, the first insulating film is formed of a polysilicon film and the second insulating film is formed of an oxide film-based material.

또한, 본 발명에 있어서, 열처리를 실시하여 상기 제1 절연막을 산화시키는 단계를 더 포함할 수 있다.Further, in the present invention, the method may further include oxidizing the first insulating layer by performing a heat treatment.

또한, 본 발명에 있어서, 상기 스페이서는 상기 필드 산화막의 양측과 대응되는 제1 절연막의 양측벽에도 형성한다.In the present invention, the spacer is formed on both side walls of the first insulating film corresponding to both sides of the field oxide film.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. In addition, in the drawings, the thicknesses of layers and regions are exaggerated for clarity, and in the case where the layers are said to be "on" another layer or substrate, they may be formed directly on another layer or substrate or Or a third layer may be interposed therebetween. In addition, the same reference numerals throughout the specification represent the same components.

실시예Example

도 2a 내지 도 2d는 본 발명의 실시예에 따른 MOS 트랜지스터 제조방법을 도시한 공정단면도이다.2A through 2D are cross-sectional views illustrating a method of manufacturing a MOS transistor according to an exemplary embodiment of the present invention.

먼저, 도 2a에 도시된 바와 같이, LOCOS 공정 또는 STI 공정을 실시하여 기판(110)에 필드 산화막(111)을 형성함으로써, 액티브 영역과 필드 영역을 정의한다. First, as shown in FIG. 2A, the field oxide film 111 is formed on the substrate 110 by performing a LOCOS process or an STI process to define an active region and a field region.

이어서, 기판(110) 상에 게이트 패턴(114)을 형성한다. 예컨대, 기판(110) 상에 게이트 절연막(112) 및 게이트 전도막(113)을 순차적으로 증착한 후, 이를 선택적으로 식각하여 기판(110) 상에 게이트 패턴(114)을 형성한다.Subsequently, a gate pattern 114 is formed on the substrate 110. For example, the gate insulating layer 112 and the gate conductive layer 113 are sequentially deposited on the substrate 110, and then selectively etched to form the gate pattern 114 on the substrate 110.

이어서, 게이트 패턴(114)을 마스크(Mask)로 이용한 LDD 이온주입공정(115)을 실시하여 게이트 패턴(114)의 양측으로 노출된 기판(110) 내에 저농도 접합영역(116)을 형성한다. Subsequently, an LDD ion implantation process 115 using the gate pattern 114 as a mask is performed to form a low concentration junction region 116 in the substrate 110 exposed to both sides of the gate pattern 114.

이어서, 도 2b에 도시된 바와 같이, 게이트 패턴(114)을 포함한 전체 구조 상부의 단차를 따라 실리콘을 함유한 제1 절연막(117)을 증착한다. 예컨대, 제1 절연막(117)은 폴리 실리콘막을 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착한다.Subsequently, as illustrated in FIG. 2B, a first insulating layer 117 containing silicon is deposited along the stepped portion of the entire structure including the gate pattern 114. For example, the first insulating layer 117 deposits a polysilicon layer by a low pressure chemical vapor deposition (LPCVD) method.

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이어서, 도 2c에 도시된 바와 같이, 제1 절연막(117)을 장벽층(barrier layer)으로 하는 건식식각공정(119)을 실시하여 제2 절연막(118, 도 2b 참조)의 일부를 식각한다. 이로써, 게이트 패턴(114)의 양측부와 대응되는 제1 절연막(117)의 양측벽과 필드 산화막(111)의 양측부와 대응되는 제1 절연막(117)의 양측벽에 각각 스페이서(118a)를 형성한다. Next, as shown in FIG. 2C, a part of the second insulating layer 118 (see FIG. 2B) is etched by performing a dry etching process 119 using the first insulating layer 117 as a barrier layer. Thus, spacers 118a are formed on both side walls of the first insulating layer 117 corresponding to both sides of the gate pattern 114 and both side walls of the first insulating layer 117 corresponding to both sides of the field oxide film 111. Form.

이와 같이 스페이서(118a) 형성을 위한 건식식각공정(119)시에는 제2 절연막(118)과 식각 선택비가 다른 제1 절연막(117)을 장벽층으로 식각하기 때문에 필드 산화막(111)이 손실되지 않는다. 따라서, 전술한 도 1a에서와 같이 과도 식각으로 인해 필드 산화막(111)의 일측 모서리 부분이 손실되는 현상을 억제할 수 있다.As such, during the dry etching process 119 for forming the spacer 118a, since the first insulating layer 117 having a different etching selectivity from the second insulating layer 118 is etched as the barrier layer, the field oxide layer 111 is not lost. . Therefore, as shown in FIG. 1A, the phenomenon in which one side edge portion of the field oxide layer 111 is lost due to excessive etching can be suppressed.

이어서, 도 2d에 도시된 바와 같이, 스페이서(118a)를 마스크로 이용한 소오스/드레인 이온주입공정(120)을 실시하여 스페이서(118a) 양측과 대응되는 기판(110) 내에 고농도 접합영역(121)을 형성한다. 이로써, 게이트 패턴(114)의 양측과 대응되는 기판(110) 내에는 LDD 구조를 갖는 소오스/드레인 영역(122)이 형성된다.Next, as shown in FIG. 2D, a source / drain ion implantation process 120 using the spacer 118a as a mask is performed to form a high concentration junction region 121 in the substrate 110 corresponding to both sides of the spacer 118a. Form. As a result, a source / drain region 122 having an LDD structure is formed in the substrate 110 corresponding to both sides of the gate pattern 114.

이와 같은, 소오스/드레인 이온주입공정(120) 시에는 잔류하는 제1 절연막(117)이 스크린(screen) 절연막으로 기능하여 기판(110)의 표면 손상을 방지한다. 따라서, 별도의 스크린 절연막 형성공정을 생략할 수 있다.In the source / drain ion implantation process 120, the remaining first insulating film 117 functions as a screen insulating film to prevent surface damage of the substrate 110. Therefore, a separate screen insulating film forming process can be omitted.

이처럼, 본 발명의 실시예에서는 필드 산화막(111) 및 게이트 패턴(114)을 형성된 기판(110) 상부의 단차를 따라 서로 다른 식각 선택비를 갖는 제1 및 제2 절연막(117, 118)을 차례로 증착한 후 제1 절연막(117)을 장벽층으로 제2 절연막(118)의 일부를 식각하여 스페이서(118a)를 형성함으로써, 필드 산화막(111)의 일측 모서리 부분이 스페이서 형성을 위한 식각시 손실되는 것을 방지할 수 있다.As described above, according to the exemplary embodiment of the present invention, the first and second insulating layers 117 and 118 having different etching selectivity are sequentially formed along the stepped portion of the substrate 110 on which the field oxide layer 111 and the gate pattern 114 are formed. After the deposition, a portion of the second insulating layer 118 is etched using the first insulating layer 117 as a barrier layer to form the spacer 118a, so that one corner portion of the field oxide layer 111 is lost during etching to form the spacer. Can be prevented.

또한, 필드 산화막(111)이 손실되지 않은 전체 구조물에 소오스/드레인 이온주입공정을 실시함에 따라, 필드 산화막(111)의 일측 모서리 부분에 대응되는 기판(110) 내에 소오스/드레인 영역(122)이 침투하여 형성되는 것을 방지하여 누설전류 를 억제할 수 있다.In addition, as the source / drain ion implantation process is performed on the entire structure in which the field oxide layer 111 is not lost, the source / drain regions 122 are formed in the substrate 110 corresponding to one corner portion of the field oxide layer 111. The leakage current can be suppressed by preventing penetration and formation.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 필드 산화막 및 게이트 패턴이 형성된 기판 상부의 단차를 따라 서로 다른 식각 선택비를 갖는 제1 및 제2 절연막을 차례로 증착한 후 제1 절연막을 장벽층으로 제2 절연막의 일부를 식각하여 스페이서를 형성함으로써, 필드 산화막의 일부분이 스페이서 형성을 위한 식각시 손실되는 것을 방지할 수 있다. 이를 통해, 필드 산화막의 크기를 감소시켜 집적화를 이룰 수 있다.As described above, according to the present invention, the first and second insulating films having different etching selectivity are sequentially deposited along the step between the field oxide film and the gate patterned substrate, and then the first insulating film is formed as the barrier layer. A portion of the insulating film is etched to form a spacer, thereby preventing a portion of the field oxide film from being lost during the etching for forming the spacer. In this way, integration can be achieved by reducing the size of the field oxide film.

또한, 필드 산화막이 손실되지 않은 전체 구조물에 소오스/드레인 이온주입공정을 실시함에 따라, 필드 산화막 저부의 기판 내에 소오스/드레인 영역이 침투하여 형성되는 것을 방지하여 누설전류를 억제할 수 있다.In addition, by performing a source / drain ion implantation process on the entire structure in which the field oxide film is not lost, leakage current can be suppressed by preventing the source / drain regions from penetrating into the substrate of the bottom of the field oxide film.

또한, 본 발명에 의하면, 소오스/드레인 이온주입공정 시 제1 절연막을 스크린 절연막으로 하여, 별도의 스크린 절연막 형성공정을 생략할 수 있다. 따라서, 모스 트랜지스터 제조공정을 단순화할 수 있다.In addition, according to the present invention, in the source / drain ion implantation process, the first insulation film may be used as the screen insulation film, and another screen insulation film formation process may be omitted. Therefore, the MOS transistor manufacturing process can be simplified.

Claims (7)

국부적으로 필드 산화막이 형성된 기판을 제공하는 단계;Providing a substrate having a locally formed field oxide film; 상기 기판 상에 게이트 패턴을 형성하는 단계;Forming a gate pattern on the substrate; 상기 게이트 패턴을 포함한 전체 구조 상부의 단차를 따라 제1 절연막을 증착하는 단계;Depositing a first insulating film along a step on an entire structure including the gate pattern; 상기 제1 절연막 상부에 상기 제1 절연막과 식각 선택비가 다른 제2 절연막을 증착하는 단계;Depositing a second insulating layer on the first insulating layer, the second insulating layer having a different etching selectivity from the first insulating layer; 상기 제1 절연막을 장벽층으로 한 식각공정을 통해 상기 제2 절연막을 식각하여 상기 게이트 패턴의 양측과 대응되는 상기 제1 절연막의 양측벽 및 상기 필드 산화막의 양측과 대응되는 상기 제1 절연막의 양측벽에 각각 스페이서를 형성하는 단계; 및The second insulating layer is etched through the etching process using the first insulating layer as a barrier layer, and both side walls of the first insulating layer corresponding to both sides of the gate pattern and both sides of the first insulating layer corresponding to both sides of the field oxide layer are formed. Forming spacers on the walls, respectively; And 상기 스페이서를 이용한 이온주입공정을 실시하여 상기 게이트 패턴의 양측과 대응되는 상기 기판 내에 소오스 영역 및 드레인 영역을 형성하며 상기 필드 산화막 저부의 상기 기판 내에 상기 소오스 영역 및 상기 드레인 영역이 형성되는 것을 방지하는 단계;Performing an ion implantation process using the spacer to form a source region and a drain region in the substrate corresponding to both sides of the gate pattern, and to prevent the source region and the drain region from being formed in the substrate at the bottom of the field oxide layer; step; 를 포함하는 모스 트랜지스터 제조방법.Morse transistor manufacturing method comprising a. 제 1 항에 있어서, The method of claim 1, 상기 소오스 영역 및 상기 드레인 영역을 형성하는 단계는 상기 이온주입공정시 상기 제1 절연막을 스크린 산화막으로 하는 모스 트랜지스터 제조방법.The forming of the source region and the drain region may include forming the first insulating layer as a screen oxide layer during the ion implantation process. 제 2 항에 있어서,The method of claim 2, 상기 제1 절연막은 상기 제2 절연막보다 식각률이 낮은 모스 트랜지스터 제조방법.The first insulating film has a lower etch rate than the second insulating film MOS transistor manufacturing method. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,The method according to any one of claims 1 to 3, 상기 제1 절연막은 폴리 실리콘막으로 형성하는 모스 트랜지스터 제조방법.And the first insulating film is formed of a polysilicon film. 삭제delete 제 4 항에 있어서,5. The method of claim 4, 상기 소오스 영역 및 상기 드레인 영역을 형성한 후,After forming the source region and the drain region, 열처리를 실시하여 상기 제1 절연막을 산화시키는 단계를 더 포함하는 모스 트랜지스터 제조방법.And performing a heat treatment to oxidize the first insulating film. 삭제delete
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