KR101229660B1 - insulating film for mounting chips, manufacturing method thereof, and Method for mounting chips using the same - Google Patents
insulating film for mounting chips, manufacturing method thereof, and Method for mounting chips using the same Download PDFInfo
- Publication number
- KR101229660B1 KR101229660B1 KR1020110032715A KR20110032715A KR101229660B1 KR 101229660 B1 KR101229660 B1 KR 101229660B1 KR 1020110032715 A KR1020110032715 A KR 1020110032715A KR 20110032715 A KR20110032715 A KR 20110032715A KR 101229660 B1 KR101229660 B1 KR 101229660B1
- Authority
- KR
- South Korea
- Prior art keywords
- chip
- metal
- metal line
- insulating layer
- insulating film
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
칩 적층용 절연필름, 그 제조방법 및 이를 이용한 칩 적층방법이 제공된다.
본 발명에 따른 칩 적층용 절연필름은 절연층(110); 및 상기 절연층 내부에 구비되는 금속패턴(120)을 포함하며, 여기에서 상기 금속패턴은 칩 적층방향으로 연장되는 제 2 금속라인(122); 및 상기 제 2 금속라인으로부터 소정 길이만큼 수직 연장되는 복수 개의 제 1 금속라인(121)으로 이루어진 것을 특징으로 하며, 본 발명은 적층칩 층간의 전기적인 인터커넥션을 형성하기 위하여 금속 패턴이 형성된 절연필름을 이용하여 열압착본딩으로 적층하므로 생산성이 높은 장점이 있다. 또한, 패드의 신호선과 칩의 측면의 절연을 위한 절연층을 형성할 필요가 없기 때문에 적층 공정이 단순한 장점이 있으며, 패드의 크기 및 간격과 무관하게 적층 칩 사이의 층간 전기적인 인터커넥션을 형성하므로 공정의 적용 범위가 넓은 장점이 있다. 더 나아가, 본 발명에 따른 절연필름은 구조가 간단하여 필름 제작 공정이 간단한 장점이 있다.Provided are an insulating film for chip stacking, a method of manufacturing the same, and a chip stacking method using the same.
Chip insulating film according to the invention the insulating layer 110; And a metal pattern 120 provided in the insulating layer, wherein the metal pattern includes: a second metal line 122 extending in a chip stacking direction; And a plurality of first metal lines 121 vertically extending from the second metal line by a predetermined length, and the present invention provides an insulating film having a metal pattern formed thereon to form electrical interconnection between stacked chip layers. Since the lamination by thermocompression bonding using the advantage there is a high productivity. In addition, the lamination process has a simple advantage because it does not need to form an insulating layer for insulating the signal line of the pad and the side of the chip, and forms an interlayer electrical interconnection between the stacked chips regardless of the pad size and spacing. The scope of application of the process has the advantage. Furthermore, the insulating film according to the present invention has a simple structure, the film manufacturing process has a simple advantage.
Description
본 발명은 칩 적층용 절연필름, 그 제조방법 및 이를 이용한 칩 적층방법에 관한 것으로, 보다 상세하게는 높은 생산성 및 간단한 칩 적층 공정이 가능한 칩 적층용 절연필름, 그 제조방법 및 이를 이용한 칩 적층방법에 관한 것이다.The present invention relates to an insulating film for chip stacking, a method of manufacturing the same, and a chip stacking method using the same. It is about.
최근 전자제품이 고성능화, 소형화, 경량화됨에 따라 칩의 집적밀도가 높아지고 있으며, 이를 만족시키기 위해 복수의 칩을 적층시키는 3차원 패키징에 대한 연구가 활발히 진행중이다. 3차원 패키징은 인터커넥션 방법에 따라 TSV(Through Silicon Via), 와이어 본딩, 엣지 트레이스(Edge traces)등의 방법이 개발되었다. TSV는 적층칩을 연결하는 신호선의 길이가 가장 짧기 때문에 전력소비를 감소 시키고, 신호의 전달 속도가 빠르며 와이어본딩에 비해 입력/출력 밀도가 높은 장점이 있다. 반면에 TSV는 본딩과 디본딩공정시 생산비가 높은 단점이 있다. Recently, as the electronic products have been improved in performance, miniaturization, and weight, chip integration density has increased, and in order to satisfy this, research on three-dimensional packaging in which a plurality of chips are stacked is being actively conducted. Three-dimensional packaging has developed methods such as through silicon via (TSV), wire bonding, and edge traces according to the interconnection method. TSV has the advantage of reducing power consumption, fast signal transmission speed, and high input / output density compared to wire bonding because the length of signal line connecting the stacked chip is the shortest. On the other hand, TSV has a high production cost in the bonding and debonding process.
반면 와이어 본딩은 와이어로 회로를 연결하는 적층 방식으로 칩을 적층을 하기 위해서는 스페이서라고 불리는 더미 웨이퍼으로 층간에 일정한 간격을 띄워야 함으로 전체 칩의 부피가 커지는 단점이 있다. On the other hand, wire bonding has a disadvantage in that the volume of the entire chip is increased because a predetermined distance between layers is to be spaced between dummy wafers called spacers in order to stack chips in a stacking manner in which circuits are connected by wires.
이와 같은 반도체 칩의 3차원 적층 기술은 반도체의 집적밀도를 높일 수 있는 기술이기 때문에 이에 관한 다수의 특허와 연구논문이 발표, 개시되어 있으며, 적층 칩의 측면에 회로선을 형성하기 위한 다양한 방법이 제시되고 있다. 대한민국특허 제10-2006-0109524호의 “칩 스택 패키지”에서는 칩을 적층하고 와이어 본딩을 이용해 패드와 패드의 인터커넥션을 형성하는 방법을 제시하였다. 대한민국특허 제10-2006-0082924호의 “반도체 패키지 및 그 제조방법”에서는 칩을 적층하고 와이어 본딩과 도전성 컬럼을 이용하여 적층 칩간의 신호선을 형성하는 방법을 제시하였다. 대한민국특허 제10-2006-0001150호의 “멀티 스택 패키지 및 이의 제조 방법”에서는 적층 칩에 금속 범프를 형성하고 압력을 가하여 접합부를 만드는 열압착 방법을 제시하였다. 또한, 대한민국특허 제10-2008-0072951호의 '칩 패키지, 이를 이용한 적층형 패키지 및 그 제조 방법'에서는 복수의 칩을 관통하는 신호선과 솔더볼을 이용하여 적층칩간의 신호선을 형성하였다. 상기의 특허들은 반도체 접합 방법인 와이어 본딩, TSV 등의 방법을 적용하여 칩을 적층하여 3차원 패키지를 제조한다. 적층시 와이어 본딩을 사용하면 스페이서를 사용해야 하기 때문에 칩의 부피가 커지고, TSV는 비아 드릴링이 복잡하고 생산비가 많이 드는 단점이 있다. 선행기술로 특허와 함께, 실리콘 칩의 3차원 적층 기술에 관하여 다양한 연구논문이 발표되고 있다. 이 중 연구논문인 ('A review of 3D packaging technology, IEEE Trans. on Components, Packaging and Manufacturing Tech., Vol.21, No.1, 1998)에서 다양한 3차원 적층 기술이 설명되고 있으며, 상기 연구논문에서 제시한 적층 기술 중에서 적층 칩의 측면에 신호선을 형성하는 경우에는 칩의 측면에 절연층을 형성하여 단락을 방지하는 방법들이 제시되어 있지만, 이와 같은 방법들은 칩을 제조한 후에 칩의 측면에 절연층을 형성하고 수직 패터닝 공정이 필요하기 때문에 공정이 복잡하고 생산성이 낮은 단점이 있다. Since the three-dimensional stacking technology of the semiconductor chip is a technology that can increase the integration density of the semiconductor, a number of patents and research papers related to this have been published and disclosed, and various methods for forming circuit lines on the side of the stacked chip have been disclosed. Is being presented. In the “chip stack package” of Korean Patent No. 10-2006-0109524, a method of stacking chips and forming interconnections between pads using wire bonding has been presented. In Korean Patent No. 10-2006-0082924, “Semiconductor Package and Manufacturing Method”, a method of stacking chips and forming signal lines between stacked chips using wire bonding and conductive columns has been presented. Korean Patent No. 10-2006-0001150 "Multi-stack package and its manufacturing method" proposed a thermocompression method for forming a metal bump on the laminated chip and making a joint by applying a pressure . In addition, in Korean Patent No. 10-2008-0072951, 'chip package, a stacked package using the same, and a manufacturing method thereof', signal lines between the stacked chips are formed by using signal lines and solder balls passing through a plurality of chips. The above patents apply a method of wire bonding, TSV, etc., which is a semiconductor bonding method, to manufacture a three-dimensional package by stacking chips. The use of wire bonding in stacking requires the use of spacers, which increases the volume of the chip, and TSV has disadvantages of complicated via drilling and high production costs. In addition to the patent as a prior art, various research papers have been published on the three-dimensional stacking technology of silicon chips. Among them, a research paper ('A review of 3D packaging technology, IEEE Trans.on Components, Packaging and Manufacturing Tech., Vol. 21, No. 1, 1998) describes various three-dimensional stacking technologies. In the case of forming signal lines on the side of the stacked chip among the stacking techniques proposed in the above, methods for preventing a short circuit by forming an insulating layer on the side of the chip are proposed. However, these methods insulate the side of the chip after manufacturing the chip. The process is complicated and the productivity is low because the layer is formed and the vertical patterning process is required.
따라서, 본 발명은 앞서 설명한 바와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 적층 칩 간의 전기적인 인터커넥션을 형성함으로써 생산성을 높일 수 있는 칩 적층방법을 제공하는데 본 발명이 해결하려는 과제가 있다. Accordingly, the present invention has been made to solve the problems of the prior art as described above, there is a problem to be solved by the present invention to provide a chip stacking method that can increase the productivity by forming an electrical interconnection between the stacked chips. .
본 발명이 해결하려는 또 다른 과제는 적층 칩간 전기적 인터커넥션을 형성하며, 별도의 칩 측면의 절연이 필요없는 칩 적층수단 및 그 제조방법을 제공하는 것이다.Another object of the present invention is to provide an electrical interconnection between stacked chips, and to provide a chip stacking means and a method of manufacturing the same, which do not require insulation of a separate chip side.
상기 과제를 해결하기 위하여, 본 발명은 칩 적층용 절연필름(100)으로, 상기 필름은 절연층(110); 및 상기 절연층 내부에 구비되는 금속패턴(120)을 포함하며, 여기에서 상기 금속패턴은 칩 적층방향으로 연장되는 제 2 금속라인(122); 및 상기 제 2 금속라인으로부터 소정 길이만큼 수직 연장되는 복수 개의 제 1 금속라인(121)으로 이루어진 것을 특징으로 하는 칩 적층용 절연필름을 제공한다. In order to solve the above problems, the present invention is an insulating film for
본 발명의 일 실시예에서 상기 제 1 금속라인 사이의 절연층은 소정 깊이와 너비로 제거되며, 이로써 상기 제 1 금속 라인 사이에는 칩이 수용되는 트렌치 형상의 칩 수용공간이 형성되며, 상기 필름은 상기 금속패턴을 복수 개 구비하며, 상기 금속 패턴은 수평 방향으로 소정 거리만큼 이격된다. In an embodiment of the present invention, the insulating layer between the first metal lines is removed to a predetermined depth and width, thereby forming a trench-shaped chip accommodating space in which chips are accommodated between the first metal lines. A plurality of metal patterns are provided, and the metal patterns are spaced apart by a predetermined distance in a horizontal direction.
본 발명의 일 실시예에서 상기 절연층은 열경화성 접착제, 열가소성 접착제, 광경화성 접착제, 광 가소성 접착제 및 감광성 물질로 이루어진 군으로부터 선택된 어느 하나 또는 둘 이상으로 이루어진 이종 물질이며, 상기 금속 패턴 사이의 거리는 적층시키고자 하는 칩 패드사이의 거리보다 짧다. In one embodiment of the present invention, the insulating layer is any one or two or more materials selected from the group consisting of a thermosetting adhesive, a thermoplastic adhesive, a photocurable adhesive, a photoplastic adhesive and a photosensitive material, the distance between the metal pattern is laminated It is shorter than the distance between chip pads.
상기 또 다른 과제를 해결하기 위하여, 본 발명은 칩 적층용 절연필름 제조방법으로, 상기 방법은 제 2 금속라인(122) 및 상기 제 2 금속라인(122)으로부터 수직 연장되는 복수 개의 제 1 금속라인(121)으로 이루어진, E자 형태의 금속패턴(123)을 상기 제 1 절연층 상에 적층하는 단계; 상기 금속패턴(123)상에 제 2 절연층을 도포하는 단계; 상기 금속 패턴 사이의 절연층을 접음으로써, 상기 금속패턴(123)이 각각 제 1 절연층과 제 2 절연층 사이에 형성된 복수 층의 절연필름을 형성하는 단계; 및 상기 제 1 금속라인 사이의 절연층을 제거하여, 상기 제 1 금속라인 사이에 트렌치 형상의 칩 수용공간을 형성하는 단계를 포함하는 것을 특징으로 하는 칩 적층용 절연필름 제조방법을 제공한다. In order to solve the another problem, the present invention is a method for manufacturing an insulating film for chip stack, the method is a plurality of first metal lines extending vertically from the
본 발명의 일 실시예에서 상기 금속패턴 적층 단계에서 상기 제 1 금속라인은 인접하는 금속패턴의 제 1 금속라인과 대향하는 방향으로 연장되며, 상기 제 1 금속라인의 거리는 상기 칩 수용공간 내에서 적층되는 칩의 측면과 칩 패드 사이의 거리보다 길다. In an embodiment of the present invention, in the stacking of the metal pattern, the first metal line extends in a direction opposite to the first metal line of an adjacent metal pattern, and the distance of the first metal line is stacked in the chip receiving space. Being longer than the distance between the side of the chip and the chip pad.
본 발명은 상술한 따른 방법에 의하여 제조된 칩 적층용 절연필름을 제공한다. The present invention provides an insulation film for chip stack manufactured by the method according to the above.
본 발명은 상기 또 다른 과제를 해결하기 위하여, 상술한 절연필름을 이용한 칩 적층방법으로, 상기 방법은 상부에 칩 패드가 구비된 칩을 복수 개의 상기 칩 수용공간 내에 적층시키는 단계; 및 상기 절연필름의 제 1 금속라인과 상기 칩 패드를 접합시키는 단계를 포함하는 것을 특징으로 하는 칩 적층용 절연필름 제조방법을 제공한다. The present invention provides a chip stacking method using the above-described insulating film in order to solve the another problem, the method comprises the steps of stacking a chip having a chip pad on the top in a plurality of the chip receiving space; And bonding the first metal line and the chip pad of the insulating film to each other.
본 발명의 일 실시예에서 상기 칩 길이는 상기 칩 수용공간의 길이보다 작으며, 상기 칩 측면과 칩 패드 사이의 거리는 상기 제 1 금속라인의 길이보다 작다.In an embodiment of the present invention, the chip length is smaller than the length of the chip receiving space, and the distance between the chip side surface and the chip pad is smaller than the length of the first metal line.
본 발명의 일 실시예에서 상기 제 1 절연층 및 제 2 절연층은 열경화성 접착제, 열가소성 접착제, 광경화성 접착제, 광 가소성 접착제 및 감광성 물질로 이루어진 군으로부터 선택된 어느 하나 또는 둘 이상으로 이루어진 이종 물질로 이루어지며, 상기 접합은 열압착 접합, 초음파 접합 또는 열초음파 접합공정으로 수행된다. 본 발명의 일 실시예에서 상기 접합은 열압착 접합이며, 이로써 칩 상부에 형성된 칩 패드는 상기 제 1 금속라인과 접촉된다. In one embodiment of the present invention, the first insulating layer and the second insulating layer is made of one or two or more materials selected from the group consisting of a thermosetting adhesive, a thermoplastic adhesive, a photocurable adhesive, a photoplastic adhesive, and a photosensitive material. The bonding is performed by thermocompression bonding, ultrasonic bonding or thermosonic bonding. In one embodiment of the present invention, the junction is a thermocompression junction, whereby the chip pad formed on the chip is in contact with the first metal line.
또한, 상기 제 1 금속라인은 복수 개이며, 각각의 제 1 금속라인은 독립된 칩 패드와 접합되며, 상기 제 1 금속라인은 제 2 금속라인에 의하여 전기적으로 연결된다. In addition, the first metal line is plural, each first metal line is bonded to an independent chip pad, and the first metal line is electrically connected by a second metal line.
본 발명은 상술한 방법에 의하여 적층된 칩을 제공한다. The present invention provides a chip laminated by the method described above.
본 발명은 적층칩 층간의 전기적인 인터커넥션을 형성하기 위하여 금속 패턴이 형성된 절연필름을 이용하여 열압착본딩으로 적층하므로 생산성이 높은 장점이 있다. 또한, 패드의 신호선과 칩의 측면의 절연을 위한 절연층을 형성할 필요가 없기 때문에 적층 공정이 단순한 장점이 있으며, 패드의 크기 및 간격과 무관하게 적층 칩 사이의 층간 전기적인 인터커넥션을 형성하므로 공정의 적용 범위가 넓은 장점이 있다. 더 나아가, 본 발명에 따른 절연필름은 구조가 간단하여 필름 제작 공정이 간단한 장점이 있다.The present invention has the advantage of high productivity because it is laminated by thermocompression bonding using an insulating film having a metal pattern to form an electrical interconnection between the laminated chip layer. In addition, the lamination process has a simple advantage because it does not need to form an insulating layer for insulating the signal line of the pad and the side of the chip, and forms an interlayer electrical interconnection between the stacked chips regardless of the pad size and spacing. The scope of application of the process has the advantage. Furthermore, the insulating film according to the present invention has a simple structure, the film manufacturing process has a simple advantage.
도 1a 및 1b는 본 발명의 일 실시예에 따른 금속패턴의 평면도 및 단면도이다.
도 2 내지 5는 본 발명의 일 실시예에 따라 도 1의 금속패턴을 복수 개 포함하는 칩 적층용 절연필름의 제조방법을 설명하는 도면이다.
도 6 및 7은 상술한 방법에 따라 제조된 적층필름(600)의 단면도 및 정면도이다.
도 8 및 9는 상기 설명된 칩 적층용 절연필름을 이용한 칩 적합방법을 설명하는 도면이다.
도 10은 본 발명의 일 실시예에 따라 칩이 적층, 접합된 절연필름의 평면도이고,
도 11은 그 단면도이다.
도 12 내지 14는 본 발명에 따른 도 2의 절연필름의 제조방법을 설명하는 도면이다. 1A and 1B are a plan view and a cross-sectional view of a metal pattern according to an embodiment of the present invention.
2 to 5 are views illustrating a method of manufacturing an insulating film for chip stack including a plurality of metal patterns of FIG. 1 according to one embodiment of the present invention.
6 and 7 are cross-sectional views and front views of the laminated
8 and 9 are diagrams illustrating a chip fitting method using the above-described insulating film for chip stacking.
10 is a plan view of an insulating film in which chips are laminated and bonded according to an embodiment of the present invention.
11 is a cross-sectional view thereof.
12 to 14 are views illustrating a method of manufacturing the insulating film of FIG. 2 according to the present invention.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. In order to fully understand the present invention, operational advantages of the present invention, and objects achieved by the practice of the present invention, reference should be made to the accompanying drawings and the accompanying drawings which illustrate preferred embodiments of the present invention.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로서, 본 발명을 상세히 설명한다. 그러나, 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 설명하는 실시예에 한정되는 것이 아니다. 그리고, 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 생략되며, 도면의 동일한 참조부호는 동일한 부재임을 나타낸다. Hereinafter, the present invention will be described in detail with reference to the preferred embodiments of the present invention with reference to the accompanying drawings. However, the present invention can be implemented in various different forms, and is not limited to the embodiments described. In order to clearly describe the present invention, parts that are not related to the description are omitted, and the same reference numerals in the drawings denote the same members.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 “포함”한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 “...부”, “...기”, “모듈”, “블록” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.Throughout the specification, when an element is referred to as " including " an element, it does not exclude other elements unless specifically stated to the contrary. The terms "part", "unit", "module", "block", and the like described in the specification mean units for processing at least one function or operation, And a combination of software.
본 발명은 상술한 종래 기술의 문제를 해결하고자, 내부에 구리, 금과 같은 금속물질로 이루어지며 소정 길이를 가지는 금속패턴을 포함하는 절연필름을 칩 간 전기적 인터케넥션 수단으로 이용한다. The present invention uses an insulating film made of a metal material such as copper and gold and including a metal pattern having a predetermined length as an inter-chip electrical interconnection means.
도 1a 및 1b는 본 발명의 일 실시예에 따른 금속패턴의 평면도 및 단면도이다.1A and 1B are a plan view and a cross-sectional view of a metal pattern according to an embodiment of the present invention.
도 1을 참조하면, 본 발명에 따른 금속패턴은 소정 간격으로 이격되며, 소정 길이 (L3)만큼 연장되는 하나 이상의 제 1 금속라인(121)을 포함하며, 상기 제 1 금속라인(121)들은 제 2 금속라인(122)에 수직으로 공통으로 연결된다. 또한, 본 발명에 따른 금속패턴은 절연층 내부에 구비되고, 제 1 금속라인(121)과 제 1 금속라인(122) 사이의 공간(d)은 칩이 수용되는 공간으로 활용하고, 각각의 제 1 금속라인(121)이 공통으로 연결된 제 2 금속라인(122)은 각각의 단위 칩과 접합된 제 1 금속라인(121)을 전기적으로 연결시켜 칩간 전기적 인터커넥션을 구성한다. Referring to FIG. 1, the metal patterns according to the present invention include one or more
도 2 내지 5는 본 발명의 일 실시예에 따라 도 1의 금속패턴을 복수 개 포함하는 절연필름을 이용한, 칩 적층용 절연필름의 제조방법을 설명하는 도면이다.2 to 5 are views illustrating a method of manufacturing an insulating film for chip stack using an insulating film including a plurality of metal patterns of FIG. 1 according to an embodiment of the present invention.
도 2를 참조하면, 먼저, 제 2 금속라인(122a, 122b, 122c, 122d) 및 상기 제 2 금속라인으로부터 수직 연장되며, 소정 간격으로 이격된 제 1 금속라인(121a, 121b, 121c, 121d)을 포함하는 금속패턴(123a, 123b, 123c, 123d)이 절연층(110) 내부에 구비된 절연필름이 개시되며, 도 2에 따른 절연필름의 제조방법은 다음에 상세히 설명된다. Referring to FIG. 2, first,
본 발명에 따른 절연필름은 소정 간격으로 이격된 복수 개의 금속패턴(123a, 123b, 123c, 123d)을 포함하며, 상술한 바와 같이 이웃하는 금속패턴의 제 1 금속라인은 제 2 금속라인으로부터 반대 방향으로 연장되며, 서로 대칭되는 E형상의 금속패턴이 형성된다. 예를 들어, 제 1 금속패턴(123a)의 제 1 금속라인(121a)의 연장방향은 제 2 금속패턴(123b)의 제 1 금속라인(121b)와 반대방향이 된다. 본 발명은 이와 같은 구성을 통하여 절연필름이 접힘에 따라 동일한 형태의 칩 적층용 금속패턴을 형성하게 된다 The insulating film according to the present invention includes a plurality of
도 3을 참조하면, 상기 금속패턴(123a, 123b, 123c, 123d)사이의 선을 기준으로 절연필름을 구부린다. 이때 절연필름이 구부려지는 기준선은 각 금속패턴 사이의 중심이 되며, 이로써 동일한 치수, 구성의 금속패턴이 복수 개 구비될 수 있다. Referring to FIG. 3, the insulating film is bent based on the lines between the
도 4는 도 3에 따라 구부려진 절연필름이 완전히 접힌 후의 사시도이다. 4 is a perspective view after the insulating film bent in accordance with FIG. 3 is completely folded.
도 4를 참조하면, 절연필름이 완전히 포개어짐에 따라 금속패턴(123a, 123b, 123c, 123d)이 절연층(110) 사이에 각각 형성된 복수 층의 절연필름이 형성된다. 따라서, 서로 포개어진 각각의 절연필름층 각각에는 제 2 금속라인(122a, 122b, 122c, 122d) 및 상기 제 2 금속라인으로부터 수직 연장된 복수 개의 제 1 금속라인(121a, 121b, 121c, 121d)을 포함하는 금속패턴이 동일한 위치에 거울상으로 형성된 상태이다. 하지만, 거울상인 복수 개의 금속패턴(123a, 123b, 123c, 123d) 사이 및 표면에는 여전히 절연층(110)이 도포되어 있는 상태이므로, 금속 패턴간의 전기적 단락은 발생하지 않는다. Referring to FIG. 4, as the insulating film is completely stacked, a plurality of insulating films are formed, in which
도 5를 참조하면, 상기 금속패턴의 제 1 금속라인(121a, 121b, 121c, 121d) 사이의 절연층은 절단, 제거된다. 이로써 소정 길이와 높이를 가지며, 칩이 내부에 적층될 수 있도록 소정 깊이와 너비를 가지는 트렌치 형태의 칩 수용공간(d)이 제 1 금속라인 사이로 복수 개 형성된다. 본 발명의 일 실시예에서는 절단선을 따라 적층된 절연필름을 다이싱이나 레이저어블레이전을 이용하여 절단하는 방식으로, 칩이 끼워지는 트렌치 형상의 칩 수용공간(d)을 형성시켰다. 따라서, 상기 공간(d)에는 칩이 구비되므로, 상기 공간(d)의 길이(즉, 트렌치의 깊이)는 칩 상부의 칩 패드가 제 1 금속라인에 접촉될 수 있는 수준인 것이 바람직하다. Referring to FIG. 5, the insulating layer between the
도 6 및 7은 상술한 방법에 따라 제조된 적층필름(600)의 단면도 및 정면도이다. 6 and 7 are cross-sectional views and front views of the
도 6 및 7을 참조하면, 본 발명에 따른 칩 적층용 절연필름은 칩 적층방향, 즉 칩이 순차적으로 적층되는 방향으로 연장되는 제 2 금속라인(630) 및 상기 제 2 금속라인(630)으로부터 수직연장된 복수 개의 제 1 금속라인(620)을 포함하는 칩 적층용 금속패턴(600)을 포함한다. 6 and 7, the insulating film for chip stack according to the present invention may be formed from a
또한, 본 발명의 일 실시예에 따른 칩 적층용 필름은 소정 간격(W2)만큼 이격된 복수 개의 금속패턴을 포함하며, 각각의 복수 개의 제 1 금속라인(620) 사이의 공간에는 칩이 안착, 수용되는 트렌치 형태의 칩 적층공간(640)이 형성된다. In addition, the chip stacking film according to an embodiment of the present invention includes a plurality of metal patterns spaced apart by a predetermined interval (W2), the chip is seated in the space between each of the plurality of
도 8 및 9는 상기 설명된 칩 적층용 절연필름을 이용한 칩 적합방법을 설명하는 도면이다.8 and 9 are diagrams illustrating a chip fitting method using the above-described insulating film for chip stacking.
도 8을 참조하면, 금속패턴의 제 1 금속라인(121) 사이에 형성된 복수 개의 칩 수용공간(640) 각각에 칩(C)이 내삽된다. 또한, 상기 칩(C) 상부에는 신호선 연결을 위한 칩 패드(P)가 구비되는데, 상기 칩 패드(P)는 본 발명에 따른 금속패턴의 제 1 금속라인(121)과 접촉될 수 있는 위치로 칩 상부에 구비된다.Referring to FIG. 8, the chip C is interpolated in each of the plurality of
도 9를 참조하면, 칩이 사이에 끼워진 상기 절연필름을 수직 방향으로 압착시킨다. 이로써 금속패턴의 제 1 금속라인과 칩 사이에 형성된 절연층 내부로 상기 칩 패드(P)가 들어가며, 이후 칩 패드(P)와 제 1 금속라인(121)이 접합되며, 그 결과 복수 칩이 접합된 칩 어셈블리가 제조된다. 본 발명의 일 실시예에서는 복수 개의 칩을 한 번의 압착만으로 한꺼번에 접합시키므로, 공정측면에서 경제적이다. 본 발명의 일 실시예에서 상기 압착은 소정의 열을 인가시키면서 진행되는 열압착 방식이었으나, 상기 접합방법은 이에 제한되지 않으며 열압착 접합 이외에 초음파 접합 또는 열초음파 접합방법 등이 활용될 수 있다. 또한, 돌출된 칩 패드와 제 1 금속라인(121) 간의 접착 후에도 칩의 측면과 아래면에 구비된 절연층 의하여 칩과 신호선 사이의 단락문제는 발생하지 않는다. 이를 위하여, 본 발명의 일 실시예에 따른 절연필름은 칩 적층공간(640)은 아래쪽의 제 1 금속라인에 비하여 위쪽의 제 1 금속라인에 보다 근접하거나 또는 위쪽의 제 1 금속라인이 칩 수용공간(640)의 일 면으로 노출되는 것이 바람직하다. 9, the insulating film sandwiched between the chips is pressed in the vertical direction. As a result, the chip pad P enters into an insulating layer formed between the first metal line and the chip of the metal pattern, and then the chip pad P and the
이하 도면을 이용하여, 본 발명에 따른 절연필름의 각 구성요소 별 치수 조건을 상세히 설명한다. Hereinafter, the dimensional conditions for each component of the insulating film according to the present invention will be described in detail with reference to the drawings.
도 10은 본 발명의 일 실시예에 따라 칩이 적층, 접합된 절연필름의 평면도이고, 도 11은 그 단면도이다.10 is a plan view of an insulating film in which chips are laminated and bonded according to an embodiment of the present invention, and FIG. 11 is a cross-sectional view thereof.
도 10 및 11을 참조하면, 제 1 금속라인(121)의 길이(L3)는 칩의 끝으로부터 칩 패드(P) 사이의 최장거리(L4)보다 길어야 한다. 이로써 제 1 금속라인(121)과 칩 패드(P)의 접합이 열압착에 의하여 발생한다. 또한 절연필름의 전체 길이(L5) 중 칩 수용공간(d)의 거리(L5)는 칩 길이(L2)보다 커야 하며, 이로써 절연필름 내부에 칩이 완전히 수용된다. 또한 제 1 금속라인(110) 사이의 거리(w2)는 칩 패드 사이의 거리(w1)보다 좁은 것이 바람직하다. 이로써 제 1 금속라인(110)에 의한 칩 패드 접합이 확실해지기 때문이다.10 and 11, the length L3 of the
도 12 내지 14는 본 발명에 따른 도 2의 절연필름의 제조방법을 설명하는 도면이다. 12 to 14 are views illustrating a method of manufacturing the insulating film of FIG. 2 according to the present invention.
도 12를 참조하면, 먼저 액상의 절연물질을 라미네이션시켜서 필름의 표면층(110)을 형성한다. Referring to FIG. 12, first, a liquid insulating material is laminated to form a
도 13을 참조하면, 상기 절연물질 표면층(110) 상에 서로 대칭된 E 형상의 금속 패턴(123)을 형성한다. 상기 금속패턴을 형성하기 위해 스퍼터링이나 써멀 이베이퍼레이션(Thermal evaporation), 또는 이빔 이베퍼레이션(e-beam evaporation)을 이용하여 금속층을 증착한 후, 식각하여 대칭되는 E자 형태의 금속패턴을 형성할 수 있다. 이와 달리, 금속와이어를 길이방향으로 배열하는 방식으로도 도 2에 따른 금속패턴을 형성 할 수 있다. Referring to FIG. 13, an
도 14를 참조하면, 금속 패턴(123)위에 절연물질(110)을 도포하여 금속패턴을 절연시킨다. 절연성 물질의 재질로는 열경화성 접착제, 열가소성 접착제, 광경화성 접착제 또는 감광성 물질 또는 이 중 2개 이상의 혼합물을 사용할 수 있다. 절연필름이 형성되고 나서 도 3 내지 5에서 설명한 바와 같이 절연필름을 접고, 제 1 금속라인 사이의 공간을 절단하여, 칩 수용공간을 형성시킴으로써, 본 발명에 따른 칩 적층용 절연필름을 제조한다. Referring to FIG. 14, an insulating
이상에서 이 발명의 3차원 적층용 인터커넥션 필름의 구조와 제조 방법에 대한 기술사항을 첨부도면과 함께 서술하였지만, 이는 이 발명의 가장 양호한 실시예를 예시적으로 설명한 것이지 이 발명을 한정하는 것은 아니다. The technical details of the structure and manufacturing method of the three-dimensional lamination interconnect film of the present invention have been described above with reference to the accompanying drawings, but this is by way of example and not by way of limitation. .
또한, 이 기술 분야의 통상의 지식을 가진 자이면 누구나 이 발명의 기술사상의 범주를 이탈하지 않고 첨부한 특허청구범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다. In addition, it is obvious that any person skilled in the art can make various modifications and imitations within the scope of the appended claims without departing from the scope of the technical idea of the present invention.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is evident that many alternatives, modifications and variations will be apparent to those skilled in the art.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
Claims (16)
절연층(110); 및
상기 절연층 내부에 구비되며, 수평 방향으로 소정 거리만큼 이격된 복수 개의 금속패턴(120)을 포함하며,
여기에서 상기 금속패턴은 칩 적층방향으로 연장되는 제 2 금속라인(122); 및
상기 제 2 금속라인으로부터 소정 길이만큼 수직 연장되는 복수 개의 제 1 금속라인(121)으로 이루어진 것을 특징으로 하는 칩 적층용 절연필름.Chip insulation film 100, the film is
Insulating layer 110; And
Is provided in the insulating layer, and comprises a plurality of metal patterns 120 spaced apart by a predetermined distance in the horizontal direction,
The metal pattern may include a second metal line 122 extending in the chip stacking direction; And
The insulating film for chip stack, characterized in that consisting of a plurality of first metal lines (121) extending vertically from the second metal line by a predetermined length.
상기 제 1 금속라인 사이의 절연층은 소정 깊이와 너비로 제거되며, 이로써 상기 제 1 금속 라인 사이에는 칩이 수용되는 트렌치 형상의 칩 수용공간이 형성된 것을 특징으로 하는 칩 적층용 절연필름.The method of claim 1,
The insulating layer between the first metal line is removed to a predetermined depth and width, thereby forming a trench-shaped chip receiving space between the first metal line is formed chip insulating film.
상기 절연층은 열경화성 접착제, 열가소성 접착제, 광경화성 접착제, 광 가소성 접착제 및 감광성 물질로 이루어진 군으로부터 선택된 어느 하나 또는 둘 이상으로 이루어진 이종 물질로 이루어진 것을 특징으로 하는 칩 적층용 절연필름.The method of claim 1,
The insulating layer is characterized by consisting of a heterogeneous material consisting of any one or two or more selected from the group consisting of a thermosetting adhesive, a thermoplastic adhesive, a photocurable adhesive, a photoplastic adhesive and a photosensitive material. Insulation film for chip stacking.
상기 금속 패턴 사이의 거리는 적층시키고자 하는 칩 패드사이의 거리보다 짧은 것을 특징으로 하는 칩 적층용 절연필름.The method of claim 1,
And the distance between the metal patterns is shorter than the distance between chip pads to be stacked.
제 2 금속라인(122) 및 상기 제 2 금속라인(122)으로부터 수직 연장되는 복수 개의 제 1 금속라인(121)으로 이루어진, E자 형태의 금속패턴(123)을 상기 제 1 절연층 상에 적층하는 단계;
상기 금속패턴(123)상에 제 2 절연층을 도포하는 단계;
상기 금속 패턴 사이의 절연층을 접음으로써, 상기 금속패턴(123)이 각각 제 1 절연층과 제 2 절연층 사이에 형성된 복수 층의 절연필름을 형성하는 단계; 및
상기 제 1 금속라인 사이의 절연층을 제거하여, 상기 제 1 금속라인 사이에 트렌치 형상의 칩 수용공간을 형성하는 단계를 포함하는 것을 특징으로 하는 칩 적층용 절연필름 제조방법.Insulating film manufacturing method for chip stacking, the method
An E-shaped metal pattern 123 having a second metal line 122 and a plurality of first metal lines 121 extending vertically from the second metal line 122 is laminated on the first insulating layer. Doing;
Applying a second insulating layer on the metal pattern (123);
Folding the insulating layers between the metal patterns, thereby forming a plurality of insulating films in which the metal patterns 123 are formed between the first insulating layer and the second insulating layer, respectively; And
Removing the insulating layer between the first metal lines to form a trench-shaped chip receiving space between the first metal lines.
상기 금속패턴 적층 단계에서 상기 제 1 금속라인은 인접하는 금속패턴의 제 1 금속라인과 대향하는 방향으로 연장된 것을 특징으로 하는 칩 적층용 절연필름 제조방법.The method according to claim 6,
And in the stacking of the metal patterns, the first metal line extends in a direction facing the first metal line of an adjacent metal pattern.
상기 제 1 금속라인의 거리는 상기 칩 수용공간 내에서 적층되는 칩의 측면과 칩 패드 사이의 거리보다 긴 것을 특징으로 하는 칩 적층용 절연필름 제조방법.The method according to claim 6,
The distance of the first metal line is longer than the distance between the side of the chip stacked in the chip receiving space and the chip pad, characterized in that the insulating film manufacturing method for the chip stack.
상부에 칩 패드가 구비된 칩을 복수 개의 상기 칩 수용공간 내에 적층시키는 단계; 및
상기 절연필름의 제 1 금속라인과 상기 칩 패드를 접합시키는 단계를 포함하는 것을 특징으로 하는 칩 적층방법.The chip stacking method using the insulating film according to claim 9, wherein the method
Stacking a chip having a chip pad provided thereon in a plurality of chip receiving spaces; And
And laminating the first metal line of the insulating film and the chip pad.
상기 칩 길이는 상기 칩 수용공간의 길이보다 작으며, 상기 칩 측면과 칩 패드 사이의 거리는 상기 제 1 금속라인의 길이보다 작은 것을 특징으로 하는 칩 적층방법.The method of claim 10,
And the chip length is smaller than the length of the chip receiving space, and the distance between the chip side surface and the chip pad is smaller than the length of the first metal line.
상기 제 1 절연층 및 제 2 절연층은 열경화성 접착제, 열가소성 접착제, 광경화성 접착제, 광 가소성 접착제 및 감광성 물질로 이루어진 군으로부터 선택된 어느 하나 또는 둘 이상으로 이루어진 이종 물질로 이루어진 것을 특징으로 하는 칩 적층방법.The method of claim 10,
The first insulating layer and the second insulating layer is characterized in that made of one or two or more materials selected from the group consisting of a thermosetting adhesive, a thermoplastic adhesive, a photocurable adhesive, a photoplastic adhesive and a photosensitive material. Chip stacking method.
상기 접합은 열압착 접합, 초음파 접합 또는 열초음파 접합공정으로 수행되는 것을 특징으로 하는 칩 적층방법.The method of claim 10,
The bonding is a chip lamination method, characterized in that carried out by thermocompression bonding, ultrasonic bonding or thermosonic bonding process.
상기 접합은 열압착 접합이며, 이로써 칩 상부에 형성된 칩 패드는 상기 제 1 금속라인과 접촉되는 것을 특징으로 하는 칩 적층방법.The method of claim 13,
The bonding is a thermocompression bonding, whereby the chip pad formed on the chip is in contact with the first metal line.
상기 제 1 금속라인은 복수 개이며, 각각의 제 1 금속라인은 독립된 칩 패드와 접합되며, 상기 제 1 금속라인은 제 2 금속라인에 의하여 전기적으로 연결되는 것을 특징을 하는 칩 적층방법.The method of claim 14,
And a plurality of first metal lines, each first metal line is bonded to an independent chip pad, and the first metal line is electrically connected by a second metal line.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110032715A KR101229660B1 (en) | 2011-04-08 | 2011-04-08 | insulating film for mounting chips, manufacturing method thereof, and Method for mounting chips using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110032715A KR101229660B1 (en) | 2011-04-08 | 2011-04-08 | insulating film for mounting chips, manufacturing method thereof, and Method for mounting chips using the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120114890A KR20120114890A (en) | 2012-10-17 |
| KR101229660B1 true KR101229660B1 (en) | 2013-02-04 |
Family
ID=47283942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110032715A KR101229660B1 (en) | 2011-04-08 | 2011-04-08 | insulating film for mounting chips, manufacturing method thereof, and Method for mounting chips using the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101229660B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102099878B1 (en) | 2013-07-11 | 2020-04-10 | 삼성전자 주식회사 | Semiconductor Package |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000006787U (en) * | 1998-09-21 | 2000-04-25 | 김영환 | Multi-chip package |
| KR20010028845A (en) * | 1999-09-27 | 2001-04-06 | 김영환 | Stacked micro ball grid array package and manufacturing method thereof |
| KR20020085102A (en) * | 2001-05-04 | 2002-11-16 | 앰코 테크놀로지 코리아 주식회사 | Chip Stacked Semiconductor Package |
| KR20060133800A (en) * | 2005-06-21 | 2006-12-27 | 주식회사 하이닉스반도체 | Chip stack package |
-
2011
- 2011-04-08 KR KR1020110032715A patent/KR101229660B1/en active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000006787U (en) * | 1998-09-21 | 2000-04-25 | 김영환 | Multi-chip package |
| KR20010028845A (en) * | 1999-09-27 | 2001-04-06 | 김영환 | Stacked micro ball grid array package and manufacturing method thereof |
| KR20020085102A (en) * | 2001-05-04 | 2002-11-16 | 앰코 테크놀로지 코리아 주식회사 | Chip Stacked Semiconductor Package |
| KR20060133800A (en) * | 2005-06-21 | 2006-12-27 | 주식회사 하이닉스반도체 | Chip stack package |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20120114890A (en) | 2012-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5572089B2 (en) | Reconfigured wafer stack packaging with pad extension after application | |
| KR101655897B1 (en) | A microelectronic assembly and a method of fabricating a stacked microelectronic assembly | |
| KR102167599B1 (en) | Chip stack embedded package | |
| KR102143653B1 (en) | Semiconductor package with EMI shielding and fabricating method for the same | |
| JP2010534951A5 (en) | ||
| TW200926387A (en) | Stacked-type chip package structure and fabrication method thereof | |
| CN104051354A (en) | Semiconductor package and fabrication method thereof | |
| JP2012253392A (en) | Stack package manufactured using molded reconfigured wafer, and method for manufacturing the same | |
| US20080251939A1 (en) | Chip stack package and method of fabricating the same | |
| US9167686B2 (en) | 3D stacked package structure and method of manufacturing the same | |
| JP6871512B2 (en) | Semiconductor devices and their manufacturing methods | |
| TW201034538A (en) | Computer modules with small thicknesses and associated methods of manufacturing | |
| KR20080027586A (en) | Semiconductor die module and package and fabricating method of semicondctor package | |
| KR101229649B1 (en) | Method for mounting chips using lateral side, chip assembly mounted by the sam, and method for manufacturing chip for the same | |
| KR101229660B1 (en) | insulating film for mounting chips, manufacturing method thereof, and Method for mounting chips using the same | |
| US20230197652A1 (en) | Package structure and packaging method | |
| US7042104B2 (en) | Semiconductor package using flexible film and method of manufacturing the same | |
| JP2006165073A (en) | Semiconductor device and its manufacturing method | |
| KR101185457B1 (en) | Semiconductor package for stack and method for manufacturing the same | |
| WO2013118426A1 (en) | Semiconductor device and method for manufacturing same | |
| JP4183070B2 (en) | Multi-chip module | |
| CN101110369A (en) | Semiconductor package and manufacturing method thereof | |
| KR101242281B1 (en) | Method for mounting chips using insulating film, chips mounted by the same, insulating film for the same and manufacturing method thereof | |
| CN111968963B (en) | Semiconductor device package and method of manufacturing the same | |
| KR101550551B1 (en) | cutting method of wafer for stacked semiconductor package |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20151208 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20161207 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20171204 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20181211 Year of fee payment: 7 |