KR101229526B1 - Technique for forming a contact insulation layer with enhanced stress transfer efficiency - Google Patents
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Abstract
금속 실리사이드의 형성 이전에, 고도로 복잡한 측면 도펀트 프로파일들의 형성에 사용되는 외부 스페이서(109)를 제거함으로써, 종래 공정들과의 높은 호환성이 획득된다. 동시에 컨택 라이너 층(115)이 채널 영역에 보다 인접하게 위치될 수 있으므로, 채널 영역 내에서 해당 스트레인을 생성하기 위한 고도로 효율적인 스트레스 전달 메커니즘이 구현된다.Prior to the formation of the metal silicide, high compatibility with conventional processes is obtained by removing the outer spacer 109 used to form highly complex side dopant profiles. At the same time, the contact liner layer 115 can be located closer to the channel region, thereby implementing a highly efficient stress transfer mechanism to create the corresponding strain within the channel region.
Description
본 발명은 일반적으로 집적회로(Intergrated Circuit: IC)의 형성에 관한 것이다. 보다 구체적으로는 전계 효과 트랜지스터(Field Effect Tramsistor: FET)의 제조에 있어 스페이서 소자들의 존재 하에 컨택 절연층의 형성에 관한 것이다.The present invention generally relates to the formation of integrated circuits (ICs). More specifically, it relates to the formation of a contact insulating layer in the presence of spacer elements in the manufacture of field effect transistors (FETs).
IC 제조는 특정한 회로 레이아웃에 따라 주어진 칩 영역 상에 많은 수의 회로 소자들의 형성을 필요로 한다. 일반적으로, 현재 다수의 공정 기술들이 실시되고 있는데, 마이크로프로세서들, 저장 칩들 등과 같은 복합 회로에 대해서 CMOS 기술이 동작 속도 및/또는 전력 소비의 관점에서 우수한 특성으로 인해 현재 가장 유망한 접근법이라 할 수 있다. CMOS 기술을 사용하여 복합 IC를 제조하는 동안, 무수한 상보형 트랜지스터들, 즉 N-채널 트랜지스터들 및 P-채널 트랜지스터들이 결정질 반도체 층을 포함하는 기판 상에 형성된다. 트랜지스터가 N-채널 트랜지스터인지 또는 P 채널 트랜지스터인지와 관계없이, MOS 트랜지스터는 고농도 도핑된 드레인 및 소스 영역들과, 드레인 영역과 소스 영역 사이에 배치된 역도핑된 채널 영역의 계면(interface)에 의해 형성되는 소위 PN 접합을 포함한다. IC fabrication requires the formation of a large number of circuit elements on a given chip area, depending on the particular circuit layout. In general, a number of process technologies are currently being implemented, and for complex circuits such as microprocessors, storage chips, etc., CMOS technology is currently the most promising approach due to its superior characteristics in terms of operating speed and / or power consumption. . During fabrication of a composite IC using CMOS technology, a myriad of complementary transistors, namely N-channel transistors and P-channel transistors, are formed on a substrate comprising a crystalline semiconductor layer. Regardless of whether the transistor is an N-channel transistor or a P-channel transistor, the MOS transistor is formed by the interface of the heavily doped drain and source regions and the reversely doped channel region disposed between the drain region and the source region. So-called PN junctions formed.
채널 영역의 전도도(conductivity), 즉 전도 채널의 드라이브 전류 용량은 채널 영역 위에 형성되며 얇은 절연층에 의해 분리되는 게이트 전극에 의해 제어된다. 게이트 전극으로의 적정 제어 전압의 인가로 인해 전도 채널의 형성시, 채널 영역의 전도도는 도펀트 농도, 다수 전하 캐리어의 이동도(mobility), 그리고, 트랜지스터 너비 방향으로 채널 영역의 소정의 확장이 있는 경우, 채널 길이로도 지칭되는 소스 영역과 드레인 영역 사이의 거리에 따라 달라진다. 따라서, 게이트 전극에 제어 전압의 인가시 절연층 아래에 전도 채널을 급속히 생성할 수 있는 능력과 결합하여, 채널 영역의 전도도가 실질적으로 MOS 트랜지스터의 성능을 결정한다. 따라서, 채널 길이의 감소 및 그와 관련된 채널 저항률의 감소는 채널 길이가 IC의 동작 속도를 증가시키기 위한 주요한 설계 기준이 되게 한다. Conductivity of the channel region, ie drive current capacity of the conducting channel, is controlled by a gate electrode formed over the channel region and separated by a thin insulating layer. In the formation of the conduction channel due to the application of the appropriate control voltage to the gate electrode, the conductivity of the channel region is determined by the dopant concentration, the mobility of the majority charge carriers, and the predetermined expansion of the channel region in the transistor width direction. This depends on the distance between the source and drain regions, also referred to as the channel length. Thus, in combination with the ability to rapidly create a conduction channel under the insulating layer upon application of a control voltage to the gate electrode, the conductivity of the channel region substantially determines the performance of the MOS transistor. Thus, the reduction in channel length and associated reduction in channel resistivity makes channel length a major design criterion for increasing the operating speed of the IC.
그러나, 트랜지스터 치수(transistor dimension)의 감소는 MOS 트랜지스터들의 채널 길이의 지속적인 감소로 얻어지는 이점들이 부당하게 상쇄되지 않도록 하기 위해 해결되어야 할 트랜지스터 치수와 관련된 수많은 이슈들을 수반한다. 이와 관련한 하나의 주요 문제는 새로운 디바이스 세대를 위한 트랜지스터들의 게이트 전극과 같은 임계 치수(critical dimension)의 회로 소자들을 신뢰성 있고 재현성 있게 생성하기 위한 향상된 포토리소그래피 및 식각 전략들의 개발이다. 나아가 원하는 채널 제어가능성과 결합하여 낮은 시트 및 컨택 저항률(sheet and contact resistivity)을 제공하기 위해 드레인 및 소스 영역들에서 측면 방향뿐 아니라 수직 방향으로도 매우 정교한 도펀트 프로파일(dopant profile)들이 요구된다. 또한, 게이트 절연층에 대한 PN 접합들의 수직 위치는 또한 누설 전류 제어의 관점에서 주요한 설계 기준이기도 하다. 따라서, 채널 길이를 줄이는 것은 또한 게이트 절연층과 채널 영역에 의해 형성된 계면에 대한 드레인 및 소스 영역들의 깊이를 감소시킬 것을 필요로 하므로, 정교한 주입(implantation) 기술이 요구된다. 다른 접근 방식에 따르면, 에피택셜 성장 영역들(epitaxially grown regions)이 게이트 전극에 대해 특정 오프셋으로 형성되어(이 영역들은 돌출된 드레인 및 소스 영역(raised drain and source regions)으로 지칭됨), 향상된 전도도의 돌출된 드레인 및 소스 영역들을 제공하는 한편, 동시에 게이트 절연층에 대하여 얕은 PN 접합을 유지한다. However, the reduction of the transistor dimension involves a number of issues related to the transistor dimension that must be addressed in order to ensure that the benefits resulting from the continuous reduction in the channel length of the MOS transistors are not unfairly offset. One major problem in this regard is the development of advanced photolithography and etching strategies for reliably and reproducibly creating critical dimension circuit elements such as gate electrodes of transistors for new device generation. Furthermore, highly sophisticated dopant profiles are needed in the drain and source regions in the vertical as well as lateral directions to provide low sheet and contact resistivity in combination with the desired channel controllability. In addition, the vertical position of the PN junctions relative to the gate insulating layer is also a major design criterion in terms of leakage current control. Thus, reducing the channel length also requires reducing the depth of the drain and source regions for the interface formed by the gate insulating layer and the channel region, thus requiring sophisticated implantation techniques. According to another approach, epitaxially grown regions are formed at a specific offset relative to the gate electrode (these regions are called raised drain and source regions), thus improving conductivity. While providing a protruding drain and source regions of a while maintaining a shallow PN junction with respect to the gate insulating layer.
사용되는 기술적 접근 방식에 관계없이, 고도의 복잡한 도펀트 프로파일을 생성하고 금속 실리사이드 영역들(metal silicide regions)을 자기-정렬된(self-aligned) 방식으로 드레인 및 소스 영역들과 게이트 전극에 형성함에 있어서 마스크로서 역할하기 위해 정교한 스페이서 기술은 필수적이다. 임계 치수(critical dimension), 즉 트랜지스터 게이트 길이의 지속적인 감소는 상기 확인된 공정 단계들에 관련된 공정 기술들의 적응(adaptation) 및 가능하다면 새로운 개발을 요하기 때문에, 주어진 채널 길이에 대하여 채널 영역의 전하 캐리어 이동도를 증가시킴으로써 트랜지스터 소자들의 디바이스 성능을 향상시키는 것이 제안되어 왔다. 원칙적으로, 채널 영역의 전하 캐리어 이동도를 증가시키기 위해서 적어도 2개 이상의 메커니즘이 함께 또는 별도로 사용될 수 있다. 첫째, 채널 영역에서 도펀트 농도가 감소됨으로써, 전하 캐리어들에 대하여 산란 현상들(scattering events)을 감소시키고 따라서 전도도를 증가시킬 수 있다. 그러나, 채널 영역 내의 도펀트 농도의 감소는 트랜지스터 디바이스의 임계 전압에 중대한 영향을 미치므로, 만약 원하는 임계 전압을 조절하기 위해 다른 메커니즘들이 개발되지 않는다면 도펀트 농도를 감소시키는 방식은 덜 매력적이게 된다.Regardless of the technical approach used, in producing highly complex dopant profiles and forming metal silicide regions in the drain and source regions and gate electrodes in a self-aligned manner Sophisticated spacer technology is essential to act as a mask. Since the critical dimension, ie the continuous reduction in the transistor gate length, requires the adaptation of the process techniques associated with the above identified process steps and possibly new development, the charge carriers in the channel region for a given channel length It has been proposed to improve device performance of transistor elements by increasing mobility. In principle, at least two or more mechanisms can be used together or separately to increase the charge carrier mobility of the channel region. First, by reducing the dopant concentration in the channel region, it is possible to reduce scattering events and thus increase conductivity for charge carriers. However, the reduction of the dopant concentration in the channel region has a significant effect on the threshold voltage of the transistor device, so the method of reducing the dopant concentration becomes less attractive unless other mechanisms are developed to adjust the desired threshold voltage.
둘째, 채널 영역 내의 격자 구조는 예컨대 인장 스트레인(tensile strain) 또는 압축 스트레인(compressive strain)을 생성함으로써 변형될 수 있으며, 이로 인해 전자들(electrons) 및 정공들(holes)에 대한 이동도가 수정된다. 예를 들어, 채널 영역에서 인장 스트레인의 생성은 전자들의 이동도를 증가시킨다. 인장 스트레인의 크기에 따라 이동도는 20%까지 증가될 수 있고, 이는 직접적으로 전도도의 증가로 이어진다. 한편, 채널 영역에서의 압축 스트레스는 정공의 이동도를 증가시킴으로써, P타입 트랜지스터들의 성능을 향상시키기 위한 가능성을 제공한다. Second, the lattice structure in the channel region can be deformed, for example, by creating a tensile strain or a compressive strain, which modifies the mobility for electrons and holes. . For example, the generation of tensile strain in the channel region increases the mobility of the electrons. Depending on the size of the tensile strain, the mobility can be increased by 20%, which directly leads to an increase in conductivity. On the other hand, compressive stress in the channel region increases the mobility of the holes, thereby providing a possibility for improving the performance of the P-type transistors.
결과적으로, 인장 스트레스 또는 압축 스트레스를 생성하기 위해 채널 영역의 안 또는 아래에 예컨대 실리콘/탄소 층 또는 실리콘/게르마늄 층을 도입하는 것이 제안되었다. 채널 영역의 안 또는 아래에 스트레스 생성 층들의 도입으로 트랜지스터 성능이 상당히 향상될 수 있지만, 종래의 검증된 CMOS 기술들로 해당 스트레스 층들의 형성을 구현하기 위해서는 상당한 노력이 요구된다. 예를 들어, 채널 영역의 안 또는 아래의 적절한 위치들에 게르마늄-함유 또는 탄소-함유 스트레스 층들을 형성하기 위해 부가적인 에피택셜 성장 기술들이 공정 흐름에 포함되도록 개발되고 구현되어져야 한다. 따라서, 공정이 상당히 복잡해지며 그럼으로써 생산 비용의 증가되고 생산 수율의 감소 가능성도 또한 높아진다. As a result, it has been proposed to introduce, for example, a silicon / carbon layer or a silicon / germanium layer in or below the channel region to create tensile or compressive stress. The introduction of stress generating layers in or below the channel region can significantly improve transistor performance, but significant effort is required to implement the formation of such stress layers with conventional proven CMOS techniques. For example, additional epitaxial growth techniques must be developed and implemented to be included in the process flow to form germanium-containing or carbon-containing stress layers at appropriate locations in or below the channel region. Thus, the process becomes quite complicated, thereby increasing the production cost and increasing the possibility of decreasing the production yield.
또 다른 유망한 방식은 절연층 안에 스트레스를 생성하는 것이며, 절연층은 트랜지스터들을 매립하도록 트랜지스터 소자들의 형성 후에 형성되며 트랜지스터들의 게이트 전극 및 드레인/소스 영역들로의 전기적 연결을 제공하는 금속 컨택들을 받아들인다. 전형적으로, 이러한 절연층은 적어도 하나의 식각 저지층(etch stop layer) 또는 라이너(liner)와 상기 식각 저지층 또는 라이너에 대해 선택적으로 식각될 수 있는 추가 유전 층을 포함한다. 아래에서, 이러한 절연층은 컨택 층으로 지칭되고 해당 식각 저지층은 컨택 라이너 층으로 표시될 것이다. 스트레인을 생성할 트랜지스터의 채널 영역으로 효율적인 스트레스 전달 메커니즘을 얻기 위해서, 채널 영역의 부근에 위치된 컨택 라이너 층은 채널 영역에 가깝게 위치되어야 한다. 하지만, 고도로 복잡한 측면 도펀트 프로파일을 달성하기 위한 트리플 스페이서 방식을 요구하는 진보된 트랜지스터 구조들에서, 컨택 라이너 층의 상당량의 스트레스가 스페이서들에 의해 "흡수"되므로, 종래의 트리플 스페이서 방식들은 에피택셜 성장 스트레스 층들에 비해 공정 복잡도에 있어서 장점이 있음에도 불구하고, 현재로서는 진보된 트랜지스터들의 채널 영역들 내에 스트레인을 생성하는 데 있어서 비교적 매력적이지 못한 방식이다.Another promising way is to create stress in the insulating layer, which is formed after the formation of the transistor elements to bury the transistors and accepts metal contacts that provide electrical connection of the transistors to the gate electrode and drain / source regions. . Typically, such insulating layers include at least one etch stop layer or liner and additional dielectric layers that can be selectively etched against the etch stop layer or liner. In the following, this insulating layer will be referred to as a contact layer and the etch stop layer will be referred to as a contact liner layer. In order to obtain an efficient stress transfer mechanism into the channel region of the transistor to create strain, the contact liner layer located in the vicinity of the channel region should be located close to the channel region. However, in advanced transistor structures that require a triple spacer scheme to achieve a highly complex lateral dopant profile, conventional triple spacer schemes are epitaxially grown since a significant amount of stress in the contact liner layer is "absorbed" by the spacers. Despite the advantages in process complexity over stress layers, it is currently a relatively unattractive way to create strain in the channel regions of advanced transistors.
전술한 관점에서, 복잡하고 비용이 많이 드는 에피택셜 성장 기술들의 필요없이 채널 영역에 스트레스 생성을 가능하게 하는 개선된 기술에 대한 필요성이 존재한다. In view of the foregoing, there is a need for an improved technique that enables stress generation in the channel region without the need for complex and expensive epitaxial growth techniques.
본 발명의 몇몇 양상들에 대한 기본적인 이해를 위해 본 발명의 개략적인 요약을 아래에서 설명한다. 이 요약이 본 발명 전체를 빠짐없이 설명하는 것은 아니며, 본 발명의 핵심 또는 중요한 요소들을 식별하거나 본 발명의 범위를 서술하기 위한 것이 아니다. 후술할 보다 상세한 설명에 대한 서두로서 개략적인 형태의 일부 개념들을 설명하기 위한 것이다.A schematic summary of the invention is described below for a basic understanding of some aspects of the invention. This summary is not an exhaustive description of the invention, nor is it intended to identify key or critical elements of the invention or to delineate the scope of the invention. It is intended to illustrate some concepts of schematic form as a prelude to the more detailed description that is presented later.
일반적으로, 본 발명은 각 트랜지스터 소자들의 채널 영역들에 가까운 부근에 컨택 라이너 층의 형성, 즉 그 층을 통해 전기적 컨택들을 형성하도록 트랜지스터 소자들을 매립하는 데 사용되는 유전 층 스택의 식각 저지층의 형성을 가능하게 하는 기술에 대한 것이다. 따라서, 컨택 라이너 층은 특정 내부 스트레스를 나타내도록 형성되거나 취급되어 특정 내부 스트레스는 채널 영역에 대응하는 스트레인을 생성하도록 채널 영역으로 매우 효율적으로 전달될 수 있으며, 그럼으로써 전하 캐리어 이동도 및 그에 따른 트랜지스터 소자들의 전반적인 성능을 개선하는 가능성을 제공할 수 있다. In general, the present invention provides for the formation of a contact liner layer in the vicinity of the channel regions of each transistor element, i.e. the formation of an etch stop layer of a dielectric layer stack used to bury transistor elements to form electrical contacts through the layer. It is about the technology that makes this possible. Thus, the contact liner layer can be formed or handled to exhibit a specific internal stress so that the specific internal stress can be transferred very efficiently to the channel region to create a strain corresponding to the channel region, thereby allowing charge carrier mobility and hence transistors. It may offer the possibility to improve the overall performance of the devices.
본 발명의 일 실시예에 따른 방법은 적어도 하나의 내부 스페이서 소자와 외부 스페이서 소자를 포함하는 게이트 전극 구조를 포함하는 트랜지스터 소자를 형성하는 것을 포함한다. 그 다음, 외부 스페이서 소자가 제거되고 컨택 라이너 층이 트랜지스터 소자 위에 형성된다. The method according to an embodiment of the present invention includes forming a transistor device comprising a gate electrode structure comprising at least one internal spacer device and an external spacer device. The outer spacer device is then removed and a contact liner layer is formed over the transistor device.
본 발명의 다른 실시예에 따른 방법은 적어도 하나의 내부 스페이서 소자와 외부 스페이서 소자를 포함하는 제 1 게이트 전극 구조를 가지는 제 1 트랜지스터 소자를 형성하는 것을 포함한다. 나아가, 제 2 트랜지스터 소자가 형성되고, 이는 적어도 하나의 내부 스페이서 소자와 외부 스페이서 소자를 포함하는 제 2 게이트 전극 구조를 가진다. 상기 방법은 또한 제 1 게이트 전극 구조 및 제 2 게이트 전극 구조의 외부 스페이서를 제거하는 것을 더 포함한다. 또한, 제 1 내부 스트레스를 가지는 제 1 컨택 라이너 층이 제 1 트랜지스터 소자 위에 형성되고 제 2 내부 스트레스를 가지는 제 2 컨택 라이너 층이 제 2 트랜지스터 소자 위에 형성된다.A method according to another embodiment of the present invention includes forming a first transistor element having a first gate electrode structure comprising at least one inner spacer element and an outer spacer element. Furthermore, a second transistor element is formed, which has a second gate electrode structure comprising at least one inner spacer element and an outer spacer element. The method further includes removing external spacers of the first gate electrode structure and the second gate electrode structure. In addition, a first contact liner layer having a first internal stress is formed over the first transistor element and a second contact liner layer having a second internal stress is formed over the second transistor element.
본 발명은 첨부되는 도면을 참조하여 이해될 수 있으며, 동일유사한 도면 부호는 동일유사한 요소들을 나타낸다. BRIEF DESCRIPTION OF THE DRAWINGS The present invention may be understood with reference to the accompanying drawings, in which like reference numerals indicate like elements.
도 1a 내지 도 1e는 일 실시예에 따라 채널 영역에 가까이 컨택 라이너 층을 형성하는 데 있어 다양한 제조 단계들 동안의 트랜지스터 소자의 단면도들을 개략적으로 도시한 것이다. 1A-1E schematically illustrate cross-sectional views of transistor devices during various fabrication steps in forming a contact liner layer close to a channel region in accordance with one embodiment.
도 2는 일 실시예에 따라 컨택 라이너 층의 각 부분들에 상이한 내부 스트레스를 가지며 각 채널 영역들에 가까이 컨택 라이너 층을 받아들이는 2개의 트랜지스터 소자들을 포함하는 반도체 디바이스의 단면도를 개략적으로 도시한 것이다. 2 schematically illustrates a cross-sectional view of a semiconductor device including two transistor elements having different internal stresses in respective portions of the contact liner layer and receiving the contact liner layer close to each channel region, according to one embodiment. .
본 발명은 다양한 변경들 및 대안적 형태들이 가능하지만, 본 발명의 특정 실시예들이 도면에서 예시로서 도시되어 있으며 본 명세서에서 상세히 설명되어 있다. 그러나 특정 실시예들에 대한 설명은 본 발명을 개시된 특정 형태로 한정하는 것은 아니라, 오히려 특허청구범위에 의해 정의되는 본 발명의 사상 및 범위 내에 속하는 모든 변형물, 균등물 및 대안을 포괄함을 밝혀둔다. While the invention is susceptible to various modifications and alternative forms, specific embodiments of the invention are shown by way of example in the drawings and are described in detail herein. However, the description of specific embodiments is not intended to limit the invention to the particular forms disclosed, but rather to cover all modifications, equivalents, and alternatives falling within the spirit and scope of the invention as defined by the claims. Put it.
이하 본 발명의 실시예들을 설명한다. 명확함을 위해, 실제 구현의 모든 특징들이 본 명세서에서 설명되는 것은 아니다. 물론 임의의 이러한 실제 실시예들을 개발함에 있어, 시스템 관련 및 비지니스 관련 제약사항들을 준수하는 것과 같이 구현마다 달라질 수 있는 개발자들의 특정 목적들을 달성하기 위해 수많은 구현 특유의 결정들이 이루어져야 한다. 또한, 이러한 개발 노력은 복잡하고 시간 소모적일 수 있으나 본 발명으로부터 혜택을 받는 당업자들에게는 일상적인 일일 것이다. Hereinafter, embodiments of the present invention will be described. For clarity, not all features of an actual implementation are described in this specification. Of course, in developing any such practical embodiments, numerous implementation specific decisions must be made to achieve the specific goals of the developer, which may vary from implementation to implementation, such as complying with system related and business related constraints. In addition, such development efforts can be complex and time consuming but will be routine to those skilled in the art who benefit from the present invention.
이제 본 발명이 첨부된 도면들을 참조하여 설명된다. 도면들에서 다양한 구조들, 시스템들 및 디바이스들이 오직 설명의 목적으로 그리고 당업자에게 주지된 사항들로 본 발명을 불분명하게 하지 않도록 개략적으로 도시된다. 그렇기는 하지만, 첨부된 도면들은 본 발명의 예들을 서술하고 설명하기 위해 포함된 것이다. 본 명세서에 사용되는 용어들 및 문구들은 당업자에 의해 이해되는 바와 동일하게 이해되어야 할 것이다. 본 명세서에서 용어 또는 문구의 일관된 사용에 의해 용어 또는 문구에 대한 특별한 정의, 즉 당업자에 의해 이해되는 일반적이고 관습적 의미와 서로 다른 정의가 내포되지 않음을 밝혀둔다. 용어 또는 문구가 특별한 의미, 즉 당업자에 의해 이해되는 것 이외의 의미를 가진다면, 상기 용어 또는 문구에 대한 특별한 정의를 직접적으로 명백하게 제공하는 정의 방식으로 본 명세서에서 명시적으로 제시될 것이다.The invention is now described with reference to the accompanying drawings. Various structures, systems and devices in the drawings are schematically depicted so as not to obscure the invention for purposes of explanation only and to those skilled in the art. Nevertheless, the attached drawings are included to describe and explain illustrative examples of the present invention. The terms and phrases used herein should be understood to be understood as understood by one of ordinary skill in the art. It is to be understood that the consistent use of the term or phrase herein does not imply any particular definition of the term or phrase, that is, a definition different from the general and customary meanings understood by those skilled in the art. If a term or phrase has a special meaning, that is, a meaning other than what is understood by one of ordinary skill in the art, it will be expressly set forth herein in a definite manner that directly and explicitly provides a particular definition for the term or phrase.
일반적으로, 본 발명은 종래의 공정들과 고도의 호환성을 유지하면서도 컨택 라이너 층으로부터 채널 영역으로 스트레스를 효율적으로 전달하는 문제를 해결한다. 이러한 목적으로, 붕소 및 인과 같은 고 확산도의 주입 종들(implant species)을 고려하도록, 주입(implantation) 및 실리사이드 요구사항들에 의해 요구되는 크기를 가지는 스페이서 소자들이 제공된다. 그러나 반면, 최외곽(outermost) 스페이서가 컨택 라이너 층의 형성 이전에 제거된다는 점에서 드레인 및 소스 영역들로부터의 유효 거리는 상당히 감소될 수 있다. 이로써, 최외곽 스페이서 소자에 대한 제거 공정은 게이트 전극들과 드레인 및 소스 영역들 상에 형성되는 임의의 실리사이드 영역들에 불리한 영향을 미치지 않도록 설계될 수 있다. 첨부된 도면을 참조하여 본 발명의 추가적인 실시예들이 보다 상세히 설명될 것이다.In general, the present invention solves the problem of efficiently transferring stress from the contact liner layer to the channel region while maintaining high compatibility with conventional processes. For this purpose, spacer elements are provided that have the size required by implantation and silicide requirements to take into account high diffusivity implant species such as boron and phosphorus. On the other hand, however, the effective distance from the drain and source regions can be significantly reduced in that the outermost spacer is removed prior to the formation of the contact liner layer. As such, the removal process for the outermost spacer element can be designed so as not to adversely affect any silicide regions formed on the gate electrodes and the drain and source regions. Further embodiments of the present invention will be described in more detail with reference to the accompanying drawings.
도 1a 내지 도 1e는 반도체 디바이스(100)의 단면도를 도시한 것이다. 반도체 디바이스(100)는 기판(101)을 포함하며, 기판(101)은 IC의 회로 소자들의 형성에 적절한 임의의 기판일 수 있다. 예를 들어, 기판(101)은 벌크(bulk) 실리콘 기판, SOI(silicon-on-insulator) 기판, 또는 트랜지스터 소자들의 형성에 적절한 결정질 반도체 층이 그 위에 형성되는 임의의 다른 적절한 기판일 수 있다. 기판(101)의 안과 위에 형성되는 것은 중간 제조 단계에 있는 트랜지스터 소자(150)이며, 이 제조 단계에서 트랜지스터 소자(150)는 게이트 절연층(103) 상에 형성되는 게이트 전극(102)을 포함하고, 게이트 절연층(103)은 기판(101)의 일부분 또는 기판(101) 상에 형성된 임의의 적절한 반도체 층의 일부분일 수 있는 채널 영역(104)으로부터 게이트 전극(102)을 분리한다. CPU들, 메모리 칩들, ASIC들(주문형 반도체 집적회로) 등과 같은 실리콘 기반의 고도의 복합 IC에서 볼 수 있는 바와 같이, 트랜지스터 소자(150)는 100 nm 이하의 게이트 길이(즉, 도 1a의 게이트 전극(102)의 수평 치수)를 가지는 N-채널 트랜지스터 또는 P-채널 트랜지스터와 같은 임의의 유형의 전계 효과 트랜지스터일 수 있다. 결과적으로, 게이트 절연층(103)은 게이트 전극(102)의 전체 치수에 따라, 약 1.2 nm 이하 내지 수 nm의 범위에 있는 적절한 두께를 가질 수 있다. 본 발명은 약 100 nm 또는 50 nm 이하의 게이트 길이를 가지는 극소형 트랜지스터 소자들과 결합할 때 매우 유리하지만, 본 발명은 원칙적으로 덜 정교한 트랜지스터 소자들에도 쉽게 적용될 수 있음을 밝혀둔다.1A-1E illustrate cross-sectional views of
반도체 디바이스(100)는 게이트 전극(102)의 측벽들 상에 형성된 오프셋 스페이서(offset spacer)(105)를 더 포함한다. 오프셋 스페이서(105)는 실리콘 다이옥시드(silicon dioxide), 실리콘 나이트라이드(silicon nitride), 실리콘 옥시나이트라이드(silicon oxynitride) 등과 같은 임의의 적절한 유전 물질로 구성될 수 있다. 오프셋 스페이서(105)의 폭은 채널 영역(104)에 인접하여 기판(101) 내에 형성된 확장 영역(106)의 수평 도펀트 프로파일 형성을 위한 공정 요구사항들에 따라 선택된다. 반도체 디바이스(100)는 게이트 전극(102)의 측벽들에 인접하게 형성되는 내부 스페이서 소자(107)를 더 포함할 수 있다. 내부 스페이서 소자(107)는 라이너(108)에 의해 오프셋 스페이서(105)로부터 분리될 수 있으며, 라이너(108)는 내부 스페이서(107)의 물질에 대해 적당히 높은 식각 선택비(etch selectivity)를 가지는 유전 물질로 구성된다. 일 실시예에서, 내부 스페이서(107)는 실리콘 나이트라이드로 구성될 수 있으며 그리고 기판(101)의 수평 부분들 상에 그리고 게이트 전극(102) 위에 형성되는 라이너(108)는 실리콘 다이옥시드로 구성될 수 있다. 이러한 물질 조성에 대해, 높은 식각 선택비를 가지는 다수의 확립된 이방성 식각 레시피(anisotropic etch recipe)들이 알려져 있다. 다른 실시예에서, 내부 스페이서(107)는 실리콘 다이옥시드 또는 실리콘 옥시나이트라이드로 구성될 수 있는 반면, 라이너(108)는 확립된 이방성 식각 기법들에 대해 적당히 높은 식각 선택비를 보여주도록 실리콘 나이트라이드로 구성될 수 있다. 디바이스(100)는 확장 영역들(106)에 인접하여 깊은 드레인 및 소스 영역들을 형성하기 위해 후속으로 수행되는 이온 주입 공정에 대한 공정 요구사항을 충족하도록 선택되는 폭을 가지는 외부 스페이서 소자(109)를 더 포함한다. 외부 스페이서 소자(109)는 식각 저지층(110)에 의해 내부 스페이서(107)로부터 분리되며, 식각 저지층(110)은 또한 라이너(108)의 수평 부분들을 덮고 있으며 외부 스페이서(109)의 물질에 대해 적당히 높은 식각 선택비를 보여주는 물질로 구성된다. 일 실시예에서, 외부 스페이서(109)는 실리콘 다이옥시드로 구성될 수 있는 반면, 식각 저지층(110)은 실리콘 나이트라이드로 구성될 수 있다. 일 실시예에서, 두 물질들 간에 요구되는 식각 선택비가 유지되는 한, 외부 스페이서(109)와 식각 저지층(110)에 대해 상이한 물질 조성이 제공될 수 있다. 예를 들어, 일 실시예에서, 외부 스페이서(109)는 실리콘 나이트라이드로 구성될 수 있는 반면, 식각 저지층(110)은 실리콘 다이옥시드로 구성될 수 있다.The
도 1a에 도시된 바와 같이, 반도체 디바이스(100)를 형성하기 위한 전형적인 공정 흐름은 다음의 공정들을 포함할 수 있다. 예를 들어 실리콘 다이옥시드의 형태로 적절한 게이트 절연 물질 층과 게이트 전극 물질을 형성하거나, 게이트 절연층(104)에 대해서는 질소강화 실리콘 다이옥시드(nitrogen-enriched silicon dioxide) 그리고 게이트 전극(102)에 대해서는 프리도핑(pre-doped) 또는 비도핑된(undoped) 폴리실리콘의 형태로 형성한 후에, 진보된 포토리소그래피 및 식각 기술들을 기반으로 확립된 패터닝(patterning) 공정이 수행될 수 있다. 게이트 절연층(104) 및 게이트 전극(102)의 패터닝 후에, 실리콘 다이옥시드, 실리콘 나이트라이드 등과 같은 적절한 유전 물질을 실질적으로 오프셋 스페이서(105)의 폭에 해당하는 소정의 두께로 증착함으로써 오프셋 스페이서(105)가 형성될 수 있다. 그 후에, 적절한 이방성 식각 공정이 수행되어 게이트 전극(102)의 상부 표면 및 기판(101)의 노출된 부분들과 같은 디바이스(100)의 수평 부분들 상에서 잉여 물질이 제거될 수 있다. 그 후에, 확장 영역들(106)의 일부분을 형성하기 위해 이온 주입 과정이 수행될 수 있으며, 후술하는 바와 같이 확장 영역들(106) 및 깊은 드레인 및 소스 영역들의 형성에 요구되는 주입 조건들 및 도펀트 프로파일을 얻기 위해 다른 주입 사이클들이 기판(101) 내에 사전 비결정화된(pre-amorphized) 영역(미도시됨) 및/또는 할로(halo) 영역(미도시됨)을 형성하도록 수행될 수 있다. 그 후에, 일 실시예에서 확립된 플라즈마 증강 화학 기상 증착(PECVD) 기술에 기반하여 증착될 수 있는 실리콘 다이옥시드일 수 있는 적절한 물질을 증착함으로써 라이너(108)가 형성될 수 있다. 다른 실시예들에서, 라이너(108)는 실리콘 나이트라이드의 형태로 증착될 수 있다. 이어, 내부 스페이서(107)에 대한 스페이서 물질이 PECVD 기술들에 의해 증착될 수 있으며, 반면 내부 스페이서(107)에 대한 라이너(108)의 물질 조성은 높은 식각 선택비를 나타내도록 선택될 수 있다. 일 실시예에서, 내부 스페이서 물질(107)은 실리콘 나이트라이드를 포함할 수 있고, 이때 라이너(108)는 실질적으로 실리콘 다이옥시드로 구성될 수 있다. 다른 실시예들에서, 내부 스페이서 물질(107)은 실리콘 옥시나이트라이드 또는 실리콘 다이옥시드로 구성될 수 있으며, 라이너(108)는 실리콘 나이트라이드로 형성될 수 있다.As shown in FIG. 1A, a typical process flow for forming
그 후에, 스페이서 물질의 잉여 물질을 제거하기 위해 확립된 이방성 식각 기법들이 사용될 수 있고, 그럼으로써 내부 스페이서(107)를 형성할 수 있다. 한편 이방성 식각 공정은 신뢰성있게 라이너(108) 상에서 또는 라이너(108) 내에서 멈춘다. 그 후에, 확장 영역들(106)의 측면 도펀트 프로파일을 정교하게 튜닝하기 위해 디바이스 요구사항들에 따라 추가적인 적절한 주입 공정이 수행될 수 있다. 다음으로, 일 실시예에서 실리콘 나이트라이드 층의 형태로 식각 저지층(110)이 컨포말하게(conformally) 증착될 수 있으며, 그 후에 외부 스페이서 소자(109)를 형성하기 위해 이 실시예에서 실리콘 다이옥시드로 구성된 스페이서 물질이 증착되고 이방성 식각될 수 있다. 해당 이방성 식각 레시피들은 당해 기술 분야에서 확립되어 있다. 다른 실시예들에서, 식각 저지층(110)은 실리콘 다이옥시드 층으로서 증착될 수 있는 반면, 외부 스페이서(109)는 실리콘 나이트라이드 층으로부터 형성될 수 있다.Thereafter, established anisotropic etching techniques can be used to remove excess material of the spacer material, thereby forming the
도 1b는 보다 진행된 제조 단계에서의 반도체 디바이스(100)를 개략적으로 도시한 것이다. 도시된 바와 같이, 게이트 전극(102) 및 기판(101)의 노출된 수평 부분들 상에 형성된(도 1a) 식각 저지층(110)의 일부분이 제거된다. 식각 저지층(110)의 잔여부분은 이제 110a로 표시된다. 또한, 깊은 소스 및 드레인 영역들(111)은 확장 영역들(106) 옆에 형성된다.1B schematically illustrates a
도 1b에 도시된 디바이스(100)는 식각 단계에 의해 형성될 수 있으며, 식각 단계는 특정 실시예들에서 식각 저지층(110)의 노출된 부분들을 선택적으로 제거하기 위해 실질적으로 이방성 식각 공정으로서 설계될 수 있다. 이로써, 확립된 선택적 식각 레시피들이 사용될 수 있으며, 식각 공정은 라이너(108)의 안과 위에서 신뢰성있게 정지할 수 있다. 이때 식각 저지층(110)과 라이너(108)는 일정한 정도의 식각 선택비를 나타내는 상이한 물질들로 형성된다. 식각 저지층(110)의 노출된 수평 부분들을 제거하기 위한 이러한 식각 공정으로 인해, 110b로 표시되어 있는 바와 같이, 식각 저지층(110a)의 측면 확장이 외부 스페이서 소자(109)의 폭에 실질적으로 대응하도록 정해진다. 나아가, 깊은 드레인 및 소스 영역들(111)을 형성하고 또한 게이트 전극(102)을 더 도핑하기 위한 후속 주입과정 동안, 도 1a에서 층(110 및 108)을 포함하는 해당 층 스택이 감소되므로, 소스/드레인 영역들(111)을 형성하기 위한 이온 주입 과정의 제어를 용이하게 한다. 주입 이후에, 확장 영역들(106) 및 깊은 드레인/소스 영역들(111) 내에서 도펀트들을 활성화하고 또한 이전의 사전 비결정화 및 다른 주입 공정들에 의해 야기된 결정질 손상을 재결정화하기 위해 급속 열 처리(rapid thermal anneal) 공정이 수행될 수 있다.The
도 1c는 깊은 소스/드레인 영역들(111)을 형성하고 식각 저지층(110a)의 측면 확장(110b)을 결정하기 위한 대안적인 실시예에 따라 반도체 디바이스(200)를 개략적으로 도시한 것이다. 도 1c에서, 식각 저지층(110a)을 형성하기 위한 식각 공정은 라이너(108)의 노출된 수평 부분들도 또한 제거되어 잔여부분(108a)을 형성하도록 구성된다. 따라서, 해당 식각 과정은 기판(101)의 반도체 물질 상에 신뢰성있게 정지하도록 설계되고, 본 발명의 특정 실시예들에서 기판의 반도체 물질은 실질적으로 실리콘으로 구성된다. 결과적으로, 게이트 전극(102) 및 기판(101)의 해당 영역들은 깊은 드레인/소스 영역들(111)을 형성하기 위한 후속 주입 공정 동안 노출된다. 그 이후에, 도 1b를 참조하여 설명된 바와 같이 급속 열 처리 공정이 수행될 수 있다.1C schematically illustrates a
고도로 진보된 트랜지스터 소자들에 있어서, 게이트 전극(102)과 같은 고농도 도핑된 영역들 및 깊은 드레인/소스 영역들(111)의 컨택 영역들의 전도도는 보통 이러한 영역들의 상부에 금속 화합물을 제공함으로써 증가된다. 이것은 금속 실리콘 화합물이 고농도 도핑된 실리콘 물질에 비해서도 더 높은 전도도를 가질 수 있기 때문이다. 예를 들면, 전형적으로 감소된 저항률의 해당 금속 실리사이드 영역들을 형성하기 위해 고도로 진보된 디바이스에 티타늄, 코발트 및 니켈이 제공된다. 니켈 등과 같은 임의의 적절한 금속의 증착에 앞서, 도 1b에 도시된 바와 같이 초기에 반도체 디바이스(100)로부터 시작할 때에는 해당 표면 부분들이 노출되어야 하고, 그리고/또는 도 1c에 도시된 바와 같이 고려중인 표면 부분들이 이미 실질적으로 노출되어 있을 때에는 표면 오염이 제거될 수 있다. 라이너(108)가 실질적으로 실리콘 다이옥시드로 구성되는 실시예들에서, 관련된 표면 부분들을 노출하기 위한 그리고/또는 오염물질(특히 옥사이드 잔여물질)을 제거하기 위한 해당 식각 공정은, 식각 저지층(110a) 뿐만 아니라 기판(101) 및 게이트 전극(102)에 실질적으로 영향을 미치지 않는 고도로 선택적인 식각 화학물질에 근거하여 수행될 수 있다. 예를 들어, 옥사이드 및 옥사이드 잔여물질들을 실리콘 및 실리콘 나이트라이드에 대해 선택적으로 제거하기 위해 희석된 불산(fluoric acid, HF)이 사용될 수 있다.In highly advanced transistor devices, the conductivity of the heavily doped regions such as
도 1d는 표면 오염물질을 선택적으로 제거하기 위한 그리고/또는 각 표면 부분들을 노출시키기 위한 해당 식각 공정 후에 반도체 디바이스(100)를 개략적으로 도시한 것이다. 나아가, 일 특정 실시예에서, 이러한 고도의 선택적 식각 공정은 또한 외부 스페이서 소자(109)를 실질적으로 완전히 제거하는 데 사용된다. 도시된 바와 같이, 반도체 디바이스(100)는 라이너(108a)를 포함하는데, 라이너(108a)는 해당 선택적인 식각 공정에 의해 더욱 감소되어 라이너(108b)를 생성한다. 나아가, 몇몇 예에서는 식각 공정의 등방성 성질로 인해, 수직으로 식각 저지층(110a)에 의해 윤곽이 형성되는 과소 식각(under-etch) 영역이 형성될 수 있다. 유사하게, 연장된 식각 공정 동안 게이트 전극(102)의 상부 측벽 부분들(102a)이 노출될 수 있으며, 이 연장된 식각 공정에서 만약 오프셋 스페이서들(105)이 라이너(108b)와 거의 동일한 물질로 구성된다면 오프셋 스페이서들(105)도 또한 감소될 수 있다. 상응하여 감소된 오프셋 스페이서는 이제 105a로서 표시된다. 다른 실시예에서, 라이너(108) 및 외부 스페이서(109)는 실리콘 나이트라이드와 같이 실리콘 다이옥시드 이외의 유전 물질들로 구성될 수 있고, 한편 식각 저지층(110a)은 실리콘 다이옥시드로 구성될 수 있다. 이 경우에, 외부 스페이서(109)를 제거하고 의도하는 표면 부분들을 노출하기 위해 실질적으로 동일한 공정 흐름이 고온의 인산(hot phosphoric acid)과 같은 적절한 식각 화학물질과 함께 사용될 수 있다.1D schematically illustrates the
그 후에, 적절한 금속이 확립된 레시피들을 기반으로 스퍼터 증착(sputter deposition)에 의해 증착될 수 있다. 예를 들면, 코발트, 티타늄, 니켈 또는 다른 내화 금속(refractory metal)들이 디바이스 요구사항들에 근거하여 증착될 수 있다. 적당히 직접적인 증착(directive deposition) 기법인 금속의 스퍼터 증착 동안, 각 식각 저지층(110a)의 부분도 또한 실질적으로 금속 증착을 방지한다. 결과적으로, 노출된 상부 측벽 부분들(102a)을 제외하고는, 금속 증착은 비록 외부 스페이서 소자(109)가 제거되지만 외부 스페이서 소자(109)의 치수에 의해, 즉 측면 치수(110b)에 의해 실질적으로 결정되는 영역으로 국부적으로 실질적으로 제한된다. 증착된 금속과 실리콘 사이의 화학적 반응을 개시하기 위한 후속 열 처리 동안, 금속 실리사이드는 바람직하게는 게이트 전극(102)의 상부 측벽 부분들(102a) 및 상부표면과, 기판(101)의 노출된 표면 부분들과 같은 노출된 실리콘 부분들 상에 형성된다.Thereafter, a suitable metal may be deposited by sputter deposition based on established recipes. For example, cobalt, titanium, nickel or other refractory metals can be deposited based on device requirements. During sputter deposition of metal, which is a reasonably direct deposition technique, portions of each etch stop layer 110a also substantially prevent metal deposition. As a result, except for the exposed top sidewall portions 102a, metal deposition is substantially by the dimensions of the
외부 스페이서(109)가 여전히 존재한다면 그랬을 것과 같이, 드레인/소스 영역(111) 내의 금속 실리사이드의 형성은 비록 과소 식각 영역이 생성되었을 수 있을지라도 식각 저지층(110a)의 측면 확장(110b)에 의해 실질적으로 결정되는데, 이는 이 경우에 금속 침투(metal penetration)가 상당히 방해될 수 있고 채널 영역(104)을 향한 금속 확산 또한 상당히 감소될 수 있기 때문이다. 결과적으로, 금속 실리사이드의 형성은 외부 스페이서(109)에 의해 초기에 정의된 드레인/소스 영역들(111)의 부분들로 제한되고(도 1b 및 도 1c), 동시에 금속 실리사이드 형성 후에 형성되는 컨택 라이너 층의 물질은 채널 영역(104)에 가까워질 수 있으므로, 채널 영역(104) 내에서 원하는 스트레인을 생성하기 위한 스트레스 전달 메커니즘을 상당히 향상시킬 수 있다. As would be the case if the
도 1e는 상술한 공정 과정 후에 반도체 디바이스(100)를 개략적으로 도시한 것이다. 따라서, 디바이스(100)는 드레인/소스 영역들(111) 내에 금속 실리사이드 영역들(113)을 포함하며, 그 위치 및 치수는 외부 스페이서(109)에 의해, 즉 식각 저지층(110a) 및 그것의 측면 확장(110b)에 의해 실질적으로 정의된다. 또한, 해당 금속 실리사이드 영역(114)이 게이트 전극(102)의 상부에 형성되며, 감소된 오프셋 스페이서(105a)(도 1d)가 실리콘의 금속 실리사이드로의 변환에 이용될 수 있는 증가된 표면 영역, 즉 상부 측벽 부분들(102a)을 제공하므로 게이트 전극(102)의 더욱 많은 부분이 고도의 전도성 물질로 변환되는 것을 가능하게 한다. 또한, 디바이스(100)는 트랜지스터 소자(150) 상에 형성되는 컨택 라이너 층(115)을 포함하며, 컨택 라이너 층(115)은 예를 들어 실리콘 나이트라이드로 구성될 수 있고 특정 내부 스트레스를 가질 수 있다. 잘 알려진 바와 같이, 실리콘 나이트라이드를 증착하기 위한 PECVD 공정 동안 약 1GPa(기가 파스칼)의 인장 스트레스 내지 약 1GPa의 압축 스트레스의 범위에 있는 특정 내부 스트레스를 얻기 위해 압력, 온도, 바이어스 전압 등과 같은 증착 파라미터들이 선택될 수 있다. 결과적으로, 채널 영역(104)에서 대응되는 스트레인을 효율적으로 생성하기 위해 대응되는 내부 스트레스가 선택될 수 있으며, 최종적으로 향상된 트랜지스터 동작으로 이어질 수 있다. 또한, PECVD 공정의 공정 파라미터들은 고도의 무지향성(non-directional) 증착 동작을 얻도록 선택될 수 있기 때문에, 형성되었을 수 있는 임의의 과소 식각 영역도 또한 트랜지스터 소자(150)를 감싸는 유전 물질 내에서 임의의 보이드(void)들을 실질적으로 방지하도록 적어도 부분적으로 채워질 수 있다.1E schematically illustrates the
결과적으로, 보통 금속 실리사이드의 형성 이전에 요구되는 프리클리닝(precleaning) 공정 동안 수행될 수 있는 외부 스페이서(109) 제거에 의해, 컨택 라이너 층(115)의 관련 부분들은 채널 영역(104)에 보다 가까워질 수 있고, 그럼으로써 스트레스 전달을 상당히 향상시키고 따라서 전하 캐리어 이동도가 증가된다. 동시에, 확장 영역(106) 및 드레인/소스 영역들(111)의 고도의 복잡한 측면 도펀트 프로파일의 형성에 부정적으로 영향을 미침이 없이 종래의 공정 기술에 대한 고도의 호환성이 유지된다. 부가적으로, 외부 스페이서(109)의 제거 동안 노출되는 게이트 전극(102)의 증가된 표면 영역, 즉 상부 측벽 부분들(102a)은 향상된 전극 전도도를 제공하며, 이는 트랜지스터(150)의 성능 향상에 또한 기여할 수 있다.As a result, the relevant portions of the
도 2는 본 발명의 추가 예시적인 실시예에 따라 반도체 디바이스(200)의 단면도를 개략적으로 도시한 것이다. 반도체 디바이스(200)는 기판(201) 위에 형성된 제 1 트랜지스터 소자(250)와 제 2 트랜지스터 소자(260)를 포함할 수 있다. 기판(201)의 구성과 관련하여, 기판(101)을 참조하여 상술한 바와 같은 동일한 기준이 적용된다. 또한, 제1 및 제2 트랜지스터 소자들(250, 260)은 도 1e에 대하여 상술한 바와 실질적으로 동일한 구성요소들을 포함할 수 있다. 즉, 제1 및 제2 트랜지스터 소자들(250, 260)은 게이트 전극(202)을 포함하는 게이트 전극 구조를 포함할 수 있으며, 게이트 전극 구조 위에 라이너(208b)에 의해 내부 스페이서(207)로부터 분리되는 오프셋 스페이서(205a)가 형성된다. 대응하는 식각 저지층(210a)은 내부 스페이서(207) 상에 형성될 수 있다. 비록, "외부" 스페이서 소자가 본 제조 단계에서 더 이상 제공되지 않지만, 일관성을 위하여, 제1 및 제2 트랜지스터 소자들(250, 260)의 스페이서들(207)은 "내부" 스페이서 소자들로서 지칭될 것이다. 또한, 제1 및 제2 트랜지스터 소자들(250, 260)은 채널 영역(204)을 포함할 수 있으며, 채널 영역(204)은 게이트 절연층(203)에 의해 게이트 전극(202)으로부터 분리된다. 확장 영역(206) 및 깊은 소스/드레인 영역들(211)이 제공될 수 있는데, 니켈 실리사이드 영역들(213)과 같은 각 금속 실리사이드 영역들이 깊은 드레인/소스 영역들(211) 내에 형성된다. 대응하는 금속 실리사이드 영역(214)은 게이트 전극(202)의 상부에 형성될 수 있다. 제1 및 제2 트랜지스터 소자들(250, 260)은 상응하는 확장 영역들(206), 소스/드레인 영역들(211) 및 채널 영역들(204)을 형성하는 데 사용된 도펀트들의 유형에 있어 서로 다를 수 있는데, 예를 들어 제1 트랜지스터(250)는 N-채널 트랜지스터일 수 있는 반면, 제2 트랜지스터(260)는 P-채널 트랜지스터일 수 있다. 다른 실시예들에서, 부가적으로 또는 대안적으로 제1 및 제2 트랜지스터(250, 260)는 게이트 길이, 게이트 절연층들(203)의 두께 등과 같은 다른 트랜지스터 특성들에 있어 상이할 수 있다. 또한, 컨택 라이너 층(215)이 제1 및 제2 트랜지스터 소자들(250, 260) 상에 형성된다. 최종적으로, 제1 트랜지스터 소자(250)는 레지스트 마스크(216)에 의해 덮어질 수 있다.2 schematically illustrates a cross-sectional view of a
도 2에 도시된 바와 같이, 반도체 디바이스(200)를 형성하기 위한 전형적인 공정 흐름은 반도체 디바이스(100)를 참조하여 상술된 바와 실질적으로 동일한 공정들을 포함할 수 있는데, 확장 영역들(206) 및 소스/드레인 영역들(211)의 형성 동안, 그리고 각 채널 영역들(204)에 적절한 수직 도펀트 프로파일을 생성하기 위해 임의의 앞서 수행된 주입 과정들에 있어서, 상이한 유형의 도펀트가 제1 및 제2 트랜지스터 소자들(250, 260)로 주입되도록 적절한 마스킹 단계들이 수행될 수 있다. 디바이스(200)의 형성 동안, 도 1d 및 도 1e를 참조하여 상술한 바와 같이, 외부 스페이서 소자들은 소스/드레인 영역들의 형성을 위한 상응하는 주입 이전에 제공될 수 있으며, 외부 스페이서 소자들은 그 후에 그리고 금속 실리사이드 영역들(214, 213)의 형성에 앞서 제거될 수 있다. 또한, 컨택 라이너 층(215)은 임의의 적절한 증착 기술에 따라 특정 내부 스트레스를 가지도록 형성될 수 있으며, 특정 내부 스트레스는 제1 트랜지스터 소자(250)의 성능 증가를 위해 적절하게 선택될 수 있다. 예를 들어, 이 트랜지스터 소자가 N-채널 트랜지스터일 때 인장 스트레인은 전자 이동도를 증가시킬 수 있기 때문에, 컨택 라이너 층(215)의 내부 스트레스는 제1 트랜지스터 소자(250)의 채널 영역(204)에 인장 스트레인을 제공하는 적절한 크기의 인장 스트레스일 수 있다. 컨택 라이너 층(215)의 형성 후에, 레지스트 마스크(216)는 상이한 유형들의 확장 영역들(206) 및 소스/드레인 영역들(211)의 형성에 사용될 수도 있는 임의의 포토리소그래피 마스크들에 근거하여 형성될 수 있다. 그 후에, 디바이스(200)는 제2 트랜지스터 소자(260) 위의 컨택 라이너 층 부분(215a)을 형성하도록 설계되는 처리(treatment)(217)를 받을 수 있으며, 컨택 라이너 층 부분(215a)은 제1 트랜지스터 소자(250) 위에 형성된 컨택 라이너 층(215)의 것과는 다른 내부 스트레스를 보여준다. As shown in FIG. 2, a typical process flow for forming
일 실시예에서, 처리(217)는 제논, 아르곤 등과 같은 임의의 적절한 이온 종들(ion species)로 이온 주입 공정을 포함할 수 있으며, 이는 증착되는 컨택 라이너 층(215)의 내부 구조를 변경할 수 있어 일정한 정도의 스트레스 이완을 생성할 수 있다. 예를 들어, 인장 스트레스는 P-채널 트랜지스터의 채널 영역 내의 정공 이동도에 부정적인 영향을 가질 수 있으며, 따라서 스트레스 이완을 위한 처리(217)를 가함으로써, 제2 트랜지스터 소자(260)의 채널 영역(204)은 층(215)의 초기에 생성된 스트레스에 의해 실질적으로 영향받지 않을 수 있다. 다른 실시예에서, 층(215)은 예를 들어 제1 트랜지스터 소자(250)가 P-채널 트랜지스터일 때, 고유의 압축 스트레스로 형성될 수 있으며, 그 다음 N-채널 트랜지스터일 수 있는 제2 트랜지스터 소자(260)의 채널 영역(204)에 대한 압축 스트레스의 효과를 방지하거나 적어도 감소시키기 위해 처리(217)에 의해 압축 스트레스가 이완될 수 있다. 따라서, P-채널 트랜지스터(250)의 성능은 스트레스 층(215)이 각 채널 영역(204)에 아주 근접하기 때문에 가장 효율적으로 향상될 수 있는 반면, N-채널 트랜지스터(260)에 대한 압축 스트레스의 효과는 디바이스 요구사항들에 따라 조절될 수 있다. 특히, 트랜지스터들(250 및 260)의 동작 동안 향상된 대칭성을 달성하기 위해 처리(217)를 적절히 제어함으로써 스트레스 이완이 제어될 수 있다. In one embodiment, treatment 217 may include an ion implantation process with any suitable ion species, such as xenon, argon, or the like, which may alter the internal structure of the
다른 실시예에서, 처리(217)는 임의의 적절한 식각 공정에 의한 부분(215a)의 제거를 포함할 수 있으며, 그 후에 부분(215a)은 제2 트랜지스터 소자(260)의 성능을 상당히 개선하도록 원하는 내부 스트레스를 가지는 추가적인 컨택 라이너 층에 의해 대체될 수 있다. 이로써, 추가적인 컨택 라이너 층은 또한 제1 트랜지스터 소자(250) 위에 증착될 수 있고, 그럼으로써 초기에 증착된 컨택 라이너 층(215)의 효과를 감쇄할 수 있지만, 이는 초기에 증착된 컨택 라이너 층(215)의 고유의 스트레스 크기를 조절할 때 고려될 수 있다.In other embodiments, the process 217 may include removal of the portion 215a by any suitable etching process, after which the portion 215a desires to significantly improve the performance of the
결과적으로, 본 발명은 컨택 라이너 층으로부터 트랜지스터 소자들의 채널 영역으로 스트레스를 전달하기 위한 개선된 기술을 제공한다. 여기서, 적절한 측면 도펀트 프로파일을 생성하는 데 사용되는 외부 스페이서 소자의 제거에 의해 컨택 라이너 층이 채널 영역에 아주 인접하게 된다. 또한, 제거 공정은 금속 실리사이드 영역들의 형성 이전에 수행될 수 있으며 따라서 종래 공정 흐름들과의 고도의 호환성이 획득될 수 있는 한편, 동시에 금속 증착 이전에 수행되는 프리클리닝 공정이 외부 스페이서를 제거하는 데 또한 유리하게 사용될 수 있다. 또한, 외부 스페이서의 제거 공정은 게이트 전극의 증가된 부분을 노출시켜, 게이트 전극 내의 금속 실리사이드 형성을 추가적으로 향상시키며, 이는 게이트 전극의 전도도 증가로 이어질 수 있다. 외부 스페이서의 제거는 금속 실리사이드 프리클리닝 공정과 함께 전공정(front end of line, FEoL)에서 수행되므로 임의의 금속성 교차 오염(cross-contamination)이 방지될 수 있다.As a result, the present invention provides an improved technique for transferring stress from the contact liner layer to the channel region of the transistor elements. Here, the contact liner layer is very close to the channel region by the removal of the outer spacer element used to create the appropriate side dopant profile. In addition, the removal process can be performed prior to the formation of the metal silicide regions so that a high degree of compatibility with conventional process flows can be obtained, while at the same time a precleaning process performed prior to metal deposition is used to remove external spacers. It can also be used advantageously. In addition, the removal process of the outer spacers exposes an increased portion of the gate electrode, further improving the formation of metal silicide in the gate electrode, which can lead to an increase in conductivity of the gate electrode. Removal of the outer spacers is performed in the front end of line (FEoL) in conjunction with the metal silicide precleaning process so that any metallic cross-contamination can be prevented.
본 발명은 본 명세서의 가르침으로부터 혜택을 받는 당업자들에게 명백한 서로 다르지만 균등한 방식들로 수정되고 실시될 수 있기 때문에, 상술한 특정 실시예들은 오직 예시적인 것이다. 예를 들어, 상술한 공정 단계들은 다른 순서로 수행될 수 있다. 또한, 본 발명은 아래의 특허청구범위에 서술되어 있는 것이 아닌 본 명세서에서 도시된 구조 또는 설계의 세부사항들로 제한되지 않는다. 상술한 특정 실시예들은 수정 또는 변경될 수 있으며 이러한 모든 변형들은 본 발명의 기술적 사상 및 범위 내에서 고려될 수 있다. 따라서 본 명세서에서 보호받고자 하는 사항은 아래의 특허청구범위에서 제시된다. The specific embodiments described above are illustrative only, as the present invention may be modified and practiced in different but equivalent ways apparent to those skilled in the art that would benefit from the teachings herein. For example, the above described process steps may be performed in a different order. In addition, the present invention is not limited to the details of the structure or design shown herein except as described in the claims below. Specific embodiments described above may be modified or changed and all such modifications may be considered within the spirit and scope of the present invention. Therefore, matters to be protected in the present specification are set forth in the claims below.
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