KR101228934B1 - 컴퓨터 시스템, 그 제어 방법 및 데이터 처리 장치 - Google Patents

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Abstract

본 발명은 컴퓨터 시스템, 그 제어 방법 및 데이터 처리 장치에 관한 것이다. 컴퓨터 시스템은, 복수의 채널에 각각 대응하여 마련되어, 데이터의 읽기 및 쓰기가 가능한 복수의 메모리부와; 상기 복수의 채널의 데이터를 시분할적으로 처리하는 데이터 처리부와; 상기 데이터 처리부에 의해 처리되는 상기 데이터의 양이 소정치 이하인 경우, 상기 채널을 축소시켜 데이터를 처리하도록 상기 데이터 처리부를 제어하는 제어부를 포함한다. 이에 의하여, 복수의 채널의 데이터를 처리함에 있어서 전력 소비를 최소화할 수 있다.
Figure R1020070086423
데이터, 채널, 그래픽

Description

컴퓨터 시스템, 그 제어 방법 및 데이터 처리 장치{COMPUTER SYSTEM, CONTROL METHOD THEREOF AND DATA PROCESSING APPARATUS}
본 발명은, 컴퓨터 시스템, 그 제어 방법 및 데이터 처리 장치에 관한 것이다. 보다 상세하게는, 본 발명은, 복수의 채널에 대응하는 복수의 메모리를 구비한 컴퓨터 시스템, 그 제어 방법 및 데이터 처리 장치에 관한 것이다.
데스크탑 컴퓨터, 랩탑 컴퓨터, 모바일 단말기 등과 같은 컴퓨터 시스템은 처리되는 데이터를 임시로 저장하기 위한 RAM과 같은 메모리를 구비한다. 이러한 메모리에는, 컴퓨터 시스템의 주제어를 수행하는 CPU와 같은 메인 프로세서에 의해 처리되는 데이터를 읽고 쓰기 위한 메인 메모리뿐만 아니라, 그래픽 처리를 수행하는 그래픽 프로세서에 의해 처리되는 데이터를 읽고 쓰기 위한 그래픽 메모리도 포함된다.
최근, 사용자에 의해 요구되는 그래픽의 수준이 점점 더 높아짐에 따라 보다 큰 용량을 가진 그래픽 메모리가 요청되고 있는 바, 그 대응으로서 복수의 그래픽 메모리를 연결하여 메모리 용량을 증가시키는 방법이 많이 이용되고 있다. 예컨대, 64비트의 그래픽 메모리 2개를 병렬적으로 연결함으로써 128비트의 레이트로 데이 터를 읽고 쓰는 것이 가능하게 된다.
한편, 그래픽 프로세서는 복수의 그래픽 메모리에 대하여 읽거나 쓸 데이터를 처리하는 그래픽 코어를 구비할 수 있다. 그래픽 코어는 복수의 그래픽 메모리에 각각 대응하는 복수의 채널의 데이터를 시분할적으로 처리한다. 따라서 그래픽 코어는 그래픽 메모리의 읽기 및 쓰기 속도보다 몇 배 빠른 속도로 데이터를 처리하여야 하기 때문에 전력을 매우 크게 소모한다.
그런데, 종래 기술에 의한 컴퓨터 시스템에 의하면, 모든 채널의 대역폭의 합, 즉, 처리되는 데이터의 비트 레이트는 그래픽 코어가 처리할 데이터의 양과는 무관하게 항상 고정되어 있다. 그러나, 실제 처리해야 할 데이터의 양은 항상 동일할 수 없다. 예컨대, 어떤 경우에는 3D 이미지와 같이 데이터 처리량이 많을 수도 있고, 또 어떤 경우에는 텍스트 위주의 문서와 같이 상대적으로 데이터 처리량이 적을 수도 있다. 나아가, 또 다른 경우에는 화면 보호기 진입, 모니터 끄기 등의 상황과 같이 처리할 데이터 양이 거의 없는 경우도 있다.
만일 데이터 처리량이 많은 경우에는, 모든 채널을 정상적으로 가동하여 되도록이면 빨리 데이터를 처리하는 것이 바람직하지만, 데이터 처리량이 많지 않거나 거의 없는 경우에는, 모든 채널을 다 이용하여 데이터를 처리하는 것은 비효율적이며 전력이 낭비될 수 있다. 다시 말하면, 상기한 바와 같이, 그래픽 코어는 매우 빠른 속도로 동작하고 있으므로, 처리할 데이터가 적은데도 불구하고 그래픽 코어가 불필요하게 동작하는 것은 전력 절감의 면에서 결코 바람직하지 않다. 특히, 랩탑 컴퓨터 등과 같이 모바일 방식의 컴퓨터 시스템의 경우, 배터리 사용 시간을 늘리기 위하여 소비 전력을 조금이라도 절감하고자 연구 노력하고 있는 최근의 경향을 고려할 때, 이와 같은 불필요한 전력 낭비는 반드시 해결하여야 할 문제가 되고 있다.
이와 관련하여, 한국공개특허 제1999-07340호는 소프트웨어가 동작하기 위하여 필요한 메모리로만 전원을 공급하고, 그렇지 않은 메모리에 대해서는 공급되는 전원을 차단하는 이동형 컴퓨터 시스템을 개시하고 있다. 하지만, 이에 의하더라도, 메모리 채널의 대역폭은 변함이 없으므로, 그래픽 코어 등의 불필요한 동작에 의한 전력 낭비는 해소될 수 없다.
또한, 그래픽 프로세서는 그래픽 코어뿐만 아니라, 복수의 그래픽 메모리에 대하여 각 채널의 데이터를 주고 받는 복수의 채널 컨트롤러를 구비하고 있는데, 종래 기술에 의하면, 이들도 데이터 처리량에 무관하게 항상 전원을 공급받아 동작한다. 따라서 처리할 데이터가 많지 않은데도 불구하고, 이들 복수의 채널 컨트롤러에 계속적으로 전원을 공급하는 것도 불필요하게 전원을 낭비하는 원인이 될 수 있다. 나아가, 복수의 그래픽 메모리도 복수의 채널 컨트롤러와 마찬가지로 불필요하게 전원을 낭비하는 문제가 있다.
따라서 본 발명의 목적은, 복수의 채널의 데이터를 처리함에 있어서 전력 소비를 최소화할 수 있는 컴퓨터 시스템, 그 제어 방법 및 데이터 처리 장치를 제공하는 것이다.
본 발명의 상기 목적은, 컴퓨터 시스템에 있어서, 복수의 채널에 각각 대응하여 마련되어, 데이터의 읽기 및 쓰기가 가능한 복수의 메모리부와; 상기 복수의 채널의 데이터를 시분할적으로 처리하는 데이터 처리부와; 상기 데이터 처리부에 의해 처리되는 상기 데이터의 양이 소정치 이하인 경우, 상기 채널을 축소시켜 데이터를 처리하도록 상기 데이터 처리부를 제어하는 제어부를 포함하는 것을 특징으로 하는 컴퓨터 시스템에 의해서 달성될 수 있다.
상기 제어부는 상기 축소되는 채널의 데이터를 상기 복수의 채널 중 사용이 유지되는 채널에 대응하는 상기 메모리부로 이동시킬 수 있다.
상기 복수의 채널에 각각 대응하여 마련되어, 상기 복수의 메모리와, 상기 데이터 처리부를 인터페이스하는 복수의 채널 컨트롤러와; 상기 복수의 채널 컨트롤러에 전원을 공급하는 제1전원 공급부를 더 포함하며, 상기 제어부는 상기 복수의 채널 컨트롤러 중 축소되는 채널에 대응하는 채널 컨트롤러에 전원이 공급되지 않도록 상기 제1전원 공급부를 제어할 수 있다.
상기 컴퓨터 시스템은, 상기 복수의 메모리부에 전원을 공급하는 제2전원 공급부를 더 포함하며, 상기 제어부는 상기 복수의 메모리부 중 상기 축소되는 채널에 대응하는 메모리부에 전원이 공급되지 않도록 상기 제2전원 공급부를 제어할 수 있다.
상기 제어부는 상기 채널이 축소된 상태에서 상기 데이터 처리부에 의해 처리되는 데이터의 양이 상기 소정치를 넘어서는 경우, 상기 축소된 채널을 다시 확 장시켜 데이터를 처리하도록 상기 데이터 처리부를 제어할 수 있다.
상기 제어부는 상기 메모리부의 데이터로부터 분할된 일부 데이터가 상기 축소되는 채널에 대응하는 메모리부로 이동되도록 제어할 수 있다.
상기 제어부는 상기 축소되는 채널에 대응하는 채널 컨트롤러에 전원이 다시 공급되도록 상기 제1전원 공급부를 제어할 수 있다.
상기 제어부는 상기 축소되는 채널에 대응하는 메모리부에 전원이 다시 공급되도록 상기 제2전원 공급부를 제어할 수 있다.
본 발명의 상기 목적은, 컴퓨터 시스템의 제어방법에 있어서, 데이터의 읽기 및 쓰기가 가능한 복수의 메모리부에 대응하여 시분할적으로 처리되는 복수의 채널의 데이터의 양을 평가하는 단계와; 평가된 상기 데이터의 양이 소정치 이하인 경우, 상기 채널을 축소시켜 데이터를 처리하는 단계를 포함하는 것을 특징으로 하는 컴퓨터 시스템의 제어방법에 의해서도 달성될 수 있다.
상기 채널을 축소시켜 데이터를 처리하는 단계는, 상기 축소되는 채널의 데이터를 상기 복수의 채널 중 사용이 유지되는 채널에 대응하는 상기 메모리부로 이동시키는 단계를 포함할 수 있다.
상기 컴퓨터 시스템의 제어방법은, 상기 복수의 채널에 각각 대응하여 마련되어 상기 데이터를 송수신하는 복수의 채널 컨트롤러 중 상기 축소되는 채널에 대응하는 채널 컨트롤러에 공급되는 전원을 차단하는 단계를 더 포함할 수 있다.
상기 복수의 메모리부 중 상기 축소되는 채널에 대응하는 메모리부에 공급되는 전원을 차단하는 단계를 더 포함할 수 있다.
상기 컴퓨터 시스템의 제어방법은, 상기 채널이 축소된 상태에서 처리되는 데이터의 양을 평가하는 단계와; 상기 평가된 데이터의 양이 상기 소정치를 넘어서는 경우, 상기 축소된 채널을 다시 확장시켜 데이터를 처리하는 단계를 더 포함할 수 있다.
상기 축소된 채널을 다시 확장시켜 데이터를 처리하는 단계는, 사용이 유지되는 상기 메모리부에 저장된 데이터로부터 분할된 일부 데이터를 상기 축소되는 채널에 대응하는 메모리부로 이동시키는 단계를 포함할 수 있다.
상기 컴퓨터 시스템의 제어방법은, 상기 축소되는 채널에 대응하는 채널 컨트롤러에 전원을 다시 공급하는 단계를 더 포함할 수 있다.
상기 컴퓨터 시스템의 제어방법은, 상기 축소되는 채널에 대응하는 메모리부에 전원을 다시 공급하는 단계를 더 포함할 수 있다.
본 발명의 상기 목적은, 데이터 처리 장치에 있어서, 복수의 메모리부에 대하여 복수의 채널의 데이터를 시분할적으로 처리하는 데이터 처리부와; 상기 데이터 처리부에 의해 처리되는 상기 데이터의 양이 소정치 이하인 경우, 상기 채널을 축소시켜 데이터를 처리하도록 상기 데이터 처리부를 제어하는 제어부를 포함하는 것을 특징으로 하는 데이터 처리 장치에 의해서도 달성될 수 있다.
상기한 바와 같이, 본 발명에 의하면, 복수의 채널의 데이터를 처리함에 있어서 전력 소비를 최소화할 수 있다.
이하, 본 발명의 실시예에 관하여 상세히 설명한다. 도 1은 본 발명의 일실시예에 의한 컴퓨터 시스템(100)의 구성을 도시한 블록도이다. 컴퓨터 시스템(100)은 데스크탑 컴퓨터, 랩탑 컴퓨터, 모바일 단말기 등으로서, 시스템 OS/BIOS(101)와, 시스템 메모리(102)를 포함한다.
시스템 OS/BIOS(101)는 OS(operating system) 및 BIOS(Basic Input/Output System)를 구현하기 위하여 RAM 등의 시스템 메모리(102)에 로드된 프로그램 코드를 실행하는 메인 프로세서(도시 안됨)를 포함한다. 컴퓨터 시스템(100)은 OS 및 BIOS를 위한 프로그램 코드를 저장하는 비휘발성 메모리로서 하드 디스크 드라이브(도시 안됨)나, ROM 등을 더 포함할 수 있다. 그 밖에, 컴퓨터 시스템(100)은 시스템 OS/BIOS(101)와, 시스템 메모리(102) 간의 인터페이스로서 MCH(Memory Controller Hub, 도시 안됨)와, 키보드, 마우스, 사운드 카드, 네트워크 카드 등과 같은 주변 장치(peripherals, 도시 안됨) 및 이들과 시스템 OS/BIOS(101) 간의 인터페이스로서 ICH(Input/output Controller Hub, 도시 안됨)를 더 포함할 수 있다.
컴퓨터 시스템(100)은, 도 1에 도시된 바와 같이, 복수의 채널에 대응하는 복수의 그래픽 메모리로서 그래픽 메모리 채널0(103.0) 및 그래픽 메모리 채널1(103.1)을 더 포함한다. 그래픽 메모리 채널0(103.0) 및 그래픽 메모리 채널1(103.1) 각각은 고유의 메모리 주소와 데이터 채널을 가진다. 즉, 그래픽 메모리 채널0(103.0) 및 그래픽 메모리 채널1(103.1)은 각각 채널0 및 채널1의 그래픽 데이터를 저장한다. 본 실시예의 그래픽 데이터는 그래픽 이미지를 구성하는 데이터뿐만 아니라, 그래픽 처리 과정에서 발생하는 부수적인 데이터를 포함한다.
그래픽 메모리 채널0(103.0) 및 그래픽 메모리 채널1(103.1)은 RAM으로 구현될 수 있다. 그래픽 메모리 채널0(103.0) 및 그래픽 메모리 채널1(103.1)은 본 발명의 메모리부의 일례이며, 본 실시예에서는, 메모리부가 2개인 경우를 예시하나, 본 발명의 메모리부는 3개 이상일 수도 있다.
컴퓨터 시스템(100)은 그래픽 메모리 컨트롤러(104)를 더 포함한다. 그래픽 메모리 컨트롤러(104)는 그래픽 메모리 채널0(103.0) 및 그래픽 메모리 채널1(103.1)에 각각 대응하는 복수의 채널 컨트롤러로서 채널0 컨트롤러(1041.0) 및 채널1 컨트롤러(1041.1)와, 그래픽 처리를 수행하는 그래픽 코어(1042)를 포함한다. 본 실시예의 그래픽 메모리 컨트롤러(104)는, 이른바, 그래픽 칩과 같이 하나의 소자로 구현될 수 있다.
채널0 컨트롤러(1041.0) 및 채널1 컨트롤러(1041.1)는 그래픽 코어(1042)의 제어에 따라 그래픽 메모리 채널0(103.0) 및 그래픽 메모리 채널1(103.1)와 병렬적으로 데이터 통신을 수행한다. 채널0 컨트롤러(1041.0) 및 채널1 컨트롤러(1041.1)와, 그래픽 메모리 채널0(103.0) 및 그래픽 메모리 채널1(103.1) 간에는 메모리 주소의 전송을 위한 어드레스 라인과, 데이터 전송을 위한 데이터 버스가 마련된다. 본 실시예에서의 데이터 버스는 64비트의 대역폭을 가지며, 2개 채널(채널0 및 채널1)의 총 대역폭은 128비트가 된다.
그래픽 코어(1042)는 시스템 OS/BIOS(101)의 명령에 따라 그래픽 처리를 수행한다. 그래픽 코어(1042)는 그래픽 처리를 수행함에 있어서, 그래픽 메모리 채널0(103.0) 및 그래픽 메모리 채널1(103.1)로부터 데이터를 읽어 들이거나(read), 그 래픽 메모리 채널0(103.0) 및 그래픽 메모리 채널1(103.1)에 데이터를 기록한다(write). 그래픽 메모리 채널0(103.0) 및 그래픽 메모리 채널1(103.1)에 대한 데이터의 읽기 및 쓰기를 위하여, 그래픽 코어(1042)는 채널0 컨트롤러(1041.0) 및 채널1 컨트롤러(1041.1)를 제어한다. 그래픽 코어(1042)는 본 발명의 데이터 처리부 및 제어부의 결합의 일례이다.
그래픽 코어(1042)에 의해 처리되는 데이터는 2개의 채널로 나뉠 수 있다. 예컨대, 처리되는 데이터의 전체 대역폭이 128비트인 경우, 상위 64비트의 데이터는 채널0에 할당되고, 하위 64비트의 데이터는 채널1에 할당될 수 있다. 그래픽 코어(1042)는 채널0 컨트롤러(1041.0) 및 채널1 컨트롤러(1041.1)에 의해 병렬적으로 전송되는 2개의 64비트 데이터(채널0 데이터 및 채널1 데이터)를 시분할적으로 처리한다.
그래픽 코어(1042)는 처리되는 데이터의 양에 따라 채널을 축소 또는 확장한다. 예컨대, 그래픽 코어(1042)는 처리되는 데이터의 양이 소정치 이하로 떨어지는 경우, 채널0 및 채널1 중에서 상위 64비트의 채널0만을 사용하고, 하위 64비트의 채널1은 사용되지 않도록 할 수 있다. 본 실시예의 소정치는, 그래픽 코어(1042)의 처리 속도를 고려하여 채널0만을 사용하더라도 그래픽 성능에 지장이 없는 정도의 레벨에서 결정될 수 있다.
이와 같이, 처리되는 데이터의 양이 소정치 이하인 경우, 즉, 텍스트 문서를 처리하는 경우이거나, 화면 보호기로 진입하는 경우 등 처리할 그래픽 데이터의 양이 많지 않은 경우에는, 그래픽 코어(1042)의 동작 속도를 128비트의 레이트에서 64비트의 레이트로 저감시켜 그래픽 코어(1042)의 불필요한 동작을 최소화함으로써, 소비 전력을 절감할 수 있게 된다.
본 실시예에서는, 구체적으로, 그래픽 코어(1042)는 채널1이 사용되지 않도록 채널1 컨트롤러(1041.1)의 동작을 중지시킨다. 이 경우, 그래픽 메모리 컨트롤러(104)는 채널0 컨트롤러(1041.0) 및 채널1 컨트롤러(1041.1)에 전원을 공급하는 로직 파워(1043)를 더 포함하고, 그래픽 코어(1042)는 채널1 컨트롤러(1041.1)에 전원이 공급되지 않도록 로직 파워(1043)를 제어한다. 이에 따라, 채널 축소 시 사용되지 않는 채널1 컨트롤러(1041.1)에 공급되는 전원을 차단하여 불필요한 전력의 낭비를 최소화시킴으로써, 소비 전력을 더욱 절감할 수 있다. 로직 파워(1043)는 본 발명의 제1전원 공급부의 일례이다.
추가적인 실시예로서, 그래픽 코어(1042)는 채널1을 축소하는 경우, 축소되는 채널1의 데이터를 사용이 유지되는 채널0의 데이터로 재구성한다. 예컨대, 그래픽 코어(1042)는, 채널1의 축소 시, 채널0 컨트롤러(1041.0) 및 채널1 컨트롤러(1041.1)에 채널1의 축소 명령을 전달한다.
채널0 컨트롤러(1041.0) 및 채널1 컨트롤러(1041.1)는 그래픽 코어(1042)의 축소 명령에 따라 그래픽 메모리 채널1(103.1)에 저장된 채널1의 데이터에 그래픽 메모리 채널0(103.0)의 메모리 주소를 할당하여 채널1의 데이터를 그래픽 메모리 채널0(103.0)로 이동시킨다. 채널 간 데이터의 이동은 채널0 컨트롤러(1041.0) 및 채널1 컨트롤러(1041.1)를 경유하여 그래픽 메모리 채널0(103.0) 및 그래픽 메모리 채널1(103.1) 상호간 직접 이루어지거나, 시스템 메모리(102)를 이용하여 간접적으 로 이루어질 수 있다. 채널 간 데이터의 이동은 채널1 컨트롤러(1041.1)에 공급되는 전원이 차단되기 전에 수행된다.
한편, 그래픽 코어(1042)는 채널1의 축소 후 처리되는 데이터의 양이 다시 소정치를 넘어서는 경우, 축소된 채널1이 다시 사용될 수 있도록 채널을 확장한다. 이 경우, 그래픽 코어(1042)는 채널1 컨트롤러(1041.1)에 전원이 다시 공급되도록 로직 파워(1043)를 제어한다. 또한, 그래픽 코어(1042)는, 채널0의 데이터의 일부가 채널1의 데이터로 분할되도록 채널0 컨트롤러(1041.0) 및 채널1 컨트롤러(1041.1)를 제어한다. 이에 따라, 그래픽 메모리 채널0(103.0)에 저장된 채널0의 데이터로부터 분할된 일부 데이터에 그래픽 메모리 채널1(103.1)의 메모리 주소가 할당되어 이들 일부 데이터가 그래픽 메모리 채널1(103.1)로 이동된다.
추가적인 실시예로서, 컴퓨터 시스템(100)은 그래픽 메모리 채널0(103.0) 및 그래픽 메모리 채널1(103.1)에 전원을 공급하는 파워 컨트롤 IC(105)를 더 포함한다. 그래픽 코어(1042)는 채널1의 축소 시 그래픽 메모리 채널1(103.1)에 전원이 공급되지 않도록 파워 컨트롤 IC(105)를 제어한다. 이에 의해, 사용되지 않는 메모리의 의한 불필요한 전력 낭비를 최소화시킬 수 있다. 한편, 그래픽 코어(1042)는 채널1의 복귀 시 그래픽 메모리 채널1(103.1)에 전원이 다시 공급되도록 파워 컨트롤 IC(105)를 제어한다. 파워 컨트롤 IC(105)는 본 발명의 제1전원 공급부의 일례이다.
만일 본 실시예에서 물리적인 메모리의 추가 확장이 필요한 경우에는, 채널은 고정된 상태에서 복수의 채널 중 어느 채널의 메모리의 주소를 확장하는 방법이 이용될 수 있다.
도 2는 본 발명의 일실시예에 의한 컴퓨터 시스템(100)의 제어 방법을 도시한 흐름도이다. 구체적으로, 도 2는 채널을 축소하는 예를 도시한다. 이하, 도 1에 도시된 컴퓨터 시스템(100)과 관련하여 설명된 사항과 동일 내지 유사한 사항에 관한 설명은 생략한다.
먼저, 단계 S101에서는, 채널0 및 채널1에 각각 대응하여 마련되는 2개의 메모리부(도 1의 그래픽 메모리 채널0(103.0) 및 그래픽 메모리 채널1(103.1) 참조)를 모두 사용하여 데이터가 처리되며, 단계 S102에서는, 단계 S101에서 처리되는 데이터의 양이 평가된다.
단계 S103에서는, 단계 S102에서 평가된 데이터의 양이 소정치 이하가 아닌 것으로 판단되면, 단계 S101 및 S102가 계속적으로 수행된다.
만일, 단계 S103에서, 단계 S102에서 평가된 데이터의 양이 소정치 이하인 것으로 판단되면, 단계 S104에서는, 채널1의 메모리부에 저장된 데이터에 채널0의 메모리부의 메모리 주소가 할당되어 채널1의 데이터가 채널0의 메모리부로 이동된다.
다음으로, 단계 S105에서는, 채널1의 채널 컨트롤러(도 1의 채널1 컨트롤러(1041.1) 참조)와, 채널1의 메모리부에 공급되는 전원이 차단된다. 다음으로, 단계 S106에서는, 채널1이 축소된 채널0으로 데이터가 처리된다.
도 3은 본 발명의 일실시예에 의한 컴퓨터 시스템(100)의 제어 방법을 도시한 흐름도로서 채널을 확장하는 예를 도시한다. 이하, 도 1에 도시된 컴퓨터 시스 템(100)과 관련하여 설명된 사항과 동일 내지 유사한 사항에 관한 설명은 생략한다.
먼저, 단계 S201에서는, 채널1이 축소된 상태로서 채널0에 대응하는 메모리부를 사용하여 데이터가 처리되며, 단계 S202에서는, 단계 S201에서 처리되는 데이터의 양이 평가된다.
단계 S203에서는, 단계 S202에서 평가된 데이터의 양이 소정치를 넘어서지 않는 것으로 판단되면, 단계 S201 및 S202가 계속적으로 수행된다.
만일, 단계 S203에서, 단계 S202에서 평가된 데이터의 양이 소정치를 넘어서는 것으로 판단되면, 단계 S204에서는, 채널1의 채널 컨트롤러와, 채널1의 메모리부에 전원이 다시 공급된다.
다음으로, 단계 S205에서는, 채널0의 메모리부에 저장된 데이터로부터 분할된 일부 데이터에 채널1에 대응하는 메모리부의 메모리 주소가 할당되어 채널0의 일부 데이터가 채널1의 메모리부로 이동된다. 다음으로, 단계 S206에서는, 채널이 확장된 채널0 및 채널1으로 데이터가 처리된다.
이상, 바람직한 실시예를 통하여 본 발명에 관하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것은 아니며 특허청구범위 내에서 다양하게 실시될 수 있다. 예컨대, 상기 실시예에서는, 메모리 채널의 총 대역폭을 2개의 64비트 채널로 구성된 128비트로 예시하였으나, 다른 실시예로서, 4개의 32비트 채널도 사용될 수 있으며, 이 경우, 전체 메모리 채널을 32비트, 64비트, 128비트로 축소 또는 확장하는 것이 가능하다.
또한, 본 발명은 컴퓨터 시스템(100)뿐만 아니라, 그래픽 칩과 같은 데이터 처리 장치에 의해서도 구현될 수 있다. 본 발명의 일실시예에 의한 데이터 처리 장치는 상기 실시예에서의 그래픽 메모리 컨트롤러(104)와 동일 내지는 유사한 구성을 가질 수 있다.
도 1은 본 발명의 일실시예에 의한 컴퓨터 시스템의 구성을 도시한 블록도 이며,
도 2 및 3은 본 발명의 일실시예에 의한 컴퓨터 시스템의 제어 방법을 도시한 흐름도이다.
*도면의 주요 부분에 대한 부호의 설명
100: 컴퓨터 시스템 101: 시스템 OS/BIOS
102: 시스템 메모리 103.0: 그래픽 메모리 채널0
103.1: 그래픽 메모리 채널1 104: 그래픽 메모리 컨트롤러
1041.0: 채널0 컨트롤러 1041.1: 채널1 컨트롤러
1042: 그래픽 코어 1043: 로직 파워
105: 파워 컨트롤 IC

Claims (17)

  1. 컴퓨터 시스템에 있어서,
    복수의 채널에 각각 대응하여 마련되어, 데이터의 읽기 및 쓰기가 가능한 복수의 메모리부와;
    상기 복수의 채널의 데이터를 시분할적으로 처리하는 데이터 처리부와;
    상기 데이터 처리부에 의해 처리되는 상기 데이터의 양이 소정치 이하인 경우, 상기 복수의 채널의 수를 축소시켜 데이터를 처리하도록 상기 데이터 처리부를 제어하는 제어부를 포함하는 것을 특징으로 하는 컴퓨터 시스템.
  2. 제1항에 있어서,
    상기 제어부는 상기 축소에 의해 사용되지 아니하는 채널의 데이터를 상기 복수의 채널 중 사용이 유지되는 채널에 대응하는 상기 메모리부로 이동시키는 것을 특징으로 하는 컴퓨터 시스템.
  3. 제1항에 있어서,
    상기 복수의 채널에 각각 대응하여 마련되어, 상기 복수의 메모리와, 상기 데이터 처리부를 인터페이스하는 복수의 채널 컨트롤러와;
    상기 복수의 채널 컨트롤러에 전원을 공급하는 제1전원 공급부를 더 포함하며,
    상기 제어부는 상기 복수의 채널 컨트롤러 중 축소에 의해 사용되지 아니하는 채널에 대응하는 채널 컨트롤러에 전원이 공급되지 않도록 상기 제1전원 공급부를 제어하는 것을 특징으로 하는 컴퓨터 시스템.
  4. 제3항에 있어서,
    상기 복수의 메모리부에 전원을 공급하는 제2전원 공급부를 더 포함하며,
    상기 제어부는 상기 복수의 메모리부 중 상기 축소에 의해 사용되지 아니하는 채널에 대응하는 메모리부에 전원이 공급되지 않도록 상기 제2전원 공급부를 제어하는 것을 특징으로 하는 컴퓨터 시스템.
  5. 제1항에 있어서,
    상기 제어부는 상기 채널의 수가 축소된 상태에서 상기 데이터 처리부에 의해 처리되는 데이터의 양이 상기 소정치를 넘어서는 경우, 상기 축소에 의해 사용되지 아니한 채널을 다시 사용하여 데이터를 처리하도록 상기 데이터 처리부를 제어하는 것을 특징으로 하는 컴퓨터 시스템.
  6. 제5항에 있어서,
    상기 제어부는 상기 채널의 수가 축소된 상태에서 상기 복수의 채널 중 사용이 유지되는 채널에 대응하는 상기 메모리부의 데이터로부터 분할된 일부 데이터가 상기 다시 사용되는 채널에 대응하는 상기 메모리부로 이동되도록 제어하는 것을 특징으로 하는 컴퓨터 시스템.
  7. 제3항에 있어서,
    상기 제어부는,
    상기 채널의 수가 축소된 상태에서 상기 데이터 처리부에 의해 처리되는 데이터의 양이 상기 소정치를 넘어서는 경우, 상기 축소에 의해 사용되지 아니한 채널을 다시 사용하여 데이터를 처리하도록 상기 데이터 처리부를 제어하고,
    상기 다시 사용되는 채널에 대응하는 상기 채널 컨트롤러에 전원이 다시 공급되도록 상기 제1전원 공급부를 제어하는 것을 특징으로 하는 컴퓨터 시스템.
  8. 제4항에 있어서,
    상기 제어부는,
    상기 채널의 수가 축소된 상태에서 상기 데이터 처리부에 의해 처리되는 데이터의 양이 상기 소정치를 넘어서는 경우, 상기 축소에 의해 사용되지 아니하는 채널을 다시 사용하여 데이터를 처리하도록 상기 데이터 처리부를 제어하고,
    상기 다시 사용되는 채널에 대응하는 상기 메모리부에 전원이 다시 공급되도록 상기 제2전원 공급부를 제어하는 것을 특징으로 하는 컴퓨터 시스템.
  9. 컴퓨터 시스템의 제어방법에 있어서,
    데이터의 읽기 및 쓰기가 가능한 복수의 메모리부에 대응하여 시분할적으로 처리되는 복수의 채널의 데이터의 양을 평가하는 단계와;
    평가된 상기 데이터의 양이 소정치 이하인 경우, 상기 복수의 채널의 수를 축소시켜 데이터를 처리하는 단계를 포함하는 것을 특징으로 하는 컴퓨터 시스템의 제어방법.
  10. 제9항에 있어서,
    상기 채널을 축소시켜 데이터를 처리하는 단계는,
    상기 축소에 의해 사용되지 아니하는 채널의 데이터를 상기 복수의 채널 중 사용이 유지되는 채널에 대응하는 상기 메모리부로 이동시키는 단계를 포함하는 것을 특징으로 하는 컴퓨터 시스템의 제어방법.
  11. 제9항에 있어서,
    상기 복수의 채널에 각각 대응하여 마련되어 상기 데이터를 송수신하는 복수의 채널 컨트롤러 중 상기 축소에 의해 사용되지 아니하는 채널에 대응하는 채널 컨트롤러에 공급되는 전원을 차단하는 단계를 더 포함하는 것을 특징으로 하는 컴퓨터 시스템의 제어방법.
  12. 제11항에 있어서,
    상기 복수의 메모리부 중 상기 축소에 의해 사용되지 아니하는 채널에 대응하는 메모리부에 공급되는 전원을 차단하는 단계를 더 포함하는 것을 특징으로 하는 컴퓨터 시스템의 제어방법.
  13. 제9항에 있어서,
    상기 채널의 수가 축소된 상태에서 처리되는 데이터의 양을 평가하는 단계와;
    상기 평가된 데이터의 양이 상기 소정치를 넘어서는 경우, 상기 축소에 의해 사용되지 아니하는 채널을 다시 사용하여 데이터를 처리하는 단계를 더 포함하는 것을 특징으로 하는 컴퓨터 시스템의 제어방법.
  14. 제13항에 있어서,
    상기 축소에 의해 사용되지 아니하는 채널을 다시 사용하여 데이터를 처리하는 단계는,
    상기 채널의 수가 축소된 상태에서 상기 복수의 채널 중 사용이 유지되는 채널에 대응하는 상기 메모리부에 저장된 데이터로부터 분할된 일부 데이터를 상기 다시 사용되는 채널에 대응하는 상기 메모리부로 이동시키는 단계를 포함하는 것을 특징으로 하는 컴퓨터 시스템의 제어 방법.
  15. 제13항에 있어서,
    상기 다시 사용되는 채널에 대응하는 채널 컨트롤러에 전원을 다시 공급하는 단계를 더 포함하는 것을 특징으로 하는 컴퓨터 시스템의 제어 방법.
  16. 제13항에 있어서,
    상기 다시 사용되는 채널에 대응하는 메모리부에 전원을 다시 공급하는 단계를 더 포함하는 것을 특징으로 하는 컴퓨터 시스템의 제어 방법.
  17. 데이터 처리 장치에 있어서,
    복수의 메모리부에 대하여 복수의 채널의 데이터를 시분할적으로 처리하는 데이터 처리부와;
    상기 데이터 처리부에 의해 처리되는 상기 데이터의 양이 소정치 이하인 경우, 상기 복수의 채널의 수를 축소시켜 데이터를 처리하도록 상기 데이터 처리부를 제어하는 제어부를 포함하는 것을 특징으로 하는 데이터 처리 장치.
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