KR101226899B1 - Digital-to-Analog Converter using 2D INL bounded switching scheme - Google Patents
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Abstract
본 발명의 기술분야는 Digital-to-Analog Converter(DAC)에 관한 것으로, 보다 상세하게는 INL bounded 스위칭 기법을 적용하는 DAC에 관한 것이며, 특히 INL bounded 스위칭 기법을 적용함에 있어 기존의 INL bounded 스위칭 기법을 변경하여 사용하는 DAC에 관한 것이다.
본 명세서에서 개시하는 DAC는 전류 셀 매트릭스 구조 기반의 이차원 INL bounded 스위칭 기법을 사용하며, 상기 DAC에 입력되는 디지털 신호를 아날로그 출력 신호로 변환시키기 위한 상기 매트릭스를 구성하는 각 전류 셀의 스위칭(선택)을 행과 열 디코딩 방식을 통해 구현하되, 상기 디코딩 방식을 통한 상기 스위칭은 상기 셀 매트릭스를 위아래로 2등분 및 좌우로 2등분 총 4등분하여 상기 셀 매트릭스의 제1 사분면과 제3 사분면에 위치하는 셀들이 우선적으로 스위칭되고, 제2 사분면과 제4 사분면에 위치하는 셀들이 차후에 스위칭되도록 하여 본 발명의 과제를 해결한다.The technical field of the present invention relates to a digital-to-analog converter (DAC), and more particularly, to a DAC applying an INL bounded switching technique, and more particularly, to an existing INL bounded switching technique in applying an INL bounded switching technique. It is about the DAC to change the use.
The DAC disclosed herein uses a two-dimensional INL bounded switching technique based on a current cell matrix structure, and switching (selection) each current cell constituting the matrix for converting a digital signal input to the DAC into an analog output signal. Is implemented through a row and column decoding method, wherein the switching is performed by dividing the cell matrix into two quadrants up and down and two bilaterally to the left and right to be located in the first and third quadrants of the cell matrix. Cells are preferentially switched, and cells located in the second and fourth quadrants are subsequently switched to solve the problem of the present invention.
Description
본 발명의 기술분야는 Digital-to-Analog Converter(DAC)에 관한 것으로, 보다 상세하게는 INL bounded 스위칭 기법을 적용하는 DAC에 관한 것이며, 특히 INL bounded 스위칭 기법을 적용함에 있어 기존의 INL bounded 스위칭 기법을 변경하여 사용하는 DAC에 관한 것이다.The technical field of the present invention relates to a digital-to-analog converter (DAC), and more particularly, to a DAC applying an INL bounded switching technique, and more particularly, to an existing INL bounded switching technique in applying an INL bounded switching technique. It is about the DAC to change the use.
최근 디지털 영상 기기들이 네트워킹 기술과 접목됨에 따라 컴퓨터와 주변 기기들을 무선으로 연결하는 무선 USB 기술이나 고속의 데이터 전송을 필요로 하는 멀티미디어 기기를 무선으로 연결하여 고화질 비디오 데이터를 전송할 수 있는 고속 무선 통신 기술이 요구되고 있으며, 배터리를 사용하는 휴대용 기기로의 적용을 위하여 기존의 무선 근거리 통신(Wireless Local Area Network: WLAN)보다 저전력으로 데이터를 전송할 수 있는 IEEE 802.15.3과 같은 고속 무선 개인 통신(High-Rate Wireless Personal Area Network: HR-WPAN) 기술 개발이 활발히 이루어지고 있다. 특히, 55[Mbps]의 데이터 전송 속도를 갖는 IEEE 802.15.3 HR-WPAN이 480[Mbps]의 데이터 전송 속도를 지닌 Ultra-Wide Band(UWB)와 같은 HR-WPAN 기술로 대체되고 있으며, 미세 나노 CMOS 공정으로 보다 많은 블록을 무선 통신용 System-on-a-Chip (SoC)으로 집적하여 생산 단가를 낮추는 추세이다.As digital video devices are recently integrated with networking technology, high-speed wireless communication technology capable of transmitting high-definition video data by wirelessly connecting multimedia devices requiring high-speed data transmission or wireless USB technology for wirelessly connecting computers and peripheral devices. Is required, and high-speed wireless personal communications such as IEEE 802.15.3 can transmit data at lower power than conventional Wireless Local Area Networks (WLANs) for application to battery-powered portable devices. Rate Wireless Personal Area Network (HR-WPAN) technology is being actively developed. In particular, IEEE 802.15.3 HR-WPAN with a data rate of 55 [Mbps] is being replaced by HR-WPAN technology such as Ultra-Wide Band (UWB) with a data rate of 480 [Mbps]. Increasing production costs by integrating more blocks into the System-on-a-Chip (SoC) for wireless communications through the CMOS process.
이러한 저 전력 고속 무선 데이터 통신 시스템의 구현에는 6비트 수준 이상의 해상도와 1[GS/s] 이상의 동작 속도를 가지며, 낮은 전원 전압 및 소면적으로 구현할 수 있는 고속 DAC(digital-to-analog converter: DAC)가 필수적으로 요구된다.This low power high speed wireless data communication system has a high-speed digital-to-analog converter (DAC) that has a resolution of 6 bits or more, an operating speed of 1 [GS / s] or more, and a low power supply voltage and small area. ) Is required.
본 발명은 6비트 수준 이상의 해상도와 1[GS/s] 이상의 동작 속도를 가지며, 낮은 전원 전압 및 소면적으로 구현할 수 있는 고속 DAC를 제안하는 것으로, 본 발명이 해결하려는 과제는 이러한 고속 DAC의 성능에 가장 큰 영향을 미치는 글리치 에너지(glitch energy)를 최소화하고 integral non-linearity(INL) 특성에서의 선형성을 보장할 수 있는 INL bounded 스위칭 기법을 적용한 DAC를 제공하는 것이다.The present invention proposes a high-speed DAC having a resolution of 6 bits or more and an operating speed of 1 [GS / s] or more, which can be implemented with a low power supply voltage and a small area. To provide a DAC with an INL bounded switching technique that minimizes the glitch energy that has the greatest impact on the system and ensures linearity in integral non-linearity (INL) characteristics.
상기와 같은 과제를 해결하기 위한 본 명세서에서 개시하는 DAC는DAC disclosed in the present specification for solving the above problems is
전류 셀 매트릭스(current cell matrix) 구조 기반의 이차원 INL bounded 스위칭 기법을 사용하며, 상기 DAC에 입력되는 디지털 신호를 아날로그 출력 신호로 변환시키기 위한 상기 매트릭스를 구성하는 각 전류 셀의 스위칭(선택)을 행과 열 디코딩(row-column decoding) 방식을 통해 구현하되, 상기 디코딩 방식을 통한 상기 스위칭은 상기 셀 매트릭스를 위아래로 2등분 및 좌우로 2등분 총 4등분하여 상기 셀 매트릭스의 제1 사분면과 제3 사분면에 위치하는 셀들이 우선적으로 스위칭되고, 제2 사분면과 제4 사분면에 위치하는 셀들이 차후에 스위칭되도록 하여 본 발명의 과제를 해결한다.A two-dimensional INL bounded switching technique based on a current cell matrix structure is used, and switching (selection) of each current cell constituting the matrix for converting a digital signal input to the DAC into an analog output signal is performed. The first and third quadrants of the cell matrix may be implemented by using a row-column decoding scheme, wherein the switching through the decoding scheme divides the cell matrix into two quadrants up and down and two bilaterally to the left and right. The cells located in the quadrant are preferentially switched, and the cells located in the second and fourth quadrants are subsequently switched to solve the problem of the present invention.
본 발명에 의한 DAC는 낮은 전원 전압 및 소면적으로 구현가능하며 글리치 에너지를 최소화하고 INL 특성에서의 선형성을 보장하므로 6비트 수준 이상의 해상도와 1[GS/s] 이상의 동작 속도를 필요로 하는 제반 시스템에 손쉽게 적용될 수 있다.The DAC according to the present invention can realize low power supply voltage and small area, minimize glitch energy, and guarantee linearity in INL characteristics, and thus require a resolution of 6 bits or more and an operation speed of 1 [GS / s] or more. Can be easily applied to
도 1은 본 발명에 의한 DAC의 전체 구성을 제시한 도면이다.
도 2는 본 발명에 의한 DAC에 구현될 수 있는 디지털 인터페이스(digital interface)의 구성의 일례를 제시한 도면이다.
도 3은 본 발명에 의한 DAC에 적용되는 기본 전류 셀 구조(basic current cell)를 나타낸 도면으로, 더미 스위치(dummy switch)가 추가된 구조를 보이고 있다.
도 4는 본 발명에 의한 DAC에 적용되는 소면적 마스터-슬레이브 디글리칭 회로이다.
도 5는 본 발명에 의한 전류 셀 스위칭 기법이 적용된 DAC의 전류 셀 매트릭스를 제시한 도면이다.
도 6a와 도 6b는 기존의 이차원 계층 구조의 대칭 스위칭 기법과 본 발명에 의한 이차원 INL bounded 스위칭 기법을 -1에서 1사이의 평준화된 오차 범위를 갖는 이차원 경사 오차와 이차원 대칭 오차에 대해 실험한 결과를 제시한 도면이다.
도 7은 본 발명에 의한 DAC의 칩 레이아웃의 일례를 제시한 도면이다.
도 8은 본 발명에 의한 DAC의 differential non-linearity(DNL) 및 INL의 측정 결과의 일례를 제시한 도면이다.
도 9는 본 발명에 의한 DAC의 아날로그 출력 신호의 스펙트럼의 일례를 제시한 도면이다.
도 10은 본 발명에 의한 DAC의 동적 성능인 Spurious-Free Dynamic Range(SFDR)의 일례를 제시한 도면이다.1 is a view showing the overall configuration of the DAC according to the present invention.
2 is a view showing an example of the configuration of a digital interface (digital interface) that can be implemented in the DAC according to the present invention.
3 is a diagram illustrating a basic current cell structure applied to a DAC according to the present invention, in which a dummy switch is added.
4 is a small area master-slave deglitching circuit applied to the DAC according to the present invention.
5 is a diagram illustrating a current cell matrix of a DAC to which a current cell switching technique according to the present invention is applied.
6A and 6B show the results of experiments on the two-dimensional gradient error and the two-dimensional symmetric error of the conventional two-dimensional hierarchical structure and the two-dimensional INL bounded switching method according to the present invention with a leveled error range of -1 to 1. Figure is presented.
7 is a diagram showing an example of a chip layout of a DAC according to the present invention.
8 is a diagram showing an example of measurement results of differential non-linearity (DNL) and INL of the DAC according to the present invention.
9 is a view showing an example of the spectrum of the analog output signal of the DAC according to the present invention.
10 is a diagram showing an example of Spurious-Free Dynamic Range (SFDR) which is a dynamic performance of the DAC according to the present invention.
본 발명을 실시하기 위한 구체적인 내용의 설명에 앞서 이해의 편의를 위해 본 발명이 해결하려는 과제의 해결 방안의 개요를 우선 제시한다.Prior to the description of the concrete contents for carrying out the present invention, for the sake of understanding, an outline of a solution to the problem to be solved by the present invention is firstly presented.
고속 DAC의 구현에는 일반적으로 이진 전류 열(binary-weighted current cell array) 구조나 전류 셀 매트릭스 구조를 이용한 전류 구동 방식을 적용하고 있다. 이진 전류 열 구조를 이용할 경우, 이진 코드(binary-weighted codes)를 온도계 코드(thermometer codes)로 변환하는 디코더(decoder)와 같은 추가적인 회로가 필요가 없으므로 작은 면적으로도 고속 동작을 구현할 수 있으나 공정 변수의 변화에 따른 전류 원(current source)의 부정합과 코드 변화에 따른 큰 글리치 에너지(glitch energy)가 DAC의 전체 성능을 제한시키는 단점을 갖는다.The implementation of a high speed DAC generally employs a binary-weighted current cell array structure or a current driving scheme using a current cell matrix structure. The binary current column structure eliminates the need for additional circuitry, such as a decoder that converts binary-weighted codes into thermometer codes, enabling high-speed operation with small footprint, but with process variables. Mismatch of the current source due to the change of current and large glitch energy due to the code change limit the overall performance of the DAC.
그 반면 전류 셀 매트릭스 구조를 이용할 경우, 낮은 글리치 에너지와 단조도를 보장할 수 있으나 디코더와 전류 셀 간의 연결선이 차지하는 면적으로 인하여 DAC의 전체 면적이 증가하며, 복잡한 디코더에서 발생되는 논리 게이트의 전달 지연 시간으로 인하여 최대 동작 속도가 제한되는 단점이 있다. 이러한 단점을 해결하기 위해 전류 셀 매트릭스 구조에서 행과 열을 구동하는 디코더 방식을 사용하여 간결한 회로를 구현함으로써 고속 동작에 적용함과 동시에 연결선들의 면적을 줄일 수 있다.On the other hand, when using the current cell matrix structure, low glitch energy and monotonicity can be guaranteed, but the area occupied by the connection line between the decoder and the current cell increases the overall area of the DAC and delays the propagation of logic gates generated by the complex decoder. Due to time, the maximum operating speed is limited. In order to solve this disadvantage, a simple circuit is implemented by using a decoder method for driving rows and columns in a current cell matrix structure, thereby reducing the area of connection lines while applying to high-speed operation.
한편, DNL 또는 INL과 같은 정적 성능을 저하시키는 임의 오차에 의한 전류 원(current source)의 부정합은 아날로그 출력 범위 내에서 모든 트랜지스터가 포화 영역(saturation region)에서 동작하기 위한 [VGS-VTH]와 전류 원 트랜지스터의 채널 폭(W)과 채널 길이(L)를 조절하여 줄일 수 있다. 전류 원 배열에서 공정 관련 오차, 칩 내의 열 분포 및 전원 라인의 전압 강하 등에 의해 발생하는 행과 열의 경사 오차(gradient error)와 대칭 오차(symmetrical error)로 인한 오차 누적은 다양한 전류 셀 스위칭(선택) 기법으로 최소화할 수 있다.On the other hand, the mismatch of the current source due to any error that degrades static performance such as DNL or INL is [V GS -V TH ] for all transistors to operate in the saturation region within the analog output range. The channel width (W) and the channel length (L) of the eddy current source transistor can be reduced. Accumulation of errors due to gradient and symmetrical errors in rows and columns caused by process-related errors in the current source array, thermal distribution within the chip, and voltage drops on the power lines can lead to various current cell switching (selections). The technique can be minimized.
한편, 높은 동작 주파수에서 전류 셀의 낮은 출력 임피던스, 스위치 구동 신호의 불완전한 동기, 전류 원 트랜지스터의 드레인 노드의 전압 변동, 디지털 신호의 피드-스루(feed-through) 및 각 전류 셀들의 켜지고 꺼지는 시간 차이도 DAC의 동적 성능을 제한하는 요소이다. 이를 해결하기 위해 디글리칭 회로(deglitching circuit) 앞 단에 플립플롭(flip-flop)이나 래치(latch)와 같은 회로를 추가하거나 마스터-슬레이브 디글리칭 회로(master-slave deglitching circuit)를 적용하고 있으나 이는 추가적인 회로 및 회로의 복잡도로 인하여 DAC 전체 면적과 전력 소모를 증가시키는 문제를 갖는다.On the other hand, at high operating frequencies, the low output impedance of the current cell, incomplete synchronization of the switch drive signal, the voltage variation of the drain node of the current source transistor, the feed-through of the digital signal, and the time difference of turning on and off each current cell In addition, it is a factor that limits the dynamic performance of the DAC. To solve this, a circuit such as flip-flop or latch is added in front of the deglitching circuit or a master-slave deglitching circuit is applied. Due to the additional circuitry and complexity of the circuit, there is a problem of increasing the total area and power consumption of the DAC.
본 발명에 의한 DAC는 6비트의 해상도와 1.4[GS/s]의 동작 속도를 만족시키면서 선형성을 보장하고 낮은 글리치 에너지를 갖도록 6비트 전류 셀 매트릭스 구조를 적용하며, 디지털 입력 단에 디지털 인터페이스를 구현하여 응용에 따라 데이터를 직렬 또는 병렬로 처리할 수 있도록 한다. 또한, 기본 전류 셀 구조를 적용하여 1.0[V]의 낮은 전원 전압에서 최대 0.6[Vp -p]의 아날로그 출력 값을 안정적으로 생성함과 동시에 작은 면적으로 요구되는 해상도를 만족하는 전류 셀의 출력 임피던스를 갖도록 한다.The DAC according to the present invention applies a 6-bit current cell matrix structure to ensure linearity and have low glitch energy while satisfying a 6-bit resolution and an operating speed of 1.4 [GS / s], and implements a digital interface at the digital input stage. Depending on the application, the data can be processed serially or in parallel. In addition, by applying the basic current cell structure, it can stably generate the analog output value of up to 0.6 [V p -p ] at the low supply voltage of 1.0 [V] and output the current cell satisfying the required resolution with small area. Have an impedance.
본 발명에 의한 마스터-슬레이브 디글리칭 회로는 작은 면적으로 글리치 에너지와 전류 셀들 간의 지연 시간에 의한 성능 저하를 개선하며, 행과 열의 디코더(row-column decoder) 방식 기반의 이차원 INL bounded 스위칭 기법은 전류 원 배열에서 발생하는 행과 열의 경사 오차와 대칭 오차의 누적을 보상하여 INL 특성을 개선함과 동시에 디코더에 의한 전달 지연 시간을 최소화하여 고속 동작에 적합하도록 한다.The master-slave deglitching circuit according to the present invention improves the performance degradation due to the glitch energy and the delay time between the current cells in a small area, and the two-dimensional INL bounded switching technique based on the row-column decoder method Compensation for the inclination of the row and column and the symmetry error occurring in the original array improves the INL characteristics and minimizes the propagation delay time by the decoder to be suitable for high speed operation.
이하, 본 발명을 실시하기 위한 구체적인 내용을 본 발명의 바람직한 실시 예에 근거하여 첨부 도면을 참조하여 상세히 설명하되, 도면의 구성요소들에 참조번호를 부여함에 있어서 동일 구성요소에 대해서는 비록 다른 도면상에 있더라도 동일 참조번호를 부여하였으며 당해 도면에 대한 설명 시 필요한 경우 다른 도면의 구성요소를 인용할 수 있음을 미리 밝혀둔다. 아울러 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명 그리고 그 이외의 제반 사항이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.DETAILED DESCRIPTION OF EMBODIMENTS Hereinafter, specific details for carrying out the present invention will be described in detail with reference to the accompanying drawings, based on the preferred embodiments of the present invention. Although the same reference numerals have been given in the drawings, it will be noted that in the description of the drawings may refer to components of other drawings if necessary. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.
도 1은 본 발명에 의한 DAC의 전체 구성을 제시한 도면이다.1 is a view showing the overall configuration of the DAC according to the present invention.
본 발명에 의한 DAC는 6비트 해상도와 1.4[GS/s] 동작 속도를 가지며 65[nm] CMOS 공정으로 구현가능하다. 도 1을 참조하면, 63개의 전류 셀로 구성되는 전류 셀 매트릭스 구조를 기반으로 하고 디지털 인터페이스(digital interface), 클록 발생기(clock), 행 디코더(row decoder), 열 디코더(column decoder), 전류 셀 배열(current source array), 온-칩 기준 전류 발생기(current reference) 등으로 구성된다.The DAC according to the present invention has a 6-bit resolution and 1.4 [GS / s] operating speed and can be implemented in a 65 [nm] CMOS process. 1, based on a current cell matrix structure consisting of 63 current cells, a digital interface, a clock generator, a row decoder, a column decoder, a column array of currents (current source array), on-chip reference current generator, etc.
본 발명에 의한 DAC는 응용분야에 따라 하나 또는 네 개의 입력 채널(CH1~CH4)의 데이터를 선택하며 50[Ω]의 부하 저항(RL)을 구동하기 위한 6[mA]의 출력 전류를 생성하고 최대 0.6[Vp -p]의 아날로그 값을 출력한다. 한편, 각 블록의 유기적인 동작을 위한 클록 신호 Q와 QB는 외부로부터 들어오는 하나의 클록을 사용하여 칩 내부에서 발생시킨다. 전류 원과 전류 셀 스위치를 분리하는 등 아날로그 블록과 디지털 블록의 간섭을 줄이기 위한 레이아웃 기법과 동시에 더미 전류 원(dummy current source)을 추가하는 등 공정 오차를 줄이기 위한 기법들이 적용된다. 또한, 온도 변화와 전원 전압의 변화에 독립적인 CMOS 트랜지스터로만 구성된 전류 레퍼런스 회로를 온-칩으로 집적하고, 외부의 디지털 코드로 기준 전류를 조절하여 응용 분야의 특성에 따라 출력 전압의 범위 및 출력 전류를 변경할 수 있도록 한다.The DAC according to the present invention selects data of one or four input channels (CH1 to CH4) according to the application and generates an output current of 6 [mA] for driving a load resistor R L of 50 [Ω]. And output an analog value up to 0.6 [V p -p ]. On the other hand, the clock signals Q and QB for the organic operation of each block are generated inside the chip using a single clock from the outside. Techniques for reducing process errors, such as separating current sources and current cell switches, and adding dummy current sources at the same time as layout techniques to reduce interference between analog and digital blocks. In addition, by integrating a current reference circuit consisting only of CMOS transistors independent of temperature changes and changes in supply voltage on-chip, and controlling the reference current with an external digital code, the range of output voltage and output current according to the characteristics of the application. Allow to change
이하에서는 본 발명에 의한 DAC의 각 세부 사항에 대해 상세히 설명하기로 한다.Hereinafter, each detail of the DAC according to the present invention will be described in detail.
<다중 채널을 위한 디지털 인터페이스><Digital Interface for Multiple Channels>
본 발명에 의한 DAC는 도 2에 제시된 바와 같이 네 개의 입력 채널을 가진 디지털 인터페이스를 행과 열의 디코더(ROW-COLUMN DECODER) 앞단에 구비시켜 I/Q 채널로 구성된 직각 변조기(quadrature modulator)의 업 컨버터(up converter)에 적용하거나 배럴 쉬프터와 같이 일정한 주기마다 데이터를 출력하는 디지털 회로에 즉각적인 응용이 용이하도록 한다. 즉, 도 2에 제시된 바와 같이 디지털 제어 신호(DCON)를 두어 하나의 채널(CH1)에서 입력 데이터를 받거나 네 개의 채널(CH1∼CH4)에서 동작 주파수의 1/4이 되는 입력 데이터를 받아서 하나의 채널 데이터(D[0:5])로 변환한 후 순차적으로 행과 열의 디코더에 전달할 수 있도록 한다. 그리고 디지털 인터페이스의 앞단에 버퍼와 래치를 추가하여 입력 데이터들 간의 지연 시간을 제거한다.According to the present invention, the DAC includes a digital interface having four input channels in front of a row-column decoder (ROW-COLUMN DECODER) as shown in FIG. 2 and an up converter of a quadrature modulator composed of I / Q channels. It can be applied to an up converter or for immediate application to digital circuits that output data at regular intervals, such as barrel shifters. That is, as shown in FIG. 2, the digital control signal DCON is provided to receive input data on one channel CH1 or to receive input data that is 1/4 of the operating frequency on four channels CH1 to CH4. After converting the channel data (D [0: 5]), the data can be sequentially transmitted to the decoder of the row and column. A buffer and latch are added at the front of the digital interface to eliminate delays between input data.
<기본 전류 셀><Base current cell>
본 발명에 의한 DAC는 1.0[V]의 낮은 전원 전압으로 1.4[GS/s]의 높은 동작 주파수에서 최대 700[MHz]의 디지털 입력 신호를 처리하여 최대 0.6[Vp -p]의 아날로그 출력 신호의 생성을 가능하게 한다. 전류 원 MOS 트랜지스터의 채널 폭(W)과 채널 깊이(L)의 크기는 전류 원의 부정합을 최소화하기 위한 아래 식(1)과 전류 셀에 흐르는 전류를 고려한 아래 식(2)을 적용하여 결정할 수 있으며, 이 두 식을 통하여 MOS 트랜지스터의 W와 L의 크기 및 [VGS-VTH] 값을 조절하여 MOS 트랜지스터가 포화 영역에서 동작하면서 최소의 면적을 갖도록 설계할 수 있다. 식(1)과 식(2)에서 VGS, VTH, ILSB, 및 σ(I)/I는 각각 전류 원의 게이트-소스 전압, 트랜지스터의 문턱 전압, 하위 비트(Least Significant Bit: LSB)의 출력 전류, INL 수율을 고려한 LSB의 출력 전류의 표준편차를 나타내며, Aβ와 AVTH는 각각 소자의 이동도에 대한 부정합 매개변수, 공정에서 제공하는 문턱 전압에 대한 부정합 매개변수를 나타낸다.The DAC according to the present invention processes a digital input signal up to 700 [MHz] at a high operating frequency of 1.4 [GS / s] with a low supply voltage of 1.0 [V] to output an analog output signal up to 0.6 [V p -p ]. Enable the creation of. The magnitude of the channel width (W) and the channel depth (L) of the current source MOS transistor can be determined by applying the following equation (1) to minimize mismatch of the current source and the following equation (2) considering the current flowing in the current cell. Through these two equations, the size of W and L and the value of [V GS -V TH ] of the MOS transistor can be adjusted to design the MOS transistor to have a minimum area while operating in the saturation region. In equations (1) and (2), V GS , V TH , I LSB , and σ (I) / I are the gate-source voltage of the current source, the threshold voltage of the transistor, and the Least Significant Bit (LSB), respectively. The standard deviation of the output current of the LSB considering the output current and the INL yield, and A β and A VTH represent mismatch parameters for device mobility and mismatch parameters for threshold voltages provided by the process, respectively.
--- 식(1). --- Equation (1).
--- 식(2). --- Equation (2).
또한, 전류 셀의 출력 임피던스는 아래 식(3)과 아래 식(4)을 통하여 선형성 제고를 위해 INL 특성이 0.5[LSB] 이하가 되고, SFDR는 나이퀴스트(Nyquist) 입력 주파수에서도 6비트의 해상도에 해당하는 36[dB] 이상이 되도록 하여 아날로그 출력 신호가 요구되는 해상도를 만족하도록 한다. 식(3)과 식(4)에서 N, Zo, RL, ILSB는 각각 해상도, 전류 셀의 출력 임피던스, 부하 저항, LSB의 출력 전류를 나타낸다.In addition, the output impedance of the current cell has an INL characteristic of 0.5 [LSB] or less for the improvement of linearity through Equation (3) and Equation (4) below, and SFDR is 6 bit at the Nyquist input frequency. Make sure that the analog output signal meets the required resolution by setting the resolution to 36 [dB] or more. In Eqs. (3) and (4), N, Z o , R L , and I LSB represent the resolution, the output impedance of the current cell, the load resistance, and the output current of the LSB, respectively.
--- 식(3). --- Equation (3).
--- 식(4). --- Equation (4).
한편, 캐스코드 전류 셀(cascode current cell) 구조는 큰 출력 임피던스를 구현할 수 있으나, 최대 0.6[Vp -p]의 아날로그 출력을 1.0[V]의 낮은 전원 전압에서 안정적으로 생성하기 위한 [VGS-VTH] 값이 작아져 상기 식(1)에 의거하여 전류 원의 부정합을 줄이기 위해서는 트랜지스터의 W와 L의 크기가 증가한다. 그 반면, 본 발명에 의한 DAC는 도 3에 제시된 바와 같은 기본 전류 셀 구조를 적용하여 작은 면적으로 요구되는 낮은 INL과 높은 SFDR을 만족하는 출력 임피던스를 얻도록 한다. 한편, 기본 전류 셀 구조는 출력 노드에 더미 스위치(dummy switch)를 추가하고 스위치 구동 신호(S)와 반대 위상의 신호(SB)를 인가하여 아날로그 출력 신호에 영향을 주는 피드-스루(feed-through) 영향을 최소화시킨다.On the other hand, the cascode current cell structure can realize a large output impedance, but [V GS for stably generating an analog output of up to 0.6 [V p -p ] at a low supply voltage of 1.0 [V]. -V TH ] value decreases and the size of the transistors W and L increases to reduce mismatch of the current source based on Equation (1). On the other hand, the DAC according to the present invention applies a basic current cell structure as shown in FIG. 3 to obtain an output impedance satisfying low INL and high SFDR required for a small area. The basic current cell structure, on the other hand, adds a dummy switch to the output node and applies a switch driving signal S and a signal SB opposite in phase to affect the analog output signal. Minimize the impact.
<본 발명에 의한 DAC에 적용되는 디글리칭 회로><Deglitching Circuit Applied to DAC According to the Present Invention>
통상 고속 DAC에서는 전류 원 트랜지스터의 드레인 노드 간 전압(VDS)의 변동에 의한 글리치 에너지를 줄이기 위하여 스위치 구동 신호(S와 SB)의 교차 지점(crossover point)을 조절하는 디글리칭 회로를 사용하고 있으며, 이러한 디글리칭 회로의 동작 속도는 정착 시간(settling time)을 제한하는 경향이 있다. 인버터를 이용하는 디글리칭 회로는 논리 게이트의 전달 시간 지연으로 인한 두 신호의 차이로 동작 속도가 제한되는 반면 래치를 이용하는 방식은 상승과 하강 동작을 동시에 하여 두 신호를 생성함으로써 두 신호의 차이를 제거하여 고속 동작에 많이 적용되고 있다.In general, a high-speed DAC uses a de-glitching circuit that adjusts a crossover point of switch drive signals S and SB to reduce the glitch energy caused by the variation of the drain node voltage V DS of the current source transistor. The operating speed of such deglitching circuits tends to limit the settling time. The deglitching circuit using the inverter is limited in operation speed due to the difference of the two signals due to the delay of the propagation time of the logic gate, while the latching method eliminates the difference between the two signals by simultaneously generating the two signals in the rising and falling operation. It is widely applied to high speed operation.
한편, 각 전류 셀들의 켜지거나 꺼지는 시간 차이로 인한 출력 신호의 정착 동작(settling behavior)의 변동은 SFDR을 저하시키기 때문에 D-플립플롭, 래치와 같은 회로를 디글리칭 회로 앞단에 추가하거나 마스터-슬레이브 디글리칭 회로를 적용하여 고속 동작에서도 입력 코드에 관계없이 일정한 정착 동작을 유지할 수 있지만 추가적인 소자로 인하여 면적이 증가하는 단점이 있다.On the other hand, fluctuations in the settling behavior of the output signal due to the time difference between on and off of each current cell degrade the SFDR, so adding circuits such as D-flip-flops, latches before the de-glitching circuit, or master-slave. By applying a deglitching circuit, it is possible to maintain a constant fixing operation regardless of an input code even in a high speed operation, but there is a disadvantage in that the area is increased due to additional elements.
본 발명에 의한 디글리칭 회로는 마스터-슬레이브 디글리칭 회로로서, 도 4에 제시된 바와 같이, 적은 수의 소자만 사용하여 디코더 출력(DIN)을 받아서 클록 신호 Q와 QB에 동기화시켜 스위치 구동 신호를 생성하고 전류 셀들 간의 시간 차이를 최소화시킨다.The deglitching circuit according to the present invention is a master-slave deglitching circuit, and as shown in FIG. 4, using a small number of elements, the decoder output D IN is received and synchronized with the clock signals Q and QB to generate a switch driving signal. And minimize the time difference between the current cells.
먼저 마스터 래치(master latch)는 두 개의 교차된 최소 크기의 인버터로 구성되며 클록 신호 QB가 “HIGH”일 때 디코더 출력 신호 값을 저장한다. 클록 신호 Q가 “HIGH”가 될 때 마스터 래치에 저장된 디코더 출력 신호가 슬레이브 래치(slave latch)에 인가되어 스위치 구동 신호를 생성하고, 클록 신호 Q가 “LOW”일 때 생성된 신호 값을 유지하게 된다. 한편, 슬레이브 래치는 NMOS와 PMOS 크기를 적절히 조절하여 전류 원 트랜지스터의 드레인 노드의 전압 변화가 가장 작을 때의 교차 지점 (0.85[V])을 결정하여 1[GHz] 이상의 고속의 동작 속도에서 안정적으로 동작하도록 한다.First, the master latch consists of two crossed minimum size inverters and stores the decoder output signal value when the clock signal QB is “HIGH”. When the clock signal Q becomes "HIGH", the decoder output signal stored in the master latch is applied to the slave latch to generate the switch drive signal, and maintain the signal value generated when the clock signal Q is "LOW". do. On the other hand, the slave latch properly adjusts the size of NMOS and PMOS to determine the intersection point (0.85 [V]) when the voltage change of the drain node of the current source transistor is the smallest, and stably at a high operating speed of 1 [GHz] or more. To work.
본 발명에 의한 마스터-슬레이브 디글리칭 회로에 사용된 트랜지스터 개수는 기존의 마스터-슬레이브 디글리칭 회로의 경우와 비교하여 60% 수준으로 면적 효율성이 우수하다.The number of transistors used in the master-slave deglitching circuit according to the present invention is 60% higher in area efficiency than that of the conventional master-slave deglitching circuit.
<선형성 향상을 위한 이차원 INL bounded 스위칭>Two-dimensional INL bounded switching for improved linearity
고속 DAC 구현을 위한 전류 셀 매트릭스 구조에서 전류 원 사이에서 발생하는 경사 오차와 대칭 오차의 누적을 보상하기 위하여 다양한 전류 셀 스위칭 기법들이 개발되고 있다. 가장 우수한 INL 특성을 갖는 Q2 random walk는 복잡한 디코더와 라우팅으로 인하여 구현 면적이 매우 크고 이로 인하여 발생하는 기생 커패시턴스로 동작 속도가 제한되는 단점을 갖는다. 따라서 최근에는 이진 입력 데이터를 행(row)과 열(column)로 분리하여 간결한 디코더로 구성할 수 있는 행과 열의 디코더 방식 기반의 전류 셀 스위칭 기법이 고속 DAC에 많이 적용되고 있다.Various current cell switching techniques have been developed to compensate for the accumulation of slope error and symmetry error between current sources in a current cell matrix structure for high speed DAC. Q 2 random walk, which has the best INL characteristics, has a disadvantage in that the implementation area is very large due to the complicated decoder and routing, and the operation speed is limited due to the parasitic capacitance generated. Therefore, a row-column decoder-based current cell switching technique that can divide binary input data into rows and columns to form a simple decoder has been applied to high-speed DACs in recent years.
한편, 아래의 표는 기존의 행과 열의 디코더 방식 기반의 스위칭 기법들 중에서 우수한 INL 특성을 갖는 INL bounded 알고리즘과 계층 구조의 대칭 수열(hierarchical symmetrical sequence) 기법을 일차원에서 비교한 표이다. 아래의 표 중 상위 표에 나열된 숫자들은 전류 셀 스위칭 순서를 의미하는 것으로 대칭 오차와 경사 오차를 줄여 우수한 INL 특성을 갖기 위해 매우 많은 실험에 의해 획득된 최적의 스위칭 순서이다.Meanwhile, the table below compares the INL bounded algorithm with superior INL characteristics and the hierarchical symmetrical sequence technique among the existing row and column decoder based switching schemes in one dimension. The numbers listed in the upper table of the following table indicate the current cell switching order, which is an optimal switching order obtained by a great number of experiments in order to reduce the symmetry error and the slope error and have excellent INL characteristics.
아래의 표 중 하위 표를 참조하면, 대칭 오차와 경사 오차를 모두 고려했을 때 일차원 INL bounded 알고리즘이 계층 구조의 대칭 수열 기법보다 우수함을 확인할 수 있다. 그러나 이러한 일차원 INL bounded 알고리즘에 의한 스위칭 기법을 행과 열 디코딩 방식에 단순하게 이차원적으로 적용할 경우 행 또는 열의 오차가 누적되는 단점이 있다. 여기서 단순 적용이라 함은 행의 스위칭 순서와 열의 스위칭 순서(전류 셀 선택 순서)를 동일하게 아래의 표에 제시된 INL bounded 알고리즘의 순서대로 한다는 의미이다.Referring to the lower table of the following table, it can be seen that the one-dimensional INL bounded algorithm is superior to the hierarchical symmetric sequence method considering both the symmetry error and the slope error. However, when a simple two-dimensional switching technique using the one-dimensional INL bounded algorithm is applied to the row and column decoding method, the error of the row or the column accumulates. Simple application here means that the switching order of the rows and the switching order of the columns (current cell selection order) are the same in the order of the INL bounded algorithm shown in the following table.
따라서 본 발명에 의한 전류 셀 스위칭 기법은 일차원에서 오차 성분이 가장 적도록 INL bounded 스위칭 기법을 이차원으로 확장하여 적용하되, 행과 열의 스위칭 순서를 달리하고 아울러 행의 스위칭 순서는 좌우를 달리하여 상기 언급한 제 오차를 최소화시키도록 한다.Therefore, the current cell switching method according to the present invention applies the INL bounded switching method by extending the two-dimensional method so that the error component is the smallest in one dimension, and the switching order of the rows and columns and the switching order of the rows are different from each other. Try to minimize the error.
본 발명에 의한 전류 셀 스위칭 기법이 적용된 DAC의 전류 셀 매트릭스는 도 5에 제시되어 있으며, 이는 상기 언급한 제 오차를 최소화시키고 우수한 INL 특성을 갖기 위해 매우 많은 실험에 의해 획득된 최적의 스위칭 순서이다. 도 5를 참조하면, 전류 셀 매트릭스는 64개의 전류 셀로 구성되어 있으며, 1개의 음영 처리된 셀은 더미 셀(dummy cell)로서 DAC 제조 공정상의 오차를 줄이기 위한 방편임을 위에서 언급하였다.The current cell matrix of the DAC to which the current cell switching technique according to the present invention is applied is shown in FIG. 5, which is an optimal switching sequence obtained by very many experiments in order to minimize the above-mentioned first error and have excellent INL characteristics. . Referring to FIG. 5, the current cell matrix is composed of 64 current cells, and one shaded cell is a dummy cell, which is mentioned above to reduce errors in a DAC manufacturing process.
도 5에서 숫자 1 ~ 63은 전류 셀의 스위칭 순서를 의미하는데, 열(column)의 경우에는 아래의 표에 제시된 INL bounded 알고리즘의 경우와 동일하며 행(row)의 경우에는 좌측과 우측의 스위칭 순서가 서로 다르다. 좀 더 자세히 살펴보면, 우선 64개의 셀 매트릭스를 위아래로 2등분 및 좌우로 2등분 총 4등분하여 제1 사분면과 제3 사분면에 위치하는 셀들을 우선적으로 스위칭하고 제2 사분면과 제4 사분면에 위치하는 셀들을 차후에 스위칭하도록 좌측 행과 우측 행의 스위칭 순서가 매겨져 있다.In Fig. 5,
스위칭 순서의 가장 큰 원칙은 크게 8개의 열에 대한 스위칭 순서(2,6,4,8,5,1,7,3)에 따른다. 즉, 6번째 열에 있는 셀이 1순위로, 1번째 열에 있는 셀이 2순위로, 8번째 열에 있는 셀이 3순위로, 3번째 있는 열에 있는 셀이 4순위로, 5번째 열에 있는 셀이 5순위로, 2번째 열에 있는 셀이 6순위로, 7번째 열에 있는 셀이 7순위로, 4번째 열에 있는 셀이 8순위로 스위칭된다.The biggest principle of the switching order largely follows the switching order (2,6,4,8,5,1,7,3) for eight columns. That is, the cell in the sixth column is ranked first, the cell in the first column is ranked second, the cell in the eighth column is ranked third, the cell in the third column is ranked fourth, and the cell in the fifth column is 5th. By rank, the cells in the second column are switched to sixth, the cells in the seventh column to seventh, and the cells in the fourth column to eighth.
그리고 이러한 스위칭은 동일한 행 스위칭 순서를 갖는 8개의 셀에 대해 제1 사분면의 4개의 셀과 제3 사분면의 4개의 셀이 셀 단위로 교차적으로 스위칭됨을 도 5를 참조하면 알 수 있다. 즉, 행 스위칭 순서가 1번인 행(제1 사분면의 경우 3번째 행, 제3 사분면의 경우 8번째 행)에 위치한 셀들이 셀 단위로 교차적으로 스위칭되고, 행 스위칭 순서가 1번인 행에 위치한 8개의 셀들에 대한 스위칭이 끝나면 행 스위칭 순서가 2번인 행(제1 사분면의 경우 1번째 행, 제3 사분면의 경우 6번째 행)에 위치한 셀들이 상기 8개의 열에 대한 스위칭 순서에 따라 마찬가지로 교차적으로 스위칭된다.In addition, referring to FIG. 5, such switching is alternately switched between four cells of the first quadrant and four cells of the third quadrant with respect to eight cells having the same row switching order. That is, cells located in the row having the first row switching order (third row in the first quadrant and the eighth row in the third quadrant) are alternately switched cell by cell, and the cells in the row having the row switching order no. After switching for the eight cells, the cells in the row with the second row switching order (first row for the first quadrant and sixth row for the third quadrant) are similarly crossed according to the switching order for the eight columns. Is switched to.
제1 사분면과 제3 사분면에 위치한 셀들에 대한 스위칭이 끝나면 제2 사분면과 제4 사분면에 위치한 셀들에 대한 스위칭도 제1 사분면과 제3 사분면에 위치한 셀들의 경우와 동일한 방식으로 이루어진다.After switching of cells located in the first and third quadrants is completed, switching of the cells located in the second and fourth quadrants is performed in the same manner as the cells of the first and third quadrants.
행 디코더와 열 디코더는 6비트의 디지털 입력을 각각 3비트 씩 나누어서 처리하며, 디코더의 출력들을 전류 셀의 위치에 따라 배치하여 고속 동작에 용이하도록 하였으며, 사용된 디코더 회로는 OR-NAND와 3 입력 NAND 게이트를 사용하여 간결하게 구성된다.The row decoder and column decoder divide the 6-bit digital input into 3 bits each and arrange the outputs of the decoder according to the position of the current cell to facilitate high speed operation. The decoder circuits used are OR-NAND and 3 inputs. Concisely constructed using NAND gates.
도 6a와 도 6b는 기존의 이차원 계층 구조의 대칭 스위칭 기법과 본 발명에 의한 이차원 INL bounded 스위칭 기법을 -1에서 1사이의 평준화된 오차 범위를 갖는 이차원 경사 오차와 이차원 대칭 오차에 대해 실험한 결과를 제시한 도면이다. 도 6a는 이차원 경사 오차에 대한 실험 결과이며, 도 6b는 이차원 대칭 오차에 대한 실험 결과를 나타낸다. 실험 결과, 이차원 경사 오차와 이차원 대칭 오차에 대한 최대 INL를 비교했을 때 본 발명에 의한 이차원 INL bounded 스위칭 기법이 기존의 이차원 계층 구조의 대칭 스위칭 기법보다 우수한 것을 확인할 수 있다. 여기서 (i)의 경우가 본 발명에 의한 이차원 INL bounded 스위칭 기법인 경우이며, (ii)의 경우가 이차원 계층 구조의 대칭 스위칭 기법인 경우이다.6A and 6B show the results of experiments on the two-dimensional gradient error and the two-dimensional symmetric error of the conventional two-dimensional hierarchical structure and the two-dimensional INL bounded switching method according to the present invention with a leveled error range of -1 to 1. Figure is presented. 6A is an experimental result for the two-dimensional tilt error, and FIG. 6B shows an experimental result for the two-dimensional symmetry error. As a result, when comparing the maximum INL for the two-dimensional gradient error and the two-dimensional symmetry error, it can be seen that the two-dimensional INL bounded switching method according to the present invention is superior to the conventional two-dimensional symmetric switching method. Here, (i) is a case of two-dimensional INL bounded switching scheme according to the present invention, and (ii) is a case of symmetric switching technique of two-dimensional hierarchical structure.
<본 발명에 의한 DAC의 칩 레이아웃><Chip Layout of DAC According to the Present Invention>
본 발명에 의한 6비트 1.4[GS/s] DAC는 65[nm] CMOS 공정의 칩으로 제작가능하며, 최대 출력 전류는 50[Ω]의 부하 저항을 고려하여 최대 0.6[Vp -p]의 아날로그 출력 값이 되도록 6[mA]로 설계하였다. 또한, 전류 셀 스위치는 전류 원을 중심으로 좌우 대칭적으로 배치하는 동시에 아날로그 블록과 디지털 블록을 분리 배치하여 디지털 신호와 아날로그 신호 간 간섭을 줄였으며, 전류 셀 배열 주위에 더미 전류 원을 추가하여 전류 원 부정합을 최소화한다.The 6-bit 1.4 [GS / s] DAC according to the present invention can be fabricated in a chip of 65 [nm] CMOS process, and the maximum output current is 0.6 [V p -p ] up to 50 [Ω] considering the load resistance. It was designed as 6 [mA] to be analog output value. In addition, the current cell switch is arranged symmetrically around the current source and at the same time separates the analog block and the digital block to reduce interference between the digital signal and the analog signal, and a dummy current source is added around the current cell array to add current. Minimize circle mismatch.
본 발명에 의한 DAC의 칩 레이아웃은 도 7에 제시되어 있으며, 입력 및 출력 패드를 제외한 DAC의 면적은 0.11[mm2]이다.The chip layout of the DAC according to the present invention is shown in FIG. 7 and the area of the DAC excluding the input and output pads is 0.11 [mm 2 ].
아울러 본 발명에 의한 DAC의 성능은 저항 값 허용차와 저항온도계수 특성이 정밀하고 전류 노이즈 특성 및 고주파 특성이 우수한 박막형 칩 저항 중에서 51[Ω] 부하 저항을 구동하는 조건에서 측정하였으며, 측정된 DNL 및 INL은 도 8에 제시된 바와 같이 각각 최대 0.18[LSB], 0.11[LSB] 수준이다. 본 발명에 의한 DAC는 1.0[V]의 전원 전압과 1.4[GS/s]의 동작 속도에서 11.9[mW]의 전력을 소모한다.In addition, the performance of the DAC according to the present invention was measured under the condition of driving 51 [Ω] load resistance among thin film chip resistors having excellent resistance value tolerance and resistance temperature coefficient characteristics, and excellent current noise characteristics and high frequency characteristics. INL is at levels of up to 0.18 [LSB] and 0.11 [LSB], respectively, as shown in FIG. 8. The DAC according to the present invention consumes 11.9 [mW] at a supply voltage of 1.0 [V] and an operating speed of 1.4 [GS / s].
도 9는 5[MHz] 출력 주파수 및 1.4[GS/s] 동작 속도에서 측정된 본 발명에 의한 DAC의 아날로그 출력 신호의 스펙트럼을 제시한 도면으로, SFDR은 최대 40.8[dB]이다.9 is a diagram showing the spectrum of the analog output signal of the DAC according to the present invention measured at 5 [MHz] output frequency and 1.4 [GS / s] operating speed. SFDR is 40.8 [dB] at maximum.
도 10은 본 발명에 의한 DAC의 동적 성능을 제시한 도면으로, 도 10은 DAC의 동작 속도(sampling frequency)를 200[MS/s]에서 1.4[GS/s]까지 증가시키는 경우에 5[MHz]의 출력 주파수에서의 SFDR를 나타낸 것이다.10 is a diagram showing the dynamic performance of the DAC according to the present invention, Figure 10 is 5 [MHz] when increasing the operating frequency (sampling frequency) of the DAC from 200 [MS / s] to 1.4 [GS / s] ] Is the SFDR at the output frequency.
도 10을 참조하면 동작 속도에 관계없이 SFDR이 거의 일정하게 유지함을 관찰할 수 있으며, 이는 본 발명에 의한 DAC의 안정적인 동작을 의미하는 것이다.Referring to FIG. 10, it can be observed that SFDR remains almost constant regardless of the operation speed, which means stable operation of the DAC according to the present invention.
이제까지 본 발명에 대하여 그 바람직한 실시 예를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다.So far I looked at the center of the preferred embodiment for the present invention. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.
그러므로 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 균등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.Therefore, the disclosed embodiments should be considered in an illustrative rather than a restrictive sense. The scope of the present invention is defined by the appended claims rather than by the foregoing description, and all differences within the scope of equivalents thereof should be construed as being included in the present invention.
Claims (4)
상기 DAC에 입력되는 디지털 신호를 아날로그 출력 신호로 변환시키기 위한 상기 매트릭스를 구성하는 각 전류 셀의 스위칭(선택)을 행과 열 디코딩(row-column decoding) 방식을 통해 구현하되,
상기 디코딩 방식을 통한 상기 스위칭은 상기 셀 매트릭스를 위아래로 2등분 및 좌우로 2등분 총 4등분하여 상기 셀 매트릭스의 제1 사분면과 제3 사분면에 위치하는 셀들이 우선적으로 스위칭되고, 제2 사분면과 제4 사분면에 위치하는 셀들이 차후에 스위칭되도록 이루어지는 것을 특징으로 하는 이차원 INL bounded 스위칭 기법을 사용하는 DAC.For Digital-to-Analog Converter (DAC) using two-dimensional INL bounded switching scheme based on current cell matrix structure:
The switching (selection) of each current cell constituting the matrix for converting the digital signal input to the DAC into an analog output signal is implemented through row-column decoding,
The switching through the decoding scheme divides the cell matrix up and down and to the left and right into four quarters, so that cells located in the first and third quadrants of the cell matrix are preferentially switched. DAC using a two-dimensional INL bounded switching technique, characterized in that cells located in the fourth quadrant are to be switched later.
상기 매트릭스의 열에 대해 부여된 스위칭 순서에 기반하고, 동일한 행 스위칭 순서를 갖는 상기 제1 사분면의 셀들과 상기 제3 사분면의 셀들이 셀 단위로 교차적으로 스위칭된 후, 상기 제2 사분면과 상기 제4 사분면의 셀들은 상기 제1 사분면의 셀들과 상기 제3 사분면의 셀들이 스위칭되는 방식과 동일한 방식으로 스위칭되는 것을 특징으로 하는 이차원 INL bounded 스위칭 기법을 사용하는 DAC.The method of claim 1, wherein the switching of each current cell is
Based on the switching order given for the columns of the matrix, and after the cells of the first quadrant and the cells of the third quadrant having the same row switching order are switched alternately on a cell basis, the second quadrant and the first quadrant Cells of the quadrant 4 are switched in the same manner as the cells of the first quadrant and the cells of the third quadrant are switched.
상기 열 디코딩과 행 디코딩은 상기 입력 디지털 신호의 비트수를 반씩 나누어서 이루어지는 것을 특징으로 하는 이차원 INL bounded 스위칭 기법을 사용하는 DAC.The method of claim 2,
And the column and row decoding are performed by dividing the number of bits of the input digital signal by half.
상기 DAC에 적용되는 디글리칭(deglitching) 회로는 마스터-슬레이브 디글리칭 회로(master-slave deglitching circuit)이며,
상기 마스터-슬레이브 디글리칭 회로는 두 개의 서로 교차된 인버터로 구현되는 마스터 래치와 NMOS와 PMOS로 구현된 슬레이브 래치로 이루어진 것을 특징으로 하는 이차원 INL bounded 스위칭 기법을 사용하는 DAC.The method of claim 3, wherein
The deglitching circuit applied to the DAC is a master-slave deglitching circuit,
The master-slave deglitching circuit is a DAC using a two-dimensional INL bounded switching technique, characterized in that it consists of a master latch implemented by two intersected inverters and a slave latch implemented by NMOS and PMOS.
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