KR101225275B1 - 어레이 기판, 이의 제조 방법 및 이를 구비한 평판표시장치 - Google Patents
어레이 기판, 이의 제조 방법 및 이를 구비한 평판표시장치 Download PDFInfo
- Publication number
- KR101225275B1 KR101225275B1 KR1020060033448A KR20060033448A KR101225275B1 KR 101225275 B1 KR101225275 B1 KR 101225275B1 KR 1020060033448 A KR1020060033448 A KR 1020060033448A KR 20060033448 A KR20060033448 A KR 20060033448A KR 101225275 B1 KR101225275 B1 KR 101225275B1
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- thin film
- film transistor
- passivation layer
- layer
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 94
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000002161 passivation Methods 0.000 claims abstract description 52
- 239000010409 thin film Substances 0.000 claims abstract description 46
- 239000010408 film Substances 0.000 claims abstract description 35
- 239000004065 semiconductor Substances 0.000 claims abstract description 28
- 230000001681 protective effect Effects 0.000 claims abstract description 14
- 239000010410 layer Substances 0.000 claims description 123
- 238000000034 method Methods 0.000 claims description 24
- 239000000565 sealant Substances 0.000 claims description 13
- 238000005538 encapsulation Methods 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 239000011241 protective layer Substances 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 4
- 238000000576 coating method Methods 0.000 claims description 4
- 229920005989 resin Polymers 0.000 claims description 4
- 239000011347 resin Substances 0.000 claims description 4
- 238000004544 sputter deposition Methods 0.000 claims description 4
- 239000004925 Acrylic resin Substances 0.000 claims description 3
- 229920000178 Acrylic resin Polymers 0.000 claims description 3
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 229920003986 novolac Polymers 0.000 claims description 3
- 229920006122 polyamide resin Polymers 0.000 claims description 3
- 229920001721 polyimide Polymers 0.000 claims description 3
- 239000009719 polyimide resin Substances 0.000 claims description 3
- 238000003618 dip coating Methods 0.000 claims description 2
- 238000007641 inkjet printing Methods 0.000 claims description 2
- 238000007650 screen-printing Methods 0.000 claims description 2
- 238000004528 spin coating Methods 0.000 claims description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 15
- 239000012044 organic layer Substances 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 238000002834 transmittance Methods 0.000 description 3
- 241001239379 Calophysus macropterus Species 0.000 description 2
- 229910016024 MoTa Inorganic materials 0.000 description 2
- 229910016048 MoW Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- -1 MoNb Inorganic materials 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000009125 cardiac resynchronization therapy Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 238000001029 thermal curing Methods 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- Crystallography & Structural Chemistry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Optics & Photonics (AREA)
- Ceramic Engineering (AREA)
- Electroluminescent Light Sources (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Liquid Crystal (AREA)
Abstract
본 발명은 평판표시장치에 관한 것으로, 게이트 배선이 형성된 기판; 상기 게이트 배선과 교차되어 형성된 데이터 배선; 상기 게이트 배선과 상기 데이터 배선의 교차영역에 형성된 적어도 하나의 박막트랜지스터; 상기 박막트랜지스터상에 위치하되, 상기 박막트랜지스터의 반도체층을 노출하는 개구부를 구비하는 유기 보호막; 및 상기 박막트랜지스터와 전기적으로 연결된 화소전극을 포함하는 어레이 기판, 이의 제조 방법 및 이를 구비하는 평판표시장치를 제공함으로써, 박막트랜지스터의 신뢰성을 확보하며 개구율을 향상시킬 수 있다.
평판표시장치, 개구율, 유기 보호막
Description
도 1a 및 도 1b는 본 발명의 실시예에 따른 어레이 기판을 설명하기 위해 도시한 도면들이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 어레이 기판의 제조공정을 설명하기 위해 도시한 공정도들이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 기판 111 : 게이트 배선
112 : 게이트 전극 120 : 게이트 절연막
131 : 반도체층 141 : 데이터 배선
142 : 소스 전극 143 : 드레인 전극
150 : 유기 보호막 160 : 무기 보호막
171 : 화소전극 P : 개구부
본 발명은 평판표시장치에 관한 것으로서, 개구율을 증가시킬 수 있는 어레이 기판, 이의 제조 방법 및 이를 구비하는 평판표시장치를 제공하고자 한다.
평판표시장치는 모바일 제품의 급성장, 디지털 방송의 실시, PC시장의 급성장에 따라 기존의 CRT를 대체할 수 있는 디스플레이로서 급성장하고 있다.
오늘날, 정보화 시대의 급성장에 따라, 상기 평판표시장치의 고화질화 및 저 소비전력의 요구가 점점 높아지고 있다. 이를 충족시키기 위해서는 상기 평판표시장치의 광 투과도를 향상시켜야 한다. 여기서, 상기 평판표시장치의 광 투과도는 화소전극의 면적에 대한 광투과 비율인 개구율을 증가시킴으로써 향상시킬 수 있다.
종래, 상기 평판표시장치 중 액정표시장치에서는 배선과 화소전극사이에 저유전율의 유기막을 개재하여, 상기 배선과 상기 화소전극을 중첩하도록 형성함으로써, 상기 액정표시장치의 개구율을 증가시키고자 하였다.
그러나, 박막트랜지스터를 구비하는 액티브형 액정표시장치의 경우, 상기 박막트랜지스터상에 상기 유기막이 형성되는데, 상기 박막트랜지스터의 채널부와 상기 유기막간의 계면 안정성이 저하되어, 상기 박막트랜지스터의 특성이 저하되거나, 신뢰성 불량을 발생할 수 있다. 이는, 상기 채널부를 구성하는 비정질 실리콘과 상기 유기막간의 화학적 결합, 즉 Si와 C가 화학적으로 결합되어, 상기 채널부 를 통하여 전달되어야 할 전하의 이동을 방해할 수 있어, 박막트랜지스터의 특성이 저하될 수 있기 때문이다. 또, 상기 유기막의 형성공정중 안정화 공정 즉, 열 경화 공정시에 상기 채널부를 구성하는 비정질 실리콘내부로 상기 유기막이 함유하고 있는 금속 이온이 침투하여, 상기 박막트랜지스터의 채널부를 오염시켜, 상기 박막트랜지스터의 신뢰성 불량을 일으킬 수 있다.
본 발명은 고개구율을 실현하며, 박막트랜지스터의 신뢰성을 확보할 수 있는 어레이 기판, 이의 제조 방법 및 이를 구비하는 평판표시장치를 제공하는 데 그 목적이 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 어레이 기판을 제공한다. 상기 어레이 기판은 게이트 배선이 형성된 게이트 배선이 형성된 기판; 상기 게이트 배선과 교차되어 형성된 데이터 배선; 상기 게이트 배선과 상기 데이터 배선의 교차영역에 형성된 적어도 하나의 박막트랜지스터; 상기 박막트랜지스터상에 위치하되, 상기 박막트랜지스터의 반도체층을 노출하는 개구부를 구비하는 유기 보호막; 및 상기 박막트랜지스터와 전기적으로 연결된 화소전극을 포함한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 어레이 기판의 제조 방법을 제공한다. 상기 제조 방법은 기판을 제공하는 단계; 상기 기판상에 박 막트랜지스터를 형성하는 단계; 상기 박막트랜지스터상에 유기 보호막을 형성하는 단계; 상기 유기 보호막에 상기 박막트랜지스터의 반도체층을 노출하는 개구부를 형성하는 단계; 및 상기 박막트랜지스터와 전기적으로 연결된 화소 전극을 형성하는 단계를 포함한다.
상기 기술적 과제를 이루기 위하여 본 발명의 또 다른 일 측면은 평판표시장치를 제공한다. 상기 평판표시장치는 상술한 어레이 기판; 상기 어레이 기판의 외곽부상에 형성된 실란트 패턴; 및 상기 실란트 패턴에 의해 합착된 상부기판을 포함한다.
이하, 본 발명에 의한 어레이 기판의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 어레이 기판을 설명하기 위해 도시한 도면들이다. 여기서, 도 1a는 상기 어레이 기판의 하나의 단위화소를 한정하여 도시한 평면도이고, 도 1b는 도 1a를 I-I', Ⅱ-Ⅱ',Ⅲ-Ⅲ'로 취한 단면도이다.
도 1a 및 도 1b를 참조하여 설명하면, 본 발명의 액정표시장치는 서로 교차되어 배치하여 다수의 단위 화소를 정의하는 게이트 배선(111)과 데이터 배선(141)과, 상기 각 단위 화소에 위치하는 적어도 하나 또는 복수 개의 박막트랜지스 터(Tr)와, 상기 박막트랜지스터(Tr)와 전기적으로 연결된 화소 전극(171)을 포함한다. 상기 화소 전극(171)은 상기 게이트 배선(111) 및 상기 데이터 배선(141)에 중첩되도록 형성하여, 개구율을 향상시킬 수 있다. 여기서, 상기 게이트 배선(111) 및 상기 데이터 배선(141)과 상기 화소 전극(171)사이에 저 유전율의 유기 보호막(150)을 형성함으로써 가능하다. 이는 상기 게이트 배선(111) 및 상기 데이터 배선(141)과 상기 화소전극(171)이 중첩되면서 발생하는 기생 용량을 줄일 수 있기 때문이다.
이때, 상기 유기 보호막(150)은 상기 박막트랜지스터(Tr)에 구비되는 반도체층(131)의 채널영역(c)을 노출하는 개구부(P)를 구비한다. 즉, 상기 유기 보호막(150)을 상기 반도체층(131)의 채널영역(C)과 상기 유기 보호막(150)이 서로 접하지 않도록 형성한다. 이는, 상술한 바와 같이, 상기 반도체의 채널영역(c)은 외부에 노출되는데, 상기 채널영역(c)과 상기 유기 보호막(150)이 접촉함으로써, 박막트랜지스터의 특성이 저하되거나 신뢰성이 저하될 수 있기 때문이다.
또한, 상기 기판의 외곽부에 위치하며, 외부회로부와 연결되기 위한 패드부가 더 포함된다. 여기서, 상기 패드부는 상기 각 게이트 배선(111)의 일끝단에 형성된 게이트 패드(111)와, 상기 각 데이터 배선(141)의 일끝단과 전기적으로 연결된 데이터 패드(144)일 수 있다.
여기서, 도면에는 도시되지 않았으나, 상기 패드부는 외부회로부인 PCB(printed circuit board; 도면에는 도시하지 않음)와 TCP(Tape Carrier Package)를 이용하는 TAB(Tape Automated Bonding) 방식에 의해 서로 전기적으로 연결될 수 있다.
자세하게, 상기 액정표시장치는 먼저 기판(100)이 위치한다.
상기 기판(100)상에 일방향을 가지는 게이트 배선(111)과, 상기 게이트 배선(111)이 분기되어 형성된 게이트 전극(112)과, 상기 기판(100) 외곽부의 일측에 상기 게이트 배선(111)이 연장되어 형성된 게이트 패드(144)가 위치한다.
상기 게이트 배선(111)을 포함하는 기판 전면에 걸쳐 게이트 절연막(120)이 위치한다. 상기 게이트 절연막(120)은 산화 실리콘막 또는 질화 실리콘막 중 어느 하나일 수 있다.
상기 게이트 전극(112)에 대응된 상기 게이트 절연막(120) 상에 활성층(131a)과 오믹콘텍층(131b)이 순차적으로 적층하여 형성된 반도체층(131)이 위치한다. 여기서, 상기 반도체층(131)은 소스영역(a), 채널 영역(c) 및 드레인 영역(b)으로 정의되는 것으로, 상기 소스영역(a)과 상기 드레인 영역(b)상에 각각 소스 전극(142)과 드레인 전극(143)이 위치한다. 이때, 상기 활성층(131a)과 상기 소스 전극(142) 사이와, 상기 활성층(131a)과 상기 드레인 전극(143) 사이에 각각 오믹콘텍층(131b)이 개재된다. 즉, 상기 반도체층(131)의 소스영역(a)과 드레인 영역(b)은 활성층(131a)과 오믹콘텍층(131b)이 적층되어 있으며, 상기 반도체층(131)의 채널 영역(c)은 활성층(131a)으로 형성되어 있으며, 상기 채널 영역(c)은 외부에 노출된다.
또, 상기 소스 전극(142)과 연결되며, 상기 게이트 배선(111)과 수직으로 교차되어 배치된 데이터 배선(141)이 위치한다. 여기서, 상기 데이터 배선(141)의 하 부에는 활성층(131a)과 오믹콘텍층(131b), 즉 상기 반도체층(131)이 형성되어 있을수 있다. 이는, 공정상에서 공정 수를 절감하기 위해 상기 소스 전극(142) 및 드레인 전극(1143)과 상기 반도체층(131)을 동일한 마스크를 사용해서 형성할 수 있기 때문이다.
또, 상기 게이트 배선(111)과 일부 중첩되도록 도전막 패턴(145)이 형성되어, 스토리지 캐패시터(Cp)가 형성된다. 여기서, 상기 도전막 패턴(145)은 상기 데이터 배선(141)과 동일한 도전물질로 형성될 수 있다.
상기 소스/드레인 전극(142, 143)을 포함하는 상기 게이트 절연막(120)상에 유기 보호막(150)을 형성한다. 이때, 상기 유기 보호막(150)은 상기 반도체층(131)의 채널영역(c)을 노출하는 개구부(P)를 구비한다. 이로써, 상기 유기 보호막(150)과 상기 반도체층(131)의 채널 영역(c)간에 접촉하지 않도록 함으로써, 박막트랜지스터의 특성이 저하되거나, 신뢰성 불량의 발생을 방지할 수 있다.
또, 상기 유기 보호막(150)은 상기 기판의 외곽부를 노출하도록 형성한다. 이는, 상기 박막트랜지스터 어레이 기판을 이용하여 평판표시장치를 제조할 경우, 상기 유기 보호막(150)과 실란트 패턴간의 접착력이 약하기 때문에, 실 터짐 불량을 야기할 수 있기 때문이다. 또, 상기 기판의 외곽부에 위치하는 상기 게이트 패드(113) 및 상기 데이터 패드(144)에 작업자의 실수로 TCP를 잘못 부착하여 상기 TCP를 제거할 때 상기 유기 보호막(150)도 함께 떨어질 수 있기 때문이다.
또한, 상기 유기 보호막(150)은 상기 드레인 전극(143)과 상기 도전막 패턴(145)을 각각 일부 노출하는 제 1, 제 2 콘텍홀(C1, C2)을 구비한다.
상기 유기 보호막(150)은 저 유전율의 특성을 가지는 유기막으로 형성할 수 있다. 이를 테면, 상기 유기 보호막(150)은 아크릴계 수지, 노볼락계 수지, 폴리이미드 수지, 폴리아미드 수지 및 벤조사이클로부텐 수지로 이루어진 군에서 선택된 적어도 하나로 형성할 수 있다. 이로써, 후술할 화소전극(171)과 상기 게이트 배선(111) 및 상기 데이터 배선(141)을 중첩되도록 형성하여도, 기생 캡이 발생하는 것을 방지할 수 있어, 상기 게이트 배선(111) 및 상기 데이터 배선(141)에 중첩되도록 상기 화소전극(171)을 설계할 수 있다.
또, 상기 유기 보호막(160)은 상기 박막트랜지스터(Tr), 상기 게이트 배선(111) 및 상기 데이터 배선(141)에 의해 발생하는 단차를 극복하여, 평탄성을 향상시킬 수 있다. 이로써, 상기 유기 보호막(160)의 형성으로 완성된 평판표시장치의 휘도를 향상시킬 수 있다. 특히, 평판표시장치 중 액정표시장치를 제조함에 있어, 균일한 러빙 공정을 수행할 수 있다.
상기 유기 보호막(150)을 포함하는 기판 전면에 걸쳐 무기 보호막(160)이 더 위치할 수 있다. 상기 무기 보호막(160)은 상기 데이터 패드(144)를 보호할 뿐만 아니라, 후술 공정에서 화소전극(171)의 형성시에 상기 유기 보호막(150)이 과식각되는 것을 방지하기 위함이다. 또, 상기 무기 보호막(160)은 후속공정에서 상기 반도체층(131)의 채널영역(c)이 오염되는 것을 방지하는 역할을 한다.
상기 무기 보호막(160)은 산화 실리콘막, 질화 실리콘막 또는 이들의 적층막 중 어느 하나일 수 있다.
상기 무기 보호막(160)은 상기 제 1, 제 2 콘텍홀(C1, C2)에 의해 노출된 상 기 드레인 전극(143) 및 상기 도전막 패턴(145)을 노출하는 제 3, 제 4 콘텍홀(C3, C4)을 구비한다. 또, 상기 무기 보호막(160)은 상기 게이트 패드(113) 및 상기 데이터 패드(144)를 각각 일부분 노출하는 제 5, 제 6 콘텍홀(C5, C6)이 더 구비될 수 있다.
상기 제 3 콘텍홀(C3)에 의해 노출된 상기 드레인 전극(143)과 연결되는 화소전극(171)이 위치한다. 상기 화소전극(171)의 일부는 스토리지 캐패시터(Cp)를 이루는 도전막 패턴(145)과 연결된다.
또, 상기 제 5, 제 6 콘텍홀(C5, C6)에 의해 각각 노출된 상기 게이트 패드(113)와 상기 데이터 패드(144)상에 각각 게이트 패드 접촉부(172)와 데이터 패드 접촉부(173)가 위치한다. 여기서, 상기 게이트 패드 접촉부(172)와 상기 데이터 패드 접촉부(173)는 상기 화소 전극(171)과 동일한 도전 물질로 형성할 수 있다. 즉, 상기 게이트 패드 접촉부(172)와 상기 데이터 패드 접촉부(173)는 ITO 또는 IZO 중 어느 하나로 형성할 수 있다. 이에 따라, 외부에 노출되는 상기 게이트 패드(113)와 상기 데이터 패드(144)가 부식되는 것을 방지할 수 있다.
이후, 도면에는 도시하지 않았으나, 박막트랜지스터의 신뢰성을 확보하며, 고개율을 실현할 수 있는 어레이 기판은 평판표시장치에 적용될 수 있다. 상기 평판표시장치는 상기 어레이 기판과, 상기 어레이 기판의 외곽부에 형성된 실란트 패턴과, 상기 실란트 패턴에 의해 상기 어레이 기판과 합착된 상부기판을 포함할 수 있다.
여기서, 상기 평판표시장치는 액정표시장치 또는 유기전계발광표시장치일 수 있다.
상기 평판표시장치가 액정표시장치일 경우에, 상기 상부기판은 컬러필터기판일 수 있다. 이때, 상기 액정표시장치는 상술한 어레이 기판, 상기 어레이 기판과 일정 간격으로 이격되어 배치된 컬러필터 기판, 상기 어레이 기판과 상기 컬러필터 기판 사이에 개재된 액정층을 포함한다. 여기서, 상기 컬러필터 기판은 컬러필터층, 블랙매트릭층 및 공통전극을 구비할 수 있다. 이때, 상기 어레이 기판의 외곽부에 형성된 실란트 패턴에 의해 상기 컬러필터 기판이 합착된다.
또, 상기 평판표시장치가 유기전계발광표시장치일 경우에, 상기 상부기판은 봉지기판일 수 있다. 이때, 상기 유기전계발광표시장치는 상술한 어레이 기판에 구비되는 화소전극상에 순차적으로 형성된 유기 발광층과 공통전극이 위치한다. 또, 상기 유기발광층을 외부환경으로부터 보호하기 위해, 상기 어레이 기판의 외곽부에 형성된 실란트 패턴을 통해 상기 어레이 기판과 상기 봉지기판은 합착된다.
도 2a 내지 도 2d는 본 발명의 어레이 기판의 제조공정을 설명하기 위해 도시한 공정도들이다. 즉, 도 2a 내지 도 2d는 도 1a를 I-I', Ⅱ-Ⅱ', Ⅲ-Ⅲ'로 취한 상기 어레이 기판의 제조 공정을 도시한 공정도들이다.
도 2a를 참조하면, 먼저 기판을 제공한다. 상기 기판(100)은 유리, 석영 또는 플라스틱일 수 있다. 상기 기판(100)상에 제 1 도전막을 형성한 뒤, 포토리쏘그래피 공정을 수행하여 패터닝하여 게이트 배선(111), 게이트 전극(112) 및 게이트 패드(113)를 형성한다. 상기 제 1 도전막은 진공증착법 또는 스퍼터링법을 통해 형 성될 수 있다. 이때, 상기 제 1 도전막은 Al, Mo, Cu, MoW, MoTa, MoNb, Cr, W, AlNd로 이루어진 군에서 선택된 적어도 어느 하나로 형성될 수 있다.
상기 게이트 배선(111), 상기 게이트 전극(112) 및 상기 게이트 패드(113)를 포함하는 기판 전면에 걸쳐 게이트 절연막(120)을 형성한다. 상기 게이트 절연막(120)은 화학기상증착법 또는 스퍼터링법을 수행하여 형성될 수 있다. 즉, 상기 게이트 절연막(120)은 산화 실리콘막 또는 질화 실리콘막중 어느 하나일 수 있다.
도 2b를 참조하면, 상기 게이트 전극(112)에 대응된 상기 게이트 절연막(120) 상에 반도체층(131), 상기 반도체층(131)의 양 단부상에 각각 위치하는 소스/드레인 전극(142, 143)을 형성한다. 이로써, 상기 기판(110)상에 박막트랜지스터(Tr)를 형성할 수 있다.
상기 반도체층(131)은 순차적으로 형성된 활성층(131a)과 오믹콘텍층(131b)을 패터닝하여 형성할 수 있다. 여기서, 상기 활성층(131a)은 비정질 실리콘층으로 형성되고, 상기 오믹콘텍층(131b)은 불순물이 도핑된 비정질 실리콘층으로 형성된다.
상기 소스/드레인 전극(142, 143)은 상기 반도체층(131)상에 형성된 Mo, Ti, Ta, MoW, MoTa 또는 MoNb로 이루어진 군에서 선택된 적어도 어느 하나로 형성된 단일막 또는 이중막으로 이루어진 도전막을 패터닝하여 형성할 수 있다.
이로써, 상기 반도체층(131)의 양 단부, 즉 소스 영역(a)과 드레인 영역(b)에 각각 상기 소스/드레인 전극(142, 143)이 위치하고, 상기 소스 영역(a)과 상기 드레인 영역(b) 사이에 위치하는 채널 영역(c)은 노출된다.
이와 동시에, 상기 게이트 절연막(120)상에 상기 게이트 배선(111)과 교차되어 배치되는 데이터 배선(141)과, 상기 데이터 배선(141)이 연장되어 위치하는 데이터 패드(144)가 형성된다. 또, 상기 게이트 배선(111)과 일부분 중첩되는 도전막 패턴(145)을 형성함으로써, 스토리지 캐패시터(Cp)를 형성할 수 있다.
여기서, 상기 반도체층(131)과 상기 소스/드레인 전극(142, 143)은 하나의 마스크 즉, 하프톤 마스크 또는 회절마스크를 이용한 패터닝 공정을 통해, 형성될 수 있다. 이로써, 상기 데이터 배선(141), 상기 데이터 패드(144) 및 상기 도전막 패턴(145)하부에는 반도체층(131)이 위치하게 된다.
도 2c를 참조하면, 상기 박막트랜지스터(Tr)를 포함하는 기판 전면에 걸쳐 유기 보호막(150)을 형성한다. 이때, 상기 유기 보호막(150)은 저 유전율의 특성을 가지는 유기막으로 형성한다. 이는, 상기 게이트 배선(111) 및 상기 데이터 배선(141)과 후술할 화소전극의 중첩되게 형성하여, 개구율을 향상시키기 위함이다.
또, 상기 유기 보호막(150)을 형성함으로써, 배선 및 박막트랜지스터의 단차를 극복할 수 있어, 완성된 평판표시장치는 균일한 광을 투과할 수 있어, 화질의 품위를 향상시킨다. 또, 상기 평판표시장치가 액정표시장치일 경우에, 어레이 기판의 평탄성이 좋으면, 균일한 러빙 공정을 수행할 수 있다.
여기서, 상기 유기 보호막(150)은 감광성 수지로서, 아크릴계 수지, 노볼락계 수지, 폴리이미드 수지, 폴리아미드 수지 및 벤조사이클로부텐 수지로 이루어진 군에서 선택된 적어도 하나일 수 있다. 이때, 상기 유기 보호막(150)은 스핀코팅, 딥코팅, 롤코팅, 바코팅, 스크린 프린팅 또는 잉크젯 프린팅중에 어느 하나의 방식 으로 형성할 수 있다.
이후, 상기 유기 보호막(150)에 노광 및 현상공정을 거쳐, 상기 반도체층(131)의 채널 영역(c)을 노출하는 개구부(P)를 형성한다. 이는 상기 반도체층(131)의 채널 영역(c)을 구성하는 비정질 실리콘과 유기 보호막(150)이 접촉하게 되는데, 상술한 바와 같이, 상기 비정질 실리콘과 상기 유기 보호막(150)이 접촉하면서 박막트랜지스터(Tr)의 특성이 저하되거나, 박막트랜지스터(Tr)의 신뢰성 불량을 일으킬 수 있기 때문이다.
상기 개구부(P)의 형성시에 상기 드레인 전극(143)과, 상기 제 2 도전막 패턴(145)을 각각 노출하는 제 1, 제 2 콘텍홀(C1, C2)이 동시에 형성될 수 있다.
또, 이와 동시에 기판의 외곽부에 위치하는 유기 보호막(150)을 제거할 수 있다. 이는, 평판표시장치를 제조할 경우에 있어서, 상기 기판의 외곽부에 실란트 패턴을 형성한 뒤, 컬러필터 기판(액정표시장치일 경우) 또는 봉지기판(유기전계발광표시장치)가 합착될 수 있는데, 상기 실란트 패턴과 상기 유기 보호막(150)간의 접착력이 약해, 실 터짐 불량을 야기할 수 있기 때문이다. 또, 상기 기판의 외곽부에 형성된 패드, 즉 상기 게이트 패드(113) 및 상기 데이터 패드(144)에 외부회로부와의 연결을 위해서 TCP가 접착되는데, 상기 TCP가 잘못 부착되어 이를 제거할 때, 상기 유기 보호막(150)이 함께 떨어져 나갈 수 있기 때문이다.
이후, 상기 유기 보호막(150)의 안정화를 위해 열경화 공정을 더 수행할 수 있다.
도 2d를 참조하면, 상기 유기 보호막(150)을 포함하는 기판 전면에 걸쳐 무 기 보호막(160)을 더 형성할 수 있다. 상기 무기 보호막(160)은 상기 데이터 패드(144)를 보호할 뿐만 아니라, 후술 공정에서 화소전극의 형성시에 상기 유기 보호막(150)이 과식각 되는 것을 방지하기 위함이다. 또, 상기 무기 보호막(160)은 상기 화소전극의 형성시에 상기 노출된 상기 반도체층(131)의 채널영역(c)이 오염되는 것을 방지하는 역할을 한다.
여기서, 상기 무기 보호막(160)은 산화 실리콘막 또는 질화 실리콘막 중 어느 하나일 수 있다. 이때, 상기 무기 보호막(160)은 화학기상증착법 또는 스퍼터링법을 통해 형성할 수 있다.
상기 무기 보호막(160)에 상기 제 1, 제 2 콘텍홀(C1, C2)에 의해 각각 노출된 상기 드레인 전극(143) 및 상기 제 2 도전막 패턴(145)을 노출하는 제 3, 제 4 콘텍홀(C3, C4)을 형성한다. 이와 동시에, 상기 게이트 패드(113) 및 상기 데이터 패드(144)를 각각 노출하는 제 5, 제 6 콘텍홀(C5, C6)을 형성할 수 있다.
이후, 상기 무기 보호막(160)을 포함하는 기판 전면에 걸쳐, 투명 도전막을 형성한 뒤, 패터닝하여, 상기 드레인 전극(143)과 연결된 화소전극(171)을 형성한다. 이때, 상기 화소전극(171)은 상기 게이트 배선(111) 및 상기 데이터 배선(141)에 중첩되어 형성할 수 있다. 이는 상기 게이트 배선(111) 및 상기 데이터 배선(141)과 상기 화소전극(171)사이에 개재된 상기 유기 보호막(150)의 유전율이 작기 때문에 상기 게이트 배선(111) 및 상기 데이터 배선(141)과 상기 화소전극(171)사이에서 발생할 수 있는 기생용량을 줄일 수 있어 가능하다.
또, 상기 화소전극(171)의 일부는 상기 제 2 도전막 패턴(145)와 연결하도록 형성하여, 상기 게이트 배선(111)과 상기 제 2 도전막 패턴(145)의 중첩에 의해 형성된 캐패시터(Cp)와 전기적으로 연결된다.
상기 화소전극(171)의 형성시에 상기 제 5, 제 6 콘텍홀(C5, C6)에 의해 각각 노출된 상기 게이트 패드(113)와 상기 데이터 패드(144) 상에 위치하는 게이트 패드 접촉부(172)와 데이터 패드 접촉부(173)를 동시에 형성할 수 있다. 이로써, 외부에 노출되는 상기 게이트 패드(113)와 상기 데이터 패드(144)가 부식되는 것을 방지할 수 있다.
이로써, 박막트랜지스터의 특성에 영향을 미치지 아니하며, 고개구율을 실현할 수 있는 어레이 기판을 제조할 수 있다.
이후, 도면에는 도시하지 않았으나, 상기 어레이 기판을 이용하여 평판표시장치를 제조할 수 있다.
이를테면, 상기 평판표시장치가 액정 표시 장치일 경우에는 상기 화소전극(171)상에 배향막을 형성한다. 이후, 컬러필터와 투명전극을 구비하는 컬러필터 기판을 상기 박막트랜지스터가 형성된 어레이 기판과 합착시킨 후 액정층을 형성하여, 액정 표시 장치를 제조할 수 있다. 이때, 상기 어레이 기판과 상기 컬러필터 기판을 합착하기 위한 실란트 패턴은 상기 어레이 기판의 외곽부에 형성된다.
또한, 상기 평판표시장치가 유기전계발광표시장치일 경우에는 상기 화소 전극(171)상에 발광층을 포함한 유기층을 형성한 후, 상기 유기층 상에 상부전극을 형성하고, 봉지공정을 거침으로써 유기 전계 발광 표시 장치를 제조할 수 있다. 여기서, 상기 유기층은 전하 수송층 또는 전하 주입층을 더욱 포함할 수 있다.
이때, 상기 봉지공정은 상기 어레이 기판의 외곽부에 실란트 패턴을 형성한 뒤, 봉지기판을 합착하는 것이다. 이로써, 상기 유기층의 외부의 산소 및 수분으로부터 보호하여, 완성된 유기전계발광표시장치의 신뢰성을 확보할 수 있다.
상기한 바와 같이 본 발명에 따르는 어레이 기판, 이의 제조방법 및 평판표시장치에 의하면, 박막트랜지스터의 신뢰성을 확보하며, 개구율을 향상시킬 수 있다.
또한, 평판 표시 장치에 상기 어레이 기판을 채용함으로써, 고화질화 및 저 소비 전력을 실현할 수 있다.
또한, 유기 보호막의 형성으로 배선 및 박막트랜지스터에 의한 단차를 극복할 수 있어, 완성된 평판표시장치의 휘도를 향상시킬 수 있다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬수 있음을 이해할 수 있을 것이다.
Claims (15)
- 게이트 배선이 형성된 기판;상기 게이트 배선과 교차되어 형성된 데이터 배선;상기 게이트 배선과 상기 데이터 배선의 교차영역에 형성된 적어도 하나의 박막트랜지스터;상기 박막트랜지스터상에 위치하되, 상기 기판의 외곽부와 상기 박막트랜지스터의 반도체층의 채널영역을 완전하게 노출하는 개구부를 구비하는 유기 보호막;상기 기판의 외곽부에 형성된 패드부;상기 유기 보호막을 포함하는 기판 전면에 형성된 무기 보호막; 및상기 무기 보호막 상에 박막트랜지스터와 전기적으로 연결된 화소전극;을 포함하는 것을 특징으로 하는 어레이 기판.
- 삭제
- 제 1 항에 있어서,상기 유기 보호막은 아크릴계 수지, 노볼락계 수지, 폴리이미드 수지, 폴리아미드 수지 및 벤조사이클로부텐 수지로 이루어진 군에서 선택된 적어도 하나인 것을 특징으로 하는 어레이 기판.
- 삭제
- 제 1 항에 있어서,상기 무기 보호막은 산화실리콘막 또는 질화실리콘막인 것을 특징으로 하는 어레이 기판.
- 삭제
- 삭제
- 제 1 항, 제 3 항 및 제 5 항 중 어느 하나의 항에 의한 어레이 기판;상기 어레이 기판의 외곽부상에 형성된 실란트 패턴; 및상기 실란트 패턴에 의해 합착된 상부기판을 포함하는 것을 특징으로 하는 평판표시장치.
- 제 8 항에 있어서,상기 상부기판은 봉지기판 또는 컬러필터기판인 것을 특징으로 하는 평판표시장치.
- 기판을 제공하는 단계;상기 기판 상에 박막트랜지스터와, 상기 기판의 외곽부에 패드부를 형성하는 단계;상기 박막트랜지스터상에 유기 보호막을 형성하는 단계;상기 유기 보호막에 상기 기판의 외곽부와 상기 박막트랜지스터의 반도체층의 채널영역을 완전하게 노출하는 개구부를 형성하는 단계;상기 유기 보호막을 포함하는 기판 전면에 걸쳐 무기 보호막을 형성하는 단계; 및상기 무기 보호막 상에 상기 박막트랜지스터와 전기적으로 연결된 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
- 삭제
- 제 10 항에 있어서,상기 유기 보호막에 상기 박막트랜지스터의 드레인 전극을 일부 노출하는 콘텍홀을 더 형성하는 것을 특징으로 하는 어레이 기판의 제조 방법.
- 삭제
- 제 10 항에 있어서,상기 유기 보호막은 스핀코팅, 딥코팅, 롤코팅, 바코팅, 스크린 프린팅 및 잉크젯 프린팅으로 이루어진 군에서 선택된 어느 하나의 방법을 통해 형성된 것을 특징으로 하는 어레이 기판의 제조 방법.
- 제 10 항에 있어서,상기 무기 보호막은 화학기상증착법 또는 스퍼터링법 중 어느 하나의 방법을 통해 형성된 것을 특징으로 하는 어레이 기판의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060033448A KR101225275B1 (ko) | 2006-04-13 | 2006-04-13 | 어레이 기판, 이의 제조 방법 및 이를 구비한 평판표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060033448A KR101225275B1 (ko) | 2006-04-13 | 2006-04-13 | 어레이 기판, 이의 제조 방법 및 이를 구비한 평판표시장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070101953A KR20070101953A (ko) | 2007-10-18 |
| KR101225275B1 true KR101225275B1 (ko) | 2013-01-22 |
Family
ID=38817041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060033448A KR101225275B1 (ko) | 2006-04-13 | 2006-04-13 | 어레이 기판, 이의 제조 방법 및 이를 구비한 평판표시장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101225275B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000001759A (ko) * | 1998-06-13 | 2000-01-15 | 구본준, 론 위라하디락사 | 액정표시장치의 제조방법 및 그 구조 |
| KR20010017422A (ko) * | 1999-08-11 | 2001-03-05 | 박종섭 | 박막 트랜지스터-액정 표시 장치의 제조방법 |
| KR20020045256A (ko) * | 2000-12-08 | 2002-06-19 | 구본준, 론 위라하디락사 | 액정표시장치용 어레이기판과 어레이기판의 제조방법 |
| KR20050068457A (ko) * | 2003-12-30 | 2005-07-05 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 어레이 기판 및 이의 형성 방법 |
-
2006
- 2006-04-13 KR KR1020060033448A patent/KR101225275B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000001759A (ko) * | 1998-06-13 | 2000-01-15 | 구본준, 론 위라하디락사 | 액정표시장치의 제조방법 및 그 구조 |
| KR20010017422A (ko) * | 1999-08-11 | 2001-03-05 | 박종섭 | 박막 트랜지스터-액정 표시 장치의 제조방법 |
| KR20020045256A (ko) * | 2000-12-08 | 2002-06-19 | 구본준, 론 위라하디락사 | 액정표시장치용 어레이기판과 어레이기판의 제조방법 |
| KR20050068457A (ko) * | 2003-12-30 | 2005-07-05 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 어레이 기판 및 이의 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20070101953A (ko) | 2007-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101182521B1 (ko) | 액정 표시 장치 및 이의 제조 방법 | |
| US7787168B2 (en) | Display device and method for fabricating the same | |
| US7876039B2 (en) | Flat panel display having pad electrode | |
| US11923397B2 (en) | Micro light emitting diode display substrate and manufacturing method thereof | |
| US7446826B2 (en) | Display panel and method of manufacture | |
| US7042149B2 (en) | Circuit array substrate for display device | |
| WO2010061662A1 (ja) | 表示装置 | |
| US20090303423A1 (en) | Liquid crystal display and a method for manufacturing the same | |
| US8324003B2 (en) | Method for manufacturing a thin film transistor array panel | |
| US7053972B2 (en) | Chip-on-glass array substrate of liquid crystal display device and method of fabricating the same | |
| CN111489647B (zh) | 显示模组及其制造方法、显示装置 | |
| US6825497B2 (en) | Active matrix substrate for a liquid crystal display and method of forming the same | |
| US7943931B2 (en) | Array substrate having a supporter for a data pad, and display apparatus having the array substrate | |
| US20100059752A1 (en) | Display substrate, method of manufacturing the same | |
| US7485907B2 (en) | Array substrate for liquid crystal display device and the seal pattern in the periphery of the display | |
| KR101321251B1 (ko) | 액정표시장치 및 이의 제조 방법 | |
| KR101354434B1 (ko) | 표시 장치 및 이의 제조 방법 | |
| US20080237596A1 (en) | Liquid crystal display device and fabrication method thereof | |
| US20120069260A1 (en) | Active matrix substrate, liquid crystal display device including the same, and method for fabricating active matrix substrate | |
| KR101225275B1 (ko) | 어레이 기판, 이의 제조 방법 및 이를 구비한 평판표시장치 | |
| US20130009160A1 (en) | Active matrix substrate | |
| KR101450884B1 (ko) | 평판표시장치 및 이의 제조 방법 | |
| KR101290009B1 (ko) | 액정 표시 장치 및 이의 제조 방법 | |
| US20120133860A1 (en) | Active matrix substrate, liquid crystal display panel, liquid crystal display device, and method for manufacturing active matrix substrate | |
| KR20070109279A (ko) | 액정표시장치 및 이의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20151228 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20161214 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20171218 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20181226 Year of fee payment: 7 |