KR101224568B1 - Method for manufacturing of epitaxial wafer - Google Patents

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Abstract

PURPOSE: A method for manufacturing an epitaxial wafer is provided to simplify a process by controlling the density of dopant to easily form a gettering site. CONSTITUTION: A stress layer(120) is formed on a silicon substrate(110). The density of dopant is controlled in the stress layer. Metal impurities are collected on the silicon substrate. The stress layer is removed from the substrate collecting the metal impurities. An epitaxial layer is formed on the silicon substrate.

Description

에피택셜 웨이퍼의 제조방법{Method for Manufacturing of Epitaxial Wafer}Method for Manufacturing of Epitaxial Wafer

본 발명은 에피택셜 웨이퍼의 제조방법에 관한 것으로, 특히 웨이퍼 내부에 게터링 사이트(gettering site)를 증대시켜 웨이퍼의 품질을 향상시키도록 한 에피택셜 웨이퍼의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing an epitaxial wafer, and more particularly, to a method for manufacturing an epitaxial wafer in which a gettering site is increased inside a wafer to improve the quality of the wafer.

반도체 프로세스에 있어서 문제점의 하나로서, 실리콘 웨이퍼내로의 불순물인 중금속의 혼입을 들 수 있다. 실리콘 웨이퍼의 표면 측에 형성되는 디바이스 영역에 중금속이 확산했을 경우, 포즈 타임 불량, 리텐션 불량, 접합 리크 불량, 및 산화막의 절연 파괴라고 하는 디바이스 특성에 현저한 악영향을 가져온다. One of the problems in the semiconductor process is the incorporation of heavy metals as impurities into the silicon wafer. When heavy metal diffuses into the device region formed on the surface side of the silicon wafer, it has a significant adverse effect on device characteristics such as a pause time failure, a retention failure, a junction leak failure, and an insulation breakdown of the oxide film.

이 때문에, 실리콘 웨이퍼에 혼입한 중금속이 디바이스 영역에 확산하는 것을 억제하기 위해 게터링법을 채용하는 것이 일반적이다. 게터링은 실리콘 기판의 표면에 디바이스 형성을 실시하는 디바이스전 공정에서의 중금속 오염 방지를 목적으로 하고 있다.For this reason, it is common to employ a gettering method in order to suppress diffusion of heavy metals mixed in the silicon wafer into the device region. Gettering aims at preventing heavy metal contamination in the whole device process which forms a device on the surface of a silicon substrate.

한편, 디바이스전 공정후에 행해지는 실리콘 기판의 박막화, 와이어본딩 혹은 수지 봉입 등의 디바이스 후속 공정에서 중금속 오염은, 지금까지 중요시되지 않았다. 이것은, 디바이스 후속 공정의 초기에 있어 실리콘 웨이퍼의 이면을 연삭제거하는 공정이 있고, 이 이면 연삭시에 도입되는 스크래치나 데미지 등이 강력한 엑스트린식·게터링(Extrinsic Gettering)에 의한 게터링원으로서 작용하기 때문이다.On the other hand, heavy metal contamination has not been considered so far in the subsequent device steps such as thinning of the silicon substrate, wire bonding or resin encapsulation performed after the device pre-process. This is a step of eliminating the back surface of the silicon wafer in the early stage of the subsequent device process, and the scratch or damage introduced during the back surface grinding is a gettering source by strong extrinsic gettering. Because it works.

그렇지만, 최종적인 칩 두께는 해마다 박형화되고 있고, 특히, MCP 탑재되는 팁은 100㎛이하로 박형화되는 것이 많고, 제품에 따라서는 현재 25㎛이하까지 박형화되어 장래적으로는 10㎛이하도 예측되고 있다. 칩의 두께가 100㎛이하까지 박형화되면, 이면연삭시의 데미지에 의해서 실리콘 웨이퍼가 갈라지기 쉽다라고 하는 문제가 생긴다. 이러한 문제를 해결하기 위해서는, 이면연삭 후에 데미지를 제거하는 공정, 즉 CMP법에 의한 이면 연마 공정을 새롭게 추가할 필요가 생긴다.However, the final chip thickness is thinned year by year, and in particular, the tip mounted with MCP is often thinned to 100 μm or less, and some products are currently thinned to 25 μm or less and are expected to be 10 μm or less in the future. . If the thickness of the chip is reduced to 100 µm or less, there is a problem that the silicon wafer is easily cracked due to damage during back grinding. In order to solve this problem, it is necessary to newly add a step of removing damage after back grinding, that is, a back polishing process by the CMP method.

그런데, 이면 연마에 의해서 실리콘 웨이퍼 이면의 데미지를 제거하면, 이면의 게터링원도 소실하여 EG 효과가 없어져 버린다. 더구나, 박형화된 실리콘 웨이퍼는 인스트린식·게터링(IG)층의 두께도 얇아져 산소 석출물에 의한 통상의 IG층에서는 충분한 IG효과도 기대할 수 없다. By the way, if the damage on the back surface of the silicon wafer is removed by back surface polishing, the gettering source on the back surface is also lost, and the EG effect is lost. In addition, the thinned silicon wafer has a smaller thickness of the instrin type gettering (IG) layer, and thus, sufficient IG effect cannot be expected in the ordinary IG layer due to oxygen precipitates.

보다 상세하게는, IG법을 이용한 에피텍셜 웨이퍼나 실리콘 웨이퍼에서, 열처리에 의해서 에피텍셜막의 두께를 포함하여, 산소 석출핵이 존재하지 않는 DZ층이 웨이퍼 표면으로부터 10㎛이상 형성된다. 칩의 최종 두께가 얇아지면 IG층은 대부분 존재하지 않는 상태가 되고, 디바이스 후속 공정에서 발생한 불순물 금속을 전혀 게터링 할 수 없게 된다.More specifically, in an epitaxial wafer or a silicon wafer using the IG method, a DZ layer containing no thickness of the epitaxial film and no oxygen precipitation nucleus is formed by the heat treatment from the wafer surface by 10 m or more. As the final thickness of the chip becomes thinner, most of the IG layer is absent, and the impurity metal generated in the subsequent device process cannot be obtained at all.

이와 같이, 실리콘 웨이퍼 이면이 연마되는 박형의 반도체 디바이스에 있어서는, 디바이스 후속 공정에 있어서의 중금속 오염의 문제가 표면화되고 있다.Thus, in the thin semiconductor device in which the back surface of a silicon wafer is polished, the problem of heavy metal contamination in the subsequent process of a device has surfaced.

이것에 관해, 특허 문헌 1(일본공개특허공보 특개 2005-317735호)에는, 실리콘 기판상에 고농도의 붕소를 함유하는 제 1 실리콘 에피택셜막을 100㎛정도 성장시키고, 디바이스 영역이 되는 고저항의 제 2 실리콘 에피택셜막을 수십㎛정도 성장시키는 방법이 기재되어 있다. 그리고, 이러한 실리콘 웨이퍼를 이용하여 디바이스전 공정을 실시한 후, 실리콘 기판을 이면으로부터 연삭하는 것에 의해 합계 두께를 100㎛정도로 박형화하여 이면을 경면 연마하는 것이 기재되어 있다.On the other hand, Patent Document 1 (Japanese Patent Laid-Open No. 2005-317735) grows a first silicon epitaxial film containing a high concentration of boron on a silicon substrate by about 100 mu m, and has a high resistance agent which becomes a device region. A method of growing a silicon epitaxial film on the order of tens of micrometers is described. And after performing a device front process using such a silicon wafer, it is described that the total thickness is thinned about 100 micrometers, and the back surface is mirror-polished by grinding a silicon substrate from the back surface.

특허 문헌 1에 기재된 방법에 의하면, 디바이스 영역이 되는 제 2 실리콘 에피택셜막의 하부에, 고농도의 붕소를 함유하는 제 1 실리콘 에피택셜막이 존재하는 것으로부터 경면 연마에 의해서 EG층이 소실하더라도, 고농도 붕소의 효과에 의해 중금속, 특히 Cu나 Fe를 효율적으로 게터링 할 수 있다.According to the method described in Patent Literature 1, even if the EG layer disappears by mirror polishing from the presence of the first silicon epitaxial film containing a high concentration of boron in the lower portion of the second silicon epitaxial film serving as the device region, high concentration boron By the effect of the heavy metal, particularly Cu and Fe can be efficiently gettered.

그러나, 붕소 등의 불순물을 고농도로 포함한 에피택셜막을 형성하면, 에피택셜 성장로내의 챔버나 실리콘카바이드제의 서셉터 등에 붕소가 부착하는 등 제 2 에피택셜막의 비저항을 제어할 수 없게 된다고 하는 문제가 있다.However, when an epitaxial film containing a high concentration of impurities such as boron is formed, boron adheres to a chamber in an epitaxial growth furnace, a susceptor made of silicon carbide, or the like, so that the specific resistance of the second epitaxial film cannot be controlled. have.

한편, 특허 문헌 2(일본공개특허공보 특개 2006-41258호)에는, 박형화된 웨이퍼 이면에 여러 가지의 방법에 의해 게터링 능력을 부여하는 기술이 개시되고 있다. 예를 들면, 박형화된 실리콘 웨이퍼의 이면에 다결정 실리콘막이나 질화막을 퇴적시키는 방법, 실리카 입자를 이용하여 이면에 데미지를 주는 방법, 이온 주입에 의해 이면에 데미지층을 형성하는 방법 등이 개시되어 있다. On the other hand, Patent Document 2 (Japanese Patent Laid-Open No. 2006-41258) discloses a technique for imparting gettering capability to various types of methods on the back surface of a thin wafer. For example, a method of depositing a polycrystalline silicon film or a nitride film on the back surface of a thinned silicon wafer, a method of damaging the back surface using silica particles, a method of forming a damage layer on the back surface by ion implantation, and the like are disclosed. .

이들의 방법은, 칩 두께가 어느 정도 두꺼우면 효과가 있는 것이라고 생각할 수 있지만, 이미 설명한 바와 같이, 최종적인 칩 두께가 100㎛이하, 최종적으로는 10㎛정도까지 박형화되면, 실리카 입자 등에 의한 물리적 데미지 도입에 의해서 항절강도가 저하하고, 칩 분열의 문제가 생겨 버리기 때문에 제품 수율이 큰폭으로 저하하는 것이 예상된다. These methods can be considered to be effective if the chip thickness is somewhat thick, but as described above, when the final chip thickness is thinned to 100 μm or less and finally to 10 μm, physical damage by silica particles or the like is achieved. Due to the introduction, the yield strength is lowered and the problem of chip breakage occurs, so that the product yield is greatly reduced.

또한, 디바이스 후속 공정으로 다결정 실리콘막이나 질화막을 퇴적시키거나 이온 주입을 실시하는 것은 양산품에 대해 현실적이지 않다.In addition, it is not practical for mass products to deposit a polycrystalline silicon film or a nitride film or perform ion implantation in a subsequent process of the device.

도 1은 종래 기술에 의한 에피택셜 웨이퍼를 나타낸 단면도이고, 도 2는 도 1의 에피택셜 웨이퍼의 제조방법을 나타낸 순서도이다.1 is a cross-sectional view illustrating an epitaxial wafer according to the prior art, and FIG. 2 is a flowchart illustrating a method of manufacturing the epitaxial wafer of FIG. 1.

종래 기술에 의한 에피택셜 웨이퍼의 제조방법은 도 1 및 도 2에 도시한 바와 같이, 실리콘 기판(21)을 준비한다(S110). In the method for manufacturing an epitaxial wafer according to the prior art, as shown in FIGS. 1 and 2, a silicon substrate 21 is prepared (S110).

여기서, 상기 실리콘 기판(21)은 쵸크라르스키(CZ) 법에 의해 끌어 올려진 실리콘 잉콧으로부터 잘려진 CZ 웨이퍼이며, 초기 산소 농도가 7×1017atoms/㎤이상 2.4×1018atoms/㎤이하인 것이 바람직하다. 비저항에 관해서는, 실리콘 융액에 첨가하는 붕소량이나 n형 불순물량에 의해서 조절할 수 있고, 초기 산소 농도에 관해서는 실리콘 융액의 대류 제어 등에 의해서 조정할 수 있다.Here, the silicon substrate 21 is a CZ wafer cut from the silicon ingot pulled up by the Czochralski (CZ) method, and the initial oxygen concentration is 7 × 10 17 atoms / cm 3 or more and 2.4 × 10 18 atoms / cm 3 or less. desirable. The specific resistance can be adjusted by the amount of boron or n-type impurity added to the silicon melt, and the initial oxygen concentration can be adjusted by the convection control of the silicon melt or the like.

이어서, 상기 실리콘 기판(21)에 산소 열처리를 실시하여 산소 석출 처리를 실시한다(S120). 여기서, 상기 산소 열처리를 행하는 것에 의해 산소 석출물이 형성되고, 중금속의 게터링 효과를 높이는 것이 가능하게 되는데, 600~900℃의 온도에서 15min~4hr 시간동안 산소 석출 열처리를 행한다.Subsequently, oxygen treatment is performed on the silicon substrate 21 to perform an oxygen precipitation process (S120). Oxygen precipitates are formed by performing the above oxygen heat treatment, and the gettering effect of the heavy metal can be enhanced, but the oxygen precipitation heat treatment is performed for 15 minutes to 4 hours at a temperature of 600 to 900 ° C.

이것에 의해 실리콘 기판(21)에 포함되어 있는 산소가 석출핵을 형성하고, 이들이 디바이스 프로세스에서 성장하는 것에 의해 게터링 사이트로서 기능한다. 또한, 이와 같은 온도 조건에서의 열처리는 슬립 전위 등이 발생하기 어렵기 때문에 제조 수율 저하를 억제하는 것이 가능하게 된다.As a result, oxygen contained in the silicon substrate 21 forms precipitate nuclei, and these functions as gettering sites by growing in the device process. In addition, since the slip dislocation and the like hardly occur in the heat treatment under such temperature conditions, it is possible to suppress a decrease in the production yield.

즉, 상기와 같은 산소 석출 처리를 실시하여 측정되는 BMD 밀도 및/또는 웨이퍼 라이프 타임을 기준으로서 실리콘 단결정을 육성하면 확실하게 원하는 게터링 능력을 갖는 실리콘 단결정 웨이퍼를 얻을 수 있다.In other words, by growing a silicon single crystal on the basis of the BMD density and / or wafer life time measured by performing the above oxygen precipitation treatment, a silicon single crystal wafer having a desired gettering ability can be reliably obtained.

이어서, 상기 산소 석출 처리가 완료된 실리콘 기판상에 제 1 에피택셜층(22)을 형성한다(S130). 여기서, 상기 제 1 에피택셜층(22)은 트리크로로시란 등의 실리콘 원료 가스에, 포스핀 등의 n형 불순물 가스를 첨가하는 것에 의해 도전형을 n형으로 한다. 즉, 상기 제 1 에피택셜층(22)은 실리콘 기판(21)을 1100℃~1350℃의 온도에서 1~300sec 시간동안 질소(N2) 분위기내에서 열처리를 실시하여 상기 실리콘 기판(21)상에 형성한다.Subsequently, the first epitaxial layer 22 is formed on the silicon substrate on which the oxygen precipitation process is completed (S130). Here, the first epitaxial layer 22 is made n-type by adding n-type impurity gases such as phosphine to silicon source gas such as trichlorosilane. That is, the first epitaxial layer 22 heat-treats the silicon substrate 21 in a nitrogen (N 2 ) atmosphere at a temperature of 1100 ° C. to 1350 ° C. for 1 to 300 sec. To form.

한편, 상기 제 1 에피택셜층(22)은 0.1㎛ 이상 10㎛이하의 두께로 형성하고, 비저항은 0.002Ω·㎝이상 200Ω·㎝이하가 되고, P, Sb 등이 도핑된 n타입의 에피택셜층이다.Meanwhile, the first epitaxial layer 22 is formed to a thickness of 0.1 μm or more and 10 μm or less, and the specific resistance is 0.002 Ω · cm or more and 200 Ω · cm or less and n-type epitaxial doped with P, Sb, or the like. It's Sherr.

그리고 상기 제 1 에피택셜층(22)을 게터링하여 상기 제 1 에피택셜층(22)상에 제 2 에피택셜층(23)을 형성한다(S140). 여기서, 상기 제 2 에피택셜층(23)은 디바이스층(device layer)으로의 메탈(metal) 오염을 방지하기 위해 형성한다.The first epitaxial layer 22 is gettered to form a second epitaxial layer 23 on the first epitaxial layer 22 (S140). In this case, the second epitaxial layer 23 is formed to prevent metal contamination of the device layer.

상기 제 2 에피택셜층(23)은 1㎛ 이상 10㎛이하의 두께로 형성하고, 비저항은 1Ω·㎝이상 200Ω·㎝이하가 되도록 형성한다.The second epitaxial layer 23 is formed to a thickness of 1 µm or more and 10 µm or less, and the resistivity is formed to be 1 Ω · cm or more and 200 Ω · cm or less.

여기서, 상기 제 1, 제 2 에피택셜층(22,23)은, 동일한 에피택셜 장치를 이용하여 연속 형성하거나 각각 다른 에피택셜 장치를 이용하여 형성해도 상관없다. 동일한 에피택셜 장치를 이용하여 연속 형성하는 경우에는, 스텝 S130의 완료 후, 스텝 S140을 실시하기 전에 챔버내를 충분히 퍼지할 필요가 있다.Here, the first and second epitaxial layers 22 and 23 may be formed continuously using the same epitaxial device or may be formed using different epitaxial devices, respectively. When forming continuously using the same epitaxial apparatus, after completion of step S130, it is necessary to fully purge a chamber inside before performing step S140.

한편, 도면에는 설명하지 않았지만, 상기 제 1, 제 2 에피택셜층(22,23)을 형성하기 전에, 실리콘 기판에 대해서 데미지층 형성을 위한 이온 주입을 실시해도 상관없다. 이 경우, 1×1013atoms/㎠이상 5×1015atoms/㎠이하, 바람직하게는 5×1013atoms/㎠이상 1×1015atoms/㎠ 이하의 도스량으로 이온 주입을 실시한다.Although not illustrated in the drawings, before the first and second epitaxial layers 22 and 23 are formed, ion implantation for forming a damage layer may be performed on the silicon substrate. In this case, ion implantation is performed at a dose of 1 × 10 13 atoms / cm 2 or more and 5 × 10 15 atoms / cm 2 or less, preferably 5 × 10 13 atoms / cm 2 or more and 1 × 10 15 atoms / cm 2 or less.

상기와 같은 종래 기술에 의한 에피택셜 웨이퍼의 제조방법은 산소 석출을 위한 열처리, 제 1, 제 2 에피택셜층을 형성하기 위한 열처리 및 이온주입과 같은 공정을 실시하기 때문에 그 공정이 복잡하고, 제조 코스트가 상승한다는 문제점이 있었다.The method for manufacturing an epitaxial wafer according to the prior art as described above is complicated because the process is performed such as heat treatment for oxygen precipitation, heat treatment for forming the first and second epitaxial layers, and ion implantation. There was a problem that the cost rose.

본 발명은 상기와 같은 과제를 해결하기 위한 것으로 도펀트(dopant) 농도 제어를 통해 에피택셜 공정 진행중에도 게터링 사이트를 용이하게 형성함으로써 공정을 단순화시킴과 함께 제조 코스트를 줄이도록 한 에피택셜 웨이퍼의 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and by forming a gettering site easily during the epitaxial process by controlling the dopant concentration, to simplify the process and reduce the manufacturing cost of the epitaxial wafer. The purpose is to provide a method.

상기와 같은 목적을 달성하기 위한 본 발명에 의한 에피택셜 웨이퍼의 제조방법은 실리콘 기판을 준비하는 단계; 상기 실리콘 기판에 도펀트 농도를 조절하여 스트레스층을 형성함으로써 상기 실리콘 기판내에 메탈 불순물을 포집하는 단계; 상기 메탈 불순물이 포집된 상기 스트레스층을 제거하는 단계; 상기 실리콘 기판상에 에피택셜층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.Method for manufacturing an epitaxial wafer according to the present invention for achieving the above object comprises the steps of preparing a silicon substrate; Collecting metal impurities in the silicon substrate by forming a stress layer by adjusting a dopant concentration on the silicon substrate; Removing the stress layer in which the metal impurities are collected; And forming an epitaxial layer on the silicon substrate.

본 발명에 의한 에피택셜 웨이퍼의 제조방법은 다음과 같은 효과가 있다.The epitaxial wafer manufacturing method according to the present invention has the following effects.

즉, 도펀트(dopant) 농도 제어를 통해 에피택셜 공정 진행중에도 게터링 사이트를 용이하게 형성함으로써 공정을 단순화시킴과 함께 제조 코스트를 줄일 수 있다.That is, the gettering site is easily formed during the epitaxial process by controlling the dopant concentration, thereby simplifying the process and reducing the manufacturing cost.

도 1은 종래 기술에 의한 에피택셜 웨이퍼를 나타낸 단면도
도 2는 도 1의 에피택셜 웨이퍼의 제조방법을 나타낸 순서도
도 3은 본 발명에 의한 에피택셜 웨이퍼에서 도펀트 농도에 따른 Surface Ni의 수준 차이를 나타낸 도면
도 4a 내지 도 4c는 본 발명에 의한 에피택셜 웨이퍼의 제조방법을 나타낸 공정 단면도1 is a cross-sectional view showing an epitaxial wafer according to the prior art.
FIG. 2 is a flowchart illustrating a method of manufacturing the epitaxial wafer of FIG. 1.
3 is a view showing the level difference of Surface Ni according to the dopant concentration in the epitaxial wafer according to the present invention
4A to 4C are cross-sectional views illustrating a method of manufacturing an epitaxial wafer according to the present invention.

이하, 첨부된 도면을 참고하여 본 발명에 의한 에피택셜 웨이퍼의 제조방법을 보다 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing an epitaxial wafer according to the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 의한 에피택셜 웨이퍼에서 도펀트 농도에 따른 Surface Ni의 수준 차이를 나타낸 도면이다.3 is a view showing the level difference of the surface Ni according to the dopant concentration in the epitaxial wafer according to the present invention.

도 3에 도시한 바와 같이, P/P-의 웨이퍼는 P/P++ 웨이퍼 또는 P/P+ 웨이퍼와 에피택셜층 계면에서 스트레스(stress)가 없는 구조이므로 게터링 사이트(gettering site)로의 기능이 없기 때문에 P/P- 웨이퍼에 도펀트 농도 제어를 통해 에피택셜 형성 공정 중에 게터링 사이트를 형성함으로써 에피택셜층의 메탈 품질을 향상시킬 수 있다.As shown in FIG. 3, since the P / P- wafer has no stress at the interface between the P / P ++ wafer or the P / P + wafer and the epitaxial layer, there is no function as a gettering site. By controlling the dopant concentration on the P / P- wafer, it is possible to improve the metal quality of the epitaxial layer by forming gettering sites during the epitaxial formation process.

도 4a 내지 도 4c는 본 발명에 의한 에피택셜 웨이퍼의 제조방법을 나타낸 공정 단면도이다.4A to 4C are cross-sectional views illustrating a method of manufacturing an epitaxial wafer according to the present invention.

본 발명에 의한 에피택셜 웨이퍼의 제조방법은 도 4a에 도시한 바와 같이, p-도전형을 갖는 실리콘 기판(110)을 준비한다.In the method for manufacturing an epitaxial wafer according to the present invention, as shown in FIG. 4A, a silicon substrate 110 having a p-conductor type is prepared.

이어서, 상기 실리콘 기판(110)에 에피택셜 공정을 실시하여 상기 실리콘 기판(110)의 표면에 스트레스층(120)을 형성함으로써 상기 실리콘 기판(110)내에 메탈 불순물을 포집한다. 여기서, 상기 스트레스층(120)은 에피택셜 공정을 진행할 때 프로세스 가스인 TCS와 리세스 콘트롤을 위해 도펀트로 p-타입의 도펀트인 B2H6 가스를 주입하는데, 이때 상기 B2H6 가스의 도펀트 농도를 조절함으로써 실리콘 기판(110)과 에피택셜층의 리세스 처리를 크게하여 실리콘 기판(110)의 표면에 스트레스층(120)을 형성한다.Subsequently, an epitaxial process is performed on the silicon substrate 110 to form a stress layer 120 on the surface of the silicon substrate 110 to collect metal impurities in the silicon substrate 110. Here, the stress layer 120 is to inject a process gas of TCS and the recess B 2 H 6 gas in the p- type dopant as the dopant for the control when holding a epitaxial process, wherein the B 2 H 6 gas By controlling the dopant concentration, the recess process of the silicon substrate 110 and the epitaxial layer is increased to form the stress layer 120 on the surface of the silicon substrate 110.

상기 스트레스층(120)은 B2H6 가스의 도펀트 농도를 조절하면서 상기 실리콘 기판(110)의 표면에 형성되어 메탈 게터링(metal gettering) 효과를 갖게 된다. 즉, 최종적으로 형성된 에피택셜 기판의 벌크(bulk)내에 존재하는 메탈들이 열공정 진행하면서 아웃 디퓨전(Out Diffusion)되는 메탈 게터링 효과를 위해 상기 실리콘 기판(110)의 표면에 에피택셜 공정시 도펀트 농도를 조절하여 스트레스층(120)을 형성한다.The stress layer 120 is formed on the surface of the silicon substrate 110 while controlling the dopant concentration of B 2 H 6 gas to have a metal gettering effect. That is, the dopant concentration during the epitaxial process on the surface of the silicon substrate 110 for the metal gettering effect in which the metals present in the bulk of the finally formed epitaxial substrate are out diffused during the thermal process. To adjust the stress layer 120 is formed.

여기서, 상기 스트레스층(120)은 이후 공정에서 제거할 때 공정 시간을 고려하여 그 두께를 조절할 필요가 있는데, 예를 들면 0.3㎛~1.8㎛의 두께로 형성할 필요가 있다. 이때 상기 스트레스층(120)은 1100℃~1130℃의 온도에서 B2H6 가스를 사용하여 10초~60초간 에피택셜 공정을 실시하여 형성한다.Here, the stress layer 120 needs to adjust its thickness in consideration of the process time when removed in a subsequent process, for example, it is necessary to form a thickness of 0.3㎛ ~ 1.8㎛. At this time, the stress layer 120 is formed by performing an epitaxial process for 10 seconds to 60 seconds using a B 2 H 6 gas at a temperature of 1100 ℃ ~ 1130 ℃.

만약, 상기 스트레스층(120)을 1.8㎛이상의 두께로 증착할 경우, 게터링 효과는 좋아지나 스트레스층(120)의 증착시간 및 제거시간이 늘어나 전체적인 공정시간이 늘어나므로 메탈 오염 수준에 따라 증착 두께를 제어하는 것이 바람직하다.If the stress layer 120 is deposited to a thickness of 1.8 μm or more, the gettering effect is improved, but the deposition time and the removal time of the stress layer 120 are increased, so that the overall process time is increased. It is desirable to control.

도 4b에 도시한 바와 같이, 상기 실리콘 기판(110)의 표면에 형성된 스트레스층(120)을 제거한다. 여기서, 상기 스트레스층(120)은 건식 식각 공정을 통해 제거하는데, HCl 가스를 사용하여 전면 식각을 통해 상기 스트레스층(120)을 제거한다.As shown in FIG. 4B, the stress layer 120 formed on the surface of the silicon substrate 110 is removed. Here, the stress layer 120 is removed through a dry etching process, and the stress layer 120 is removed through full etching using HCl gas.

한편, 상기 스트레스층(120)을 제거할 때 상기 스트레스층(120)과 실리콘 기판(110)의 식각 선택비를 이용하여 상기 실리콘 기판(110)에 데미지가 가해지지 않도록 제거한다.Meanwhile, when the stress layer 120 is removed, the damage is not applied to the silicon substrate 110 by using an etching selectivity between the stress layer 120 and the silicon substrate 110.

도 4c에 도시한 바와 같이, 상기 실리콘 기판(110)에 에피택셜 공정을 실시하여 에피택셜층(130)을 형성한다.As shown in FIG. 4C, an epitaxial process is performed on the silicon substrate 110 to form an epitaxial layer 130.

여기서, 상기 에피택셜층(130)은 초기산소농도가 10 내지 15 ppma(parts per million atoms)이고, 1× 1016개/㎤ 이하의 붕소 및 1 × 1012 내지 1 × 1015개/㎤의 질소가 첨가되며, 비저항이 1 내지 100Ω㎝인 실리콘 기판(110)을 준비한 후 상기 실리콘 기판(110)에 에피택셜층(130)을 형성한다.Here, the epitaxial layer 130 has an initial oxygen concentration of 10 to 15 ppma (parts per million atoms), boron of 1 × 10 16 pieces / cm 3 or less, and 1 × 10 12 to 1 × 10 15 pieces / cm 3. Nitrogen is added, and after preparing the silicon substrate 110 having a specific resistance of 1 to 100Ωcm, an epitaxial layer 130 is formed on the silicon substrate 110.

상기 에피택셜층(130)을 형성하는 단계에서는 1000 내지 1200℃의 온도에서 삼염화실란(trichlorosilane, SiHCl3)을 10 내지 16g/분으로 주입하고 수소(H2)를 40 내지 60SLM(standard liter per minute)으로 주입하여 단결정 실리콘으로 이루어지는 에피택셜층을 형성할 수 있다. 이때, 화학 기상 증착법(chemical vapor deposition, CVD)이 적용될 수 있다.In the forming of the epitaxial layer 130, trichlorosilane (SiHCl 3 ) is injected at a temperature of 1000 to 1200 ° C. at 10 to 16 g / min, and hydrogen (H 2 ) is 40 to 60 SLM (standard liter per minute). ) To form an epitaxial layer made of single crystal silicon. In this case, chemical vapor deposition (CVD) may be applied.

보다 상세히 설명하면, 일정한 조성을 갖는 실리콘 기판(110)의 표면에 도펀트 농도를 조절하여 스트레스층(120)을 형성하여 메탈 게터링 효과를 높이고, 상기 스트레스층(120)을 제거한 후 에피택셜층(130)을 형성한다.In more detail, the dopant concentration is formed on the surface of the silicon substrate 110 having a constant composition to form a stress layer 120 to increase the metal gettering effect, and the epitaxial layer 130 after removing the stress layer 120. ).

즉, 10 내지 15ppma의 초기산소농도를 가지며, 1 × 1016 개/㎤ 이하의 붕소 및 1 × 1012 내지 1 × 1015개/㎤의 질소가 첨가된 기판을 준비한다. 이때, 기판은 반도체 소자에 적용되기에 적절하도록 비저항이 1 내지 100Ω·㎝의 범위에 속하는 것이 바람직하다.That is, a substrate having an initial oxygen concentration of 10 to 15 ppma and having 1 × 10 16 atoms / cm 3 or less of boron and 1 × 10 12 to 1 × 10 15 atoms / cm 3 of nitrogen is prepared. At this time, the substrate preferably has a specific resistance in the range of 1 to 100 Ω · cm so as to be suitable for application to a semiconductor device.

여기서, 본 발명에 사용되는 기판은 일례로 초크랄스키(czochralski, CZ)법에 의해 성장시켜 제조될 수 있는데, 초크랄스키법으로 성장 시 석영 도가니로부터 산소가 용해되어 단결정 실리콘으로 혼입될 수 있기 때문에 이에 따라 제조된 기판은 상기와 같이 10 내지 15ppma의 초기산소농도를 가질 수 있다.Herein, the substrate used in the present invention may be manufactured by growing by, for example, Czochralski (CZ) method, and when grown by Czochralski method, oxygen may be dissolved from a quartz crucible and incorporated into single crystal silicon. Because of this, the substrate prepared according to this may have an initial oxygen concentration of 10 to 15ppma as described above.

그리고, 본 발명에서 사용되는 기판에는 후속되는 고온의 에피택셜층(130) 형성 단계에서도 전 단계에서 충분한 메탈 게터링 능력을 구현하기 위해 실리콘 기판(110)의 표면에 스트레스층(120)을 형성하고 있다.In the substrate used in the present invention, a stress layer 120 is formed on the surface of the silicon substrate 110 to implement sufficient metal gettering capability in the previous step even in a subsequent step of forming a high temperature epitaxial layer 130. have.

이어서, 상기 실리콘 기판(110)의 표면에 형성된 스트레스층(120)을 제거한 후, 상기 실리콘 기판(110)상에 단결정 실리콘으로 이루어지는 에피택셜층(130)을 형성한다.Subsequently, after the stress layer 120 formed on the surface of the silicon substrate 110 is removed, the epitaxial layer 130 made of single crystal silicon is formed on the silicon substrate 110.

여기서, 상기 에피택셜층(130)을 형성하는 방법은 일반적으로 기상 에피택셜 성장(vapor phase epitaxial growth, VPE), 액상 에피택셜 성장(liguid phase epitaxial growth, LPE), 고상 에피택셜 성장(solid phase epitaxial growth, SPE)으로 나뉠 수 있는데, 본 발명에서는 일례로 기상 에피택셜 성장에 의해 에피택셜층(130)을 형성한다.In this case, the epitaxial layer 130 may be formed by vapor phase epitaxial growth (VPE), liquid phase epitaxial growth (LPE), and solid phase epitaxial growth. growth, SPE). In the present invention, for example, the epitaxial layer 130 is formed by vapor phase epitaxial growth.

이때, 화학 기상 증착법(chemical vapor deposition, CVD)이 적용될 수 있으며, 또는 에피택셜 로(epitaxial furnace)를 이용하여 에피택셜층을 형성할 수도 있다. 에피택셜층은 표면에서의 결정 결함을 제거할 수 있으면서 공정 비용 등을 고려하여 1 내지 10㎛의 두께를 갖도록 형성하는 것이 바람직하다.In this case, chemical vapor deposition (CVD) may be applied, or an epitaxial layer may be formed using an epitaxial furnace. The epitaxial layer is preferably formed to have a thickness of 1 to 10 µm in consideration of process cost and the like while removing crystal defects on the surface.

본 발명에서는 단결정 실리콘으로 이루어지는 에피택셜층(130)을 형성하기 위해서 일례로, 삼염화실란(trichlorosilane, SiHCl3)을 원료 기체(source gas)로 사용하고 수소(H2)를 캐리어 기체(carrier gas)로 사용한다. In the present invention, in order to form the epitaxial layer 130 made of single crystal silicon, for example, trichlorosilane (SiHCl 3 ) is used as a source gas, and hydrogen (H 2 ) is used as a carrier gas. Used as.

이러한 경우 단결정 실리콘으로 이루어지는 에피택셜층(130)을 형성하는 반응식은 다음과 같다.In this case, the reaction formula for forming the epitaxial layer 130 made of single crystal silicon is as follows.

[반응식 1][Reaction Scheme 1]

SiHCl3(gas) + H2(gas)→ Si(solid) + 3HCl(gas)SiHCl 3 (gas) + H 2 (gas) → Si (solid) + 3HCl (gas)

즉, 수소 기체는 캐리어 기체로서의 역할을 함과 동시에 상기 반응식에 나타난 바와 같이 삼염화실란을 분해하는 역할을 한다. 이때, 삼염화실란은 10 내지 16 g/분으로 주입하고 수소는 40 내지 60 SLM(standard liter per minute)으로 주입하는 것이 바람직하다.In other words, the hydrogen gas serves as a carrier gas and at the same time serves to decompose the trichlorosilane as shown in the above scheme. At this time, it is preferable to inject the trichlorosilane at 10 to 16 g / min and hydrogen at 40 to 60 standard liter per minute (SLM).

삼염화실란을 10g/분 미만으로 주입하는 경우에는 에피택셜층의 성장 속도가 느려 에피택셜층 형성공정의 효율이 저감되는 문제가 있고, 삼염화실란을 16g/분을 초과하여 주입하는 경우에는 에피택셜층이 다결정 실리콘으로 성장되거나 에피택셜층 내부에 적층결함이 형성될 수 있기 때문이다.In the case of injecting trichlorosilane at less than 10 g / min, there is a problem that the growth rate of the epitaxial layer is slowed down and the efficiency of the epitaxial layer forming process is reduced. This is because the lamination defect may be formed inside the epitaxial layer or grown with the polycrystalline silicon.

그리고, 수소를 40SML 미만으로 주입하는 경우에는 수소의 삼염화실란을 분해 반응이 줄어들어 삼염화실란이 분해되지 않고 에피택셜층에 혼입되는 문제가 발생할 수 있고, 수소를 60SML을 초과하여 주입하는 경우에는 에피택셜 공정에서의 압력이 증가되어 제조된 에피택셜 실리콘 웨이퍼의 질이 저하될 수 있기 때문이다.In addition, when hydrogen is injected below 40 SML, the decomposition reaction of hydrogen trichloride is reduced, and trichlorosilane is not decomposed, which may cause a problem of incorporation into the epitaxial layer, and when hydrogen is injected in excess of 60 SML, epitaxial This is because the pressure in the process may be increased and the quality of the manufactured epitaxial silicon wafer may be degraded.

상기 에피택셜층(130)을 형성하는 단계의 온도가 1000℃ 미만인 경우에는 에피택셜층 의 성장 속도가 낮은 문제가 있으며 1200℃를 초과하는 경우에는 에피택셜층(130)을 이루는 실리콘이 다결정으로 성장할 수 있는 문제가 있기 때문에 에피택셜층의 형성 공정의 온도는 1000 내지 1200 ℃ 범위에 속하는 것이 바람직하다.If the temperature of forming the epitaxial layer 130 is less than 1000 ° C., the growth rate of the epitaxial layer may be low, and if it exceeds 1200 ° C., silicon forming the epitaxial layer 130 may grow into polycrystal. It is preferable that the temperature of the process for forming the epitaxial layer is in the range of 1000 to 1200 ° C because of possible problems.

이 때, 본 발명에 따른 에피택셜 웨이퍼의 제조 방법은, 상기 에피택셜층(130)을 형성할 때 메탈 게터링 능력을 향상시키기 위해 도 4a에서와 같이 도펀트 농도를 조절하여 스트레스층(120)을 형성하고 있다.At this time, in the method for manufacturing an epitaxial wafer according to the present invention, when the epitaxial layer 130 is formed, the stress layer 120 is adjusted by adjusting the dopant concentration as shown in FIG. 4A to improve the metal gettering capability. Forming.

지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the invention.

그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.It is therefore to be understood that the embodiments of the invention described herein are to be considered in all respects as illustrative and not restrictive, and the scope of the invention is indicated by the appended claims rather than by the foregoing description, Should be interpreted as being included in.

110 : 실리콘 기판 120 : 스트레스층
130 : 에피택셜층110: silicon substrate 120: stress layer
130: epitaxial layer

Claims (5)

실리콘 기판을 준비하는 단계;
상기 실리콘 기판에 도펀트 농도를 조절하여 스트레스층을 형성함으로써 상기 실리콘 기판내에 메탈 불순물을 포집하는 단계;
상기 메탈 불순물이 포집된 상기 스트레스층을 제거하는 단계;
상기 실리콘 기판상에 에피택셜층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 에피택셜 웨이퍼의 제조방법.Preparing a silicon substrate;
Collecting metal impurities in the silicon substrate by forming a stress layer by adjusting a dopant concentration on the silicon substrate;
Removing the stress layer in which the metal impurities are collected;
And forming an epitaxial layer on the silicon substrate. 제 1 항에 있어서, 상기 실리콘 기판은 P-도전형인 것을 특징으로 하는 에피택셜 웨이퍼의 제조방법. The method of claim 1, wherein the silicon substrate is P-conductive. 제 1 항에 있어서, 상기 스트레스층은 TCS와 도펀트로 p-타입의 도펀트인 B2H6 가스를 이용하여 에피택셜 공정으로 형성하는 것을 특징으로 하는 에피택셜 웨이퍼의 제조방법.The method of claim 1, wherein the stress layer is formed by an epitaxial process using B 2 H 6 gas, which is a p-type dopant, using TCS and a dopant. 제 1 항에 있어서, 상기 스트레스층은 HCl 가스를 이용하여 제거하는 것을 특징으로 하는 에피택셜 웨이퍼의 제조방법.The method of claim 1, wherein the stress layer is removed using HCl gas. 제 1 항에 있어서, 상기 스트레스층은 1100℃~1130℃의 온도에서 도펀트 가스를 사용하여 10초~60초간 에피택셜 공정을 실시하여 0.3㎛~1.8㎛의 두께로 형성하는 것을 특징으로 하는 에피택셜 웨이퍼의 제조방법.The epitaxial layer of claim 1, wherein the stress layer is formed to a thickness of 0.3 μm to 1.8 μm by performing an epitaxial process for 10 seconds to 60 seconds using a dopant gas at a temperature of 1100 ° C. to 1130 ° C. 6. Wafer Manufacturing Method.
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