KR101215271B1 - Semiconductor package structure and method of manufacturing the same - Google Patents

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Abstract

반도체 패키지 구조물은 제1 반도체 다이, 제2 반도체 다이, 고정 부재, 제1 배선층 및 제2 배선층을 포함한다. 제1 반도체 다이는 제1 패드들이 노출된 제1 면 및 그 반대면인 제2 면을 갖는다. 제2 반도체 다이는 제2 패드들이 노출된 제3 면 및 그 반대면인 제4 면을 갖는다. 고정 부재는 제2 면 및 제4 면과 접촉하여 제1 반도체 다이 및 제2 반도체 다이를 고정하되, 제2 면 및 제4 면이 마주보도록 고정한다. 제1 배선층은 제1 면상에 형성되어 제1 패드와 전기적으로 연결되고, 제2 배선층은 제3 면 상에 형성되어 제2 패드와 전기적으로 연결된다.The semiconductor package structure includes a first semiconductor die, a second semiconductor die, a fixing member, a first wiring layer, and a second wiring layer. The first semiconductor die has a first side on which the first pads are exposed and a second side opposite it. The second semiconductor die has a third side on which the second pads are exposed and a fourth side that is opposite. The fixing member contacts the second surface and the fourth surface to fix the first semiconductor die and the second semiconductor die, and fixes the second surface and the fourth surface to face each other. The first wiring layer is formed on the first surface and electrically connected to the first pad, and the second wiring layer is formed on the third surface and electrically connected to the second pad.

Description

반도체 패키지 구조물 및 반도체 패키지 구조물의 제조 방법 {SEMICONDUCTOR PACKAGE STRUCTURE AND METHOD OF MANUFACTURING THE SAME}Semiconductor package structure and manufacturing method of semiconductor package structure {SEMICONDUCTOR PACKAGE STRUCTURE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 패키지 구조물 및 그의 제조 방법에 관한 것이다. 보다 자세하게, 본 발명은 두께를 감소시키고, 또한 열방출을 용이하게 할 수 있는 반도체 패키지 구조물 및 그의 제조 방법에 관한 것이다. The present invention relates to a semiconductor package structure and a method of manufacturing the same. More specifically, the present invention relates to a semiconductor package structure and a method for manufacturing the same, which can reduce thickness and facilitate heat dissipation.

한정된 부피 내에서 반도체 디바이스의 용량 증대를 위해서 반도체 디바이스에 삽입되는 반도체 다이의 고집적화가 요구되고 있다. 이러한 고집적화를 위해 필요한 기술 중 하나가 반도체 패키지 기술이다. 최근, 한정된 부피에 반도체 다이의 고집적화를 위하여 반도체 패키지 기술 개발에 대한 많은 연구와 노력이 행해지고 있다. 예를 들어, 한 개의 패키지 내에서 2개 이상의 반도체 다이를 적층하거나, 이미 완성된 개별 패키지를 적층하는 것과 같은 삼차원 패키지 방식이 개발되고 있다. 이러한 삼차원 패키지 방식을 이용하여 칩 사이즈 패키지(Chip Size Package, CSP), 시스템 온 패키지(System On Package, SOP), 패키지 온 패키지(Package On Package, POP), 웨이퍼 레벨 패키지(Wafer Level Package, WLP) 등과 같은 패키지 기술을 보다 발전시킬 수 있다. In order to increase the capacity of semiconductor devices within a limited volume, there is a demand for high integration of semiconductor dies inserted into semiconductor devices. One of the technologies required for such high integration is semiconductor package technology. Recently, many studies and efforts have been made on the development of semiconductor package technology for high integration of semiconductor die in a limited volume. For example, three-dimensional packaging schemes have been developed, such as stacking two or more semiconductor dies in one package or stacking individual packages that have already been completed. Using this 3D package method, Chip Size Package (CSP), System On Package (SOP), Package On Package (POP), Wafer Level Package (WLP) Package technology such as

삼차원 패키지 방식은 개별 반도체 다이 또는 개별 반도체 패키지를 적층시키는 기술이므로 반도체 패키지에 포함되는 반도체 다이의 수가 증가될수록 그 두께가 증가하게 된다. 반도체 패키지의 두께가 증가하는 경우 고집적화에 악영향을 줄 수 있기 때문에, 삼차원 패키지 방식으로 제조한 반도체 패키지의 두께를 감소시키는 것이 고집적화를 위해 중요하다. 또한, 삼차원 패키지 방식의 경우 반도체 다이 상에 반도체 다이가 형성되어, 반도체 다이에서 발생하는 열이 외부로 방출되기 어려울 수 있고, 반도체 다이를 적층하는 경우 반도체 다이 상에 형성되는 패드와 반도체 패키지 외부와의 전기적 연결을 위해서 재배선층(ReDistribution Layer, RDL)을 형성해야 하므로 공정이 복잡해 질 수 있다. Since the three-dimensional package method is a technique of stacking individual semiconductor dies or individual semiconductor packages, the thickness increases as the number of semiconductor dies included in the semiconductor package increases. Increasing the thickness of the semiconductor package may adversely affect the high integration, it is important for the high integration to reduce the thickness of the semiconductor package manufactured by the three-dimensional package method. In addition, in the case of the three-dimensional package method, a semiconductor die may be formed on the semiconductor die, and heat generated from the semiconductor die may be difficult to be discharged to the outside. The process can be complicated because a redistribution layer (RDL) must be formed for electrical connection.

반도체 패키지의 두께를 감소시키기 위해 반도체 다이 상에 전기적 연결을 위한 재배선층 및 솔더볼과 같은 인터커넥트(Interconnect)를 바로 형성하는 기술이 개발되었다. 예를 들어, 인쇄회로 기판과 같은 별도의 기판 상에 반도체 다이를 배치한 다음 재배선층을 형성하는 것이 아니라, 반도체 다이가 형성된 웨이퍼 상에서 바로 재배선층을 형성하는 기술이다. 인쇄회로 기판을 이용하지 않으므로 두께가 다소 감소될 수 있다. 그러나 이러한 기술도 복수의 반도체 패키지가 적층되는 경우 두께가 증가되고 반도체 다이로부터 발생하는 열이 외부로 방출되기 어려운 문제가 있다.To reduce the thickness of semiconductor packages, techniques have been developed that directly form interconnects such as solder balls and redistribution layers for electrical connections on semiconductor dies. For example, rather than forming a redistribution layer after disposing a semiconductor die on a separate substrate such as a printed circuit board, a technique of forming a redistribution layer directly on a wafer on which the semiconductor die is formed. Since the printed circuit board is not used, the thickness can be somewhat reduced. However, such a technique also has a problem in that when a plurality of semiconductor packages are stacked, the thickness is increased and heat generated from the semiconductor die is difficult to be released to the outside.

본 발명은 위 문제점들을 해결할 수 있는 반도체 패키지 구조물 및 그의 제조 방법을 제공한다. 본 발명은 두개의 반도체 다이를 패키징하는데 있어서, 두개의 반도체 다이 상에 형성된 패드가 외부에 노출되도록 패키징하여 두께를 감소시킬 수 있는 반도체 패키지 구조물 및 그의 제조 방법을 제공한다. The present invention provides a semiconductor package structure and a method of manufacturing the same that can solve the above problems. The present invention provides a semiconductor package structure and a method of manufacturing the same in packaging two semiconductor dies, the thickness of which can be reduced by packaging pads formed on the two semiconductor dies to be exposed to the outside.

본 발명의 일 실시예에 따르면 제1 반도체 다이, 제2 반도체 다이 및 제1 반도체 다이와 제2 반도체 사이에 배치된 고정 부재, 제1 배선층 및 제2 배선층을 포함하는 반도체 패키지 구조물을 제공한다. 제1 반도체 다이는 제1 면 및 그 반대면인 제2 면을 갖고, 제1 면에 제1 패드가 노출된다. 제2 반도체 다이는 제3 면 및 그 반대면인 제4 면을 갖고, 제3 면에 제2 패드가 노출된다. 고정부재는 제1 반도체 다이의 제2 면 및 제2 반도체 다이의 제4 면과 접촉하고 제1 반도체 다이 및 제2 반도체 다이를 고정한다. 제1 배선층은 제1 면상에 형성되어 제1 패드와 전기적으로 연결되고, 제2 배선층은 제3 면 상에 형성되어 제2 패드와 전기적으로 연결된다.According to an embodiment of the present invention, a semiconductor package structure including a first semiconductor die, a second semiconductor die, and a fixing member, a first wiring layer, and a second wiring layer disposed between the first semiconductor die and the second semiconductor is provided. The first semiconductor die has a first side and a second side opposite the side, with the first pad exposed on the first side. The second semiconductor die has a third side and a fourth side that is opposite, and the second pad is exposed on the third side. The holding member contacts the second side of the first semiconductor die and the fourth side of the second semiconductor die and fixes the first semiconductor die and the second semiconductor die. The first wiring layer is formed on the first surface and electrically connected to the first pad, and the second wiring layer is formed on the third surface and electrically connected to the second pad.

본 발명의 다른 일 실시예에 따르면 중공이 형성된 몰드, 중공 내에 형성된 반도체 다이 구조물, 제1 배선층 및 제2 배선층을 포함하는 반도체 패키지 구조물을 제공한다. 반도체 다이 구조물은 몰드에 의해 둘러싸이고 몰드 외부에 노출되는 하나 이상의 제1 패드를 포함하는 제1 반도체 다이, 제1 반도체 다이 상에 형성되고 몰드 외부에 노출되는 하나 이상의 제2 패드를 포함하는 제2 반도체 다이를 포함한다. 제1 배선층은 제1 반도체 다이의 제1 면상에 형성되어 제1 패드와 전기적으로 연결되고, 제2 배선층은 제2 반도체 다이의 제3 면 상에 형성되어 제2 패드와 전기적으로 연결된다.According to another embodiment of the present invention, a semiconductor package structure including a mold having a hollow, a semiconductor die structure formed in the hollow, a first wiring layer, and a second wiring layer is provided. The semiconductor die structure includes a first semiconductor die comprising one or more first pads surrounded by the mold and exposed outside the mold, and a second including one or more second pads formed on the first semiconductor die and exposed outside the mold. A semiconductor die. The first wiring layer is formed on the first surface of the first semiconductor die to be electrically connected to the first pad, and the second wiring layer is formed on the third surface of the second semiconductor die to be electrically connected to the second pad.

본 발명의 다른 일 실시예에 따르면 반도체 패키지 구조물의 제조 방법이 개시된다. 캐리어 상에 제1 반도체 다이의 제1 패드가 위치하는 면이 접하도록 제1 반도체 다이를 배치한다. 제1 반도체 다이 상에 제2 반도체 다이를 배치하되, 제2 반도체 다이의 제2 패드가 노출되도록 배치한다. 제1 반도체 다이 및 제2 반도체 다이를 감싸도록 몰드를 형성한다. 제1 반도체 다이의 제1 패드 및 제2 반도체 다이의 제2 패드와 전기적으로 연결되는 배선층들을 몰드 및 제1 내지 제2 반도체 다이 상에 형성하는 단계를 포함할 수 있다. According to another embodiment of the present invention, a method of manufacturing a semiconductor package structure is disclosed. The first semiconductor die is disposed on the carrier such that a surface on which the first pad of the first semiconductor die is located is in contact with the carrier. A second semiconductor die is disposed on the first semiconductor die, with the second pad of the second semiconductor die exposed. A mold is formed to surround the first semiconductor die and the second semiconductor die. And forming wiring layers on the mold and the first to second semiconductor dies to be electrically connected to the first pad of the first semiconductor die and the second pad of the second semiconductor die.

본 발명의 실시예에 따르면, 두개의 반도체 다이를 패키징하는데 있어서, 두개의 반도체 다이의 패드가 외부에 노출되도록 패키징하여 반도체 패키지의 두께를 감소시킬 수 있다. 또한, 두개의 반도체 다이를 고정하는 부재가 열전도성이 뛰어난 재료를 포함함으로써 열방출 효과가 뛰어난 반도체 패키지를 제조할 수 있다.According to an embodiment of the present invention, in packaging two semiconductor dies, the pads of the two semiconductor dies may be packaged to be exposed to the outside to reduce the thickness of the semiconductor package. In addition, since the member for fixing the two semiconductor dies includes a material having excellent thermal conductivity, a semiconductor package having excellent heat dissipation effect can be manufactured.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지 구조물의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지 구조물의 적층 구조를 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지 구조물의 제조 방법을 나타내는 순서도이다.
도 4 내지 도 8은 본 발명의 일 실시예에 따른 반도체 패키지 구조물의 제조 방법을 보다 구체적으로 설명하기 위한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지 구조물의 제조 방법을 보다 구체적으로 설명하기 위한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지 구조물의 제조 방법을 보다 구체적으로 설명하기 위한 평면도이다.1 is a cross-sectional view of a semiconductor package structure in accordance with an embodiment of the present invention.
2 is a diagram illustrating a laminated structure of a semiconductor package structure according to an embodiment of the present invention.
3 is a flowchart illustrating a method of manufacturing a semiconductor package structure according to an embodiment of the present invention.
4 to 8 are cross-sectional views for describing a method of manufacturing a semiconductor package structure according to an embodiment of the present invention in more detail.
9 is a cross-sectional view for describing a method of manufacturing a semiconductor package structure according to an embodiment of the present invention in more detail.
10 is a plan view illustrating in more detail a method of manufacturing a semiconductor package structure according to an embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지 구조물의 단면도이다.1 is a cross-sectional view of a semiconductor package structure in accordance with an embodiment of the present invention.

도 1을 참조하면, 반도체 패키지 구조물은 제1 반도체 다이(10), 제2 반도체 다이(20), 제1 반도체 다이(10) 및 제2 반도체 다이(20) 사이에 형성된 고정 부재(18), 제1 반도체 다이(10), 제2 반도체 다이(20) 및 고정 부재(18)를 둘러싼 몰드(28) 및 제2 반도체 다이(20) 상에 형성된 제3 반도체 다이(40)를 포함할 수 있다. Referring to FIG. 1, a semiconductor package structure may include a fixing member 18 formed between a first semiconductor die 10, a second semiconductor die 20, a first semiconductor die 10, and a second semiconductor die 20. It may include a mold 28 surrounding the first semiconductor die 10, the second semiconductor die 20, and the fixing member 18, and a third semiconductor die 40 formed on the second semiconductor die 20. .

제1 반도체 다이(10)는 제1 면(12) 및 그 반대면인 제2 면(14)을 포함한다. 제1 면(12)에 하나 이상의 제1 패드(16)가 노출될 수 있다. 예를 들어, 제1 패드(16)는 제1 면(12) 상에 형성되거나 제1 반도체 다이(10)에 형성된 제1 패드(16)가 제1 면(12) 상에 접촉될 수 있다. The first semiconductor die 10 includes a first face 12 and a second face 14 that is opposite. One or more first pads 16 may be exposed on the first surface 12. For example, the first pad 16 may be formed on the first surface 12 or the first pad 16 formed on the first semiconductor die 10 may contact the first surface 12.

제2 반도체 다이(20)는 제3 면(22) 및 그 반대면인 제4 면(24)을 포함한다. 제3 면(22)에 하나 이상의 제2 패드(26)가 노출될 수 있다. 예를 들어, 제2 패드(26)는 제3 면(22) 상에 형성되거나 제2 반도체 다이(20)에 형성된 제2 패드(26)가 제3 면(22) 상에 접촉될 수 있다. 제2 반도체 다이(20)는 기능과 크기 면에서 제2 반도체 다이(20)와 실질적으로 동일 할 수 있다. 그러나 제2 반도체 다이(20)에 형성된 소자는 제1 반도체 다이(10)에 형성된 소자와 다를 수도 있고, 제2 반도체 다이(20)의 크기는 제1 반도체 다이(10)의 크기와 다를 수도 있다. The second semiconductor die 20 includes a third face 22 and a fourth face 24 that is opposite. One or more second pads 26 may be exposed on the third surface 22. For example, the second pad 26 may be formed on the third surface 22 or the second pad 26 formed on the second semiconductor die 20 may be in contact with the third surface 22. The second semiconductor die 20 may be substantially the same as the second semiconductor die 20 in terms of function and size. However, the device formed in the second semiconductor die 20 may be different from the device formed in the first semiconductor die 10, and the size of the second semiconductor die 20 may be different from the size of the first semiconductor die 10. .

본 발명의 일 실시예에 있어서, 고정 부재(18)는 제1 반도체 다이(10)의 제2 면(14)과 제2 반도체 다이(20)의 제4 면(24)과 접촉하고 제1 반도체 다이(10) 및 제2 반도체 다이(20)를 고정할 수 있다. 예를 들어, 고정 부재(18)는 제1 반도체 다이(10)와 제2 반도체 다이(20) 사이에 배치되어 제1 반도체 다이(10)와 제2 반도체 다이(20)를 고정할 수 있다. 이 경우, 제1 반도체 다이(10)의 제2 면(14) 및 제2 반도체 다이(20)의 제4 면(24)은 마주볼 수 있다. 예를 들어, 제1 반도체 다이(10), 고정 부재(18) 및 제2 반도체 다이(20)가 순차적으로 적층될 수 있다.In one embodiment of the invention, the fixing member 18 is in contact with the second face 14 of the first semiconductor die 10 and the fourth face 24 of the second semiconductor die 20 and the first semiconductor. The die 10 and the second semiconductor die 20 may be fixed. For example, the fixing member 18 may be disposed between the first semiconductor die 10 and the second semiconductor die 20 to fix the first semiconductor die 10 and the second semiconductor die 20. In this case, the second surface 14 of the first semiconductor die 10 and the fourth surface 24 of the second semiconductor die 20 may face each other. For example, the first semiconductor die 10, the fixing member 18, and the second semiconductor die 20 may be sequentially stacked.

본 발명의 일 실시예에서, 고정 부재(18)는 제1 반도체 다이(10), 고정 부재(18) 및 제2 반도체 다이(20)의 측면을 감싸는 몰드(28)를 형성하는 과정에서, 제1 반도체 다이(10)와 제2 반도체 다이(20)가 이동하는 것을 또한 방지할 수 있다. 이 경우, 고정 부재(18)는 접착성을 갖는 재질로 형성되어, 제1 반도체 다이(10) 및 제2 반도체 다이(20)를 접착할 수 있다. In one embodiment of the invention, the fixing member 18 is formed in the process of forming a mold 28 surrounding the sides of the first semiconductor die 10, the fixing member 18 and the second semiconductor die 20, The movement of the first semiconductor die 10 and the second semiconductor die 20 can also be prevented. In this case, the fixing member 18 is formed of an adhesive material and can adhere the first semiconductor die 10 and the second semiconductor die 20.

본 발명의 일 실시예에서, 고정 부재(18)는 또한 제1 반도체 다이(10)와 제2 반도체 다이(20)에서 발생하는 열을 제1 반도체 다이(10)와 제2 반도체 다이(20)의 외부로 방출할 수 있다. 예를 들어, 고정 부재(18)는 열전도성이 좋은 재료를 포함할 수 있다. 예를 들어, 고정 부재(18)는 금속을 포함할 수 있다. 즉, 고정 부재(18)는 접착성 재료와 금속이 혼합되어 있을 수 있고, 고정 부재(18)의 일부는 접착성 재료로 형성되고, 일부는 금속으로 형성될 수도 있다. 예를 들어, 고정 부재(18)는 금속이 충진된 에폭시일 수 있으나 이러한 재질로 고정 부재(18)가 제한되는 것은 아니다. 고정 부재(18)는 또한, 페이스트 형태, 필름 형태일 수 있으나, 이러한 형태로만 제한되는 것은 아니다. 본 발명의 다른 실시예에 있어서, 고정 부재(18)는 합성 수지와 금속층의 다층막일 수도 있다. 즉 고정 부재(18)는 금속층 양면에 합성 수지층이 부착된 구조일 수 있다. In one embodiment of the present invention, the fixing member 18 also provides heat generated by the first semiconductor die 10 and the second semiconductor die 20 to the first semiconductor die 10 and the second semiconductor die 20. Can be emitted to the outside. For example, the fixing member 18 may include a material having good thermal conductivity. For example, the fastening member 18 may comprise a metal. That is, the fixing member 18 may be a mixture of an adhesive material and a metal, a part of the fixing member 18 may be formed of an adhesive material, and some may be formed of a metal. For example, the fixing member 18 may be a metal-filled epoxy, but the fixing member 18 is not limited thereto. Fixing member 18 may also be in the form of a paste, film, but is not limited to this form. In another embodiment of the present invention, the fixing member 18 may be a multilayer film of a synthetic resin and a metal layer. That is, the fixing member 18 may have a structure in which a synthetic resin layer is attached to both surfaces of the metal layer.

몰드(28)는 제1 반도체 다이(10), 제2 반도체 다이(20) 및 고정 부재(18)의 측면을 감싼다. The mold 28 surrounds side surfaces of the first semiconductor die 10, the second semiconductor die 20, and the fixing member 18.

본 발명의 일 실시예에서, 몰드(28)는 제1 반도체 다이(10)의 일면, 예를 들어, 제1 패드(16)가 형성된 제1 면(12) 및 제2 반도체 다이(20)의 일면, 예를 들어, 제2 패드(26)가 형성된 제3 면(22)을 노출시키도록, 제1 반도체 다이(10), 제2 반도체 다이(20) 및 고정 부재(18)의 측면을 둘러쌀 수 있다. 이에 따라, 제1 패드(16) 및 제2 패드(26)는 몰드(28)에 의해 덮이지 않을 수 있다. 또한, 예를 들어, 몰드(28)에는 중공이 형성되고, 중공 내부에 제1 반도체 다이(10), 고정 부재(18) 및 제2 반도체 다이(20)가 순차적으로 배치될 수도 있다. 여기서, 제1 반도체 다이(10)의 제1 패드(16)와 제2 반도체 다이(20)의 제2 패드(26)는 몰드(28) 외부로 노출될 수 있다. 몰드(28)가 제1 반도체 다이(10)의 제1 면(12)과 제2 반도체 다이(20)의 제3 면(22)을 전부 덮지 않기 때문에 반도체 패키지 구조물의 두께가 감소할 수 있다. In one embodiment of the invention, the mold 28 is formed on one surface of the first semiconductor die 10, for example, the first surface 12 and the second semiconductor die 20 on which the first pad 16 is formed. The side surfaces of the first semiconductor die 10, the second semiconductor die 20, and the fixing member 18 are exposed to expose one surface, for example, the third surface 22 on which the second pad 26 is formed. It can be cheap. Accordingly, the first pad 16 and the second pad 26 may not be covered by the mold 28. For example, a hollow may be formed in the mold 28, and the first semiconductor die 10, the fixing member 18, and the second semiconductor die 20 may be sequentially disposed in the hollow 28. Here, the first pad 16 of the first semiconductor die 10 and the second pad 26 of the second semiconductor die 20 may be exposed to the outside of the mold 28. Since the mold 28 does not cover all of the first surface 12 of the first semiconductor die 10 and the third surface 22 of the second semiconductor die 20, the thickness of the semiconductor package structure may be reduced.

본 발명의 일 실시예에서, 몰드(28)의 제1 표면(31)은 제1 반도체 다이(10)의 제1 면(12)과 동일 평면 상에 형성될 수 있다. 그러나 몰드(28)의 제1 표면(31)과 제1 반도체 다이(10)의 제1 면(12)은 높이 차이를 가질 수도 있다. 또한 몰드(28)의 제1 표면(31)의 반대면인 제2 표면(33)은 제2 반도체 다이(20)의 제3 면(22)과 동일 평면 상에 형성될 수 있다. 그러나, 몰드(28)의 제2 표면(33) 및 제2 반도체 다이(20)의 제3 면(22)은 높이 차이를 가질 수도 있다. In one embodiment of the invention, the first surface 31 of the mold 28 may be formed coplanar with the first surface 12 of the first semiconductor die 10. However, the first surface 31 of the mold 28 and the first surface 12 of the first semiconductor die 10 may have height differences. The second surface 33, which is opposite the first surface 31 of the mold 28, may also be formed on the same plane as the third surface 22 of the second semiconductor die 20. However, the second surface 33 of the mold 28 and the third surface 22 of the second semiconductor die 20 may have height differences.

본 발명의 일 실시예에서, 몰드(28)에 의해 제1 반도체 다이(10), 제2 반도체 다이(20) 및 고정 부재(18)는 고정될 수 있다. 몰드(28)는 또한 외부의 물리적, 기계적 및 화학적 환경으로부터 제1 반도체 다이(10), 제2 반도체 다이(20) 및 고정 부재(18)를 보호할 수 있다. In one embodiment of the present invention, the first semiconductor die 10, the second semiconductor die 20 and the fixing member 18 may be fixed by the mold 28. The mold 28 may also protect the first semiconductor die 10, the second semiconductor die 20, and the fixing member 18 from external physical, mechanical and chemical environments.

본 발명의 일 실시예에서, 몰드(28)는 에폭시 몰딩 컴파운더, 액상 봉지재 또는 그 등가물 중 선택된 어느 하나일 수 있으나, 이는 예시에 해당하며, 몰드(28)의 재료가 이들에 제한되는 것은 아니다. In one embodiment of the present invention, the mold 28 may be any one selected from an epoxy molding compound, a liquid encapsulant, or an equivalent thereof, which is an example, and the material of the mold 28 is limited thereto. no.

본 발명의 일 실시예에서, 몰드(28)는 도전성 물질이 매립된 비아(30)를 포함할 수 있다. 예를 들어, 몰드(28)를 관통하는 비아홀이 형성되고, 도전성 물질이 비아홀 내부에 매립될 수 있다. 예를 들어, 도전성 물질은 구리, 팔라듐, 티타늄, 금, 질화 티타늄, 니켈 등 도전성 금속을 포함할 수 있다. 그러나 도전성 물질의 재료가 이들에 한정되는 것은 아니다. 도전성 물질이 매립된 비아(30)는 제1 패드(16) 및 제2 패드(26)의 적어도 일부와 전기적으로 연결될 수 있다. In one embodiment of the invention, mold 28 may include vias 30 in which conductive material is embedded. For example, a via hole penetrating the mold 28 may be formed, and a conductive material may be embedded in the via hole. For example, the conductive material may include a conductive metal such as copper, palladium, titanium, gold, titanium nitride, nickel, and the like. However, the material of the conductive material is not limited to these. The via 30 filled with the conductive material may be electrically connected to at least a portion of the first pad 16 and the second pad 26.

즉, 몰드(28)의 제1 표면(31)에 제1 배선층(34)이 형성될 수 있다. 제1 배선층(34)은 제1 반도체 다이(10)의 제1 면(12) 상에 연장되어 형성될 수도 있다. 예를 들어, 제1 배선층(34)은 몰드(28)의 제1 표면(31)에 형성되되, 그 일부는 제1 반도체 다이(10)의 제1 면(12) 상에 연장되도록 형성될 수 있다. 본 발명의 일 실시예에서, 제1 배선층(34)은 재배열층(ReDistribution Layer, RDL)일 수 있다. 제1 배선층(34)은 제1 패드(16) 혹은 제2 패드(26)의 적어도 일부와 전기적으로 연결될 수 있다. 예를 들어, 제1 배선층(34)은 비아(30)를 통해 제2 패드(26)와 전기적으로 연결될 수 있다. 이와 같이, 제1 배선층(34)은 제1 반도체 다이(10) 또는 제2 반도체 다이(20) 상의 전기적 경로를 재배열 하는 기능을 할 수 있다. 즉, 제1 배선층(34)은 제1 패드(16) 및 제2 패드(26)의 위치에 상관없이 제1 패드(16)및 제2 패드(26)가 외부 회로의 패턴과 연결될 수 있도록 제1 반도체 다이(10) 또는 제2 반도체 다이(20) 상의 전기적 경로를 재배열할 수 있다. 제1 배선층(34)이 몰드(28)의 제1 표면(31)에 형성되기 때문에, 제1 반도체 다이(10) 및 제2 반도체 다이(20) 상에만 제1 배선층(34)이 형성되는 것보다 제1 배선층(34)이 형성될 수 있는 면적을 더 많이 확보하여, 전기적 경로의 재배열이 용이해질 수 있다. That is, the first wiring layer 34 may be formed on the first surface 31 of the mold 28. The first wiring layer 34 may be formed to extend on the first surface 12 of the first semiconductor die 10. For example, the first wiring layer 34 can be formed on the first surface 31 of the mold 28, a portion of which extends on the first surface 12 of the first semiconductor die 10. have. In one embodiment of the present invention, the first wiring layer 34 may be a redistribution layer (RDL). The first wiring layer 34 may be electrically connected to at least a portion of the first pad 16 or the second pad 26. For example, the first wiring layer 34 may be electrically connected to the second pad 26 through the via 30. As such, the first wiring layer 34 may function to rearrange the electrical paths on the first semiconductor die 10 or the second semiconductor die 20. That is, the first wiring layer 34 is formed so that the first pad 16 and the second pad 26 can be connected to the pattern of the external circuit regardless of the positions of the first pad 16 and the second pad 26. The electrical paths on the first semiconductor die 10 or the second semiconductor die 20 may be rearranged. Since the first wiring layer 34 is formed on the first surface 31 of the mold 28, the first wiring layer 34 is formed only on the first semiconductor die 10 and the second semiconductor die 20. By arranging more areas in which the first wiring layer 34 can be formed, rearrangement of the electrical paths can be facilitated.

제1 배선층(34)은 도전성 물질을 포함할 수 있다. 예를 들어, 도전성 물질은 구리, 팔라듐, 티타늄, 금, 질화 티타늄, 니켈 및 이들의 합금 등 도전성 금속을 포함할 수 있다. 그러나 이에 도전성 물질의 재료가 한정되는 것은 아니다. 도 1에 도시된 제1 배선층(34)은 예시에 해당하며, 제1 배선층(34)의 경로는 도 1에 도시된 것에 한정되는 것은 아니다. The first wiring layer 34 may include a conductive material. For example, the conductive material may include a conductive metal such as copper, palladium, titanium, gold, titanium nitride, nickel and alloys thereof. However, the material of the conductive material is not limited thereto. The first wiring layer 34 shown in FIG. 1 corresponds to an example, and the path of the first wiring layer 34 is not limited to that shown in FIG. 1.

제1 유전막(32)은 몰드(28)의 제1 표면(31) 및 제1 반도체 다이(10)의 제1 면(12) 상에 형성되어 제1 배선층(34)을 덮을 수 있다. 제1 유전막(32)은, 예를 들어, 산화막, 질화막, 산질화막, 에폭시, 실리콘, 폴리이미드, BCD(Benzo Cyclo Butane), PBO(Poly Benz Oxazole), 페놀 수지 및 그 등가물 중 선택된 하나로 형성될 수 있으나, 제1 유전막(32)의 재질이 이들에 한정되는 것은 아니다. 제1 유전막(32)은 제1 배선층(34)을 전기적으로 절연시킬 수 있다. 그러나, 제1 유전막(32)은 제1 유전막(32) 일부 영역에 개구를 구비하여 제1 배선층(34)이 외부와 전기적으로 연결될 수 있는 경로를 제공할 수 있다. The first dielectric layer 32 may be formed on the first surface 31 of the mold 28 and the first surface 12 of the first semiconductor die 10 to cover the first wiring layer 34. The first dielectric layer 32 may be formed of, for example, one selected from oxide, nitride, oxynitride, epoxy, silicon, polyimide, Benzo Cyclo Butane (BCD), Poly Benz Oxazole (PBO), phenol resin, and equivalents thereof. However, the material of the first dielectric layer 32 is not limited thereto. The first dielectric layer 32 may electrically insulate the first wiring layer 34. However, the first dielectric layer 32 may have an opening in a portion of the first dielectric layer 32 to provide a path through which the first wiring layer 34 may be electrically connected to the outside.

몰드(28)의 제2 표면(33)에 제2 배선층(38)이 형성될 수 있다. 제2 배선층(38)은 제2 반도체 다이(20)의 제4 면(24) 상에 형성될 수도 있다. 예를 들어, 제2 배선층(38)은 몰드(28)의 제2 표면(33)에 형성되되, 그 일부는 제2 반도체 다이(20)의 제4 면(24) 상에 연장되도록 형성될 수 있다. 본 발명의 일 실시예에서, 제2 배선층(38)은 재배열층일 수 있다. 제2 배선층(38)에 대한 설명은 제1 배선층(34)의 설명과 실질적으로 동일하므로 자세한 설명은 생략한다. A second wiring layer 38 can be formed on the second surface 33 of the mold 28. The second wiring layer 38 may be formed on the fourth surface 24 of the second semiconductor die 20. For example, the second wiring layer 38 may be formed on the second surface 33 of the mold 28, a portion of which may be formed on the fourth surface 24 of the second semiconductor die 20. have. In one embodiment of the present invention, the second wiring layer 38 may be a rearrangement layer. Since the description of the second wiring layer 38 is substantially the same as the description of the first wiring layer 34, detailed description thereof will be omitted.

제2 유전막(36)은 몰드(28)의 제2 표면(33) 및 제2 반도체 다이(20)의 제4 면(24) 상에 형성되어 제2 배선층(38)을 덮을 수 있다. 제2 유전막(36)에 대한 설명도 제1 유전막(32)의 그것과 실질적으로 동일하므로 자세한 설명은 생략한다.The second dielectric layer 36 may be formed on the second surface 33 of the mold 28 and the fourth surface 24 of the second semiconductor die 20 to cover the second wiring layer 38. Since the description of the second dielectric film 36 is also substantially the same as that of the first dielectric film 32, a detailed description thereof will be omitted.

본 발명의 일 실시예에서, 제2 반도체 다이(20) 상에 제3 반도체 다이(40)가 형성될 수 있다. 제3 반도체 다이(40)는 제1 배선층(34) 및 제2 배선층(38) 중 적어도 하나와 전기적으로 연결될 수 있다. 즉, 제3 반도체 다이(40)와 제1 배선층(34) 및 제2 배선층(38) 중 적어도 하나는 플립칩 방식 또는 와이어 본딩 방식을 이용하여 전기적으로 연결될 수 있다. 또한, 제3 반도체 다이(40)에 형성된 소자는 제1 패드(16) 및 제2 패드(26) 중 적어도 하나와 전기적으로 연결될 수 있다. 예를 들어, 제3 반도체 다이(40)는 표면에 노출된 제3 패드(46), 범프(42) 및 언더필 물질(44)을 이용하여 제2 반도체 다이(20)와 연결될 수 있다. 이에 따라, 3개의 반도체 다이가 적층된 구조의 반도체 패키지 구조물을 형성하는 것이 가능하다. In one embodiment of the invention, a third semiconductor die 40 may be formed on the second semiconductor die 20. The third semiconductor die 40 may be electrically connected to at least one of the first wiring layer 34 and the second wiring layer 38. That is, at least one of the third semiconductor die 40, the first wiring layer 34, and the second wiring layer 38 may be electrically connected by using a flip chip method or a wire bonding method. In addition, the device formed on the third semiconductor die 40 may be electrically connected to at least one of the first pad 16 and the second pad 26. For example, the third semiconductor die 40 may be connected to the second semiconductor die 20 using the third pad 46, the bump 42, and the underfill material 44 exposed on the surface. Accordingly, it is possible to form a semiconductor package structure having a structure in which three semiconductor dies are stacked.

본 발명의 일 실시예에서, 솔더볼(48)이 제1 면(12)과 제1 표면(31)상에 형성될 수 있다. 솔더볼(48) 중 적어도 일부는 제1 패드(16), 제2 패드(26) 및 제3 패드(46) 중 적어도 일부와 전기적으로 연결될 수 있다. 솔더볼(48)은 반도체 패키지 구조물을 인쇄회로기판 등에 접착시킬 수 있다. In one embodiment of the present invention, solder balls 48 may be formed on the first surface 12 and the first surface 31. At least some of the solder balls 48 may be electrically connected to at least some of the first pad 16, the second pad 26, and the third pad 46. The solder ball 48 may adhere the semiconductor package structure to a printed circuit board or the like.

도 2는 본 발명의 일 실시예에 따른 반도체 패키지 구조물의 적층구조를 도시한 도면이다.2 is a diagram illustrating a laminated structure of a semiconductor package structure according to an embodiment of the present invention.

도 2를 참조하면, 도 1에 도시된 반도체 패키지 구조물과 실질적으로 동일한 반도체 패키지 구조물이 적층된다. 따라서, 도 1에 도시된 것과 동일한 구성요소에 대해 동일한 참조번호를 부여하고 자세한 설명은 생략한다. 본 실시예에 따르면, 솔더볼(48)을 통해 패키지 구조물이 전기적으로 연결될 수 있다. 이에 따라, 패키지 온 패키지 방식으로 패키지 구조물을 적층할 수 있다. Referring to FIG. 2, a semiconductor package structure substantially the same as the semiconductor package structure illustrated in FIG. 1 is stacked. Therefore, the same reference numerals are assigned to the same components as shown in FIG. 1 and detailed description thereof will be omitted. According to the present embodiment, the package structure may be electrically connected through the solder ball 48. Accordingly, the package structure may be stacked in a package on package manner.

도 3은 본 발명의 일 실시예에 따른 반도체 패키지 구조물의 제조 방법을 나타내는 순서도이며, 도 4 내지 도 8은 반도체 패키지 구조물의 제조 방법을 보다 구체적으로 설명하기 위한 단면도이다. 3 is a flowchart illustrating a method of manufacturing a semiconductor package structure according to an embodiment of the present invention, and FIGS. 4 to 8 are cross-sectional views for describing the method of manufacturing the semiconductor package structure in more detail.

도 3 및 도 4를 함께 참조하면, 제1 반도체 다이(10) 상에 제2 반도체 다이(20)를 배치한다. 본 발명의 일 실시예에서, 제1 반도체 다이(10)의 제1 면(12)에는 하나 이상의 제1 패드(16)를 형성하고, 제2 반도체 다이(20)의 제3 면(22)에는 하나 이상의 제2 패드(26)를 형성할 수 있다. Referring to FIGS. 3 and 4, the second semiconductor die 20 is disposed on the first semiconductor die 10. In one embodiment of the invention, one or more first pads 16 are formed on the first surface 12 of the first semiconductor die 10, and on the third surface 22 of the second semiconductor die 20. One or more second pads 26 may be formed.

본 발명의 일 실시예에서, 제1 패드(16)가 형성된 제1 면(12)이 캐리어(50)와 마주보도록 제1 반도체 다이(10)를 배치한다. 제1 반도체 다이(10) 상에 고정 부재(18)를 배치하고, 고정 부재(18) 상에 제2 반도체 다이(20)를 배치한다. 이 경우 제1 반도체 다이(10)의 제2 면(14)과 제2 반도체 다이(20)의 제4 면(24)이 고정 부재(18)와 접촉할 수 있다. 제2 반도체 다이(20)의 제2 패드(26)가 형성된 제3 면(22)은 고정 부재(18)와 접촉하지 않아 제2 패드(26)는 외부로 노출될 수 있다. 이러한 고정 부재(18)를 도전성 페이스트를 이용하여 코팅할 수 있다. 또는, 고정 부재(18)는 접착 필름을 부착하여 형성할 수 있다. 이 경우, 접착 필름은 열전도성이 좋은 물질, 예를 들어, 금속을 포함할 수 있다.In one embodiment of the present invention, the first semiconductor die 10 is disposed such that the first surface 12 on which the first pad 16 is formed faces the carrier 50. The fixing member 18 is disposed on the first semiconductor die 10, and the second semiconductor die 20 is disposed on the fixing member 18. In this case, the second surface 14 of the first semiconductor die 10 and the fourth surface 24 of the second semiconductor die 20 may contact the fixing member 18. The third surface 22 on which the second pad 26 of the second semiconductor die 20 is formed does not contact the fixing member 18, so the second pad 26 may be exposed to the outside. This fixing member 18 can be coated using a conductive paste. Alternatively, the fixing member 18 may be formed by attaching an adhesive film. In this case, the adhesive film may include a material having good thermal conductivity, for example, a metal.

도 3 및 도 5를 함께 참조하면, 제1 반도체 다이(10), 고정 부재(18) 및 제2 반도체 다이(20)를 둘러싸도록 몰드(28)를 형성한다. 예를 들어, 제1 반도체 다이(10) 및 제2 반도체 다이(20)의 측면들을 감싸는 몰드(28)를 형성한다. 3 and 5 together, a mold 28 is formed to surround the first semiconductor die 10, the fixing member 18, and the second semiconductor die 20. For example, a mold 28 is formed surrounding the sides of the first semiconductor die 10 and the second semiconductor die 20.

본 발명의 일 실시예에 있어서, 몰드(28)가 제1 반도체 다이(10)의 제1 패드(16) 및 제2 반도체 다이(20)의 제2 패드(26)를 덮지 않도록 제1 반도체 다이(10), 고정 부재(18) 및 제2 반도체 다이(20)의 측면만을 둘러싸도록 형성할 수 있다. 이를 위하여, 예를 들어, 제2 패드(26)가 형성된 제2 반도체 다이(20)의 제3 면(22)에 프레임(60)을 배치한 다음 몰드(28)를 형성할 수 있다. 프레임(60)에 의해 제3 면(22) 상에 몰드(28)가 형성되는 것을 방지할 수 있다. 몰드(28)를 형성한 다음 캐리어(50) 및 프레임(60)을 제거하여 제1 반도체 다이(10)의 제1 패드(16) 및 제2 반도체 다이(20)의 제2 패드(26)를 외부에 노출시킬 수 있다. In one embodiment of the invention, the first semiconductor die such that the mold 28 does not cover the first pad 16 of the first semiconductor die 10 and the second pad 26 of the second semiconductor die 20. 10, only the side surfaces of the fixing member 18 and the second semiconductor die 20 can be formed. For this purpose, for example, the frame 60 may be disposed on the third surface 22 of the second semiconductor die 20 on which the second pad 26 is formed, and then the mold 28 may be formed. It is possible to prevent the mold 28 from being formed on the third surface 22 by the frame 60. After forming the mold 28, the carrier 50 and the frame 60 are removed to remove the first pad 16 of the first semiconductor die 10 and the second pad 26 of the second semiconductor die 20. May be exposed to the outside.

도 9 및 도 10을 참조하여, 제1 반도체 다이(10), 고정 부재(18) 및 제2 반도체 다이(20)를 둘러싸도록 몰드(28)를 형성하는 공정을 보다 구체적으로 설명한다.9 and 10, a process of forming the mold 28 to surround the first semiconductor die 10, the fixing member 18, and the second semiconductor die 20 will be described in more detail.

도 9 및 도 10을 참조하면, 캐리어(50) 상에 복수의 반도체 구조물(5)을 배치한다. 복수의 반도체 구조물(5)을 덮는 프레임(60)을 캐리어(50) 상에 배치한다. 프레임(60)은 반도체 구조물(5)의 제3면(22)과 접하고 반도체 구조물(5) 측면의 공간을 남길 수 있다. 프레임(60)은 몰드(28) 형성을 위한 물질을 투입하기 위한 투입구(70) 및 몰드(28) 형성을 위한 물질이 반도체 구조물(5) 사이에 배치될 수 있도록 반도체 구조물(5)의 측면의 공간의 공기를 흡입하는 흡입구(65)를 포함할 수 있다. 투입구(70)를 통해 몰드(28) 형성을 위한 물질, 예를 들어, 에폭시 몰드 컴파운드를 주입한다. 에폭시 몰드 컴파운드는 유동성이 있기 때문에, 반도체 구조물(5)의 측면을 채우며 이동한다. 에폭시 몰드 컴파운드가 빈 공간 없이 반도체 구조물(5)의 측면을 매립하도록 흡입구(65)를 통해 공간의 공기를 흡입한다. 이에 따라, 에폭시 몰드 컴파운드는 빈 공간 없이 반도체 구조물(5)의 측면을 매립할 수 있다. 9 and 10, a plurality of semiconductor structures 5 are disposed on the carrier 50. A frame 60 covering the plurality of semiconductor structures 5 is disposed on the carrier 50. The frame 60 may contact the third surface 22 of the semiconductor structure 5 and leave a space on the side of the semiconductor structure 5. The frame 60 is formed on the side surface of the semiconductor structure 5 so that the inlet 70 for injecting the material for forming the mold 28 and the material for forming the mold 28 can be disposed between the semiconductor structures 5. It may include a suction port (65) for sucking air in the space. A material for forming the mold 28, for example, an epoxy mold compound, is injected through the inlet 70. Since the epoxy mold compound is fluid, it moves to fill the sides of the semiconductor structure 5. The epoxy mold compound sucks air in the space through the inlet 65 so that the side surface of the semiconductor structure 5 is filled with no empty space. Thus, the epoxy mold compound can fill the side of the semiconductor structure 5 without empty space.

즉, 본 발명의 실시예에 있어서, 몰드(28)를 형성하는 방법은 몰딩(Molding), 프린팅(Printing), 스핀 코팅(Spin Coating), 제팅(Jetting) 중 선택된 하나의 방법일 수 있다. 몰드(28)를 에폭시 몰드 컴파운드를 이용하여 형성할 수 있다. 그러나 몰드(28)의 재료는 에폭시 몰드 컴파운드에 한정되는 것은 아니다.That is, in the embodiment of the present invention, the method of forming the mold 28 may be one selected from molding, printing, spin coating, and jetting. Mold 28 may be formed using an epoxy mold compound. However, the material of the mold 28 is not limited to the epoxy mold compound.

도 6은 몰드(28)에 도전성 물질이 매립된 비아(30)를 형성한 단면도이다. 이는, 예를 들어, 몰드(28)를 관통하는 비아홀을 형성한 다음, 비아홀을 도전성 물질로 매립하여 형성될 수 있다. 도전성 물질은 구리, 은, 금, 티타늄, 팔라듐, 은, 니켈 및 이들의 합금 등을 포함할 수 있다. 그러나 도전성 물질이 이들에 한정되는 것은 아니다. 도전성 물질은 스퍼터링, 화학 기상 증착, 원자층 기상 증착 등과 같은 방법을 이용하여 비아홀 내부에 형성될 수 있다. 6 is a cross-sectional view of a via 30 in which a conductive material is embedded in a mold 28. This may be formed, for example, by forming a via hole through the mold 28 and then filling the via hole with a conductive material. The conductive material may include copper, silver, gold, titanium, palladium, silver, nickel and alloys thereof. However, the conductive material is not limited to these. The conductive material may be formed inside the via hole using a method such as sputtering, chemical vapor deposition, atomic layer vapor deposition, or the like.

도 3 및 도 7을 함께 참조하면, 몰드(28)의 제1 표면(31) 및 제2 표면(33), 제1 반도체 다이(10)의 제1 면(12) 및 제2 반도체 다이(20)의 제 3면(22)에 배선층을 형성한다. 배선층은 몰드(28)의 제1 표면(31)과 제1 패드(16) 상에 형성되는 제1 배선층(34) 및 몰드(28)의 제2 표면(33) 과 제2 패드(26) 상에 형성되는 제2 배선층(38)을 포함할 수 있다. 즉, 제1 패드(16) 및 제2 패드(26)와 배선층은 전기적으로 연결될 수 있다. 예를 들어, 배선층은 팬-아웃(fan-out) 구조의 재배선층일 수 있다. 3 and 7 together, the first surface 31 and the second surface 33 of the mold 28, the first surface 12 and the second semiconductor die 20 of the first semiconductor die 10. The wiring layer is formed on the 3rd surface 22 of (). The wiring layer is formed on the first surface 31 and the first pad 16 of the mold 28 and on the first surface layer 34 and the second surface 33 and the second pad 26 of the mold 28. It may include a second wiring layer 38 formed in. That is, the first pad 16 and the second pad 26 and the wiring layer may be electrically connected to each other. For example, the wiring layer may be a redistribution layer of a fan-out structure.

본 발명의 일 실시예에 있어서, 도전성막을 물리 기상 증착, 화학 기상 증착, 원자층 증착 등과 같은 방법을 이용하여 몰드(28)의 제1 표면(31) 및 제1 패드(16)가 노출된 제1 반도체 다이(10)의 제1 면(12)에 형성할 수 있다. 도전성막은 구리, 티타늄, 니켈, 팔라듐, 은, 금 등 및 이의 합금과 같은 도전성 물질 중 적어도 하나를 포함할 수 있다. 그러나 도전성막이 이들에 한정되는 것은 아니다. 다음, 사진 식각 공정을 이용하여 도전성막을 패터닝하여 원하는 패턴을 갖는 제1 배선층(34)을 형성할 수 있다. 이에 따라, 제1 패드(16), 도전성 물질이 매립된 비아(30)와 전기적으로 연결될 수 있는 제1 배선층(34)이 형성될 수 있다. In one embodiment of the present invention, the conductive film is exposed to the first surface 31 and the first pad 16 of the mold 28 using a method such as physical vapor deposition, chemical vapor deposition, atomic layer deposition, or the like. 1 may be formed on the first surface 12 of the semiconductor die 10. The conductive film may include at least one of conductive materials such as copper, titanium, nickel, palladium, silver, gold, and alloys thereof. However, the conductive film is not limited to these. Next, the conductive layer may be patterned using a photolithography process to form a first wiring layer 34 having a desired pattern. Accordingly, the first wiring layer 34 may be formed to be electrically connected to the first pad 16 and the via 30 filled with the conductive material.

몰드(28)의 제1 표면(31)및 제1 패드(16)가 노출된 제1 반도체 다이(10)의 제1 면(12)에 제1 배선층(34)을 덮도록 제1 유전막(32)을 형성한다. 이때, 제1 배선층(34)의 일부가 노출되도록 제1 유전막(32)을 형성할 수 있다. The first dielectric film 32 to cover the first wiring layer 34 on the first surface 12 of the first semiconductor die 10 where the first surface 31 and the first pad 16 of the mold 28 are exposed. ). In this case, the first dielectric layer 32 may be formed to expose a portion of the first wiring layer 34.

본 발명의 다른 실시예에 있어서, 제1 유전막(32)을 형성한 다음 제1 배선층(34)을 형성할 수 있다. 예를 들어, 산화막, 질화막, 산질화막, 폴리이미드, 에폭시, BCB(Benzo Cyclo Butane), PBO(Poly Benz Oxazole) 또는 이들의 조합에서 선택된 유전막을 몰드(28)의 제1 표면(31) 및 제1 패드(16)가 노출된 제1 반도체 다이(10)의 제1 면(12)에 형성한다. In another embodiment of the present invention, the first dielectric layer 32 may be formed and then the first wiring layer 34 may be formed. For example, a dielectric film selected from oxide, nitride, oxynitride, polyimide, epoxy, Benzo Cyclo Butane (BCB), Poly Benz Oxazole (PBO), or a combination thereof may be formed using the first surface 31 and the first surface of the mold 28. The first pad 16 is formed on the first surface 12 of the exposed first semiconductor die 10.

유전막을 패터닝하여 제1 패드(16) 및 비아(30)가 노출되도록 할 수 있다. 제1 유전막(32) 상에 제1 패드(16) 및 비아(30)와 전기적으로 연결되는 도전성막을 물리 기상 증착, 화학 기상 증착, 원자층 증착 등과 같은 방법을 이용하여 형성할 수 있다. 도전성막을 패터닝하여 제1 배선층(34)을 형성할 수 있다. The dielectric layer may be patterned to expose the first pad 16 and the via 30. The conductive film electrically connected to the first pad 16 and the via 30 on the first dielectric layer 32 may be formed using a method such as physical vapor deposition, chemical vapor deposition, atomic layer deposition, or the like. The conductive layer may be patterned to form the first wiring layer 34.

제2 배선층(38) 및 제2 유전막(36)을 형성하는 방법은 제1 배선층(34) 및 제1 유전막(32)을 형성하는 방법과 실질적으로 동일하므로 자세한 설명은 생략한다. Since the method of forming the second wiring layer 38 and the second dielectric layer 36 is substantially the same as the method of forming the first wiring layer 34 and the first dielectric layer 32, a detailed description thereof will be omitted.

다음, 도 8에 도시된 바와 같이, 제2 배선층(38)과 전기적으로 연결되는 제3 반도체 다이(40)을 형성할 수 있다. 예를 들어, 제3 반도체 다이(40)를 플립칩 범핑 방식을 이용하여 제2 배선층(38)과 전기적으로 연결할 수 있다. 즉, 제3 반도체 다이(40)를 언더필 물질(44) 및 범프(42)를 이용하여 제2 배선층(38)의 일부와 전기적으로 연결할 수 있다. Next, as shown in FIG. 8, a third semiconductor die 40 electrically connected to the second wiring layer 38 may be formed. For example, the third semiconductor die 40 may be electrically connected to the second wiring layer 38 by using a flip chip bumping method. That is, the third semiconductor die 40 may be electrically connected to a portion of the second wiring layer 38 using the underfill material 44 and the bumps 42.

본 발명의 일 실시예에 있어서, 제1 배선층(34)와 전기적으로 연결되는 솔더볼(48)을 형성한다. 예를 들어, 노출된 제1 배선층(34) 상에 언더범프물질(Under Bump Material, UBM, 도시되지 않음)을 형성하고, 솔더 페이스트를 프린팅한 다음, 솔더 페이스트를 리플로우하여 솔더볼(48)을 형성할 수 있다. In an embodiment of the present invention, the solder ball 48 is formed to be electrically connected to the first wiring layer 34. For example, an under bump material (UBM, not shown) is formed on the exposed first wiring layer 34, the solder paste is printed, and the solder paste is reflowed to form the solder balls 48. Can be formed.

본 발명의 다른 실시예에서, 도 7에 도시된 반도체 패키지 구조물을 복수개 적층하여 도 2에 도시된 것과 같은 패키지 온 패키지 구조물을 형성할 수 있다. In another embodiment of the present invention, a plurality of semiconductor package structures illustrated in FIG. 7 may be stacked to form a package on package structure as illustrated in FIG. 2.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 본 기술 분야의 숙련된 자라면 본 출원의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
As described above, although described with reference to the preferred embodiment of the present invention, those skilled in the art various modifications of the present invention without departing from the spirit and scope of the present invention described in the claims of the present application And can be changed.

10: 제1 반도체 다이 18: 고정 부재
20: 제2 반도체 다이 40: 제3 반도체 다이
28: 몰드 10: first semiconductor die 18: fixing member
20: second semiconductor die 40: third semiconductor die
28: Mold

Claims (15)

삭제delete 삭제delete 삭제delete 하나 이상의 제1 패드가 노출된 제1 면 및 상기 제1 면의 반대면인 제2 면을 갖는 제1 반도체 다이와,
하나 이상의 제2 패드가 노출된 제3 면 및 상기 제3 면의 반대면인 제4 면을 갖는 제 2 반도체 다이와,
상기 제2 면 및 제4 면과 접촉하며 상기 제1 반도체 다이 및 제2 반도체 다이를 고정하는 고정 부재와,
상기 제2 면 및 제4 면이 상기 고정 부재를 사이에 두고 마주보며, 상기 제1 면상에 형성되어 상기 제1 패드와 전기적으로 연결된 제1 배선층과,
상기 제3 면상에 형성되어 상기 제2 패드와 전기적으로 연결된 제2 배선층과,
상기 제1 반도체 다이와 제2 반도체 다이 및 고정 부재의 측면을 둘러싸도록 형성되어 상기 제1 반도체 다이와 제2 반도체 다이 및 고정 부재를 고정하며, 상기 제1 반도체 다이의 상기 제1 면과 동일 평면에 해당하는 제1 표면과 상기 제2 반도체 다이의 상기 제3 면과 동일 평면에 해당하는 제2 표면을 포함하는 몰드와,
도전성 물질이 매립되며, 일단이 상기 제1 배선층의 일부와 전기적으로 연결되고, 다른 일단이 상기 제2 배선층의 일부와 전기적으로 연결되는 적어도 하나의 비아
를 포함하는 반도체 패키지 구조물.A first semiconductor die having a first side exposed at least one first pad and a second side opposite the first side;
A second semiconductor die having a third side exposed by at least one second pad and a fourth side opposite to the third side;
A fixing member in contact with the second and fourth surfaces to fix the first semiconductor die and the second semiconductor die;
A first wiring layer facing the second and fourth surfaces with the fixing member interposed therebetween and formed on the first surface and electrically connected to the first pad;
A second wiring layer formed on the third surface and electrically connected to the second pad;
The first semiconductor die, the second semiconductor die and the fixing member is formed so as to surround the first semiconductor die, the second semiconductor die and the fixing member, and corresponds to the same plane as the first surface of the first semiconductor die A mold including a first surface and a second surface coplanar with the third surface of the second semiconductor die;
At least one via in which a conductive material is embedded, one end of which is electrically connected to a portion of the first wiring layer, and the other end of which is electrically connected to a portion of the second wiring layer
Semiconductor package structure comprising a. 제 4 항에 있어서,
상기 제2 반도체 다이 상부에 형성되고 하나 이상의 제3 패드가 노출된 제 5면을 포함하는 제3 반도체 다이를 더 포함하되, 상기 제2 배선층의 일부는 상기 제3 패드와 전기적으로 연결되는
반도체 패키지 구조물.The method of claim 4, wherein
And a third semiconductor die formed on the second semiconductor die and including a fifth surface exposing at least one third pad, wherein a portion of the second wiring layer is electrically connected to the third pad.
Semiconductor package structure. 제 5 항에 있어서,
상기 제1 반도체 다이의 상기 제1 면과 상기 몰드의 상기 제1 표면 상에 형성된 솔더볼을 더 포함하고,
상기 제1 패드, 상기 제2 패드 및 상기 제3 패드 중 적어도 하나는 상기 솔더볼 중 적어도 하나와 전기적으로 연결되는
반도체 패키지 구조물.The method of claim 5, wherein
Further comprising solder balls formed on the first surface of the first semiconductor die and the first surface of the mold,
At least one of the first pad, the second pad, and the third pad is electrically connected to at least one of the solder balls.
Semiconductor package structure. 제 4 항에 있어서,
상기 고정 부재는 제1 및 제2 반도체 다이에서 발생하는 열을 외부로 방출시키는
반도체 패키지 구조물.The method of claim 4, wherein
The fixing member releases heat generated in the first and second semiconductor dies to the outside.
Semiconductor package structure. 제 4 항에 있어서,
상기 고정 부재는 금속성 접착 물질을 포함하는
반도체 패키지 구조물.The method of claim 4, wherein
The fixing member includes a metallic adhesive material
Semiconductor package structure. 중공이 형성된 몰드와,
상기 중공 내에 형성되어 상기 몰드에 의해 둘러싸이고 상기 몰드 외부에 노출되는 하나 이상의 제1 패드를 포함하는 제1 반도체 다이와,
상기 제1 반도체 다이 상에 형성되고 상기 몰드 외부에 노출되는 하나 이상의 제2 패드를 포함하는 제2 반도체 다이와
상기 제1 반도체 다이의 제1 면상에 형성되어 상기 제1 패드와 전기적으로 연결된 제1 배선층과
상기 제2 반도체 다이의 제3 면 상에 형성되어 상기 제2 패드와 전기적으로 연결된 제2 배선층을 포함하는
반도체 패키지 구조물.A hollow with a mold,
A first semiconductor die formed in the cavity and surrounded by the mold and including one or more first pads exposed outside of the mold;
A second semiconductor die comprising one or more second pads formed on the first semiconductor die and exposed outside the mold;
A first wiring layer formed on a first surface of the first semiconductor die and electrically connected to the first pad;
A second wiring layer formed on a third surface of the second semiconductor die and electrically connected to the second pad;
Semiconductor package structure. 제 9 항에 있어서,
상기 제1 반도체 다이 및 상기 제2 반도체 다이 사이에 형성되어 상기 제1 반도체 다이 및 상기 제2 반도체 다이를 고정하며 금속을 포함하는 고정 부재를 더 포함하는
반도체 패키지 구조물.The method of claim 9,
A fixing member formed between the first semiconductor die and the second semiconductor die to fix the first semiconductor die and the second semiconductor die and including a metal.
Semiconductor package structure. 제 9 항 또는 제 10 항에 있어서,
상기 몰드는 상기 제1 반도체 다이의 상기 제1 면과 동일 평면에 해당하는 제1 표면 및 상기 제2 반도체 다이의 상기 제3 면과 동일 평면에 해당하는 제2 표면을 포함하고,
상기 제1 배선층은 상기 몰드의 제1 표면 상에 연장되도록 형성되고,
상기 제2 배선층은 상기 몰드의 제2 표면 상에 연장되도록 형성되는
반도체 패키지 구조물.11. The method according to claim 9 or 10,
The mold includes a first surface corresponding to the same plane as the first surface of the first semiconductor die and a second surface corresponding to the same plane as the third surface of the second semiconductor die,
The first wiring layer is formed to extend on the first surface of the mold,
The second wiring layer is formed to extend on the second surface of the mold
Semiconductor package structure. 제 11 항에 있어서,
상기 몰드는 상기 몰드를 관통하여 형성되고 도전성 물질이 매립된 복수개의 비아를 구비하고, 상기 도전성 물질의 적어도 일부는 상기 제1 배선층, 상기 제2 배선층, 상기 제1 패드 및 상기 제2 패드 중 적어도 하나와 전기적으로 연결되는
반도체 패키지 구조물.The method of claim 11,
The mold includes a plurality of vias formed through the mold and filled with a conductive material, and at least a portion of the conductive material includes at least one of the first wiring layer, the second wiring layer, the first pad, and the second pad. Electrically connected with one
Semiconductor package structure. 반도체 패키지로서
제 4 항에 기재된 상기 반도체 패키지 구조물 복수개가 적층된
반도체 패키지.
As a semiconductor package
The semiconductor package structure of claim 4 is laminated
Semiconductor package.
삭제delete 삭제delete
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