KR101212269B1 - Switched capacitor type gain amplifier and analog memory circuit - Google Patents
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Abstract
본 발명은 입력 옵셋(offset)을 제거할 수 있는 스위치드 캐패시터형 이득 증폭기(switched capacitor type gain amplifier)를 제공하기 위한 것으로, 이를 위해 본 발명은 제1 스위칭부와, 상기 제1 스위칭부의 동작에 응답하여 샘플링-모드(sampling-mode)시 입력신호와 입력 옵셋을 샘플링하여 저장하고, 증폭-모드(amplification-mode)시 상기 입력 옵셋을 샘플링하여 저장하는 제1 캐패시터와, 상기 제1 스위칭부의 동작에 응답하여 상기 샘플링-모드시 상기 입력 옵셋을 샘플링하여 저장하고, 상기 증폭-모드시 출력신호와 상기 입력 옵셋을 샘플링하여 저장하는 제2 캐패시터와, 상기 증폭-모드시 상기 제1 캐패시터의 정전용량과 상기 제2 캐패시터의 정전용량 간의 비를 이득값으로 하여 상기 입력신호를 증폭하여 상기 출력신호를 출력하는 증폭부를 포함하는 스위치드 캐패시터형 이득 증폭기를 제공한다. The present invention provides a switched capacitor type gain amplifier capable of eliminating an input offset. To this end, the present invention provides a first switching unit and a response to an operation of the first switching unit. A first capacitor for sampling and storing an input signal and an input offset in a sampling-mode, and sampling and storing the input offset in an amplification-mode, and the operation of the first switching unit. In response to sampling and storing the input offset in the sampling-mode, and sampling and storing the output signal and the input offset in the amplification-mode, the capacitance of the first capacitor in the amplification-mode, A switched capacitor including an amplifier configured to amplify the input signal and output the output signal by using a ratio between the capacitances of the second capacitor as a gain value; It provides the sheeter type gain amplifier.
스위치드 캐패시터형 이득 증폭기, 아날로그메모리, 입력 옵셋 제거, 입력 손실 보정 Switched Capacitive Gain Amplifier, Analog Memory, Input Offset Cancellation, Input Loss Compensation
Description
도 1은 종래기술에 따른 스위치드 캐패시터형 이득 증폭기의 회로도.1 is a circuit diagram of a switched capacitor type gain amplifier according to the prior art.
도 2는 도 1에 도시된 스위칭부의 동작 파형도.2 is an operational waveform diagram of the switching unit illustrated in FIG. 1.
도 3은 종래기술의 또 따른 스위치드 캐패시터형 이득 증폭기의 회로도.3 is a circuit diagram of another switched capacitor type gain amplifier of the prior art.
도 4는 도 3에 도시된 스위칭부의 동작 파형도.4 is an operation waveform diagram of the switching unit illustrated in FIG. 3.
도 5는 도 1 또는 도 3에 도시된 이득 증폭기로 구성된 아날로그-메모리 회로도.5 is an analog-memory circuit diagram configured with the gain amplifier shown in FIG. 1 or FIG.
도 6은 도 5에 도시된 스위칭부의 동작 파형도. 6 is an operation waveform diagram of the switching unit illustrated in FIG. 5.
도 7은 본 발명의 실시예1에 따른 스위치드 캐패시터형 이득 증폭기의 회로도.7 is a circuit diagram of a switched capacitor type gain amplifier according to
도 8은 도 7의 스위칭부의 동작 상태에 따른 등가 회로도.8 is an equivalent circuit diagram according to an operating state of the switching unit of FIG. 7.
도 9는 본 발명의 실시예2에 따른 스위치드 캐패시터형 이득 증폭기의 회로도.9 is a circuit diagram of a switched capacitor type gain amplifier according to Embodiment 2 of the present invention.
도 10은 도 9에 도시된 스위칭부의 동작 파형도.10 is an operation waveform diagram of the switching unit illustrated in FIG. 9;
도 11은 도 7 또는 도 9에 도시된 이득 증폭기로 구성된 아날로그-메모리 회 로도.FIG. 11 is an analog-memory circuit diagram comprised of the gain amplifier shown in FIG. 7 or FIG.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10, 20, 110, 120 : 연산 증폭기10, 20, 110, 120: operational amplifier
30, 40 : 이득 증폭기30, 40: gain amplifier
본 발명은 반도체 설계 기술에 관한 것으로, 특히 스위치드 캐패시터형 이득 증폭기(switched-capacitor type gain amplifier) 및 아날로그-메모리 회로(analog-memory circuit)에 관한 것이다. TECHNICAL FIELD The present invention relates to semiconductor design techniques, and more particularly to switched-capacitor type gain amplifiers and analog-memory circuits.
일반적으로, 아날로그-메모리 회로(analog-memory circuit)는 아날로그 신호를 디지털 신호로 변환하여 SRAM(Static Random Access Memory)과 같은 저장 매체에 저장한 후 필요시에 저장 매체에 저장된 디지털 신호를 아날로그 신호로 변환하는 구조로 되어 있다. 그러나, 이러한 구조는 회로가 복잡하고 면적이 증대되는 문제점이 있다.In general, an analog-memory circuit converts an analog signal into a digital signal and stores it in a storage medium such as static random access memory (SRAM), and then converts the digital signal stored in the storage medium into an analog signal when necessary. It is a structure to convert. However, this structure has a problem that the circuit is complicated and the area is increased.
또 다른 아날로그-메모리 회로의 구조로는 대표적으로 캐패시터(capacitor)에 아날로그 신호를 샘플링(sampling)한 후 저장하는 구조가 있는데, 이 구조는 시간이 지남에 따라 캐패시터의 누설전류가 증가하게 되어 저장신호의 신뢰성에 문제 가 있다. Another analog-memory circuit structure is typically a structure in which an analog signal is sampled and stored in a capacitor, and this structure increases the leakage current of the capacitor over time. There is a problem with the reliability.
이러한 문제를 보완하기 위하여 최근에는 스위치드 캐패시터형 이득 증폭기의 루프(loop) 형태를 이용한 아날로그-메모리 회로가 제안되었다. 이 회로는 스위치드 캐패시터형 이득 증폭기의 루프 형태를 이용하여 전(前)단의 샘플링 캐패시터(sampling capacitor)에 저장된 신호가 방전되기 전에 후(後)단의 샘플링 캐패시터에 저장하는 구조이다. Recently, an analog-memory circuit using a loop form of a switched capacitor type gain amplifier has been proposed. This circuit uses a loop type of a switched capacitor type gain amplifier to store the signal stored in the sampling capacitor of the previous stage before the discharge of the signal stored in the sampling capacitor of the previous stage.
스위치드 캐패시터형 이득 증폭기의 루프 형태를 이용한 아날로그-메모리 회로는 전술한 바와 같이 반복적인 루프형태로 동작하므로 클럭(clock)이 공급되는 동안 아날로그 신호를 보전할 수 있다. 이때, 오픈 루프 게인(open loop gain)이 클수록 증폭기는 이상적인 증폭 동작을 수행하게 되며, 피드백(feedback)시에는 입력 노드(node) 간에 서로 동일한 값을 가지게 된다. 하지만, 유한한 오픈 루프 게인과 공정상의 변동(variation)으로 인한 소자 미스매칭(mismatching) 현상은 입력 옵셋을 유발시키며, 후단의 캐패시터에 신호를 전달할 때 신호 손실을 가져오게 된다. The analog-memory circuit using the loop form of the switched capacitor type gain amplifier operates in an iterative loop form as described above, so that the analog signal can be preserved while a clock is supplied. In this case, as the open loop gain increases, the amplifier performs an ideal amplification operation, and the feedback nodes have the same value between input nodes. However, finite open-loop gain and device mismatching due to process variations cause input offsets, resulting in signal loss when delivering signals to the later capacitors.
도 1은 종래기술에 따른 스위치드 캐패시터형 이득 증폭기를 도시한 회로도이다. 1 is a circuit diagram showing a switched capacitor type gain amplifier according to the prior art.
도 1을 참조하면, 종래기술에 따른 스위치드 캐패시터형 이득 증폭기는 연산 증폭기(10)와, 2개의 캐패시터(C1, C2)와, 3개의 스위칭부(SW1 내지 SW3)로 이루어진다. Referring to FIG. 1, a switched capacitor type gain amplifier according to the related art includes an
도 1의 스위치드 캐패시터형 이득 증폭기의 동작특성을 도 2를 참조하여 설 명하면 다음과 같다. The operating characteristics of the switched capacitor type gain amplifier of FIG. 1 will be described with reference to FIG. 2 as follows.
도 2에 도시된 바와 같이, 스위칭부(SW1, SW3)를 온(ON)(닫힘 상태)시키고, 스위칭부(SW2)를 오프(OFF)(개방 상태)시키면, 입력전압(Vin)은 캐패시터(C1)에 샘플링된다. 이런 상태에서 스위칭부(SW1, SW3)를 오프시키고, 스위칭부(SW2)를 온시키면 연산 증폭기(10)에 의해 입력신호(Vin)가 c1/c2의 비율만큼 출력신호(Vout)로 나타난다. 이에 따라, 다음 단의 로드(load)를 구동하게 되는 증폭 모드로 동작하게 된다. 여기서, 'c1'은 캐패시터(C1)의 정전용량(capacitance)이고, 'c2'는 캐패시터(C2)의 정전용량이다. As shown in FIG. 2, when the switching units SW1 and SW3 are turned ON (closed state) and the switching unit SW2 is turned OFF (open state), the input voltage Vin becomes a capacitor ( Sampled in C1). In this state, when the switching units SW1 and SW3 are turned off and the switching unit SW2 is turned on, the input signal Vin is represented as an output signal Vout by the ratio c1 / c2 by the
도 3은 종래기술에 따른 다른 스위치드 캐패시터형 이득 증폭기를 도시한 회로도이다. 3 is a circuit diagram showing another switched capacitor type gain amplifier according to the prior art.
도 3을 참조하면, 종래기술에 따른 스위치드 캐패시터형 이득 증폭기는 연산 증폭기(10)와, 2개의 캐패시터(C1, C2)와, 4개의 스위칭부(SW1 내지 SW4)로 이루어진다. Referring to FIG. 3, the switched capacitor type gain amplifier according to the related art includes an
도 3의 스위치드 캐패시터형 이득 증폭기의 동작특성을 도 4를 참조하여 설명하면 다음과 같다. The operating characteristics of the switched capacitor type gain amplifier of FIG. 3 will be described with reference to FIG. 4 as follows.
도 4에 도시된 바와 같이, 스위칭부(SW1, SW4)를 온시키고, 스위칭부(SW2, SW3)를 오프시키면, 입력전압(Vin)은 캐패시터(C1)에 샘플링된다. 이런 상태에서 스위칭부(SW1, SW4)를 오프시키고, 스위칭부(SW2, SW3)를 온시키면 연산 증폭기(20)에 의해 입력신호(Vin)가 c1/c2의 비율만큼 출력신호(Vout)로 나타난다. 이에 따라, 다음 단의 로드(load)를 구동하게 되는 증폭 모드로 동작하게 된다. 여기서, 'c1'은 캐패시터(C1)의 정전용량(capacitance)이고, 'c2'는 캐패시터(C2)의 정전용량이다. As shown in FIG. 4, when the switching units SW1 and SW4 are turned on and the switching units SW2 and SW3 are turned off, the input voltage Vin is sampled by the capacitor C1. In this state, when the switching units SW1 and SW4 are turned off and the switching units SW2 and SW3 are turned on, the input signal Vin is represented as an output signal Vout by the ratio c1 / c2 by the
도 5는 도 1 또는 도 3에 도시된 스위치드 캐패시터용 이득 증폭기를 이용한 아날로그-메모리 회로의 도시한 구성도이다. 여기서, '30', '40'는 스위치드 캐패시터용 이득 증폭기이다. FIG. 5 is a block diagram showing an analog-memory circuit using the gain amplifier for the switched capacitor shown in FIG. 1 or 3. Here, '30' and '40' are gain amplifiers for switched capacitors.
도 5의 아날로그-메모리 회로의 동작특성을 도 6을 참조하여 설명하면 다음과 같다. Operation characteristics of the analog-memory circuit of FIG. 5 will be described with reference to FIG. 6 as follows.
도 5 및 도 6을 참조하면, 먼저 스위칭부(SWI)가 온되고, B단의 이득 증폭기(40)의 출력이 A단의 이득 증폭기(30)에 영향을 미치지 않도록 스위칭부(SWT)는 오프되어 외부 입력신호(Vin)가 샘플링-모드로 동작하는 A단의 샘플링-캐패시터에 저장된다. 그런 다음, 스위칭부(SWI)는 오프되고, 스위칭부(SWT)는 온되어 누설전류가 발생하기 전에 A단의 이득 증폭기(30)가 증폭-모드로 동작하여 A단의 이득 증폭기(30)의 샘플링-캐패시터에 저장된 아날로그 신호를 B단의 이득 증폭기(40)의 샘플링-캐패시터에 저장한다. B단의 이득 증폭기(40)도 역시 누설전류가 발생하기 전에 증폭-모드로 동작하여 B단의 이득 증폭기(40)의 샘플링-캐패시터에 저장된 값을 A단의 이득 증폭기(30)의 샘플링-캐패시터에 저장한다. 이러한 일련의 루프 과정은 클럭(clock)이 공급되는 동안 계속되어 아날로그 신호를 보존할 수 있게 된다. 한편, 스위칭부(SWO)는 저장된 아날로그 신호를 외부에서 요구할 때 온되어 저장된 신호를 외부로 출력하게 된다. 5 and 6, first, the switching unit SWI is turned on, and the switching unit SWT is turned off so that the output of the
그러나, 종래기술에 따른 아날로그-메모리 회로에서는 유한한 오픈 루프 게 인과 공정상의 변동으로 인한 소자 미스매칭 현상이 발생되어 실제 증폭기에서는 입력 옵셋이 발생되며, 이로 인해 후단의 캐패시터에 신호를 전달할 때 신호 손실을 가져오게 된다. However, in the analog-memory circuit according to the prior art, finite open-loop gain and device mismatch due to process variations occur, which causes an input offset in the actual amplifier, which causes signal loss when transferring a signal to a later capacitor. Will bring.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 입력 옵셋을 제거할 수 있는 스위치드 캐패시터형 이득 증폭기를 제공하는데 그 목적이 있다. Accordingly, an object of the present invention is to provide a switched capacitor type gain amplifier capable of eliminating an input offset, which has been proposed to solve the problems of the prior art.
또한, 본 발명은 입력 옵셋을 제거하고, 입력 손실을 보정할 수 있는 스위치드 캐패시터형 이득 증폭기를 제공하는데 다른 목적이 있다.Another object of the present invention is to provide a switched capacitor type gain amplifier capable of eliminating an input offset and correcting an input loss.
또한, 본 발명은 상기한 스위치드 캐패시터형 이득 증폭기를 이용한 아날로그-메모리 회로를 제공하는데 또 다른 목적이 있다. Another object of the present invention is to provide an analog-memory circuit using the switched capacitor type gain amplifier.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 제1 스위칭부와, 상기 제1 스위칭부의 동작에 응답하여 샘플링-모드시 입력신호와 입력 옵셋을 샘플링하여 저장하고, 증폭-모드시 상기 입력 옵셋을 샘플링하여 저장하는 제1 캐패시터와, 상기 제1 스위칭부의 동작에 응답하여 상기 샘플링-모드시 상기 입력 옵셋을 샘플링하여 저장하고, 상기 증폭-모드시 출력신호와 상기 입력 옵셋을 샘플링하여 저장하는 제2 캐패시터와, 상기 증폭-모드시 상기 제1 캐패시터의 정전용량과 상기 제2 캐패시터의 정전용량 간의 비를 이득값으로 하여 상기 입력신호를 증폭하여 상기 출력신호를 출력하는 증폭부를 포함하는 스위치드 캐패시터형 이득 증폭기를 제공한다. According to an aspect of the present invention, a first switching unit and an input signal and an input offset are sampled and stored in a sampling mode in response to an operation of the first switching unit. A first capacitor for sampling and storing an input offset, and sampling and storing the input offset in the sampling-mode in response to an operation of the first switching unit, and sampling and storing the output signal and the input offset in the amplification-mode And a second capacitor and an amplifier configured to amplify the input signal and output the output signal using a ratio between the capacitance of the first capacitor and the capacitance of the second capacitor as a gain value in the amplification-mode. Capacitive gain amplifiers are provided.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 제1 스위칭부와, 상기 제1 스위칭부의 동작에 응답하여 샘플링-모드시 입력신호와 입력 옵셋을 샘플링하여 저장하고, 증폭-모드시 상기 입력 옵셋을 샘플링하여 저장하는 제1 캐패시터와, 상기 제1 스위칭부의 동작에 응답하여 상기 샘플링-모드시 상기 입력 옵셋을 샘플링하여 저장하고, 상기 증폭-모드시 출력신호와 상기 입력 옵셋을 샘플링하여 저장하는 제2 캐패시터와, 상기 증폭-모드시 상기 제1 캐패시터의 정전용량과 상기 제2 캐패시터의 정전용량 간의 비를 이득값으로 하여 상기 입력신호를 증폭하여 상기 출력신호를 출력하는 증폭부와, 상기 제1 스위칭부의 동작에 응답하여 보상-모드시 상기 출력신호와 상기 입력신호의 차 값을 샘플링하여 저장하는 제3 캐패시터를 포함하는 스위치드 캐패시터형 이득 증폭기를 제공한다. In addition, the present invention according to another aspect to achieve the above object, the first switching unit, in response to the operation of the first switching unit in the sampling-mode sampling and storing the input signal and the input offset, the amplification-mode A first capacitor for sampling and storing the input offset at the time of sampling and storing the input offset in the sampling-mode in response to an operation of the first switching unit, and sampling the output signal and the input offset in the amplification-mode. An amplifying unit for amplifying the input signal and outputting the output signal by using a ratio between the second capacitor to be stored and the capacitance of the first capacitor and the capacitance of the second capacitor in the amplification-mode as a gain value; And a third capacitor configured to sample and store a difference value between the output signal and the input signal in a compensation mode in response to an operation of the first switching unit. It provides a switched-capacitor type amplifier gain.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 제2 스위칭부와, 상기한 스위치드 캐패시터형 이득 증폭기의 구성을 갖고, 상기 제2 스위칭부의 동작에 응답하여 서로 루프 형태로 접속된 제1 및 제2 이득 증폭기를 포함하는 아날로그-메모리 회로를 제공한다. In addition, the present invention according to another aspect for achieving the above object has a configuration of the second switching unit and the switched capacitor-type gain amplifier, and connected to each other in a loop form in response to the operation of the second switching unit. An analog-memory circuit is provided that includes first and second gain amplifiers.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 기능을 수행하는 동일 요소들을 나타낸다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. In addition, parts denoted by the same reference numerals throughout the specification represent the same elements performing the same function.
실시예1Example 1
도 7은 본 발명의 실시예1에 따른 스위치드 캐패시터형 이득 증폭기의 구성을 설명하기 위하여 도시한 회로도이다. FIG. 7 is a circuit diagram illustrating the configuration of a switched capacitor type gain amplifier according to
도 7을 참조하면, 본 발명의 실시예1에 따른 스위치드 캐패시터형 이득 증폭기는 입력신호를 손실없이 출력단으로 전달하기 위해서 연산 증폭기(110)의 옵셋을 제거하기 위한 캐패시터(C2)를 증폭기(110)의 부(-) 입력단과 출력단 사이에 접속시킨다.
구성을 좀더 구체적으로 살펴보면, 본 발명의 실시예1에 따른 스위치드 캐패시터형 이득 증폭기는 입력신호(Vin)가 제공되는 입력단과 접지전압단 사이에 배치되는 제1 스위칭소자(SW1)를 포함하여 복수의 스위칭소자(SW1~SW4)를 구비하는 스위칭부, 스위칭부의 동작에 응답하여 샘플링-모드시 입력신호와 입력 옵셋을 샘플링하여 저장하고 증폭-모드시 상기 입력 옵셋을 샘플링하여 저장하는 제1 캐패시터(C1), 스위칭부의 동작에 응답하여 샘플링-모드시 입력 옵셋을 샘플링하여 저장하고 증폭-모드시 출력신호(Vout)와 입력 옵셋을 샘플링하여 저장하는 제2 캐패시터(C2), 및 증폭-모드시 제1 캐패시터(C1)의 정전용량과 제2 캐패시터(C2)의 정전용량 간의 비를 이득값으로 하여 입력신호를 증폭하여 출력신호를 출력하는 증폭부를 포함한다. 이때 증폭부는 가령 연산 증폭기(110)를 나타낼 수 있다.
여기서 제1 스위칭소자(SW1)의 일단, 즉 일측 단자는 입력단과 제1 캐패시터(C1)의 일단에 공통으로 접속하고, 타단, 즉 타측 단자는 접지전압단에 접속하며, 제1 스위칭소자(SW1)는 제2 캐패시터(C2)의 타단과 증폭부의 출력단에 양단이 각각 접속하는 상기 복수의 스위칭소자(SW1~SW4) 중 하나의 스위칭소자, 가령 제3 스위칭소자(SW3)와 동시에 온(ON) 및 오프(OFF) 동작하는 것을 특징으로 한다.
제1 캐패시터(C1)의 양단은 입력신호가 입력되는 입력단과 증폭부의 부(-) 입력단에 각각 접속되며, 제2 캐패시터(C2)의 양단은 증폭부의 부(-) 입력단과 출력신호(Vout)가 출력되는 출력단에 각각 전기적으로 접속된다.
또한 스위칭부는 입력단과 접지전압단에 양단이 각각 접속하는 제1 스위칭 소자(SW1), 제2 캐패시터(C2)의 일단과 출력단에 양단이 각각 접속하는 제2 스위칭 소자(SW2), 제2 캐패시터(C2)의 타단과 출력단에 양단이 각각 접속하는 제3 스위칭 소자(SW3), 및 제2 캐패시터(C2)의 타단과 접지전압단에 양단이 각각 접속하는 제4 스위칭 소자(SW4)를 포함한다.
상기의 구성에 따라 샘플링-모드시 제2 및 제4 스위칭 소자(SW2, SW4)는 온(ON) 상태로 유지되고, 제1 및 제3 스위칭 소자(SW1, SW3)는 오프(OFF) 상태로 유지된다.
반면 증폭-모드시 제1 및 제3 스위칭 소자(SW1, SW3)는 온 상태로 유지되고, 제2 및 제4 스위칭 소자(SW2, SW4)는 오프 상태로 유지된다.
증폭부는 부(-) 입력단이 제1 캐패시터(C1)와 접속되고, 정(+) 입력단은 접지전압단과 접속된 연산 증폭기(110)로 이루어진다.Referring to FIG. 7, the switched capacitor type gain amplifier according to the first embodiment of the present invention includes a capacitor C2 for removing the offset of the
In more detail, the switched capacitor type gain amplifier according to
Here, one end of the first switching element SW1, that is, one terminal is commonly connected to the input terminal and one end of the first capacitor C1, and the other end, that is, the other terminal is connected to the ground voltage terminal, and the first switching element SW1 is connected. ) Is simultaneously turned on at the same time as one of the plurality of switching elements SW1 to SW4 connected to the other end of the second capacitor C2 and the output end of the amplifier part, for example, the third switching element SW3. And an OFF operation.
Both ends of the first capacitor C1 are connected to the input terminal through which the input signal is input and the negative input terminal of the amplifying unit, respectively, and both ends of the second capacitor C2 are connected to the negative input terminal and the output signal Vout of the amplifier unit. Are electrically connected to the output terminals.
In addition, the switching unit includes a first switching element SW1 connected at both ends to an input terminal and a ground voltage terminal, a second switching element SW2 connected at both ends to an output terminal and a second capacitor C2 at each end of the second capacitor C2. And a third switching element SW3 connected at both ends to the other end and the output end of C2), and a fourth switching element SW4 connected at both ends to the other end and the ground voltage terminal of the second capacitor C2, respectively.
According to the above configuration, in the sampling mode, the second and fourth switching elements SW2 and SW4 are kept in an ON state, and the first and third switching elements SW1 and SW3 are in an OFF state. maintain.
In contrast, in the amplification mode, the first and third switching devices SW1 and SW3 are kept in an on state, and the second and fourth switching devices SW2 and SW4 are in an off state.
The amplifier includes a negative input terminal connected to the first capacitor C1 and a positive input terminal formed of an
이러한 구성을 갖는 본 발명의 실시예1에 따른 스위치드 캐패시터형 이득 증폭기가 입력 옵셋을 제거하는 동작특성에 대해 도 8을 참조하여 설명하면 다음과 같다. An operation characteristic of the switched capacitor gain amplifier according to the first embodiment of the present invention having such a configuration to remove an input offset will be described with reference to FIG. 8 as follows.
도 8의 (a)는 샘플링-모드(sampling-mode)에서의 도 7의 등가 회로도이고, 도 8의 (b)는 증폭-모드(amplification-mode)에서의 도 7의 등가 회로도이다. 또한, 설명의 편의를 위해 입력 옵셋(Voff)을 증폭기(110)의 정(+) 입력단에 모델링(modeling) 하였다. FIG. 8A is an equivalent circuit diagram of FIG. 7 in a sampling-mode, and FIG. 8B is an equivalent circuit diagram of FIG. 7 in an amplification-mode. In addition, for convenience of description, the input offset Voff is modeled on the positive input terminal of the
먼저, 도 8의 (a)에 도시된 바와 같이, 샘플링-모드에서는 스위칭부(SW1, SW3)가 오프되고, 스위칭부(SW2, SW4)가 온되어 입력신호(Vin)는 캐패시터(C1)에 샘플링된다. 이때, 캐패시터(C1)에는 "c1×(Vin-Voff)" 만큼의 전하(charge)가 저장되고, 캐패시터(C2)에는 "c2×(-Voff)" 만큼의 전하가 저장된다. 여기서, 'c1'는 캐패시터(C1)의 정전용량이고, 'c2'는 캐패시터(C2)의 정전용량이다. First, as shown in FIG. 8A, in the sampling mode, the switching units SW1 and SW3 are turned off, and the switching units SW2 and SW4 are turned on so that the input signal Vin is applied to the capacitor C1. Sampled. At this time, as much as "c1 x (Vin-Voff)" charges are stored in the capacitor C1, and as much as "c2 x (-Voff)" charges are stored in the capacitor C2. Here, 'c1' is the capacitance of the capacitor C1, and 'c2' is the capacitance of the capacitor C2.
그런 다음, 도 8의 (b)에 도시된 바와 같이, 증폭-모드에서는 스위칭부(SW1, SW3)가 온되고, 스위칭부(SW2, SW4)가 오프되어 캐패시터(C1)에는 "c1×(-Voff)" 만큼의 전하가 저장되고, 캐패시터(C2)에는 "c2×(Vout-Voff)" 만큼의 전하가 저장된다. Then, as shown in Fig. 8B, in the amplification mode, the switching units SW1 and SW3 are turned on, and the switching units SW2 and SW4 are turned off so that the capacitor C1 has " c1 x (−). Voff) " is stored, and the capacitor C2 stores the charge of " c2 x (Vout-Voff) ".
전하량 보존의 법칙에 따라 샘플링-모드와 증폭-모드에서 캐패시터(C1, C2)에 각각 저장된 전하의 합은 동일하다. 이를 하기의 수학식1에 나타내었다. In accordance with the law of charge conservation, the sum of the charges stored in the capacitors C1 and C2 in the sampling mode and the amplification mode is the same. This is shown in
상기 수학식1을 정리하면, 출력신호(Vout)은 하기의 수학식2와 같다. In summary, the output signal Vout is as shown in Equation 2 below.
상기 수학식 2와 같이 출력신호(Vout)는 입력 옵셋(Voff)이 제거된 것을 알 수 있다. As shown in Equation 2, it can be seen that the output signal Vout has been removed from the input offset Voff.
실시예2Example 2
도 9는 본 발명의 실시예2에 따른 스위치드 캐패시터형 이득 증폭기의 구성을 설명하기 위하여 도시한 회로도이다. FIG. 9 is a circuit diagram for explaining the configuration of a switched capacitor type gain amplifier according to Embodiment 2 of the present invention.
도 9를 참조하면, 본 발명의 실시예2에 따른 스위치드 캐패시터형 이득 증폭기는 실시예1의 이득 증폭기에서 나타나는 입력 손실을 보상하기 위하여 입력 손실 보정 기능을 갖는다. 9, the switched capacitor type gain amplifier according to the second embodiment of the present invention has an input loss correction function to compensate for the input loss shown in the gain amplifier of the first embodiment.
실시예1에 따른 이득 증폭기에서 출력신호(Vout)는 상기 수학식 2와 같다. 여기서, 'c1/c2'는 이득값이며, 출력은 "이득×입력"의 형태로 나타난다. 예컨대, 실시예1에 따른 이득 증폭기를 아날로그-메모리 회로로 사용하기 위해 캐패시터(C1, C2)를 동일한 정전용량으로 갖는 캐패시터로 사용한다고 하더라도, 이득 손실(error)이 발생하여 출력이 입력과 동일하게 나타나지 않으며, 이득 손실을 포함한 이득값의 배로 나타난다. In the gain amplifier according to the first embodiment, the output signal Vout is represented by Equation 2 above. Here, 'c1 / c2' is a gain value, and the output is expressed in the form of "gain x input". For example, even if the gain amplifier according to
따라서, 본 발명의 실시예2에 따른 스위치드 캐패시터형 이득 증폭기는 입력 옵셋을 제거하면서 이득 손실을 보상하기 위한 이득 보상 캐패시터(C3)를 구비한다.
그 구성을 좀더 살펴보면, 본 발명의 실시예2에 따른 스위치드 캐패시터형 이득 증폭기는 복수의 스위칭소자(SW1~SW8)를 포함하는 스위칭부, 스위칭부의 동작에 응답하여 샘플링-모드시 입력신호와 입력 옵셋을 샘플링하여 저장하고 증폭-모드시 입력 옵셋을 샘플링하여 저장하는 제1 캐패시터(C1), 스위칭부의 동작에 응답하여 샘플링-모드시 입력 옵셋을 샘플링하여 저장하고 증폭-모드시 출력신호와 입력 옵셋을 샘플링하여 저장하는 제2 캐패시터(C2), 증폭-모드시 제1 캐패시터(C1)의 정전용량과 제2 캐패시터(C2)의 정전용량 간의 비를 이득값으로 하여 입력신호를 증폭하여 출력신호를 출력하는 증폭부, 및 스위칭부의 동작에 응답하여 보상-모드시 출력신호와 입력신호의 차 값을 샘플링하여 저장하는 제3 캐패시터(C3)를 포함하되, 복수의 스위칭소자(SW1~SW8) 중 하나의 스위칭소자, 가령 제2 스위칭소자(SW2)의 일단은 입력단과 제1 캐패시터(C1)의 일단에 공통으로 접속하고, 타단은 접지전압단에 접속하며, 하나의 스위칭소자는 제2 캐패시터(C2)의 타단과 증폭부의 출력단에 양단이 각각 접속하는 복수의 스위칭소자 중 다른 하나의 스위칭소자, 가령 제4 스위칭소자(SW4)와 동시에 온(ON) 및 오프(OFF) 동작하게 된다.
여기서, 제1 캐패시터(C1)의 양단은 입력신호가 입력되는 입력단과 증폭부의 부(-) 입력단에 각각 접속되고, 제2 캐패시터(C2)의 양단은 증폭부의 부(-) 입력단과 출력신호가 출력되는 출력단에 전기적으로 각각 접속된다.
또한 스위칭부는, 입력단과 출력단에 양단이 각각 접속하는 제1 스위칭 소자(SW1), 입력단과 접지전압단 사이에 양단이 각각 접속하는 제2 스위칭 소자(SW2), 증폭부의 부(-) 입력단과 제1 출력단에 양단이 각각 접속하는 제3 스위칭 소자(SW3), 제2 캐패시터(C2)의 타단과 제1 출력단에 양단이 각각 접속하는 제4 스위칭 소자(SW4), 제2 캐패시터(C2)의 타단과 접지전압단에 양단이 각각 접속하는 제5 스위칭 소자(SW5), 제1 출력단과 제3 캐패시터(C3)의 타단에 양단이 각각 접속하는 제6 스위칭 소자(SW6), 제6 스위칭 소자(SW6)와 제3 캐패시터(C3)가 접속된 접속점과 접지전압단에 양단이 각각 접속하는 제7 스위칭 소자(SW7), 및 제5 스위칭 소자(SW5), 제3 캐패시터(C3) 및 제1 출력단이 상호 접속된 접속점과 제2 출력단에 양단이 각각 접속하는 제8 스위칭 소자(SW8)를 포함한다.
상기의 구성에 따라 샘플링-모드시 제2 및 제4 스위칭 소자(SW2, SW4)는 온(ON) 상태로 유지되고, 제1, 제3, 제5 내지 제8 스위칭 소자(SW1, SW3, SW5~SW8)는 오프(OFF) 상태로 유지되며, 반면 증폭-모드시 제1 및 제3 스위칭 소자(SW1, SW3)는 온 상태로 유지되고, 제2, 제4, 제5 내지 제8 스위칭 소자(SW2, SW4, SW5~SW8)는 오프 상태로 유지된다. 또한 보상-모드시 제1, 제3, 제5, 제6 스위칭 소자(SW1, SW3, SW5, SW6)가 온 상태로 유지된 상태에서 제7 및 제8 스위칭 소자(SW7, SW8)를 온시켜 제2 및 제3 캐패시터(C2, C3)에 저장된 값을 제2 출력단으로 출력하게 된다.
한편 증폭부는 부(-) 입력단이 제1 캐패시터(C1)와 접속되고, 정(+) 입력단은 접지전압단과 접속된 연산 증폭기(120)로 이루어진다.Therefore, the switched capacitor type gain amplifier according to Embodiment 2 of the present invention includes a gain compensation capacitor C3 for compensating for gain loss while eliminating an input offset.
In more detail, the switched capacitor type gain amplifier according to the second embodiment of the present invention includes a switching unit including a plurality of switching elements SW1 to SW8 and an input signal and an input offset in the sampling mode in response to the operation of the switching unit. First capacitor C1 for sampling and storing the input offset in the amplification-mode, and sampling and storing the input offset in the sampling-mode in response to the operation of the switching unit, and outputting the output signal and the input offset in the amplification-mode. Amplifies the input signal by a ratio between the second capacitor C2 for sampling and storing, and the capacitance of the first capacitor C1 and the capacitance of the second capacitor C2 in the amplification-mode as a gain value, and outputs an output signal. And a third capacitor C3 for sampling and storing a difference value between the output signal and the input signal in the compensation mode in response to an operation of the switching unit, wherein the plurality of switching elements SW1 are included. One of the switching elements, ie, one of the second switching elements SW2, is connected to the input terminal and one end of the first capacitor C1 in common, and the other end is connected to the ground voltage terminal. To simultaneously turn on and off the other switching element, for example, the fourth switching element SW4, from among a plurality of switching elements respectively connected to the other end of the second capacitor C2 and the output end of the amplifier. do.
Here, both ends of the first capacitor C1 are connected to the input terminal to which the input signal is input and to the negative input terminal of the amplifier, respectively, and both ends of the second capacitor C2 are connected to the negative input terminal and the output signal of the amplifier. It is electrically connected to the output terminal which is output, respectively.
The switching unit may include a first switching element SW1 connected at both ends to an input terminal and an output terminal, a second switching element SW2 connected at both ends between an input terminal and a ground voltage terminal, and a negative input terminal and a negative input terminal of the amplifying unit. The other end of the third switching element SW3, the second capacitor C2, which is connected at both ends to the first output terminal, and the other end of the fourth switching element SW4, and the second capacitor C2, which are connected at both ends to the first output terminal, respectively. A fifth switching element SW5 having both ends connected to the terminal and the ground voltage terminal, a sixth switching element SW6 having both ends connected to the other end of the first output terminal and the third capacitor C3, and a sixth switching element SW6 respectively; ) And the seventh switching element (SW7) and the fifth switching element (SW5), the third capacitor (C3) and the first output terminal are connected to both ends of the connection point and the ground voltage terminal connected to the third capacitor (C3) And an eighth switching element SW8 having both ends connected to the interconnection point and the second output end, respectively.
According to the above configuration, in the sampling-mode, the second and fourth switching elements SW2 and SW4 are kept in an ON state, and the first, third, fifth and eighth switching elements SW1, SW3 and SW5. SW8 is maintained in the OFF state, while in the amplification mode, the first and third switching elements SW1 and SW3 are kept in the ON state, and the second, fourth, fifth to eighth switching elements (SW2, SW4, SW5 to SW8) are kept off. In addition, in the compensation mode, the seventh and eighth switching elements SW7 and SW8 are turned on while the first, third, fifth and sixth switching elements SW1, SW3, SW5 and SW6 are kept on. The values stored in the second and third capacitors C2 and C3 are output to the second output terminal.
On the other hand, the amplifying unit includes a negative (−) input terminal is connected to the first capacitor (C1), the positive input terminal is an
도 9에 도시된 본 발명의 실시예2에 따른 이득 증폭기는 도 7에 도시된 실시예1에 따른 이득 증폭기와 샘플링-모드와 증폭-모드는 동일한 동작 특성을 보임에 따라 여기서는 그에 대한 구체적인 설명은 전술한 내용으로 대신하기로 하며, 이하에서는 실시예2에 따른 이득 증폭기가 입력 손실을 보정하는 동작특성에 대해 설명하기로 한다. In the gain amplifier according to the second embodiment of the present invention shown in FIG. 9, the gain amplifier, the sampling-mode, and the amplification-mode according to the first embodiment shown in FIG. The above description will be made, and hereinafter, an operation characteristic in which the gain amplifier according to Embodiment 2 corrects an input loss will be described.
입력 손실을 보상하기 위한 보정-모드(compensation-mode)는 실시예1에서 샘플링-모드와 증폭-모드를 모두 수행한 후 수행된다. 이를 도 10을 참조하여 설명하기로 한다. The compensation-mode for compensating for the input loss is performed after performing both the sampling mode and the amplification mode in the first embodiment. This will be described with reference to FIG. 10.
도 9 및 도 10을 참조하면, 증폭-모드(Tamp) 구간 동안 증폭이 완료된 상태에서, 증폭기(120)의 출력은 입력신호와 이득의 곱(Vin×A)(여기서, 'A'는 이득값)으로 나타난다. 이때, 이득 A가 '1'이 되었을 때 메모리로 동작을 하게 된다. 그런데, 이득 손실이 발생하여 A가 1보다 작은 값을 갖는 경우, 스위칭부(SW1, SW2, SW4, SW6)를 온 상태로 유지시켜 증폭기(120)의 출력값과 입력신호의 차이 값(Vin×(1-A))을 캐패시터(C3)에 저장한다. 이런 상태에서, 스위칭부(SW7, SW8)를 온시켜 캐패시터(C2, C3)에 저장된 값을 출력단(Vout)으로 전달한다. 이로써, 후단의 이득 증폭기(아날로그 -메모리 회로를 구성하는 경우)의 캐패시터에 두 개의 전하량을 더한 입력신호(Vin)가 입력전압의 손실 없이 전달되어 이득 손실(1-A)를 보정해주는 역할을 한다. 9 and 10, while amplification is completed during an amplification-mode (Tamp) period, the output of the
실시예3Example 3
도 11은 본 발명의 실시예3에 따른 아날로그-메모리 회로를 설명하기 위하여 도시한 도면이다. FIG. 11 is a diagram for explaining an analog-memory circuit according to Embodiment 3 of the present invention.
도 11을 참조하면, 본 발명의 실시예3에 따른 아날로그-메모리 회로는 도 7 또는 도 9에 도시된 스위치드 캐패시터형 이득 증폭기를 이용하여 구성한다. 즉, 2개의 스위치드 캐패시터형 이득 증폭기(A, B)를 서로 루프 형태로 접속하여 아날로그 신호를 저장한다. 이에 대한, 구체적인 설명은 전술한 내용으로 대신하기로 한다.
다만, 본 발명의 실시예3에 따른 아날로그-메모리 회로는 스위칭부(혹은 제1 스위칭부)를 포함할 수 있는데, 이때 제1 스위칭부는, 제1 이득 증폭기(A)의 입력단으로 입력신호를 제공하는 입력 스위칭 소자(SWI), 제1 이득 증폭기(A)의 입력단과 제2 이득 증폭기(B)의 출력단에 양단이 각각 접속하는 전달 스위칭 소자(SWT), 및 제1 이득 증폭기(A)의 출력단에 일단이 접속되어 신호를 출력하는 출력 스위칭 소자(SWO)를 포함한다.
여기서 입력 스위칭 소자(SWI)는 제1 이득 증폭기(A)의 샘플링-모드시 온 상태로 유지되고, 전달 스위칭 소자(SWT)는 오프 상태로 유지되어 입력신호가 제1 이득 증폭기(A)의 제1 캐패시터(C1)로 샘플링되어 저장된다.
입력 스위칭 소자(SWI)는 제1 이득 증폭기(A)의 증폭-모드시 오프 상태로 유지되고, 전달 스위칭 소자(SWT)는 온 상태로 유지되어 제1 이득 증폭기(A)의 제1 캐패시터(C1)에 샘플링되어 저장된 값은 제2 이득 증폭기(B)의 제1 캐패시터(C1)에 샘플링되어 저장된다.
입력 스위칭 소자(SWI)는 제2 이득 증폭기(B)의 증폭-모드시 오프 상태로 유지되고, 전달 스위칭 소자(SWT)는 온-상태로 유지되어 제2 이득 증폭기(B)의 제1 캐패시터(C1)에 샘플링되어 저장된 값은 제1 이득 증폭기(A)의 제1 캐패시터(C1)에 샘플링되어 저장된다.Referring to FIG. 11, the analog-memory circuit according to Embodiment 3 of the present invention is constructed using the switched capacitor type gain amplifier shown in FIG. That is, two switched capacitor type gain amplifiers A and B are connected to each other in a loop to store analog signals. Detailed description thereof will be replaced with the above description.
However, the analog-memory circuit according to the third embodiment of the present invention may include a switching unit (or a first switching unit), wherein the first switching unit provides an input signal to an input terminal of the first gain amplifier A. An input switching element SWI, a transfer switching element SWT connected at both ends to an input end of the first gain amplifier A, and an output end of the second gain amplifier B, and an output end of the first gain amplifier A. One end is connected to the output switching element (SWO) for outputting a signal.
Here, the input switching element SWI is kept on in the sampling-mode of the first gain amplifier A, and the transfer switching element SWT is kept in the off state, so that the input signal is controlled by the first gain amplifier A. It is sampled and stored by one capacitor C1.
The input switching element SWI is kept off in the amplification-mode of the first gain amplifier A, and the transfer switching element SWT is kept in the on state so that the first capacitor C1 of the first gain amplifier A is closed. The value sampled and stored at) is sampled and stored in the first capacitor C1 of the second gain amplifier B.
The input switching element SWI is kept off in the amplification-mode of the second gain amplifier B, and the transfer switching element SWT is kept in the on-state so that the first capacitor of the second gain amplifier B is The value sampled and stored in C1) is sampled and stored in the first capacitor C1 of the first gain amplifier A.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기 한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, it will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.
이상에서 설명한 바와 같이, 본 발명에 의하면, 로직 스텐다드 프로세스(logic standard process) 아날로그-메모리 회로가 필요한 구조에서는 회로가 복잡하고 면적이 큰 ADC(Analog Digital Converter)-SRAM-DAC(Digital Analog Converter) 형태의 아날로그-메모리 회로를 사용하는 대신에 이득 증폭기의 미스매칭에 기인한 입력 옵셋과 이득 손실에 의해 발생되는 입력 신호의 손실을 보상하면서 회로가 간단하고, 칩 면적도 작은 아날로그-메모리 회로를 제공함으로써 경제적이고 효율적이다.As described above, according to the present invention, in a structure requiring a logic standard process analog-memory circuit, a complex circuit and a large area of an analog digital converter (ADC) -SRAM-DAC (Digital Analog Converter) form Instead of using an analog-memory circuit, the circuit is simple and compensates for the input signal loss caused by the mismatching of the gain amplifier and the loss of the input signal caused by the gain loss. Economical and efficient
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