KR101198938B1

KR101198938B1 - Method for isolation of high voltage device

Info

Publication number: KR101198938B1
Application number: KR20050127027A
Authority: KR
Inventors: 차한섭
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2005-12-21
Filing date: 2005-12-21
Publication date: 2012-11-07
Also published as: KR20070066170A

Abstract

본 발명은 고전압 소자의 소자 분리 방법에 관한 것으로, 반도체 기판 상에 산화막을 형성하는 단계와, 상기 소정의 사진 및 식각 공정으로 상기 반도체 기판이 노출될 때까지 상기 산화막을 식각하여 트렌치 및 소자 분리막을 형성하여 NMOS 영역과 PMOS 영역을 분리하는 단계와, 상기 트렌치 내부에 실리콘 에피층을 형성하는 단계와, 상기 PMOS 영역을 포토레지스트 패턴으로 블로킹한 후 이온 주입을 통해 NMOS 영역의 실리콘 에피층에 고농도 P웰을 형성하는 단계와, 상기 NMOS 영역을 포토레지스트 패턴으로 블로킹 한 후 이온 주입을 통해 PMOS 영역의 실리콘 에피층에 고농도 N웰을 형성하는 단계를 포함하는 고전압 소자의 소자 분리 방법을 제공한다.The present invention relates to a device isolation method of a high voltage device, comprising the steps of forming an oxide film on a semiconductor substrate, and etching the oxide film until the semiconductor substrate is exposed by the predetermined photo and etching process to form trenches and device isolation films. Forming and separating an NMOS region and a PMOS region, forming a silicon epitaxial layer in the trench, blocking the PMOS region with a photoresist pattern, and then implanting a high concentration P into the silicon epitaxial layer of the NMOS region through ion implantation. And forming a well, and forming a high concentration N well in the silicon epitaxial layer of the PMOS region by blocking the NMOS region with a photoresist pattern and then implanting the well.

트렌치, 산화막, 실리콘 에피층 Trench, oxide film, silicon epi layer

Description

고전압 소자의 소자 분리 방법{METHOD FOR ISOLATION OF HIGH VOLTAGE DEVICE}Device isolation method for high voltage devices {METHOD FOR ISOLATION OF HIGH VOLTAGE DEVICE}

도 1은 통상적으로 제조되는 고전압 소자의 단면도.1 is a cross-sectional view of a conventional high voltage device.

도 2 및 도 3은 종래 기술에 따른 임플란트 소자 분리 방법의 문제점을 도시한 단면도. 2 and 3 are cross-sectional views showing a problem of the implant device separation method according to the prior art.

도 4a 내지 도 4g는 본 발명의 실시예에 따른 고전압 소자의 소자 분리 방법을 설명하기 위한 공정별 단면도.4A to 4G are cross-sectional views of processes for explaining device isolation methods of a high voltage device according to an exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명>Description of the Related Art [0002]

20 : 반도체 기판 22 : 산화막20 semiconductor substrate 22 oxide film

22': 소자 분리막 24 : 제 1 포토레지스트 패턴22 ': device isolation layer 24: first photoresist pattern

26 : 트렌치 28 : 실리콘 에피층26: trench 28: silicon epi layer

30 : 제 2 포토레지스트 패턴 32 : HPWELL30: second photoresist pattern 32: HPWELL

34 : 제 3 포토레지스트 패턴 36 : HNWELL34: third photoresist pattern 36: HNWELL

본 발명은 반도체 소자의 소자 분리 방법에 관한 것으로, 특히 고전압 소자의 각 영역을 전기적으로 안정적으로 격리시키기 위한 고전압 소자의 소자 분리 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device isolation method of a semiconductor device, and more particularly, to a device isolation method of a high voltage device for electrically stably isolating each region of a high voltage device.

반도체 집적 회로가 고전압을 사용하는 외부 시스템을 직접 제어하는 경우 집적회로 내부에 외부 시스템의 고전압이 직접 걸리는 고전압 제어용 소자가 필요하게 되며, 또한 높은 브레이크 다운(Break down) 전압이 필요한 회로에서도 고전압용의 특수한 소자를 필요로 한다.When a semiconductor integrated circuit directly controls an external system using a high voltage, a high voltage control element that directly receives the high voltage of the external system is required inside the integrated circuit, and a high voltage is required even in a circuit requiring a high break down voltage. Special elements are required.

고전압이 직접 인가되는 외부 시스템의 구동 트랜지스터가 외부 시스템을 원활히 구동할 수 있게 작동하기 위해서는 고전압이 인가되는 드레인과 반도체 기판 사이의 브레이크 다운 전압이 인가되는 고전압보다 커야 하고, 브레이크 다운 전압을 높이기 위해서는 기판의 불순물 농도를 낮추어야 한다.In order for the driving transistor of an external system to which a high voltage is directly applied to operate the external system smoothly, the breakdown voltage between the drain and the semiconductor substrate to which the high voltage is applied must be greater than the high voltage to which the breakdown voltage is applied. The impurity concentration of must be lowered.

이를 위하여 높은 브레이크 다운 전압을 얻기 위해 소스(Source) 및 드레인(Drain) 영역의 하부에 소스 및 드레인과 동일한 도전형의 저농도 영역을 갖는 이중 확산 드레인(DDD; Double Diffused Drain) 구조를 사용한다. To achieve this, a double diffused drain (DDD) structure having a low concentration region of the same conductivity type as the source and drain regions is used below the source and drain regions to obtain a high breakdown voltage.

도 1은 통상적으로 제조되는 고전압 소자의 단면도로, P형 반도체 기판(21) 상의 NMOS 영역 과 PMOS 영역에는 각각 고농도로 도핑된 P⁺ 에피층(2 : 이하, HPWELL이라함)과, N⁺ 에피층(3 : 이하, HNWELL 이라함)이 형성되어 있다. 1 is a cross-sectional view of a conventional high voltage device, in which the NMOS region and the PMOS region on the P-type semiconductor substrate 21 are heavily doped, respectively, with a P ⁺ epi layer (hereinafter referred to as HPWELL) and N ⁺ epi. A layer (hereinafter referred to as HNWELL) is formed.

그리고, 상기 P⁺ 에피층(HPWELL : 2)과, N⁺ 에피층(HNWELL : 3)은 소자 분리 용 P형 저농도 임플란트 영역(4)에 의해 서로 전기적으로 격리된다. The P ⁺ epi layer (HPWELL: 2) and the N ⁺ epi layer (HNWELL: 3) are electrically isolated from each other by the P-type low concentration implant region 4 for device isolation.

또한, NMOS 영역의 HPWELL(2)이 형성된 P형 기판(1)의 상부에는 게이트 산화막(5) 및 게이트 전극(6a)이 형성되어 있으며, 게이트 전극(6a)의 양측 하부 기판 내부 즉 HPWELL(2) 내에는 저농도의 N형 드리프트 영역(N-Drift : 7a)이 형성되어 있다. In addition, a gate oxide film 5 and a gate electrode 6a are formed on the P-type substrate 1 on which the HPWELL 2 of the NMOS region is formed, and inside the lower substrate on both sides of the gate electrode 6a, that is, the HPWELL 2 ), A low concentration N-type drift region (N-Drift: 7a) is formed.

또한, 상기 N형 드리프트 영역(7a) 내부에는 기판 상부 표면에 노출되는 고농도 N형 불순물 영역(8)이 형성되어 있으며, HPWELL(2) 상단부에는 기판 상부 표면에 노출되며 소자 분리막(9)에 의해 상기 고농도 N형 불순물 영역(8)과 전기적으로 격리되는 고농도 P형 불순물 영역(10)이 형성되어 있다. In addition, a high concentration N-type impurity region 8 is formed in the N-type drift region 7a and is exposed on the upper surface of the substrate. An upper portion of the HPWELL 2 is exposed to the upper surface of the substrate and is formed by the device isolation layer 9. A high concentration P-type impurity region 10 electrically isolated from the high concentration N-type impurity region 8 is formed.

한편, PMOS 영역의 HNWELL(3)이 형성된 P형 기판(1)의 상부에는 게이트 산화막(5b) 및 게이트 전극(6b)이 형성되어 있으며, 게이트 전극(6b)의 양측 하부 기판 내부 즉 HNWELL(3) 내에는 저농도의 P형 드리프트 영역(P-Drift : 7b)이 형성되어 있다. On the other hand, a gate oxide film 5b and a gate electrode 6b are formed on the P-type substrate 1 on which the HNWELL 3 in the PMOS region is formed, and inside the lower substrate on both sides of the gate electrode 6b, that is, the HNWELL 3 ), A low concentration P-type drift region (P-Drift: 7b) is formed.

또한, 상기 P형 드리프트 영역(7b) 내부에는 기판 상부 표면에 노출되는 고농도 P형 불순물 영역(10)이 형성되어 있으며, HNWELL(3) 상단부에는 기판 상부 표면에 노출되며 소자 분리막(9)에 의해 상기 고농도 P형 불순물 영역(10)과 전기적으로 격리되는 고농도 N형 불순물 영역(8)이 형성되어 있다. In addition, a high concentration P-type impurity region 10 is formed in the P-type drift region 7b and is exposed on the upper surface of the substrate at the upper portion of the HNWELL 3 and is formed by the device isolation layer 9. A high concentration N-type impurity region 8 is electrically isolated from the high concentration P-type impurity region 10.

그런데, 이와 같은 구조의 고전압 소자에서 NMOS 영역과 PMOS 영역의 전기적으로 격리시키기 위하여 P형 저농도 임플란트 영역(4)을 형성할 때 10㎛ 정도의 깊이까지 형성해야 하는데 이온 주입의 특성상 수직 방향으로 균일한 도핑 농도로 형 성하기 어려운 문제점이 있었다.However, in order to electrically isolate the NMOS region and the PMOS region in such a high voltage device, the P-type low concentration implant region 4 should be formed to a depth of about 10 μm, which is uniform in the vertical direction due to the characteristics of ion implantation. There was a problem that it was difficult to form a doping concentration.

즉, 도 2에 도시된 바와 같이 이온 주입 Rp 영역은 도핑 농도가 높게되고 그 윗부분과 아랫 부분은 도핑 농도가 떨어져 노핑 농도가 취약한 부분(A)이 발생하게 된다.That is, as shown in FIG. 2, the ion implantation Rp region has a high doping concentration, and the upper portion and the lower portion of the ion implantation Rp region have a low doping concentration, thereby causing a portion A having a weakly doping concentration.

따라서, 이를 억제하기 위하여 이온 주입 공정을 2회로 나누어 진행하는 경우에도 도 3에 도시된 바와 같이 도핑 농도가 취약한 부분(B)이 발생하게 된다. Therefore, even when the ion implantation process is divided into two in order to suppress this, as shown in FIG. 3, the portion B having a weak doping concentration occurs.

결국, 도핑 농도가 떨어지는 취약 부분이 발생함에 따라 NMOS 영역과 PMOS 영역이 전기적으로 완벽하게 격리되지 못하여 소자간 전류 누설을 발생할 수 있는 문제점이 있었다. As a result, there is a problem that the current leakage between the devices can occur because the NMOS region and the PMOS region are not electrically isolated as the weak portion having a low doping concentration occurs.

상기 종래 기술에 따른 문제점을 해결하기 위한 본 발명의 목적은, 고전압 소자를 전기적으로 격리시키기 위한 임플란트 소자 분리 영역을 임플란트 방식 대신 산화막을 이용하여 소자 분리막으로 먼저 형성한 후 실리콘 SEG 공정을 통해 액티브 영역을 형성함으로써 소자 격리의 안정성을 확보할 수 있도록 하는 고전압 소자의 소자 분리 방법을 제공함에 있다. An object of the present invention for solving the problems according to the prior art is to first form an implant isolation region to electrically isolate the high-voltage device to the device isolation layer using an oxide film instead of the implant method, and then active region through the silicon SEG process It is to provide a device isolation method of a high voltage device to ensure the stability of device isolation by forming a.

상기 기술적 과제를 해결하기 위해 본 발명은, 반도체 기판 상에 산화막을 형성하는 단계와, 상기 소정의 사진 및 식각 공정으로 상기 반도체 기판이 노출될 때까지 상기 산화막을 식각하여 트렌치 및 소자 분리막을 형성하여 NMOS 영역과 PMOS 영역을 분리하는 단계와, 상기 트렌치 내부에 실리콘 에피층을 형성하는 단계와, 상기 PMOS 영역을 포토레지스트 패턴으로 블로킹한 후 이온 주입을 통해 NMOS 영역의 실리콘 에피층에 고농도 P웰을 형성하는 단계 및 상기 NMOS 영역을 포토레지스트 패턴으로 블로킹 한 후 이온 주입을 통해 PMOS 영역의 실리콘 에피층에 고농도 N웰을 형성하는 단계를 포함하는 고전압 소자의 소자 분리 방법을 제공한다.In order to solve the above technical problem, the present invention includes forming an oxide film on a semiconductor substrate, and etching the oxide film until the semiconductor substrate is exposed by the predetermined photo and etching process to form a trench and an isolation layer. Separating the NMOS region from the PMOS region, forming a silicon epitaxial layer inside the trench, blocking the PMOS region with a photoresist pattern, and then implanting a high concentration P well into the silicon epitaxial layer of the NMOS region through ion implantation. Forming and blocking the NMOS region with a photoresist pattern and forming a high concentration N well in the silicon epitaxial layer of the PMOS region through ion implantation.

또한, 상기 본 발명의 고전압 소자의 소자 분리 방법에서, 상기 산화막은 TEOS 또는 HTO으로 형성할 수 있으며, 상기 산화막 식각 공정은 HCl 가스 또는 Cl₂ 가스를 이용한 건식 식각 공정으로 실시할 수 있다. In addition, in the device isolation method of the high voltage device of the present invention, the oxide film may be formed of TEOS or HTO, the oxide film etching process may be performed by a dry etching process using HCl gas or Cl ₂ gas.

또한, 상기 본 발명의 고전압 소자의 소자 분리 방법에서, 상기 실리콘 에피층은 상기 소자 분리막에 의해 전기적으로 격리되도록 하기 위하여 소자 분리막의 두께 보다 800Å 내지 1100Å 정도 얇은 두께를 가지게 형성하는 것이 바람직하다.In addition, in the device isolation method of the high voltage device of the present invention, the silicon epi layer is preferably formed to have a thickness of about 800 kW to 1100 kW thinner than the thickness of the device isolation film so as to be electrically isolated by the device isolation film.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to embodiments of the present invention, examples of which are illustrated in the accompanying drawings, wherein like reference numerals refer to the like elements throughout.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기하였다.In the drawings, the thickness is enlarged to clearly represent the layers and regions. Like reference numerals designate like parts throughout the specification.

도 4a 내지 도 4g는 본 발명의 실시예에 따른 고전압 소자의 소자 분리 방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.4A to 4G are cross-sectional views for each process for describing a device isolation method of a high voltage device according to an embodiment of the present invention.

먼저, 도 4a를 참조하면, 반도체 기판(20) 상에 산화막(22)을 형성한다. 이때, 산화막은 10㎛ 정도의 두께로 형성하며, 일반적인 CVD 방식으로 증착되는 TEOS 또는 HTO(High Temperature Oxidation)으로 형성할 수 있다.First, referring to FIG. 4A, an oxide film 22 is formed on a semiconductor substrate 20. In this case, the oxide film may be formed to a thickness of about 10 μm, and may be formed of TEOS or HTO (High Temperature Oxidation) deposited by a general CVD method.

그런 다음, 상기 산화막(22)의 상부에 제 1 포토레지스트 패턴(24)을 형성한다. Then, the first photoresist pattern 24 is formed on the oxide film 22.

이어서, 도 4b에 도시된 바와 같이 상기 제 1 포토레지스트 패턴(24)을 이용하여 상기 반도체 기판(20)이 노출될 때까지 상기 산화막(22)을 식각하여 NMOS 영역과 PMOS 영역을 정의하는 소자 분리막(22') 및 트렌치(26)을 형성한다. Subsequently, as shown in FIG. 4B, an isolation layer defining an NMOS region and a PMOS region by etching the oxide layer 22 until the semiconductor substrate 20 is exposed using the first photoresist pattern 24. 22 'and trench 26 are formed.

이때, 상기 산화막(22) 식각 공정은 HCl 가스 또는 Cl₂ 가스를 이용한 건식 식각 공정으로 실시할 수 있다. In this case, the etching process of the oxide layer 22 may be performed by a dry etching process using HCl gas or Cl ₂ gas.

그리고 나서, 도 4c에 도시된 바와 같이 상기 제 1 포토레지스트 패턴(24)을 제거한다. Then, the first photoresist pattern 24 is removed as shown in FIG. 4C.

그런 다음, 도 4d에 도시된 바와 같이 상기 트렌치(26) 내부에 선택적인 에피 성장(SEG : Selective Epitaxy Growth) 공정을 통해 실리콘 에피층(28)을 형성한다. Next, as shown in FIG. 4D, a silicon epitaxial layer 28 is formed in the trench 26 through a selective epitaxy growth (SEG) process.

이때, 상기 실리콘 에피층(28)은 상기 소자 분리막(22') 두께 보다 800Å 내지 1100Å, 바람직하게는 1000Å 정도 얇은 두께를 가지게 형성한다. In this case, the silicon epitaxial layer 28 is formed to have a thickness of about 800 kPa to about 1100 kPa, preferably about 1000 kPa, than the thickness of the device isolation layer 22 ′.

또한, 상기 SEG 공정은 실리콘 소스로 SiH4, DCS(Dichlorosilane), TCS(Trichlorosilane) 중 선택된 어느 하나를 이용하여 600℃ 이상의 고온에서 실시하도록 한다. In addition, the SEG process is to be carried out at a high temperature of 600 ℃ or more using any one selected from SiH4, DCS (Dichlorosilane), TCS (Trichlorosilane) as a silicon source.

이어서, 도 4e에 도시된 바와 같이 상기 소자 분리막에 의해 정의된 PMOS 영역 상에 제 2 포토 레지스트 패턴(30)을 형성한 후 이를 이온 주입 마스크로 이용한 고농도 P형 임플란트 공정을 진행하여 NMOS 영역에 HPWELL(32)을 형성한다. Subsequently, as shown in FIG. 4E, the second photoresist pattern 30 is formed on the PMOS region defined by the device isolation layer, and then a high concentration P-type implant process using the same as an ion implantation mask is performed to HPWELL in the NMOS region. To form 32.

그런 다음, 상기 제 2 포토레지스트 패턴(30)을 제거한 후 도 4f에 도시된 바와 같이 상기 소자 분리막(22')에 의해 정의된 NMOS 영역 상에 제 3 포토 레지스트 패턴(34)을 형성한 후 이를 이온 주입 마스크로 이용한 고농도 N형 임플란트 공정을 진행하여 PMOS 영역에 HNWELL(36)을 형성한다. Then, after the second photoresist pattern 30 is removed, a third photoresist pattern 34 is formed on the NMOS region defined by the device isolation layer 22 ′ as shown in FIG. 4F. The HNWELL 36 is formed in the PMOS region by performing a high concentration N-type implant process used as an ion implantation mask.

이후, 도 4g에 도시된 바와 같이 불순물 이온 주입 영역 및 게이트 전극을 형성한다.Thereafter, an impurity ion implantation region and a gate electrode are formed as shown in FIG. 4G.

구체적으로는, NMOS 영역의 HPWELL(32) 내부와 PMOS 영역의 HNWELL(36) 내부에 저농도의 N형 및 P형 불순물 이온을 주입하여 N형 및 P형 드리프트 영역(Drift :38a, 38b)을 각각 형성하고, N형 및 P형 드리프트 영역에 주입된 이온들이 확산되도록 기판 결과물에 대해 열처리를 실시한다.Specifically, N-type and P-type drift regions (Drift: 38a, 38b) are implanted by injecting low concentrations of N-type and P-type impurity ions into the HPWELL 32 of the NMOS region and the HNWELL 36 of the PMOS region, respectively. The substrate is then heat treated to diffuse the ions implanted into the N-type and P-type drift regions.

그런 다음, 통상의 소자 분리 공정을 진행하여 STI(40)를 형성하고 NMOS 영역과 PMOS 영역에 각각 게이트 산화막(42a,42b) 및 게이트 전극(44a,44b)을 형성한다.After that, the device isolation process is performed to form the STI 40, and the gate oxide films 42a and 42b and the gate electrodes 44a and 44b are formed in the NMOS region and the PMOS region, respectively.

그 후, 각각의 영역에 고농도 N형 및 P형 불순물 이온을 주입하여 N⁺ 영역(46)과 P⁺ 영역(48)을 형성한다.Thereafter, high concentration N-type and P-type impurity ions are implanted into each of the regions to form the N ⁺ region 46 and the P ⁺ region 48.

이와 같이 본 발명에 의한 고전압 소자의 소자 분리 방법에서는, 각각의 깊은 웰을 분리하기 위한 소자 분리 방법으로, 기존의 임플란트 주입 방법을 이용하지 않고 소자 분리용 산화막 및 트렌치를 형성하여 각 영역을 분리한 후, 트렌치에 SEG 방식으로 실리콘 에피층을 형성하고, 여기에 이온 주입을 통해 고농도의 웰 영역을 각각 형성함에 따라, 각각의 영역의 격리를 안정적으로 할 수 있게 되는 것이다. As described above, in the device isolation method of the high voltage device according to the present invention, as the device isolation method for separating each deep well, an oxide film and a trench for device isolation are formed without using a conventional implant implantation method to separate each region. After that, the silicon epitaxial layer is formed in the trench by the SEG method, and a high concentration of the well region is formed through ion implantation, so that the isolation of each region can be stably performed.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. Accordingly, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention as defined in the following claims also fall within the scope of the present invention.

상술한 바와 같이 본 발명은 반도체 기판 상에 산화막을 형성하고 이를 패터닝하여 소자 분리막 및 트렌치를 형성하고 트렌치에 실리콘 에피층을 형성한 후 여기에 고 농도 웰 임플란트 공정을 진행하여 액티브 영역을 형성함으로써 소자간 격리의 안정성을 확보할 수 있어 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.As described above, according to the present invention, an oxide film is formed on a semiconductor substrate and patterned to form an isolation layer and a trench, a silicon epitaxial layer is formed in the trench, and a high concentration well implant process is performed thereon to form an active region. There is an advantage that can improve the reliability of the device can be secured the stability of the isolation.

Claims

반도체 기판 상에 산화막을 형성하는 단계;Forming an oxide film on the semiconductor substrate;

소정의 사진 및 식각 공정으로 상기 반도체 기판이 노출될 때까지 상기 산화막을 식각하여 트렌치 및 소자 분리막을 형성하여 NMOS 영역과 PMOS 영역을 분리하는 단계;Separating the NMOS region and the PMOS region by etching the oxide layer to form a trench and an isolation layer until the semiconductor substrate is exposed through a predetermined photo and etching process;

상기 트렌치 내부에 실리콘 에피층을 형성하는 단계; Forming a silicon epi layer in the trench;

상기 PMOS 영역을 포토레지스트 패턴으로 블로킹하는 단계;Blocking the PMOS region with a photoresist pattern;

상기 NMOS 영역의 실리콘 에피층에 이온 주입을 수행하여 고농도 P웰을 형성하는 단계; Performing ion implantation into the silicon epitaxial layer of the NMOS region to form a high concentration P well;

상기 PMOS 영역상의 상기 포토레지스트 패턴을 제거하고, 상기 NMOS 영역을 포토레지스트 패턴으로 블로킹하는 단계; Removing the photoresist pattern on the PMOS region and blocking the NMOS region with a photoresist pattern;

상기 PMOS 영역의 실리콘 에피층에 이온 주입을 수행하여 고농도 N웰을 형성하는 단계;Performing ion implantation into the silicon epitaxial layer of the PMOS region to form a high concentration N well;

상기 고농도 P웰 및 상기 고농도 N웰의 내부에 저농도의 N형 및 P형 불순물 이온을 주입하여 N형 및 P형 드리프트 영역을 각각 형성하는 단계;Implanting low concentration N-type and P-type impurity ions into the high concentration P well and the high concentration N well to form N-type and P-type drift regions, respectively;

상기 PMOS 영역 및 상기 NMOS 영역에 STI(Shallow Trench Isolation)를 형성하는 단계;Forming a shallow trench isolation (STI) in the PMOS region and the NMOS region;

상기 PMOS 영역 및 상기 NMOS 영역에 게이트 산화막 및 게이트 전극을 형성하는 단계; 및Forming a gate oxide film and a gate electrode in the PMOS region and the NMOS region; And

상기 PMOS 영역 및 상기 NMOS 영역에 고농도 N형 및 P형 불순물 이온을 주입하여 N+ 영역 및 P+ 영역을 각각 형성하는 단계;를 포함하는 고전압 소자의 소자 분리 방법.Implanting high concentration N-type and P-type impurity ions into the PMOS region and the NMOS region to form an N + region and a P + region, respectively.

제1항에 있어서, The method of claim 1,

상기 산화막은 TEOS 또는 HTO으로 형성하는 것을 특징으로 하는 고전압 소자의 소자 분리 방법.And the oxide film is formed of TEOS or HTO.

제2항에 있어서,3. The method of claim 2,

상기 산화막 식각 공정은 HCl 가스 또는 Cl₂ 가스를 이용한 건식 식각 공정으로 실시하는 것을 특징으로 하는 고전압 소자의 소자 분리 방법.The oxide layer etching process is a device isolation method of a high voltage device, characterized in that the dry etching process using a HCl gas or Cl ₂ gas.

제3항에 있어서, The method of claim 3,

상기 실리콘 에피층은 상기 소자 분리막 두께 보다 800Å 내지 1100Å 얇은 두께를 가지게 형성하는 것을 특징으로 하는 고전압 소자의 소자 분리 방법.The silicon epitaxial layer is a device isolation method of a high-voltage device, characterized in that formed to have a thickness of 800 Å to 1100 Å thinner than the device isolation film thickness.

제4항에 있어서,5. The method of claim 4,

상기 실리콘 에피층 형성 공정은 실리콘 소스로 SiH₄, DCS, TCS 중 선택된 어느 하나를 이용하여 실시하는 것을 특징으로 하는 고전압 소자의 소자 분리 방법.The silicon epitaxial layer forming process is performed using any one selected from SiH ₄ , DCS, and TCS as a silicon source.

제5항에 있어서,The method of claim 5,

상기 실리콘 에피층 형성 공정은 600℃ 이상에서 실시하는 것을 특징으로 하는 고전압 소자의 소자 분리 방법.The silicon epitaxial layer forming step is performed at 600 ° C or higher.