KR101194064B1 - 에칭 및 도핑 기능을 가지는 페이스트 조성물 - Google Patents
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Abstract
a) 란탄보라이드(LaB6) 분말, 알루미늄(Al) 분말, 금속 비스머스(Bi) 분말 및 산화 비스머스(Bi2O3) 분말 중 하나 이상을 선택한 도펀트 물질; b) 유기바인더; 및 c) 용제;를 포함하고, 소성 과정을 통해 일면에 박막이 형성된 실리콘 웨이퍼상의 박막을 에칭하는 것과 동시에 상기 실리콘 웨이퍼에 도핑되는 것을 특징으로 하는 에칭 및 도핑 기능을 가지는 페이스트 조성물에 관한 것이다.
본 발명에 의한 페이스트 조성물은 화학적 반응성이 높아 부식성, 독성 등의 문제가 있는 불소 화합물이나 인 화합물 대신 무독성의 페이스트를 사용하며, 무독성의 페이스트를 사용하기 때문에 도핑 공정 및 에칭 공정 후에도 세정 공정을 별도로 거치지 않아도 되는 장점이 있다.
도핑, 에칭, 페이스트
Description
소성 과정을 통해 일면에 박막이 형성된 실리콘 웨이퍼상의 박막을 에칭하는 것과 동시에 상기 실리콘 웨이퍼에 도핑되는 것을 특징으로 하는 에칭 및 도핑 기능을 가지는 페이스트 조성물에 관한 것이다.
일반적으로 실리콘 결정계 태양전지의 제조 과정은 실리콘 결정계 웨이퍼 기판의 수광면에 실리콘 기판의 도전형과 반대의 도전형이 되는 불순물을 확산하는 과정을 포함한다. 이 과정을 통해 pn접합을 형성하고, 실리콘 기판의 수광면과 그 이면에 각각 전극을 형성해 제조하는 것이 현재 주류가 되고 있다.
실리콘 결정계 태양전지의 발전 효율을 높이기 위한 방법으로, 수광면의 표면적을 넓혀 태양광의 수광량을 늘리기 위해서 KOH등의 알칼리 처리에 의한 요철처리(texturing)를 하거나 태양광의 반사를 막아 주는 반사 방지층을 형성한다.
또한, 실리콘 기판의 이면에는 실리콘 기판과 같은 도전형의 불순물을 고농 도로 확산시킴으로써, 이면 전해 효과에 의한 고출력화를 도모하는 방법 등이 일반적으로 행해지고 있다.
이 밖에 발전 효율을 한층 더 향상시키기 위한 여러 가지 방법이 보고되고 있다.
그 중의 한 예로 쉘로우 에미터(Shallow Emitter)와 셀렉티브 에미터(Selective Emitter)라고 불리는 구조가 있다.
실리콘 기판이 p형인 경우, 수광 표면에 형성되는 n형의 불순물 확산층을 가능한 얇게 형성해서 광전자의 pn접합에의 도달량을 늘린다. 또한 상기와 같은 경우 표면 저항의 증가를 보충하기 위해서 태양광이 차단되어지고, 수광 효율에 관련되지 않는 전극 하부에만 n형의 불순물 확산층을 선택적으로 깊게 형성한다.
셀렉티브 에미터 구조를 작성하는 방법으로서 인(P) 화합물을 함유하는 불순물을 혼입시킨 페이스트를 다음과 같은 공정에 의해 사용하는 방법이 제시되고 있다.
* Cz-Si 태양 전지에 대한 프로세스
1. 알칼리 처리에 의한 표면 요철처리
2. P 페이스트 패턴의 프린트 및 건조
3. 960℃에서의 도핑에 의한 선택적인 확산
4. 800℃, 1분 동안 선택적인 열 산화
5. PECVD SiNx : H 증착 (direct plasma)
6. 스크린 프린팅에 의한 전면 전극 생성 (Ag)
* 다결정 셀렉티브 에미터 태양전지의 프로세스
1. 산성의 등방성 표면 요철처리
2. P 페이스트 패턴의 프린트 및 건조
3. 850℃에서의 도핑에 의한 선택적인 확산
4. 기생 접합의 플라즈마 에칭
5. PECVD SiNx : H 증착 (direct plasma)
6. 스크린 프린팅에 의한 전면 전극 생성 (Ag)
7. 스크린 프린팅에 의한 후면 전극 생성 (Al)
8. 양 전극의 소성
기존에는 상기의 공법에 따라, SiO2 를 매트릭스로 하여 도핑성분에 붕소염, 산화붕소, 붕산, 유기붕소 화합물, 붕소 알루미늄 화합물, 인계염, 산화인, 인산, 유기 인 화합물, 유기 알루미늄 화합물, 알루미늄 염 등의 물질 중 하나 이상을 포함하는 도핑 페이스트를 제시하고 있다.
그러나, 이러한 도핑 페이스트는 매트릭스로서 SiO2 를 이용하고 있어, 도핑을 위한 가열?확산 공정으로 인(P) 또는 Boro-Silicate glass oxide 유리가 형성 되어 그것들을 제거하기 위해 HF등을 이용한 세정공정이 반드시 필요하다. 만일 잔류물이 남을 경우, 상부에 형성되는 전극 기판에 대한 접착성이 극도로 저하되거나 박리 등의 문제가 발생할 수 있기 때문이다.
이외에 전극 페이스트에 불순물을 혼합하여 전극소성 시에 불순물을 웨이퍼에 확산시키고, 전극 하부의 불순물 농도를 그 이외의 부분 대비 높게 하는 방법이 있다. 또한 불순물을 혼입시킨 페이스트를 전극 형성 부분에 도포해, 선택적으로 확산층을 형성하는 방법 등이 알려져 있다.
그러나 전극 페이스트에 불순물을 혼합시켜 불순물을 전극소성 시에 확산하는 경우는 전극 페이스트중의 불순물의 농도가 높아질수록, 전극 자체의 전기적 저항이 커져, 셀의 특성, 특히 Fill Factor를 저하시키는 문제가 있다.
한편, 불순물 농도가 작은 경우, 셀 제조 공정 상 전극 소성 공정은 확산공정보다 후속 공정이고 전극소성 온도는 확산 온도보다 저온에서 진행하기 때문에 셀렉티브 에미터의 효과를 거의 얻을 수 없는 문제가 있다.
또한 불순물을 혼입시킨 페이스트를 스크린 인쇄를 통해 도포하는 경우, 수십 nm이하의 박막을 형성하는 것이 곤란하고 매체로서의 유기물 등이 웨이퍼 표면에 잔존함으로써 특성에 악영향을 줄 수 있다.
상기와 같은 이유로 셀렉티브 에미터 구조에서는, 에칭에 의해 실리콘 기판 표면의 산화 실리콘 혹은 질화 실리콘층을 전극 형성 패턴과 같게 그 부분만큼을 제거해 필요한 불순물을 확산시키는 방법이 일반적이다. 따라서 에칭 페이스트가 별도로 사용되고 있다.
상기의 셀렉티브 에미터 구조와는 별도로 전극 형성을 위한 소성공정에 있어서, 실리콘 결정의 결함이나 불순물에 의한 오염을 막기 위해서 폴리머 베이스의 금속 페이스트를 이용하는 방법도 있다. 그러나 폴리머 금속 페이스트의 경화 온도가 200℃ 정도 이기 때문에, 사전에 실리콘 기판 표면의 산화 실리콘 혹은 질화 실리콘층을 전극 형성 패턴과 같게 그 부분만큼을 제거할 필요가 있다. 이와 같은 이유로도 에칭 페이스트가 필요하다.
이러한 목적으로 사용되는 에칭 페이스트는 에칭 성분으로서 암모늄-플루오리드 화합물 등의 불소 화합물이 이용되고 있다.
그러나 이러한 불소 화합물은 반응성이 높고 부식성도 높기 때문에 취급에 큰 주의가 필요하게 되어 공업 사용상 제한이 크며, 공정상에서도 에칭 공정 후의 세정 과정이 필수적이다.
이러한 불소화합물을 대체하는 방법으로서 인산이나 인산염 혹은 컴파운드 등의 인 화합물을 이용하는 방법을 개시하고 있으나, 해당 방법 또한 마찬가지로 높은 부식성이나 흡습성으로 인해 사용이 제한되고 있으며, 에칭 공정 후의 세정공정이 필요한 실정이다.
또한 일반적으로 도핑 페이스트로 쓰이는 조성물의 성분과 에칭 페이스트로 쓰이는 조성물의 성분이 상이하기 때문에, 도핑 공정과 에칭 공정이 분리되어 실시되고 있어 공정상의 효율성이 크게 떨어진다.
본 발명은 박막이 형성된 실리콘 웨이퍼를 에칭 및 도핑하는 페이스트 조성물에 있어서, 도핑 공정 및 에칭 공정을 동시에 행함으로써 공정상의 효율성을 높일 수 있는 도핑 및 에칭 기능을 가지는 페이스트 조성물을 제공하고자 한다.
또한 본 발명은 화학적 반응성이 높아 부식성, 독성 등의 문제가 있는 불소 화합물이나 인 화합물 대신 무독성의 도핑 및 에칭 기능을 가지는 페이스트 조성물을 제공하고자 한다.
또한 도핑 공정 및 에칭 공정 후에도 세정 공정을 거치지 않아도 되는 도핑 및 에칭 기능을 가지는 페이스트 조성물을 제공하고자 한다.
상기 과제를 해결하기 위해 본 발명의 페이스트 조성물은, a) n형 또는 p형으로 도핑 가능한 도펀트(dopant) 물질; b) 유기바인더; 및 c) 용제;를 포함하고, 소성 과정을 통해 일면에 박막이 형성된 실리콘 웨이퍼상의 박막을 에칭하는 것과 동시에 상기 실리콘 웨이퍼에 도핑되는 것을 특징으로 한다.
구체적으로 상기 도펀트(dopant) 물질은 란탄보라이드(LaB6) 분말, 알루미늄(Al) 분말, 금속 비스머스(Bi) 분말 및 산화 비스머스(Bi2O3) 분말 중 하나 이상 선택되는 것을 특징으로 한다.
본 발명에 의한 페이스트 조성물은 화학적 반응성이 높아 부식성, 독성 등의 문제가 있는 불소 화합물이나 인 화합물 대신 무독성의 페이스트를 사용하는 장점이 있다.
또한 본 발명에 의한 페이스트 조성물은 무독성의 페이스트를 사용하기 때문에 도핑 공정 및 에칭 공정 후에도 세정 공정을 별도로 거치지 않아도 된다.
또한 본 발명에 의한 페이스트 조성물은 도핑 공정 및 에칭 공정을 동시에 행할 수 있는 페이스트로써 두 개의 공정을 하나의 공정으로 줄여 공정사의 효율성 을 높히고 비용을 감소시킬 수 있는 효과가 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이다.
단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명에 따른 페이스트 조성물(30)은 일면에 박막(20)이 형성된 실리콘 웨이퍼(10)에 있어서, 소성 과정을 통해 상기 박막(20)을 에칭하는 것과 동시에 상기 실리콘 웨이퍼(10)에 도핑되는 것을 특징으로 한다.
구체적으로 상기 페이스트 조성물(30)은 a) n형 또는 p형으로 도핑 가능한 도펀트(dopant) 물질; b) 유기바인더; c) 용제;를 포함한다.
더욱 구체적으로 상기 도펀트(dopant) 물질은 란탄보라이드(LaB6) 분말, 알루미늄(Al) 분말, 금속 비스머스(Bi) 분말 및 산화 비스머스(Bi2O3) 분말 중 하나 이상 선택되는 것을 특징으로 한다.
상기에서 '동시에'라는 의미는 시간적인 의미에서 동시를 의미하는 것이 아니라, 프로세스적인 측면에서 에칭 과정과 도핑 과정이 하나의 페이스트 조성물에 의해 이루어진다는 것을 의미한다.
도 1 내지 도 4는 본 발명에 따른 페이스트 조성물(30)을 이용하여 박막(20)이 형성된 실리콘 웨이퍼(10)의 특정 부분을 에칭 및 도핑하고, 그 위에 전극을 형성시키는 과정을 도시한 것이다.
상기 과정은 다음과 같은 각 단계로 이루어진다.
(a) 박막(20)이 형성된 실리콘 웨이퍼(10)에 있어서, 에칭 및 도핑을 하려고 하는 부분에 본 발명에 따른 페이스트 조성물(30)을 도포한다.
(b) 1차 소성 과정을 통해 박막(20)은 에칭되고 실리콘 웨이퍼(10)는 도핑된 영역이 형성된다.
(c) 에칭된 부분에 Ag 페이스트(50)를 도포하고 건조시킨다.
(d) 2차 소성 과정을 통해 Ag 전극(51)을 형성한다.
이하, 도 1 내지 도 4의 각 단계에 대해 자세히 서술하도록 한다.
도 1은 박막(20)이 형성된 실리콘 웨이퍼(10)에 있어서, 특정 부분에 본 발명에 따른 페이스트 조성물(30)을 도포하는 단계에서의 구조를 나타내는 단면도이다. 상기 특정 부분은 박막(20)이 형성된 실리콘 웨이퍼(10)에 있어서, 에칭 및 도핑을 하려고 하는 부분을 의미한다.
실리콘 웨이퍼(10)는 단결정, 다결정, 또는 비정질 실리콘 반도체 기판 등을 사용한다. 실리콘 웨이퍼(10)의 크기 및 형상은 특별히 한정되지 않는다. 실리콘 웨이퍼(10)는 일반적인 결정계 실리콘 태양전지에서 쓰이는 것처럼 p형 기판을 사용할 수 있지만, n형 기판도 사용 가능하다.
박막(20)은 상기 실리콘 웨이퍼(10) 상에 형성된다. 상기 박막(20)의 예로는 실리콘 산화막, 실리콘 질화막, 금속 산화막, 비정질 실리콘막 및 기타 자연 산화막 등이 있으며 반드시 이에 한정되는 것은 아니다. 상기 박막(20)은 진공 증착법, 화학 기상 증착법, 스퍼터 증착, 전자빔 증착, 스핀 코팅, 스크린 인쇄, 스프레이 코팅 등의 방법으로 형성될 수 있다.
특히 본 발명을 태양전지에 적용하는데 있어서, 상기 박막(20)은 반사방지막으로써의 역할을 수행할 수 있다. 반사방지막은 실리콘 웨이퍼(10)(또는 기판)의 전면으로 입사되는 태양광의 반사율을 감소시킨다.
상기와 같이 박막(20)이 형성된 실리콘 웨이퍼(10)상의 특정 부분에 본 발명에 따른 페이스트 조성물(30)을 도포한다. 페이스트 조성물(30)을 도포하는 방법은 스크린 인쇄법이 바람직하지만 반드시 이에 한정되는 것은 아니다. 구체적인 페이스트 조성물(30) 성분에 대해서는 후술하도록 하겠다.
페이스트 조성물(30)을 도포하는 부분은 박막(20)을 에칭하고 실리콘 웨이퍼(10)에 도펀트(dopant)를 도핑하기 위한 곳이다. 또한 후술할 전극 페이스트(50)를 도포하여 전극을 형성하는 부분이기도 하다.
도 2는 1차 소성 과정을 통해 박막(20)을 에칭하고 실리콘 웨이퍼(10)에 도핑된 영역이 형성되는 단계에서의 구조를 나타내는 단면도이다.
페이스트 조성물(30)의 도펀트 물질은 박막(20)을 투과하여 실리콘 웨이퍼(10)에 도핑된 영역, 즉 도핑층(40)을 형성한다. p형의 도핑층(40)을 형성하려고 할 경우, 도펀트 물질은 B, Al 등과 같은 3족 원소를 포함한다. n형의 도핑층(40)을 형성하려고 할 경우, 도펀트 물질은 Bi 등과 같은 5족 원소를 포함한다. p형인 실리콘 웨이퍼(10)에 n형의 도핑층(40)이 형성되면 계면에는 pn접합이 형성되며, n 형인 실리콘 웨이퍼(10)에 p형의 도핑층(40)이 형성되어도 역시 pn접합이 형성된다.
본 발명에서의 에칭이란 식각의 의미를 가지는 일반적인 의미의 에칭과는 다소 다른 점이 있다. 페이스트 조성물(30)의 일부 도펀트 물질은 박막(20)을 투과하여 실리콘 웨이퍼(10)에 일정한 영역의 도핑층(40)을 형성하는데, 이때 박막(20)은 일종의 투과벽으로써 작용한다. 또한 페이스트 조성물(30)은 상기 박막(20)이 위치하던 자리를 대체하게 되면서 도핑층(40)을 형성하는데, 이러한 점에서 박막을 식각해내는 기존의 에칭과 유사한 의미를 갖는다.
소성 과정은 800℃ ~ 1000℃의 온도에서 5분 ~120분간 행하는 것이 바람직하다. 상기 온도보다 너무 낮거나 소성 시간이 너무 짧으면, 원하는 수준의 도핑층(40)을 형성하기 어렵다. 이에 반해 상기 온도보다 높거나 소성 시간이 너무 길면, 도핑층(40)이 깊게 형성되어 원하는 pn접합을 얻기가 어려워지는 문제점이 있다.
도 3은 상기와 같이 에칭된 부분에 전극을 형성하기 위한 Ag 페이스트(50)를 도포하고 건조시키는 단계에서의 구조를 나타내는 단면도이다.
스크린 인쇄방법을 이용하여 Ag 페이스트(50)를 인쇄하는 것이 바람직하며, 상기 인쇄 과정 후에 건조시키는 단계를 거친다.
도 4는 2차 소성 과정을 통해 Ag 전극층(51)을 형성하는 단계에서의 구조를 나타내는 단면도이다.
일반적인 Ag 전극층은 경화용과 소성형 두 가지로 나뉘어 질 수 있으며, 본 발명에서는 특별한 언급을 제외하고는 경화용 페이스트로 전극층을 형성하였다.
경화용의 경우 2차 소성 과정은 IR 소성로(furnace)에서 150℃ ~ 250℃의 온도로 10분 ~ 60분 동안 경화시키는 것이 바람직하다.
또한, 소성형의 경우 2차 소성 과정은 IR 소성로(furnace)에서 700℃ ~ 1000℃의 온도로 1분 ~ 60분 동안 소성 시키는 것이 바람직하다.
이하에서는 본 발명에 따른 페이스트 조성물(30)에 대해 상세히 설명하도록 하겠다. 구체적으로 상기 페이스트 조성물(30)은 a) n형 또는 p형으로 도핑 가능한 도펀트(dopant) 물질; b) 유기바인더; c) 용제;를 포함한다.
전술한 바와 같이 p형의 도핑층(40)을 형성하려고 할 경우, 도펀트 물질은 B, Al등과 같은 3족 원소를 포함한다. n형의 도핑층(40)을 형성하려고 할 경우, 도펀트 물질은 Bi 등과 같은 5족 원소를 포함한다.
구체적으로 본 발명에 있어서, 상기 도펀트(dopant) 물질은 란탄보라이 드(LaB6) 계열 분말, 알루미늄(Al) 분말, 금속 비스머스(Bi) 분말 및 산화 비스머스(Bi2O3) 분말 중 하나 이상 선택되는 것이 바람직하다.
상기 도펀트 물질은 전체 조성물 대비 0.1 중량% ~ 98 중량%의 함량을 가지며, 바람직하게는 40 중량% ~ 80 중량%의 함량을 가진다. 0.1 중량% 미만의 함량일 경우 도핑 효과와 에칭 효과가 거의 일어나지 않고, 98 중량% 초과인 경우 페이스트(30)의 유동성이 거의 없어 선택적 인쇄 가능성이 희박하다.
유기바인더는 에틸 셀룰로오스(ethyl cellulose), 니트로셀룰로오스(nitrocellulose)와 같은 섬유계 수지, 아크릴 수지 등을 사용할 수 있다. 유기바인더는 전체 조성물 대비 0.1 중량% ~ 10 중량%의 함량을 가지는 것이 바람직하다. 유기 바인더 함량이 0.1 중량% 미만이면, 페이스트의 점착성이 부족하여 인쇄성이 불량할 수 있고, 10 중량%를 초과하는 경우, 소성 후에 다량의 잔탄이 남아 저항이 불량할 수 있다.
다만, 상기 유기 바인더 대신에 SiO2 미분말을 용제에 분산해 점성을 부여한 무기분산물을 이용할 수도 있다.
용제는 타피네올, 셀로솔브(cellosolve)과 같은 유기 용매를 사용할 수 있다. 용제는 전체 조성물에서 도펀트 물질과 유기바인더 외의 잔량의 함량 범위를 갖는다. 또한 상기의 조성물에 증점제, 소포제, 틱소트로픽제 등의 첨가물을 추가 하는 것도 가능하다.
이하에서는 상기의 내용들을 뒷받침할 수 있는 실시예 및 비교예를 포함하는 실험예들을 살펴보도록 한다.
[
실험예1
]
<실시예1-1>
텍스쳐링이나 도핑이 되어 있지 않은 5인치, 250㎛ 두께를 갖는 p형 실리콘 기판을 준비하였다. 상기 기판상에 란탄보라이드 분말(LaB6, Aldrich社) 50 중량부를 50 중량부의 유기 바인더(Etocel, Dow Coning社)에 롤 밀을 이용해 분산시킨 페이스트를 2cmX3cm의 리본모양으로 스크린 인쇄하였다.
그 후 시험편을 오븐에서 150℃, 20분간 건조하였다. 건조된 시험편을 피크 온도가 850℃로 설정된 소성로(Furnace)에서 7분, 9분, 15분, 34분이 되게 벨트스피드를 조정하여 소성을 실시하였다.
소성된 시험편 상에, 에폭시성분의 유기바인더를 부틸카비톨아세테이트(Butyl carbitol acetate)에 녹인 유기비히클 20중량부와 80중량부의 구형 Ag powder를 혼합 후 롤밀을 이용해 분산시킨 전극 페이스트를 도포해 200℃, 30분간 건조, 경화를 실시하여 전극을 형성하였다. 상기의 방법으로 제조된 도핑 페이스트의 도포 두께는 5㎛ ~ 7㎛이고, 전극 두께는 18㎛ ~ 22㎛로 측정되었다.
<실시예1-2>
실시예1에서 란탄보라이드 분말을 알루미늄 분말(Al, 고순도 화학연구소)로 대체한 것을 제외하고는 실시예1-1과 동일하게 실시하였다.
<실시예1-3>
실시예1에서 란탄보라이드 분말을 금속 비스머스 분말(Bi, 고순도 화학연구소)로 대체한 것을 제외하고는 실시예1-1과 동일하게 실시하였다.
<실시예1-4>
실시예1에서 란탄보라이드 분말을 산화 비스머스 분말(Bi2O3, 고순도 화학연구소)로 대체한 것을 제외하고는 실시예1-1과 동일하게 실시하였다.
<비교예1-1>
실시예1에서 란탄보라이드 분말을 은 분말(Ag, 도와 광업사)로 대체한 것을 제외하고는 실시예1-1과 동일하게 실시하였다.
<비교예1-2>
실시예1에서 란탄보라이드 분말을 산화 안티몬 분말(Sb2O3, Aldrich社)로 대 체한 것을 제외하고는 실시예1-1과 동일하게 실시하였다.
<비교예1-3>
실시예1에서 란탄보라이드 분말을 은 분말(Ag, 도와 광업사)로 대체하였다.또한 도핑 페이스트를 스크린 인쇄하는 공정 후에, HF로 세정하는 공정을 추가한 것을 제외하고는 실시예1-1과 동일하게 실시하였다.
<표1>
* 상기 <표1>에서 측정된 단위 : 표면저항(Ω/sq)
상기 결과에서 보는 바와 같이, 실시예 1-1 ~ 1-4의 경우, 비교예 1-1 ~ 1-2와 비교하여 낮은 표면저항을 가지게 되는 것을 알 수 있다. 이는 소성 시간이 대략 30분이 넘어서면서부터 그 차이가 확연해진다. 또한 비교예1-3과 같이 세정공정을 거쳐 제조한 전극과 비교하여도 실시예 1-1 ~ 1-4의 표면저항이 낮음을 알 수 있다.
따라서, 본원 발명의 페이스트는 유독성 및 부식성이 강한 불소 화합물이나 인 화합물을 이용하지 않으며, 세정 공정이 필요하지 않은 스크린 인쇄 가능한 도핑 페이스트임을 알 수 있다.
[
실험예2
]
<실시예2-1>
(1) 상압 CVD법에 의해 질화실리콘층이 1600Å의 두께로 형성된 두께 0.8mm의 실리콘 기판을 3cmX10cm의 크기로 자른 시험편을 준비하였다. 상기 시험편 상에 란탄보라이드 분말(LaB6, Aldrich社) 50 중량부를 50 중량부의 유기 바인더(Etocell, Dow Coning社)에 롤 밀을 이용해 분산시킨 페이스트를 2cmX5cm의 리본모양으로 스크린 인쇄하였다.
그 후 시험편을 오븐에서 150℃, 20분간 건조하였다. 건조된 시험편을 피크 온도가 850℃로 설정된 소성로에서 30분간 소성을 실시하였다. 에칭 효과의 확인을 위해서 소성된 시험편을 50중량% HF 용액에 침지 후, 표면 잔류물을 제거하였다. 그리고 그 표면저항값을 4단자 프로브를 이용하여 측정하였으며, 그 결과를 표2에 나타내었다.
(2) 상기 (1) 과정에서 시험편을 소성한 후에 세정하지 않고, 상기 시험편의 질화실리콘층 상에 경화용 Ag 페이스트를 도포한 다음 오븐에서 200℃, 30분간 건조, 경화를 행한 것을 제외하고는 (1)의 과정과 동일하게 실시하였다. 최종적으로는, 표면의 Ag 페이스트층과 이면의 실리콘 기판간의 전기저항을 4단자 프로브를 이용하여 전기적 도통 여부를 측정하여, 그 결과를 표2에 나타내었다.
* 경화용 Ag 페이스트 : 에폭시계 유기바인더(YDCN-7P, 국도화학)를 부틸카비톨아세테이트(Butyl carbitol acetate)에 녹인 유기비히클 20중량부와 80중량부의 은 분말(Ag, 도와 광업사)을 혼합 후 롤밀을 이용해 분산시켜 제조
<실시예2-2>
실시예1에서 란탄보라이드 분말을 알루미늄 분말(Al, 고순도 화학연구소)로 대체한 것을 제외하고는 실시예1과 동일하게 실시하였다.
<실시예2-3>
실시예1에서 란탄보라이드 분말을 금속 비스머스 분말(Bi, 고순도 화학연구 소)로 대체한 것을 제외하고는 실시예1과 동일하게 실시하였다.
<실시예2-4>
실시예1에서 란탄보라이드 분말을 산화 비스머스 분말(Bi2O3, 고순도 화학연구소)로 대체한 것을 제외하고는 실시예1과 동일하게 실시하였다.
<비교예2-1>
실시예1에서 란탄보라이드 분말을 은 분말(Ag, 도와 광업社)로 대체한 것을 제외하고는 실시예1과 동일하게 실시하였다.
<비교예2-2>
실시예1에서 란탄보라이드 분말을 산화 안티몬 분말(Sb2O3, Aldrich社)로 대체한 것을 제외하고는 실시예1과 동일하게 실시하였다.
<표2>
상기 결과에서 보는 바와 같이, 실시예 2-1 ~ 2-4의 경우, 표면 저항이 200Ω이하로 나타났으나, 비교예2-1의 경우 Reference인 순수 실리콘 기판만을 동일한 조건으로 진행한 결과와 동일한 결과를 나타냈다. 비교예2-2의 경우도 세정후의 저항이 매우 높은 것을 볼 때, 실시예 2-1 ~ 2-4의 페이스트가 에칭 효과 및 도핑 효과를 가지는 것을 확인할 수 있다.
따라서, 본원 발명의 페이스트는 유독성 및 부식성이 강한 불소 화합물이나 인 화합물을 이용하지 않고 산화실리콘 및 질화실리콘층을 에칭하는 것이 가능하며, 세정 공정이 필요하지 않은 스크린 인쇄 가능한 에칭 페이스트임을 알 수 있다.
[
실험예3
]
<실시예3-1>
(1) 상압 CVD법에 의해 질화실리콘층이 1600Å의 두께로 형성된 두께 0.8mm의 실리콘 기판을 3cmX10cm의 크기로 자른 시험편을 준비하였다. 상기 시험편 상에 란탄보라이드 분말(LaB6, Aldrich社) 50 중량부를 50 중량부의 유기 바인더(Etocell, Dow Coning社)에 롤 밀을 이용해 분산시킨 도핑 페이스트를 2cmX5cm의 리본모양으로 스크린 인쇄하였다.
그 후 시험편을 오븐에서 150℃, 20분간 건조하였다. 건조된 시험편을 피크 온도가 850℃로 설정된 소성로에서 30분간 소성을 실시하였다. 표면 잔류물 제거 없이, 전기적 통전 여부를 4단자 프로브를 이용하여 측정하였으며, 그 결과를 표3에 나타내었다.
(2) 상기 (1) 과정에서 시험편을 소성한 후에 세정하지 않고, 상기 시험편의 질화실리콘층 상에 소성형 Ag 페이스트를 도포한 다음 IR 소성로에서 850℃ 2분동안 소결한 것을 제외하고는 (1)의 과정과 동일하게 실시하였다. 최종적으로는, 표면의 Ag 페이스트층과 이면의 실리콘 기판간의 전기저항을 4단자 프로브를 이용하여 측정하였으며 그 결과를 표4에 나타내었다.
<실시예3-2>
실시예3-1에서 란탄보라이드 분말을 산화 비스머스 분말(Bi2O3, 고순도 화학연구소)로 대체한 것을 제외하고는 실시예3-1과 동일하게 실시하였다.
<실시예3-3>
실시예3-1에서 란탄보라이드 분말을 금속 비스머스 분말(Bi, 고순도 화학연구소)로 대체한 것을 제외하고는 실시예3-1과 동일하게 실시하였다.
<실시예3-4>
실시예3-1에서 50 중량부의 란탄보라이드 분말을 25 중량부의 란탄보라이드 분말과 25중량부의 산화 비스머스 분말(Bi2O3, 고순도 화학연구소)로 대체한 것을 제외하고는 실시예3-1과 동일하게 실시하였다.
<실시예3-5>
실시예3-1에서 란탄보라이드 분말을 알루미늄 분말(Al, 고순도 화학연구소)로 대체한 것을 제외하고는 실시예3-1과 동일하게 실시하였다.
<표3>
<표4>
상기 <표3>의 결과에서 보는 바와 같이, 전극이 형성되기 전의 에칭 및 도핑이 된 상태에서는 도통이 되지 않는 것을 알 수 있다. 다만 실시예 3-5의 경우 Al 분말이 포함되어 있어 R11, R13에서 도통이 되고 있는 것을 알 수 있다.
상기 <표4>는 페이스트에 의해 에칭 및 도핑이 된 후에, 세정 과정에 의한 표면 부산물 제거 없이 소성형 Ag 페이스트로 전극을 형성하고 측정한 저항값들을 나타낸 것이다. 상기 결과에서 보는 바와 같이 실시예들을 통해 Ag 전극 형성에 의해 도통이 되는 것을 확인할 수 있으며, 이를 통해 Ag 전극 하부의 박막이 에칭되었고 또한 도핑 영역이 형성된 것임을 알 수 있다.
본 발명은 실시예를 참고로 하여 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술이 속하는 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
도 1 내지 도 4는 본 발명에 따른 페이스트 조성물을 이용하여 박막이 형성된 실리콘 웨이퍼의 특정 부분을 에칭 및 도핑하고, 그 위에 전극을 형성시키는 과정을 나타낸 단면도이다.
Claims (7)
- a) n형 또는 p형으로 도핑 가능한 도펀트(dopant) 물질;b) 유기바인더; 및c) 용제;를 포함하는 페이스트 조성물로서,상기 도펀트(dopant) 물질은 란탄보라이드(LaB6) 분말, 금속 비스머스(Bi) 분말 및 산화 비스머스(Bi2O3) 분말 중 하나 이상 선택되며,상기 페이스트 조성물은 소성 과정을 통해 일면에 박막이 형성된 실리콘 웨이퍼상의 상기 박막을 에칭하는 것과 동시에 상기 실리콘 웨이퍼에 도핑되는 것을 특징으로 하는 에칭 및 도핑 기능을 가지는 페이스트 조성물.
- 제1항에 있어서,상기 박막은 실리콘 산화막, 실리콘 질화막, 금속 산화막 및 비정질 실리콘막 중 선택되는 어느 하나인 것을 특징으로 하는 에칭 및 도핑 기능을 가지는 페이스트 조성물.
- 삭제
- 제1항에 있어서,상기 조성물은a) 도펀트 물질 0.1 중량% ~ 98 중량%;b) 유기바인더 0.1 중량% ~ 10 중량%; 및c) 잔량의 용제;를 포함하는 것을 특징으로 하는 에칭 및 도핑 기능을 가지는 페이스트 조성물.
- 제1항에 있어서,상기 소성 과정은 800℃ ~ 1000℃에서 5분 ~ 120분 동안 행해지는 것을 특징으로 하는 에칭 및 도핑 기능을 가지는 페이스트 조성물.
- 제1항 내지 제2항 및 제4항 내지 제5항 중 어느 하나의 페이스트 조성물을 이용하여 제조된 전극.
- 제6항의 전극을 포함하는 태양전지.
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