KR101189136B1 - An array substrate of LCD and Method of fabricating of the same - Google Patents
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Abstract
본 발명은 액정표시장치에 관한 것으로 특히, 구동회로 일체형 액정표시장치용 어레이 기판과 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to an array substrate for a liquid crystal display device with integrated driving circuit and a method of manufacturing the same.
특히, 어레이 기판의 각 화소마다 구성하는 보조 용량부인 스토리지 캐패시터를 형성하기 위한 도핑공정에서, 슬릿 도핑 및 열처리를 통한 도펀트 확산현상을 이용한다.In particular, a dopant diffusion phenomenon through slit doping and heat treatment is used in a doping process for forming a storage capacitor, which is an auxiliary capacitor configured for each pixel of an array substrate.
또한, 어레이기판의 구동회로 및 스위칭 소자로 사용되는 다결정 박막트랜지스터의 소스 및 드레인 전극과, 어레이 기판의 표시영역에 형성하는 화소 전극을 단일 공정으로 형성하는 것을 특징으로 한다.In addition, the source and drain electrodes of the polycrystalline thin film transistor used as the driving circuit and switching element of the array substrate, and the pixel electrode formed in the display region of the array substrate are formed in a single process.
본 발명은 전술한 바와 같은 공정을 포함한 전체 5마스크 공정으로 구동회로 일체형 액정표시장치용 어레이기판을 제작하는 것을 특징으로 한다.The present invention is characterized in that a drive circuit-integrated liquid crystal display device array substrate is fabricated in a total five mask process including the above-described process.
Description
도 1은 일반적인 구동회로 일체형 액정패널을 개략적으로 도시한 평면도이고, 1 is a plan view schematically illustrating a general liquid crystal panel integrated with a driving circuit;
도 2는 종래에 따른 구동회로 일체형 액정표시장치용 어레이기판의 일부를 도시한 확대 평면도이고,FIG. 2 is an enlarged plan view showing a part of an array substrate for a liquid crystal display device with a driving circuit integrated according to the related art.
도 3a와 도 3b는 종래에 따른 구동회로 일체형 액정표시장치의 구성을 개략적으로 도시한 단면도이고,3A and 3B are cross-sectional views schematically illustrating a structure of a liquid crystal display device incorporating a driving circuit according to the related art.
도 4a 내지 도 4i는 종래에 따른 구동회로를 제작하는 공정을 순서대로 도시한 공정 단면도이고,4A to 4I are process cross-sectional views sequentially showing a process of manufacturing a driving circuit according to the related art;
도 5a 내지 도 5i는 종래에 따른 구동회로 일체형 액정표시장치용 어레이기판의 표시영역에 대응하는 공정을 순서대로 도시한 공정 평면도이고,5A to 5I are process plan views sequentially showing a process corresponding to a display area of a conventional array of driving circuit integrated liquid crystal display devices,
도 6a 내지 도 6i는 각각 도 5a 내지 도 5i의 Ⅲ-Ⅲ을 따라 절단한 공정 단면도이고,6A to 6I are cross-sectional views taken along line III-III of FIGS. 5A to 5I, respectively.
도 7은 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 표시영역 일부를 확대한 평면도이고,7 is an enlarged plan view of a part of a display area of an array substrate for a liquid crystal display device including a driving circuit in accordance with an embodiment of the present invention;
도 8a와 도 8b는 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이기판의 단면 구성을 도시한 단면도이고,8A and 8B are cross-sectional views showing the cross-sectional structure of an array substrate for a drive circuit-integrated liquid crystal display device according to the present invention;
도 9a 내지 도 9l은 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이기판에 구성하는 구동회로의 제조공정을 순서대로 도시한 공정 단면도이고,9A to 9L are cross-sectional views sequentially illustrating a manufacturing process of a driving circuit included in an array substrate for a driving circuit integrated liquid crystal display device according to the present invention;
도 10a 내지 도 10l은 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이기판의 표시영역에 대응하는 공정을 순서대로 도시한 공정 평면도이고,10A to 10L are process plan views sequentially showing a process corresponding to a display area of an array substrate for a drive circuit-integrated liquid crystal display device according to the present invention;
도 11a 내지 도 11l은 각각 도 10a 내지 도 10n의 Ⅴ-Ⅴ를 따라 절단한 공정 단면도이다.11A to 11L are cross-sectional views taken along the line VV of FIGS. 10A to 10N, respectively.
< 도면의 주요 부분에 대한 부호의 설명 >Description of the Related Art
100 : 기판 110 : 제 3 다결정 반도체층100
112 : 제 4 다결정 반도체층 128 : 게이트 전극112: fourth polycrystalline semiconductor layer 128: gate electrode
130 : 스토리지 제 2 전극 158 : 소스 전극130: storage second electrode 158: source electrode
160 : 드레인 전극 166 : 스토리지 제 3 전극160: drain electrode 166: storage third electrode
168 : 화소 전극 168 pixel electrodes
본 발명은 액정표시장치에 관한 것으로, 특히 구동회로 일체형 액정표시장치 용 어레이기판과 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to an array substrate for a liquid crystal display device incorporating a driving circuit and a manufacturing method thereof.
일반적으로, 액정표시장치는 박막 트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이기판과 컬러 필터(color filter)기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 이미지를 얻는 표시장치이다. In general, a liquid crystal display device injects a liquid crystal between an array substrate including a thin film transistor (TFT) and a color filter substrate, and displays an image by using a difference in refractive index of light according to the anisotropy of the liquid crystal. It is a display device.
이러한 표시장치의 스위칭 소자로 사용되는 박막트랜지스터는, 어레이부의 설계에 따라 다양한 형태로 구성 가능하며 특히, 액티브층으로 사용되는 반도체층으로는 비정질 실리콘 또는 다결정 실리콘(폴리 실리콘)을 사용하게 된다.The thin film transistor used as the switching element of the display device can be configured in various forms according to the design of the array unit. In particular, the semiconductor layer used as the active layer uses amorphous silicon or polycrystalline silicon (polysilicon).
이때, 일반적인 스위칭 소자로는 수소화된 비정질 실리콘(a-Si:H)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다. In this case, a hydrogenated amorphous silicon (a-Si: H) is mainly used as a general switching element, because a low temperature process is possible and a low-cost insulating substrate may be used.
그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond)및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가 시 준 안정상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있으며, 전기적 특성(낮은 전계효과 이동도 : 0.1～1.0㎠/V?s)이 좋지 않아 구동회로로는 쓰기 어렵다. However, because hydrogenated amorphous silicon has disordered atomic arrangements, weak Si-Si bonds and dangling bonds exist, and thus they are changed into a quasi-stable state when irradiated with light or applied with an electric field, and are used as thin film transistor devices. Stability is emerging as a problem, and its electrical characteristics (low field effect mobility: 0.1∼1.0㎠ / V? S) are not good, making it difficult to use as a driving circuit.
반면, 폴리 실리콘은 비정질 실리콘에 비하여 전계효과 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있으며, 폴리 실리콘을 이용하여 기판에 직접 구동회로를 만들면 실장이 매우 간단해 지고 액정패널을 더욱 컴팩트(compact)하게 제작할 수 있는 장점이 있다.On the other hand, since polysilicon has a higher field effect mobility than amorphous silicon, a driving circuit can be made on a substrate.If the driving circuit is directly made on a substrate using polysilicon, the mounting becomes very simple and the liquid crystal panel is more compact. There is an advantage that can be produced.
도 1은 일반적인 구동회로 일체형 액정표시장치용 어레이기판의 개략도이다. 1 is a schematic diagram of an array substrate for a liquid crystal display device incorporating a general driving circuit.
도시한 바와 같이, 절연 기판(10)은 크게 표시부(D1)와 비표시부(D2)로 정의될 수 있으며, 상기 표시부(D1)에는 다수의 화소(P)가 매트릭스 형태로 위치하고 각 화소마다 스위칭 소자(T) 및 이와 연결된 화소 전극(17)이 구성된다.As illustrated, the
또한, 상기 화소(P)의 일 측을 따라 연장된 게이트 배선(12)과 이와는 수직하게 교차하는 데이터 배선(14)이 구성된다.In addition, a
상기 비표시부(D2)에는 구동회로부(16,18)가 구성되는데, 구동 회로부(16,18)는 기판(10)의 일 측에 위치하여 상기 게이트 배선(12)에 신호를 인가하는 게이트 구동 회로부(16)와, 이와는 평행하지 않은 기판(10)의 타 측에 위치하여 상기 데이터 배선(14)에 신호를 인가하는 데이터 구동회로부(18)를 포함한다.The non-display part D2 includes
상기 게이트 및 데이터 구동회로부(16,18)는 외부로부터 입력된 신호를 조절하여 각각 게이트 및 데이터 배선(12,14)을 통해 화소부(P)로 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 장치이다. The gate and data
따라서, 상기 게이트 및 데이터 구동회로부(16,18)는 입력되는 신호를 적절하게 출력시키기 위하여 일반적으로는 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조의 박막트랜지스터로 구성된다.Accordingly, the gate and
상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막 트랜지스터에 사용되는 반도체 기술의 일종으로서, 음전기로 충전된 여분의 전자들(n형 반도체)과 양전기로 충전된 정공들(p형 반도체)을 이용하여 하나의 전도체를 형성하고, 상기 두 종류의 반도체들의 효과적인 전기제어에 의해 전류 게이트를 이루기 위한 상호 보완적인 방법으로 사용된다. The CMOS is a semiconductor technology used in a thin film transistor for driving circuits requiring high-speed signal processing. The CMOS uses extra electrons (n-type semiconductor) and negatively charged holes (p-type semiconductor) charged with negative electricity. It is used as a complementary method for forming a conductor and forming a current gate by effective electrical control of the two kinds of semiconductors.
이와 같이, 비표시부의 구동회로부를 이루는 CMOS 소자는 n형 및 p형 다결정 박막트랜지스터의 조합으로 이루어지고, 상기 표시부의 스위칭 소자는 n형 또는 p형 다결정 박막트랜지스터로 이루어진다.As described above, the CMOS device constituting the driving circuit portion of the non-display portion is made of a combination of n-type and p-type polycrystalline thin film transistors, and the switching element of the display portion is made of an n-type or p-type polycrystalline thin film transistor.
이하, 도 2를 참조하여, 구동회로 일체형 액정표시장치용 어레이기판의 표시부의 구성을 설명한다.Hereinafter, with reference to FIG. 2, the structure of the display part of the array substrate for liquid crystal display devices integrated with a drive circuit is demonstrated.
도시한 바와 같이, 기판(30)의 일면에 제 1 방향으로 게이트 배선(GL)이 구성되고, 상기 게이트 배선(GL)과 교차하여 화소 영역(P)을 정의하는 데이터 배선(DL)이 구성된다.As illustrated, a gate line GL is formed on one surface of the
상기 두 배선(DL,GL)의 교차부에는 게이트 전극(52)과 액티브층(38,다결정 실리콘층)과 소스 전극(74a)과 드레인 전극(74b)으로 구성된 다결정 박막트랜지스터(T)가 구성되고, 상기 화소 영역(P)에는 상기 드레인 전극(74b)과 접촉하는 화소 전극(82)이 구성된다.A polycrystalline thin film transistor T composed of a
또한, 상기 화소 영역(P)의 일부에는 제 1 , 제 2, 제 3 스토리지 전극(40,54,76)으로 형성된 스토리지 캐패시터(Cst)가 구성된다.In addition, a storage capacitor Cst formed of the first, second, and
전술한 구성은, 액정패널의 표시영역을 일부 도시한 것이며 이러한 형상이 연속되어 표시영역을 이루게 된다.The above-described configuration partially shows the display area of the liquid crystal panel, and the shapes continue to form the display area.
전술한 표시영역의 주변으로는 구동회로부(미도시)를 형성하게 되며, 구동회로부(미도시)에는 상기 데이터 배선 및 게이트 배선(DL,GL)에 신호를 전달하기 위한 구동회로(미도시)가 형성된다.A driving circuit unit (not shown) is formed around the display area, and the driving circuit unit (not shown) includes a driving circuit (not shown) for transmitting signals to the data lines and the gate lines DL and GL. Is formed.
상기 구동회로(미도시)는 다결정 박막트랜지스터의 조합으로 이루어지며, 구 동 특성이 빠르고 누설전류 특성이 낮아야 하기 때문에 N형 다결정 박막트랜지스터 또는, 앞서 언급한 바와 같이 CMOS 트랜지스터의 조합으로 형성할 수 있다.The driving circuit (not shown) may be formed of a combination of polycrystalline thin film transistors, and may be formed of an N-type polycrystalline thin film transistor or a combination of CMOS transistors as described above because the driving characteristics should be fast and the leakage current characteristics should be low. .
이하, 도 3a와 도 3b를 참조하여, 종래에 따른 구동회로 일체형 액정표시장치의 단면 구성을 설명한다.3A and 3B, the cross-sectional structure of a conventional liquid crystal display device with integrated driving circuit will be described.
(도 3a는 구동 회로부를 나타낸 단면도이고, 도 3b는 도 2의 Ⅱ-Ⅱ를 따라 절단한 단면도이다.)(FIG. 3A is a sectional view showing a driving circuit section, and FIG. 3B is a sectional view taken along II-II of FIG. 2.)
도시한 바와 같이, 비표시 영역(D2)에 구성한 구동회로(DC)는 CMOS 트랜지스터의 조합으로 이루어지며, 상기 CMOS트랜지스터는 N형 박막트랜지스터(T(n))와 P형 박막트랜지스터(P(n))의 조합으로 이루어진다.As shown, the driving circuit DC configured in the non-display area D2 is composed of a combination of CMOS transistors, and the CMOS transistors are N type thin film transistors T (n) and P type thin film transistors P (n). )).
표시 영역(D1)에 구성된 단일 화소 영역(P)은, 스위칭 소자(Ts)와 이와 접촉하면서 화소 영역(P)의 전면에 형성된 화소 전극(82)과, 보조 용량부인 스토리지 캐패시터가(Cst) 형성된다.In the single pixel area P configured in the display area D1, the
이때, 상기 표시영역(P)에 사용하는 스위칭 소자로(Ts)는 P형 또는 N형 다결정 박막트랜지스터를 사용하게 되는데, 일반적으로는 N형 다결정 박막트랜지스터를 사용한다.In this case, as the switching element Ts used in the display area P, a P-type or N-type polycrystalline thin film transistor is used. Generally, an N-type polycrystalline thin film transistor is used.
상기 스토리지 캐피시터(Cst)는, 스토리지 제 1 전극(40)과 스토리지 제 2 전극(54)과 스토리지 제 3 전극(76)으로 구성되며, 등가회로적으로는 두 개의 캐패시(C1,C2)터가 직렬 연결된 상태이다.The storage capacitor Cst includes a storage
이와 같은 구성은, 영역을 확대하지 않고도 보조 용량을 더욱 확보할 수 있는 장점이 있다.Such a configuration has an advantage of further securing the auxiliary capacity without enlarging the area.
전술한 바와 같은 구성의 구동회로 일체형 액정표시장치용 어레이기판은, 일반적으로 스토리지 캐패시터(Cst)를 형성하기 위한 도핑 공정과, N형 박막트랜지스터(T(n))를 형성하기 위한 n+이온 도핑공정 그리고, P형 박막트랜지스터(T(p))를 형성하기 위한 p+이온 도핑공정을 포함하여 9마스크 공정을 필요로 한다.The array substrate for a drive circuit-integrated liquid crystal display device having the above-described configuration generally includes a doping process for forming a storage capacitor Cst and an n + ion doping process for forming an N-type thin film transistor T (n). In addition, a 9 mask process is required, including a p + ion doping process for forming a P-type thin film transistor T (p).
이에 대해, 이하 공정도면을 참조하여 종래에 따른 구동회로 일체형 액정표시장치용 어레이기판의 제조공정을 설명한다.On the other hand, the manufacturing process of the array substrate for a drive circuit-integrated liquid crystal display device according to the related art will be described below with reference to the process drawings.
도 4a 내지 도 4i는 종래에 따른 구동회로를 제작하는 공정을 순서대로 도시한 공정 단면도이다.4A to 4I are cross-sectional views sequentially illustrating a process of manufacturing a driving circuit according to the related art.
도 5a 내지 도 5i는 종래에 따른 구동회로 일체형 액정표시장치용 어레이기판의 표시부 형성공정을 순서대로 도시한 공정 평면도이다.5A through 5I are process plan views sequentially illustrating a display unit forming process of a conventional array of driving circuit integrated liquid crystal display devices.
도 6a 내지 도 6i는 각각 도 5a 내지 도 5i의 Ⅲ-Ⅲ을 따라 절단한 공정 단면도이다.6A to 6I are cross-sectional views taken along line III-III of FIGS. 5A to 5I, respectively.
도 4a와 도 5a와 도 6a는 제 1 마스크 공정을 나타낸 도면이다.4A, 5A, and 6A illustrate a first mask process.
도시한 바와 같이, 기판(30)을 표시부(D1)와 비표시부(D2)로 정의하고, 표시부(D1)는 다시 다수의 화소영역(P)으로 정의 한다.As illustrated, the
이때, 비표시부(D2)에 편의상 P영역(A1)과 N영역(A2)을 정의하고, 상기 화소영역(P)에 스위칭 영역(A3)과 스토리지 영역(A4)을 정의한다.In this case, the P region A1 and the N region A2 are defined in the non-display portion D2 for convenience, and the switching region A3 and the storage region A4 are defined in the pixel region P. FIG.
전술한 바와 같이, 다수의 영역(A1,A2,A3,A4)이 정의된 기판(30)의 일면에 절연물질을 증착하여 버퍼층(32)을 형성하고, 상기 버퍼층(32)의 상부에 비정질 실리콘(a-Si:H)을 증착한 후 결정화 하는 공정을 진행한다.As described above, the
상기 결정화를 위해 다양한 열전달 수단이 이용될 수 있지만, 일반적으로는 레이저(laser)를 이용하여 결정화를 진행한다.Various heat transfer means may be used for the crystallization, but generally, crystallization is performed by using a laser.
결정화 공정으로 결정화된 층을 패턴하여, 상기 P영역(A1)과 N영역(A2)과 스위칭 영역(A3)에 액티브층(active layer)으로서 기능을 하는 제 1 내지 제 3 반도체층(34,36,38)을 형성하고, 상기 스토리지 영역(A4)에 전극으로서 기능을 하는 제 4 반도체층(40)을 형성한다.The first to third semiconductor layers 34 and 36 that function as an active layer in the P region A1, the N region A2, and the switching region A3 by patterning the crystallized layer through a crystallization process. And a
이때, 제 3 반도체층(38)과 제 4 반도체층(40)은 일체로 형성할 수 있다.In this case, the
도 4b와 도 5b와 도 6b는 제 2 마스크 공정을 나타내며, 상기 스토리지 영역(A4)의 제 4 반도체층(40)에 이온을 도핑(doping)하는 공정을 도시한 도면이다.4B, 5B, and 6B illustrate a second mask process, and illustrates a process of doping ions into the
도시한 바와 같이, 상기 제 1 내지 제 4 반도체층(34,36,38,40)이 형성된 기판(30)의 전면에 포토레지스트(photoresist)를 도포한 후, 제 2 마스크 공정으로 패턴하여, 상기 P영역(A1)과 N영역(A2)및 스위칭 영역(A3)을 차폐하는 포토패턴(42)을 형성한다.As shown in the drawing, a photoresist is applied to the entire surface of the
다음으로, 포토패턴(42)으로 차폐되지 않은 스토리지 영역(A4)의 제 4 반도체층(40) 표면에 이온(ion, n+이온)을 도핑하는 공정을 진행한다.Next, a process of doping ions (ion, n + ions) to the surface of the
상기 제 4 반도체층(40)은 전극의 역할을 해야 하기 때문에 저항을 낮추기 위해 전술한 바와 같이 이온(n또는 p형 이온)을 도핑하는 공정을 진행하는 것이며, 이온 도핑공정이 완료되면 상기 포토패턴(42)을 제거하는 공정을 진행한다.Since the
도 4c와 도 5c와 도 6c는 제 3 마스크 공정을 나타낸 단면도이다.4C, 5C, and 6C are cross-sectional views illustrating a third mask process.
도시한 바와 같이, 상기 스토리지 영역(A4)의 제 4 반도체층(40)에 이온 (ion)을 도핑하여 스토리지 제 1 전극으로 형성하는 공정 후, 상기 제 1 및 제 4 반도체층(34,36,38,40)이 형성된 기판(30)의 전면에 게이트 절연막(46)을 형성한다.As illustrated, after the process of doping ions into the
상기 게이트 절연막(46)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나 이상의 물질을 증착하여 형성할 수 있다.The
다음으로, 상기 게이트 절연막(46)이 형성된 기판(30)의 전면에 도전성 금속을 증착하고 제 3 마스크 공정으로 패턴하여, 상기 제 1 내지 제 3 반도체층(34,36,38)의 중심에 대응하는 상부에 제 1 내지 제 3 게이트 전극(48,50,52)을 형성하고, 상기 스토리지 영역(A4)의 제 4 반도체층(40)에 대응하는 상부에 스토리지 제 2 전극(54)을 형성한다.Next, a conductive metal is deposited on the entire surface of the
동시에, 상기 스위칭 영역(A3)에 구성한 게이트 전극(52)에서 연장되고 화소 영역(P)의 일 측에 위치하도록 게이트 배선(GL)을 형성하고, 상기 스토리지 제 2 전극(54)에서 연장되어 화소 영역(P)을 가로지르는 스토리지 배선(SL)을 형성한다.At the same time, a gate line GL is formed to extend from the
도 4d와 도 5d와 도 6d는 제 4 마스크 공정을 나타내며, N영역(A2)과 스위칭 영역(A3)의 제 2 및 제 3 반도체층(36,38)에 n+이온을 도핑하기 위한 공정 단면도이다.4D, 5D, and 6D illustrate a fourth mask process and are cross-sectional views for doping n + ions into the second and third semiconductor layers 36 and 38 in the N region A2 and the switching region A3. .
도시한 바와 같이, 상기 제 1 내지 제 3 게이트 전극(48,50,52)과 스토리지 제 2 전극(54)과 게이트 배선(미도시)이 형성된 기판(30)의 전면에 포토레지스트(photo-resist)를 도포한 후 제 4 마스크 공정으로 패턴하여, 상기 P영역(A1)을 덮 는 포토패턴(56)을 형성한다.As shown, a photo-resist is formed on the entire surface of the
다음으로, 상기 포토패턴(56)사이로 노출된 N영역(A2)과 스위칭 영역(A3)에 n+이온을 도핑(doping)하는 공정을 진행한다.Next, a process of doping n + ions to the N region A2 and the switching region A3 exposed between the
이와 같이 하면, 상기 N영역(A2)과 스위칭 영역(A3)의 제 2 반도체층(36)과 제 3 반도체층(38)영역 중 상기 제 2 게이트 전극(50)과 제 3 게이트 전극(52)의 주변으로 노출된 표면에 n+이온이 도핑되며, 이온이 도핑된 영역은 저항성 접촉(ohmic contact)특성을 갖는다.In this way, the
전술한 바와 같은 제 4 마스크 공정이 완료되면, 상기 포토패턴(56)을 제거하는 공정을 진행한다.When the fourth mask process as described above is completed, the process of removing the
도 4e와 도 5e와 도 6e는 제 5 마스크 공정을 나타내며, P영역(A1)의 반도체층에 p+이온을 도핑하기 위한 공정 단면도이다. 4E, 5E, and 6E show a fifth mask process, and are cross-sectional views for doping p + ions into the semiconductor layer of the P region A1.
도시한 바와 같이, 제 1 내지 제 3 게이트 전극(48,50,52)과 스토리지 제 2 전극(54)이 형성된 기판(30)의 전면에 포토레지스트(photoresist)를 도포한 후 제 5 마스크 공정으로 패턴하여, N영역(A2)과 스위칭 영역(A3)과 스토리지 영역(A4)을 덮는 포토패턴(58)을 형성한다.As shown in the drawing, a photoresist is applied to the entire surface of the
이때, 상기 스토리지 영역(A4)은 이미 제 2 스토리지 전극(54)이 형성된 상태이므로 포토패턴을 형성하지 않아도 좋다.In this case, since the
다음으로, P영역(A1)의 노출된 제 1 반도체층(34)중 게이트 전극(48)의 주변으로 노출된 표면에 p+이온을 도핑하는 공정을 진행한다.Next, a process of doping p + ions to a surface exposed to the periphery of the
이때, 이온이 도핑된 영역은 앞서 언급한 바와 같이 저항성 접촉(ohmic contact)특성을 갖는다.In this case, the ion-doped region has an ohmic contact characteristic as mentioned above.
도 4f와 도 5f와 도 6f는 제 6 마스크 공정을 나타낸 공정 단면도이다.4F, 5F, and 6F are cross-sectional views illustrating a sixth mask process.
전술한 바와 같이, 제 1 내지 제 3 반도체층(34,36,38)에 이온을 도핑하여 저항성 접촉영역(이하, 오믹영역 이라함) 형성공정이 진행된 기판(30)의 전면에 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질그룹 중 선택된 하나를 증착하여 층간 절연막(interlayer, 60)을 형성한다.As described above, silicon nitride (SiN) is formed on the entire surface of the
다음으로, 상기 층간 절연막(60)과 하부의 게이트 절연막(46)을 제 6 마스크 공정으로 패턴하여, 상기 제 1 내지 제 3 반도체층(34,36,38)의 이온도핑 영역(오믹콘택영역)을 노출하는 콘택홀을 형성한다.Next, the
상세히는, 상기 제 1 내지 제 3 게이트 전극(48,50,52)을 중심으로 양측의 반도체층(34,36,38)즉, 오믹영역을 각각 노출하는 제 1 콘택홀(62a,64a,66a)과 제 2 콘택홀(62b,64b,66b)을 형성한다.In detail,
도 4g와 도 5g와 도 6g는 제 7 마스크 공정을 나타낸 공정 단면도이다.4G, 5G, and 6G are cross-sectional views illustrating a seventh mask process.
상기 제 1 내지 제 3 반도체층(34,36,38)의 오믹영역(이온 도핑영역)일부를 노출하는 층간 절연막(60)이 형성된 기판(30)의 전면에 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 알루미늄합금(AlNd)등을 포함하는 도전성 금속 그룹 중 선택된 하나를 증착하고 패턴하여, 상기 노출된 오믹영역과 접촉하는 소스 전극(70a,72a,74a)과 드레인 전극(70b,72b,74b)을 형성한다.Chromium (Cr) and molybdenum (Mo) are formed on the entire surface of the
이때, 상기 스위칭 영역(A3)에 구성한 드레인 전극(74b)에서 스토리지 영역 (A3)으로 연장된 연장부를 더욱 형성하며, 이는 스토리지 제 3 전극(76)으로서의 역할을 하게 된다.At this time, an extension portion extending from the
또한, 상기 표시영역(D1)의 스위칭 영역(A3)에 형성한 소스 전극(74a)에서 연장되고, 상기 게이트 배선(GL)과 교차하여 화소 영역(P)의 일 측으로 연장된 데이터 배선(DL)을 형성한다.The data line DL extends from the
전술한 제 1 내지 제 7 마스크 공정을 통해, 비표시부(D2)에는 p형 다결정 박막트랜지스터와 n형 다결정 박막트랜지스터의 조합인 CMOS소자가 형성되고, 상기 표시 영역(D1)의 스위칭 영역(A3)에는 n형 다결정 박막트랜지스터가 형성되고, 상기 스토리지 영역(A4)에는 스토리지 제 1 전극(40)과 스토리지 제 2 전극(54)과 스토리지 제 3 전극(76, 소스 드레인 금속층)으로 구성된 제 1 및 제 2 스토리지 캐패시터(C1,C2)가 형성된다. Through the above-described first to seventh mask processes, a CMOS device, which is a combination of a p-type polycrystalline thin film transistor and an n-type polycrystalline thin film transistor, is formed in the non-display portion D2, and the switching region A3 of the display region D1. An n-type polycrystalline thin film transistor is formed therein, and the storage region A4 includes first and second storage layers consisting of a storage
도 4h와 도 5h와 도 6h는 제 8 마스크 공정을 나타낸 공정 단면도이다.4H, 5H, and 6H are cross-sectional views illustrating the eighth mask process.
도시한 바와 같이, 상기 각 영역(A1,A2,A3)마다 소스전극(70a,72a,74a)과 드레인 전극(70b,72b,74b)이 형성된 기판(30)의 전면에 앞서 언급한 절연물질 그룹 중 선택된 하나 이상의 물질을 증착하여 보호층(78)을 형성한다.As shown, the above-described insulating material group on the entire surface of the
상기 보호층(78)을 제 8 마스크 공정으로 패턴하여, 상기 스위칭 영역(A3)의 드레인 전극(74b) 또는 스토리지 제 3 전극(76)을 노출하는 드레인 콘택홀(80)을 형성한다.The
도 4i와 도 5i와 도 6i는 제 9 마스크 공정을 나타낸 공정 단면도이다.4I, 5I, and 6I are cross-sectional views illustrating a ninth mask process.
도시한 바와 같이, 보호층(78)이 형성된 기판(30)의 전면에 인듐-틴-옥사이 드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나를 증착하고 제 9 마스크 공정으로 패턴하여, 상기 드레인 전극(74b)또는 이에 연장된 상기 스토리지 제 3 전극과 접촉하면서 상기 화소 영역(P)에 위치하는 화소 전극(82)을 형성한다.As shown, a selected one of a group of transparent conductive metals including indium-tin-oxide (ITO) and indium-zinc-oxide (IZO) is deposited on the entire surface of the
이상으로, 전술한 바와 같은 제 1 내지 제 9 마스크공정을 통해 종래에 따른 구동회로 일체형 액정패널의 박막트랜지스터 어레이기판을 제작할 수 있다.As described above, the thin film transistor array substrate of the liquid crystal panel integrated with the driving circuit according to the related art can be manufactured through the first to ninth mask processes as described above.
따라서, 종래에는 다수의 공정으로 구동회로 일체형 어레이기판을 제작하기 때문에, 공정시간 지연과 생산비용 증가에 의해 공정수율이 저하되는 문제점이 있다.Therefore, in the related art, since a drive circuit-integrated array substrate is manufactured in a plurality of processes, the process yield is lowered due to a delay in process time and an increase in production cost.
또한, 다수의 공정에 따른 불량 발생률을 높이는 단점이 있다.In addition, there is a disadvantage in that the failure rate according to a number of processes to increase.
본 발명은 전술한 문제를 해결하기 위해 제안된 것으로, 공정수를 줄여 공정 시간을 단축하고, 공정비용을 낮추는 동시에, 불량 발생확률을 낮춰 생산수율을 높이는 것을 목적으로 한다.The present invention has been proposed to solve the above-mentioned problems, and aims to reduce the number of processes, shorten the process time, reduce the process cost, and increase the production yield by lowering the probability of defect occurrence.
상기 목적을 달성하기 위한 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이기판은 기판에 스위칭 영역과 스토리지 영역을 포함하는 다수의 화소 영역으로 구성된 표시영역과, 구동 회로부를 포함하는 비표시 영역을 정의하는 단계와; 상기 구동회로부에 다결정의 제 1 반도체층과 제 2 반도체층을 형성하고, 상기 스위칭 영역과 스토리지 영역에 다결정의 제 3 반도체층과 제 4 반도체층을 형성하는 제 1 마스크 공정 단계와; 상기 제 1 내지 제 4 반도체층 위로 상기 기판 전면에 게이트 절연막을 형성하고, 상기 게이트 절연막 위로 상기 다결정의 제 1 반도체층의 상부에 게이트 전극을 형성하고, 상기 다결정의 제 2 반도체층과 제 3 반도체층 및 제 4 반도체층의 상부에 각각 이들을 덮는 금속패턴을 형성하고, 상기 게이트 전극이 덮히지 않은 제 1 반도체층의 표면에 p+이온을 도핑하는 제 2 마스크 공정 단계와; 상기 다결정의 제 2 및 제 3 반도체층의 일부 상부에 게이트 전극과 상기 다결정의 제 4 반도체층의 상부에 슬릿을 포함하는 제 1 금속전극을 형성하고, 상기 게이트 전극에 대응하지 않는 다결정의 제 2 및 제 3 반도체층의 제 1 표면 및 상기 슬릿에 대응하는 부분의 다결정의 제 4 반도체층의 표면에 부분적으로 n+ 이온을 도핑하고, 상기 제 1 표면과 이웃하는 상기 다결정의 제 2 및 제 3 반도체층의 제 2 표면에 n-이온을 도핑하는 제 3 마스크 공정 단계와; 상기 제 3 마스크 공정 후, 기판 상에 제 1 층간 절연막을 형성하는 단계와; 상기 제 1 층간 절연막이 형성된 기판에 열을 가하여, 상기 다결정의 제 4 반도체층의 표면에 슬릿형상으로 도핑된 n+이온이 상기 다결정의 제 4 반도체층의 전면으로 확산되도록 활성화 열처리 하는 단계와; 상기 제 1 층간 절연막의 상부에 제 2 층간 절연막을 형성하는 단계와; 상기 제 1 및 제 2 층간 절연막을 패턴하여, 상기 다결정의 제 1 내지 제 3 반도체층과 제 4 반도체층의 이온 도핑영역을 노출하는 제 4 마스크 공정 단계와; 상기 노출된 다결정의 제 1 내지 제 3 반도체층 마다 이와 접촉하고, 투명 전극과 도전성 금속이 적층되어 구성된 소스 및 드레인 전극을 형성하고, 상기 제 1 금속전극의 상부에 투명전극과 제 2 금속전극을 적층 형성하고, 상기 스토리지 영역 및 스위칭 영역을 제외한 화소 영역에 투명한 화소 전극을 형성하는 제 5 마스크 공정 단계를 포함하며, 상기 투명전극과 투명한 화소전극은 동일한 투명 물질로 이루어지며, 상기 도전성 금속과 제 2 금속전극은 동일한 물질로 이루어지는 것이 특징이다.According to an exemplary embodiment of the present invention, an array substrate for a liquid crystal display device including a driving circuit may include a display area including a plurality of pixel areas including a switching area and a storage area, and a non-display area including a driving circuit part. Making a step; A first mask process step of forming a polycrystalline first semiconductor layer and a second semiconductor layer in the driving circuit portion, and forming a polycrystalline third semiconductor layer and a fourth semiconductor layer in the switching region and the storage region; Forming a gate insulating film on the entire surface of the substrate over the first to fourth semiconductor layers, forming a gate electrode on the polycrystalline first semiconductor layer over the gate insulating film, and forming the second and third semiconductor layers A second mask process step of forming a metal pattern covering the layers and the fourth semiconductor layer, respectively, and doping p + ions to the surface of the first semiconductor layer not covered with the gate electrode; A first metal electrode including a gate electrode and a slit is formed on an upper portion of the second and third semiconductor layers of the polycrystal, and the second metal of the polycrystalline second layer does not correspond to the gate electrode. And partially doping n + ions to the first surface of the third semiconductor layer and to the surface of the polycrystalline fourth semiconductor layer of the portion corresponding to the slit, and the second and third semiconductors of the polycrystal neighboring to the first surface. A third mask process step of doping n-ion to the second surface of the layer; Forming a first interlayer insulating film on the substrate after the third mask process; Applying heat to the substrate on which the first interlayer insulating film is formed, and activating heat treatment such that n + ions doped in a slit shape on the surface of the fourth semiconductor layer of polycrystalline diffuse to the entire surface of the fourth semiconductor layer of polycrystalline; Forming a second interlayer insulating film on the first interlayer insulating film; A fourth mask process step of patterning the first and second interlayer insulating films to expose ion doped regions of the polycrystalline first to third semiconductor layers and the fourth semiconductor layer; The first and third semiconductor layers of the exposed polycrystal contact with each other, and form source and drain electrodes formed by stacking a transparent electrode and a conductive metal. A transparent electrode and a second metal electrode are disposed on the first metal electrode. And forming a transparent pixel electrode in the pixel region except the storage region and the switching region, wherein the transparent electrode and the transparent pixel electrode are made of the same transparent material, and the conductive metal and the The two metal electrodes are made of the same material.
상기 제 2 마스크 공정 단계는, 상기 게이트 절연막 위로 도전성 금속층을 적층하는 단계와; 상기 도전성 금속층을 제 2 마스크 공정으로 패턴하여, 상기 다결정의 제 1 반도체층의 중심에 대응하여 게이트 전극을 형성하고, 상기 다결정의 제 2 반도체층과 상기 제 3 반도체층 과 제 4 반도체층의 상부에 각각 이들을 덮는 금속패턴을 형성하는 단계를 포함를 포함한다.The second mask process may include depositing a conductive metal layer over the gate insulating layer; The conductive metal layer is patterned by a second mask process to form a gate electrode corresponding to the center of the polycrystalline first semiconductor layer, and the upper part of the polycrystalline second semiconductor layer, the third semiconductor layer, and the fourth semiconductor layer. Forming a metal pattern covering each of them.
상기 제 3 마스크 공정 단계는, 상기 다결정의 제 1 반도체층의 상부에 게이트 전극이 형성되고, 상기 다결정의 제 2 반도체층과 제 3 반도체층과 제 4 반도체층의 상부에 이들을 덮는 금속패턴이 형성된 기판의 전면에 포토레지스트를 도포하여 감광층을 형성하는 단계와; 상기 다결정의 제 2 반도체층과 제 3 반도체층에 제 1 액티브 영역과, 제 1 액티브 영역의 양측에 제 2 액티브 영역과, 상기 제 1 및 제 2 액티브 영역 사이에 제 3 액티브 영역을 정의하는 단계와; 상기 감광층을 제 3 마스크 공정으로 노광하고 현상하여, 상기 다결정의 제 1 반도체층을 덮는 제 1 포토패턴과, 상기 다결정의 제 2 및 제 3 반도체층 중 제 1 및 제 3 액티브 영역을 덮는 제 2 포토패턴과 제 3 포토패턴과, 상기 다결정의 제 4 반도체층을 덮으며 슬릿패턴으로 형성된 제 4 포토패턴을 형성하는 단계와; 상기 제 1 내지 제 4 포토패턴 사이로 노출된 상기 금속패턴을 제거하여, 상기 제 2 및 제 3 포토패턴의 하부에 각각 게이트 전극을 형성하고, 상기 제 4 포토 패턴의 하부에 슬릿을 포함하는 제 1 금속전극을 형성하는 단계와; 상기 다결정의 제 2 및 제 3 반도체층의 제 2 액티브 영역에 n+이온을 도핑하여 오믹영역을 형성하고 동시에, 상기 제 1 금속전극의 슬릿에 대응하는 상기 다결정의 제 4 반도체층의 표면에 n+이온을 도핑하는 단계와; 상기 제 2 내지 제 3 포토 패턴을 애싱하여, 상기 다결정의 제 2 및 제 3 반도체층의 제 3 액티브 영역에 대응하는 게이트 전극을 노출하는 단계와; 상기 노출된 게이트 전극을 제거하는 단계와; 상기 다결정의 제 2 및 제 3 반도체층의 제 3 액티브 영역에 n-이온을 도핑하여 저농도 도핑영역을 형성하는 단계를 포함한다.In the third mask process step, a gate electrode is formed on the polycrystalline first semiconductor layer, and a metal pattern covering them is formed on the second semiconductor layer, the third semiconductor layer, and the fourth semiconductor layer. Forming a photosensitive layer by applying a photoresist on the entire surface of the substrate; Defining a first active region in the polycrystalline second and third semiconductor layers, a second active region on both sides of the first active region, and a third active region between the first and second active regions Wow; Exposing and developing the photosensitive layer by a third mask process to cover a first photo pattern covering the first semiconductor layer of polycrystalline; and a first covering third and first active region of the second and third semiconductor layers of polycrystalline. Forming a second photo pattern, a third photo pattern, and a fourth photo pattern covering the polycrystalline fourth semiconductor layer and formed of a slit pattern; A first electrode including a gate electrode formed under the second and third photo patterns by removing the metal pattern exposed between the first and fourth photo patterns, and including a slit under the fourth photo pattern Forming a metal electrode; N + ions are formed in the second active region of the polycrystalline second and third semiconductor layers to form an ohmic region, and at the same time, n + ions are formed on the surface of the fourth polycrystalline semiconductor layer corresponding to the slit of the first metal electrode. Doping; Ashing the second to third photo patterns to expose gate electrodes corresponding to third active regions of the polycrystalline second and third semiconductor layers; Removing the exposed gate electrode; And doping n-ion in the third active regions of the polycrystalline second and third semiconductor layers to form a lightly doped region.
상기 다결정의 제 2 및 제 3 반도체층의 제 2 액티브 영역에 상기 소스 및 드레인 전극이 접촉하는 것을 특징으로 한다.The source and drain electrodes are in contact with second active regions of the polycrystalline second and third semiconductor layers.
상기 다결정의 제 3 및 제 4 반도체층은 일체로 형성되고, 상기 다결정의 제 3 반도체층과 접촉하는 드레인 전극과 상기 다결정의 제 4 반도체층 상부의 제 2 금속전극 또한 일체로 구성되고, 화소 전극은 상기 제 2 금속전극과 접촉하는 것을 특징으로 한다.The polycrystalline third and fourth semiconductor layers are integrally formed, and a drain electrode in contact with the polycrystalline third semiconductor layer and a second metal electrode on the fourth polycrystalline semiconductor layer are also integrally formed, and the pixel electrode Is in contact with the second metal electrode.
상기 표면에 이온이 도핑된 다결정의 제 4 반도체층과, 상기 슬릿을 포함하는 제 1 금속전극과 상기 제 2 금속전극은 스토리지 캐패시터를 구성하는 것을 특징으로 한다.The polycrystalline fourth semiconductor layer doped with ions on the surface, the first metal electrode including the slit, and the second metal electrode constitute a storage capacitor.
상기 제 5 마스크 공정 단계는, 상기 제 1 및 제 2 층간 절연막이 형성된 기판의 전면에 투명 전극층과 도전성 금속층과 감광층을 적층하는 단계와; 상기 감광층의 이격된 상부에 투과부와 차단부와 반투과부로 구성된 제 5 마스크를 위치시키는 단계와; 상기 감광층을 노광한 후에 현상하여, 상기 구동회로의 다결정의 제 1 반도체층의 상부에 두 개로 이격된 제 1 포토 패턴과, 상기 다결정의 제 2 반도체층의 상부에 두 개로 이격된 제 2 포토 패턴과, 상기 다결정의 제 3 반도체층의 상부에 두 개로 이격된 제 3 포토 패턴과, 상기 스토리지 영역과 화소 영역에 걸쳐 제 4 포토 패턴을 형성하는 단계와; 상기 제 1 내지 제 4 포토 패턴의 주변으로 노출된 도전성 금속층과 하부의 투명 전극층을 제거하여, 상기 제 1 내지 제 3 포토 패턴의 하부에 상기 다결정의 제 1 내지 제 3 반도체층의 각 양측과 접촉하고 투명전극과 도전성 금속이 적층되어 구성된 소스 전극과 드레인 전극과, 상기 제 4 포토 패턴의 하부에 상기 스토리지 영역및 화소 영역에 걸쳐 패턴된 투명전극과 도전성 금속을 형성하는 단계와; 상기 제 1 내지 제 4 포토 패턴을 애싱(ashing)하여, 제 4 포토 패턴을 제거하여 하부의 패턴된 도전성 금속층을 노출하는 단계와; 상기 노출된 도전성 금속층을 제거하여, 상기 스토리지 영역에 대응하여 적층된 투명 전극층과 도전성 금속층(제 2 금속전극)과, 상기 스위칭 영역 및 스토리지 영역을 제외한 화소 영역에 대응하여 투명한 화소 전극을 형성하는 단계를 포함한다.The fifth mask process may include stacking a transparent electrode layer, a conductive metal layer, and a photosensitive layer on an entire surface of the substrate on which the first and second interlayer insulating films are formed; Positioning a fifth mask including a transmissive part, a blocking part, and a transflective part on a spaced upper portion of the photosensitive layer; After exposing the photosensitive layer, the photosensitive layer is developed, and the first photo pattern is spaced two apart on top of the polycrystalline first semiconductor layer of the driving circuit, and the second photo space is spaced apart on two of the second semiconductor layer of polycrystalline. Forming a pattern, a third photo pattern spaced two apart on the polycrystalline third semiconductor layer, and a fourth photo pattern over the storage region and the pixel region; The conductive metal layer exposed to the periphery of the first to fourth photo patterns and the lower transparent electrode layer are removed to contact each of both sides of the polycrystalline first to third semiconductor layers below the first to third photo patterns. Forming a source electrode and a drain electrode formed by laminating a transparent electrode and a conductive metal, and a transparent electrode and a conductive metal patterned over the storage area and the pixel area under the fourth photo pattern; Ashing the first to fourth photo patterns to remove the fourth photo pattern to expose a lower patterned conductive metal layer; Removing the exposed conductive metal layer to form a transparent electrode layer and a conductive metal layer (second metal electrode) stacked corresponding to the storage area, and a transparent pixel electrode corresponding to a pixel area except the switching area and the storage area; It includes.
상기 다결정의 제 3 및 제 4 반도체층은 일체로 형성되고, 상기 다결정의 제 3 반도체층과 접촉하는 드레인 전극의 도전성 금속과 상기 스토리지 영역의 도전성 금속(제 2 금속전극)또한 일체로 구성된 것을 특징으로 한다.The polycrystalline third and fourth semiconductor layers are integrally formed, and the conductive metal of the drain electrode in contact with the third polycrystalline semiconductor layer and the conductive metal of the storage region (second metal electrode) are also integrally formed. It is done.
상기 화소 전극은 상기 다결정의 제 3 반도체층과 접촉하는 드레인 전극 또는 상기 스토리지 영역의 도전성 금속층(제 2 금속전극)과 접촉하는 것을 특징으로한다.The pixel electrode is in contact with a drain electrode in contact with the third polycrystalline semiconductor layer or a conductive metal layer (second metal electrode) in the storage region.
상기 제 1 층간 절연막은 실리콘 산화막(SiO2)이고, 상기 제 2 층간 절연막은 실리콘 질화막(SiNX)인 것을 특징으로 한다.The first interlayer insulating film is a silicon oxide film (SiO 2 ), and the second interlayer insulating film is a silicon nitride film (SiN X ).
상기 제 2 층간 절연막을 형성한 후, 수소화 열처리를 진행하는 단계를 포함한다.After forming the second interlayer insulating film, and performing a hydrogenation heat treatment.
상기 제 2 금속전극의 슬릿은 1~100개로 형성할 수 있고, 상기 슬릿 간 제 2 금속전극의 폭은 1㎛~50㎛로 형성할 수 있는 것을 특징으로하며, 상기 슬릿은 나란히 구성할 수도 있고, 王의 형상으로 구성할 수도 있는 것을 특징으로 한다.The slits of the second metal electrode may be formed to 1 to 100, the width of the second metal electrode between the slits may be formed to 1㎛ ~ 50㎛, the slits may be configured side by side It is characterized by the fact that it can also be comprised in the shape of 王.
이하, 본 발명의 실시예에 따른 구동회로 일체형 액정표시장치용 어레이기판의 제조방법을 설명한다.Hereinafter, a method of manufacturing an array substrate for a liquid crystal display device with integrated driving circuit according to an embodiment of the present invention will be described.
-- 실시예 --Example
도 7은 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 표시영역을 일부 확대한 평면도이다.FIG. 7 is an enlarged plan view of a display area of an array substrate for a driving circuit-integrated liquid crystal display device according to an exemplary embodiment of the present invention.
도시한 바와 같이, 기판(100)상에 일 방향으로 연장된 게이트 배선(GL)과, 상기 게이트 배선(GL)과 수직하게 교차하여 화소 영역(P)을 정의하는 데이터 배선(DL)을 구성한다.As shown in the drawing, the gate line GL extending in one direction on the
상기 게이트 배선(GL)과 데이터 배선(DL)의 교차지점에는 스위칭 소자인 다결정 박막트랜지스터(Ts)를 구성하며, 상기 화소 영역(P)에는 화소 전극(168)을 구성한다.A polycrystalline thin film transistor Ts, which is a switching element, is formed at the intersection of the gate line GL and the data line DL, and a
상기 다결정 박막트랜지스터(Ts)는 다결정 실리콘층인 액티브층(110)과, 게이트 전극(128)과 소스 전극(158a)과 드레인 전극(160)을 포함하며, 상기 화소 전극(158)은 상기 드레인 전극(160)과 접촉하도록 구성한다.The polycrystalline thin film transistor Ts includes an
상기 화소 영역(P)의 일부에는, 보조 용량부인 스토리지 캐패시터(Cst)를 구성하는데 이때, 상기 스토리지 캐패시터(Cst)는 다결정 반도체층인 스토리지 제 1 전극(112)과, 슬릿(S)을 포함하며 스토리지 배선(SL)에서 상기 스토리지 제 1 전극(112)의 상부로 연장된 스토리지 제 2 전극(130)과, 상기 스토리지 제 2 전극(130)을 덮는 스토리지 제 3 전극(166)으로 이루어진다.A portion of the pixel region P forms a storage capacitor Cst, which is a storage capacitor, wherein the storage capacitor Cst includes a storage
전술한 구성에서, 상기 소스 및 드레인 전극(158,160)과 스토리지 전극(166)은 투명전극(158a,160a,162a)과 불투명 전극(158b,160b,162b)이 적층된 형태로 구성되며, 상기 화소 전극(168)은 상기 스토리지 전극(166)의 투명전극(162a)에서 연장된 형태로 구성한다.In the above-described configuration, the source and drain
이하, 단면 구성을 참조하여 전술한 구성을 포함하는 구동회로 일체형 액정표시장치용 어레이기판의 구성을 알아본다.Hereinafter, a configuration of an array substrate for a driving circuit-integrated liquid crystal display device including the above-described configuration will be described with reference to the cross-sectional configuration.
이하, 도 8a와 도 8b본 발명에 따른 구동회로 일체형 액정표시장치용 어레이기판의 단면 구성을 도시한 단면도이다.(도 8b는 도 7의 Ⅴ-Ⅴ를 따라 절단한 단면도이다.)8A and 8B are cross-sectional views showing the cross-sectional structure of an array substrate for a liquid crystal display device with integrated driving circuit according to the present invention.
도시한 바와 같이, 구동회로 일체형 액정표시장치용 어레이기판(100)은 표시부(D1)와 비표시부(D2)로 나눌 수 있다.As illustrated, the
상기 표시부(D1)에는 스위칭 소자(Ts)와, 제 1 스토리지 전극(112)과 슬릿을 포함하는 제 2 스토리지 전극(130)과 제 3 스토리지 전극(166)을 포함하는 스토리지 캐패시터(Cst)와, 화소전극(168)을 포함하는 다수의 화소 영역(P)을 구성하고, 상기 비표시부(D2)에는 구동회로(DC)를 구성한다.The display unit D1 includes a switching element Ts, a storage capacitor Cst including a
상기 구동회로(DC)는 n형 다결정 박막트랜지스터(T(n))와 p형 다결정 박막트랜지스터(T(p))로 구성된 CMOS조합으로 형성하는 것이 일반적이며, 상기 스위칭 소 자(Ts)는 n형 다결정 박막트랜지스터이다.The driving circuit DC is generally formed of a CMOS combination consisting of an n-type polycrystalline thin film transistor T (n) and a p-type polycrystalline thin film transistor T (p), and the switching element Ts is n It is a type polycrystalline thin film transistor.
상기 스위칭 영역(A3)의 소스 및 드레인 전극(158,160)과 스토리지 전극(166)의 형태와 동일하게, 상기 구동회로(DC)를 구성하는 다결정 박막트랜지스터(T(n),T(p))의 소스 및 드레인 전극(150,154)(152,156) 또한 투명전극(150a,154a)과 불투명 전극(150b,154b)이 적층된 형태로 구성한다.In the same manner as the source and drain
이때, 화소 영역(P)에 구성한 화소 전극(168)의 하부에는 층간 절연막(134a,134b)이 위치하는 구성이므로, 상기 층간 절연막(134a,134b)은 상기 다결정 액티브층(제 3 반도체층,110)과의 계면특성과, 상기 화소 전극(168)과의 접촉특성을 고려하여, 실리콘 산화막(SiO2 layer)과 실리콘 질화막(SiNx layer)을 적층한 제 1 및 제 2 층간 절연막(134a,134b)으로 형성하는 것을 특징으로 한다.In this case, since the
즉, 상기 다결정 액티브층(110)과 직접 접촉하는 제 1 층간 절연막(134a)은 실리콘 산화막(SiO2 layer)이고, 상기 화소 전극과 직접 접촉하는 제 2 층간 절연막(134b)은 실리콘 질화막(SiNx layer)이다.That is, the first
전술한 바와 같은 구성에서 특징적인 것은, 첫째, 구동회로 및 스위칭 소자(DC,Ts)의 게이트 전극(118,126,128)과, 상기 스토리지 캐패시터(Cst)의 스토리지 제 2 전극(130, 슬릿(S)포함)을 형성하고 둘째, 상기 구동회로(DC)를 구성하는 제 2 반도체층(110)과 상기 스위칭 소자(Ts)의 제 3 반도체층(112)중 상기 게이트 전극(126,128)이 위치하지 않은 표면에, n+ 이온과 n-이온을 부분적으로 도핑하여 오믹 영역과 저농도 도핑영역을 형성하고, 상기 스토리지 제 2 전극(130)의 슬릿(S) 에 대응하는 하부의 제 4 반도체층(112)에 n+ 이온을 도핑하는 공정을 단일 마스크 공정으로 진행하는 것이다.Characteristic in the configuration as described above, first, the
또한, 상기 화소 전극(168) 하부의 보호층(미도시)을 생략하여 마스크 공정을 줄이고, 상기 각 다결정 박막트랜지스터(T(p),T(n),Ts))의 소스 및 드레인 전극(150,154,158)(152,156,160)과 상기 화소 전극(168)을 단일 마스크 공정으로 진행하는 것이다.In addition, a mask process is omitted by omitting a protective layer (not shown) under the
이로 인해, 5마스크 공정으로 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이기판을 제작할 수 있다.Thus, the array substrate for the driving circuit-integrated liquid crystal display device according to the present invention can be manufactured in a five mask process.
이하, 공정도면을 참조하여, 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이기판의 제조공정을 설명한다.Hereinafter, a manufacturing process of an array substrate for a driving circuit-integrated liquid crystal display device according to the present invention will be described with reference to the process drawings.
도 9a 내지 도 9l은 본 발명에 따른 구동회로를 제작하는 공정을 순서대로 도시한 공정 단면도이다.9A to 9L are cross-sectional views sequentially illustrating a process of manufacturing a driving circuit according to the present invention.
도 10a 내지 도 10l은 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이기판의 표시영역에 대응하는 공정을 순서대로 도시한 공정 평면도이다.10A to 10L are process plan views sequentially showing processes corresponding to display areas of an array substrate for a drive circuit-integrated liquid crystal display device according to the present invention.
도 11a 내지 도 11l은 각각 도 10a 내지 도 10l의 Ⅴ-Ⅴ를 따라 절단한 공정 단면도이다.11A to 11L are cross-sectional views taken along the line VV of FIGS. 10A to 10L, respectively.
도 9a와 도 10a와 도 11a는 제 1 마스크 공정을 나타낸 도면이다.9A, 10A, and 11A illustrate a first mask process.
도시한 바와 같이, 기판(100)을 표시부(D1)와 비표시부(D2)로 정의하고, 표시부(D1)는 다시 다수의 화소영역(P)으로 정의 한다.As illustrated, the
이때, 비표시부(D2)에 편의상 P영역(A1)과 N영역(A2)을 정의하고, 상기 화소 영역(P)에 스위칭 영역(A3)과 스토리지 영역(A4)을 정의한다.In this case, the P region A1 and the N region A2 are defined in the non-display portion D2 for convenience, and the switching region A3 and the storage region A4 are defined in the pixel region P. FIG.
전술한 바와 같이, 다수의 영역(A1,A2,A3,A4)이 정의된 기판(100)의 전면에 절연물질을 증착하여 버퍼층(104)을 형성하고, 상기 버퍼층(104)의 상부에 비정질 실리콘(a-Si:H)을 증착한 후 결정화 하는 공정을 진행한다.As described above, the
상기 결정화를 위해 다양한 열전달 수단이 이용될 수 있지만, 일반적으로는 레이저(laser)를 이용하여 결정화를 진행한다.Various heat transfer means may be used for the crystallization, but generally, crystallization is performed by using a laser.
결정화 공정으로 결정화된 층을 패턴하여, 상기 P영역(A1)과 N영역(A2)과 스위칭 영역(A3)에 액티브층(active layer)으로서 기능을 하는 제 1 내지 제 3 반도체층(106,108,110)을 형성하고, 상기 스토리지 영역(A4)에 전극(스토리지 제 2 전극)으로서 기능을 하는 제 4 반도체층(112)을 형성한다.The first to third semiconductor layers 106, 108, and 110 that function as active layers are formed in the P region A1, the N region A2, and the switching region A3 by patterning the crystallized layer through a crystallization process. And a
이때, 상기 스위칭 영역(A3)의 제 3 반도체층(110)과 스토리지 영역(A4)의 제 4 반도체층(112)은 일체로 구성한다.In this case, the
도 9b와 도 10b와 도 11b는 제 2 마스크 공정을 나타낸 도면이다.9B, 10B, and 11B illustrate a second mask process.
도시한 바와 같이, 상기 제 1 내지 제 4 반도체층(106,108,110,112)이 형성된 기판(100)의 전면에 게이트 절연막(114)과 도전성 금속층(미도시)을 적층한다.As illustrated, the
이때, 상기 게이트 절연막(114)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 형성할 수 있고, 상기 도전성 금속층(미도시)은 알루미늄(Al), 알루미늄합금(AlNd), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 몰리텅스텐(MoW)등을 포함하는 도전 성 금속 그룹 중 선택한 하나 이상의 금속을 증착하여 형성할 수 있다.In this case, the
다음으로, 상기 금속층의 상부에 포토레지스트를 증착하고 제 2 마스크 공정으로 노광하는 공정을 진행한 후 현상하여 특정 형상의 제 1 내지 제 3 포토패턴(124a,124b,124c)을 형성한다.Next, the photoresist is deposited on the metal layer and exposed through a second mask process, followed by development to form first to third photopatterns 124a, 124b, and 124c having a specific shape.
연속하여, 상기 제 1 내지 제 3 포토패턴(124a,124b,124c)의 주변으로 노출된 금속층을 제거하는 공정을 진행한다.Subsequently, a process of removing the metal layers exposed to the peripheries of the first to
이와 같이 하면, 비표시부(D2)의 P영역(A1)에는 제 1 반도체층(106)의 중심에 대응하여 게이트 전극(118)이 형성된다. 상세히는 상기 제 1 반도체층(106)을 제 1 액티브 영역(B1)과, 상기 제 1 액티브 영역(B1)의 양측을 제 2 액티브 영역(B2)으로 정의 한다면, 상기 제 1 액티브 영역(B1)에 대응하여 게이트 전극(118)이 형성된다.In this way, the
상기 N영역(A2)은 이를 덮는 제 1 금속패턴(120)과, 상기 스위칭 영역 및 스토리지 영역(A3,A4)은 일체화된 제 2 금속패턴(122)으로 덮혀 있는 상태로 남아 있다.The N region A2 remains covered with the
한편, 상기 제 2 마스크 공정에서는 도시한 바와 같이, 상기 제 2 금속패턴(122)과 연결된 게이트 배선(GL)과 스토리지 배선(SL)을 형성한다.In the second mask process, as shown in the drawing, the gate line GL and the storage line SL connected to the
본 공정에서, 게이트 전극(118)과 제 1 및 제 2 금속패턴(120,122)과 게이트 배선 및 스토리지 배선(GL,SL)의 상부에 남아 있는 상기 제 1 내지 제 3 포토패턴(124a,124b,124c)은 제거할 수 도 있고 제거하지 않을 수도 있다.In this process, the first to
도 9c와 도 10c와 도 11c는 P영역(A1)에 구성한 제 1 반도체층(110)의 제 2 액티브 영역(B2)을 오믹영역으로 형성하기 위한 p+이온 도핑공정을 나타낸 도면이다.9C, 10C, and 11C are diagrams illustrating a p + ion doping process for forming the second active region B2 of the
도시한 바와 같이, 상기 P영역(A1)에 구성한 제 1 반도체층(106)의 제 2 액티브 영역(B2)에 p+이온을 도핑하여 오믹 영역으로 형성한다.As shown in the drawing, p + ions are doped into the second active region B2 of the
상기 제 1 반도체층(106)에 오믹영역을 형성한 후, 앞선 공정에서 제 1 내지 제 3 포토패턴(124a,124b,124c)을 제거하지 않았다면 이를 제거하는 공정을 진행한다.After the ohmic region is formed in the
이하, 도 9d 내지 9g와 도 10d 내지 도 10g와 도 11d 내지 도 11g는 제 3 마스크 공정을 순서대로 나타낸 공정 도면이다,Hereinafter, FIGS. 9D to 9G, 10D to 10G, and 11D to 11G are process drawings sequentially showing a third mask process.
다음으로, 도 9d와 도 10d와 도 11d는 제 3 마스크 공정으로, 상기 제 1 및 제 2 금속패턴을 다시 패턴하여, N영역 및 스위칭 영역에 각각 게이트 전극을 형성하고, 스토리지 영역에 스토리지 제 2 전극을 형성하는 공정을 도시한 도면이다.Next, FIGS. 9D, 10D, and 11D illustrate a third mask process, wherein the first and second metal patterns are again patterned to form gate electrodes in the N region and the switching region, respectively, and the storage second in the storage region. It is a figure which shows the process of forming an electrode.
도시한 바와 같이, P영역(A1)에 게이트 전극(118)이 형성된 기판(100)의 전면에 포토레지스트를 도포한 후 제 3 마스크 공정으로 패턴하여, 상기 P영역(A1)을 가리는 제 1 포토패턴(132a)을 형성하고, 상기 N영역(A2)과 스위칭 영역(A3)에 각각 게이트 전극(126,128)을 형성하고, 상기 스토리지 영역(A4)에는 슬릿(S)을 포함하는 스토리지 제 2 전극(130)을 형성한다.As shown in the drawing, a photoresist is applied to the entire surface of the
상기 슬릿(S)의 개수는 1개 이상에서 100개 이하로 형성할 수 있으며, 슬릿 간 금속막의 폭은 약 1㎛~50㎛의 범위내에서 설계할 수 있다.The number of the slits (S) can be formed from one or more to 100 or less, the width of the metal film between the slits can be designed in the range of about 1㎛ ~ 50㎛.
또한, 상기 슬릿(S)의 형태는 도시한 바와 같이 이격된 형상이거나, 王과 같 은 다양한 형상으로 변형가능하다.In addition, the shape of the slit (S) may be spaced apart as shown, or may be modified into various shapes such as 王.
이때, 상기 P영역(A1)이외에도 N영역 및 스위칭 영역(A2,A3)의 게이트 전극(126,128)과, 스토리지 제 2 전극(130)의 상부에도 이를 패턴하기 위해 존재했던 제 2 내지 제 4 포토패턴(132b,132c,132d)을 그대로 남겨 둔다.In this case, in addition to the P region A1, the second to fourth photo patterns exist to pattern the
이때, 상기 N영역 및 스위칭 영역(A2,A3)에 위치하는 제 2 반도체층(108)과 제 3 반도체층(110)은 제 1 액티브 영역(B1)과, 제 1 액티브 영역(B1)의 양측에 제 2 액티브 영역(B2)과, 상기 제 1 및 제 2 액티브 영역(B1,B2)의 사이를 제 3 액티브 영역(B3)으로 정의하며, 상기 게이트 전극(126,128)은 상기 제 1 액티브 영역(B1)및 제 3 액티브 영역(B3)에 대응하여 위치하도록 한다.In this case, the
도 9e와 도 10e와 도 11e는 N영역(A2)과 스위칭 영역(A3)의 제 2 및 제 3 반도체층(108,110)에 n+이온을 도핑하여 오믹 영역을 형성하고, 스토리지 영역(A4)의 제 4 반도체층(112)에 n+이온을 도핑하는 공정이다.9E, 10E, and 11E illustrate an ohmic region by doping n + ions into the second and third semiconductor layers 108 and 110 of the N region A2 and the switching region A3, and forming the ohmic region. 4 is a step of doping n + ions into the
도시한 바와 같이, N영역(A2)과 스위칭 영역(A3)에 게이트 전극(126,128)이 형성되고, 상기 스토리지 영역(A4)에 슬릿(S)을 포함하는 스토리지 제 2 전극(130)이 형성된 기판(100)의 전면에 n+이온을 도핑하는 공정을 진행한다.As shown in the drawing, the
이와 같이 하면, 상기 N영역(A2)과 스위칭 영역(A3)에 위치하는 제 2 반도체층(108)과 제 3 반도체층(110)의 제 2 액티브 영역(B2)에 n+이온이 도핑되고, 상기 스토리지 제 2 전극(130)의 슬릿(S)에 대응하는 하부의 제 4 반도체층(112) 표면에 n+이온이 도핑된다.In this case, n + ions are doped into the second active region B2 of the
이하, 도 9f 내지 도 9g와 도 10f 내지 도 10g와 도 11f 내지 도 11g는 n영 역과 스위칭영역의 반도체층에 저농도 도핑영역인 LDD영역을 형성하기 위한 공정이다.9F to 9G, 10F to 10G, and 11F to 11G are steps for forming a low concentration doped region LDD region in a semiconductor layer of an n region and a switching region.
도 9f와 도 10f와 도 11f는 제 1 내지 제 4 포토패턴을 애싱(ashing)한 결과를 도시한 도면이다.9F, 10F, and 11F illustrate the results of ashing the first to fourth photopatterns.
도시한 바와 같이, 상기 P영역(A1)과 N영역 및 스위칭 영역(A2,A3)과 스토리지 영역(A4)에 남겨진 제 1 내지 제 4 포토패턴(132a,132b,132c,132d)을 애싱(ashing)하는 공정을 진행한다.As shown, ashing the first to
상기 애싱공정은 건식식각 공정과 유사하며, 상기 제 1 내지 제 4 포토패턴(132a,132b,132c,132d)을 완전히 제거하는 목적 보다는, 주변의 일부만을 제거하여 하부 금속층 일부를 노출하기 위한 것이다.The ashing process is similar to the dry etching process, and is intended to expose a portion of the lower metal layer by removing only a portion of the periphery, rather than completely removing the first to
따라서, 본 공정에서는 포토패턴 애싱을 통해, 제 2 및 제 3 반도체층(110,112)의 제 3 액티브 영역(B3)에 대응하는 상부 게이트 전극(126,128)을 노출한다. 이때, 상기 스토리지 제 2 전극 및 게이트 배선(130,GL)과 스토리지 배선(SL)의 주변도 일부 노출된다.Therefore, in this process, the
이후, 상기 노출된 부분의 게이트 전극(126,128)을 제거하는 공정을 진행한다.Thereafter, a process of removing the
도 9g와 도 10g와 도 11g는 LDD영역을 형성하기 위한 n-도핑공정을 나타낸 도면이다.9G, 10G, and 11G illustrate an n-doping process for forming an LDD region.
도시한 바와 같이, 전술한 공정에서 N영역(A2)과 스위칭 영역(A3)에 위치한 게이트 전극(126,128)둘레의 일부가 제거된 부분에 대응하는 제 2 및 제 3 반도체층(108,110)의 제 3 액티브영역(B3)에 n-이온을 도핑하는 공정을 진행하여 저농도 도핑영역(드레인 영역)(lightly doped drain, LDD)을 형성한다.As shown, the third of the second and third semiconductor layers 108 and 110 corresponding to the portion where the portion of the
저농도 도핑영역을 형성하는 이유는, 채널(제 1 액티브 영역)에 근접한 영역에서 열전자 효과에 의해 발생하는 누설전류 특성을 최소화하기 위한 것이다.The reason for forming the low concentration doped region is to minimize the leakage current characteristics caused by the thermoelectric effect in the region close to the channel (first active region).
상기 제 2 및 제 3 반도체층(108,110)의 제 3 액티브 영역(B3)에 LDD영역으로 형성한 후, 상기 P영역(A1)과 상기 N영역(A2)과 스위칭 영역(A3)과 스토리지 영역(A4)의 제 1 내지 제 4 포토패턴(132a,132b,132c,132d)을 제거하는 공정을 진행한다.After the LDD region is formed in the third active region B3 of the second and third semiconductor layers 108 and 110, the P region A1, the N region A2, the switching region A3, and the storage region ( A process of removing the first to
이상으로, 전술한 제 2 내지 제 3 마스크 공정을 통해, P 영역(A1)의 제 1 반도체층(106)의 상부에 게이트 전극(118)을 형성하고, 상기 게이트 전극(118)이 위치하지 않은 제 1 반도체층(106)의 표면에 p+ 이온을 도핑하여 오믹 영역을 형성하고, 상기 N영역(A2)과 스위칭 영역(A3)의 제 2 내지 제 3 반도체층(108,110)에는 n+이온과 n-이온을 각각 도핑하여 오믹 영역과 저농도 도핑영역을 형성함과 동시에 각각 게이트 전극(126,128)을 형성하고, 상기 스토리지 영역(A4)에는 스토리지 제 2 전극(130)을 형성함과 동시에, 그 하부의 제 4 반도체층(112)에 부분적으로 n+이온을 도핑하는 공정을 진행하였다.As described above, the
도 9h와 도 10h와 도 11h는 제 4 마스크 공정을 나타낸 도면이다.9H, 10H, and 11H illustrate a fourth mask process.
도시한 바와 같이, N영역(A2)과 P영역(A1)과 스위칭 영역(A3)에 각각 게이트 전극(118,126,128)이 형성되고, 상기 스토리지 영역(A4)에 슬릿(S)을 포함하는 스 토리지 제 2 전극(130)이 형성된 기판(100)의 전면에 산화 실리콘(SiO2)을 증착하여 제 1 층간 절연막(134a)을 형성한다.As illustrated,
다음으로, 상기 제 1 층간 절연막(134a)이 형성된 기판(100)에 열처리를 진행하여, 상기 제 4 반도체층(112)의 표면에 슬릿 형상으로 도핑된 이온이 제 4 반도체층(112)의 전면에 확산되도록 즉, 상기 스토리지 제 2 전극(130)에 대응하는 하부까지 확산되도록 열처리 공정을 진행한다.Next, heat treatment is performed on the
다음으로, 상기 제 1 층간 절연막(1324a)이 형성된 기판(100)의 전면에 질화 실리콘(SiNX)을 증착하여 제 2 층간 절연막(134b)을 형성한다.Next, silicon nitride (SiN X ) is deposited on the entire surface of the
상기 제 2 층간 절연막(134b)을 증착 한 후, 수소화 열처리를 진행한다.After depositing the second
다음으로, 상기 제 1 및 제 2 층간 절연막(134a,134b)이 형성된 기판(100)의 전면에 포토레지스트(photoresist)를 도포한 후 제 4 마스크 공정으로 패턴하여, 상기 제 1 반도체층(106)과 제 2 반도체층(108)과 제 3 반도체층(110)의 이온도핑영역(오믹 영역)을 각각 노출하는 콘택홀을 형성한다.Next, a photoresist is applied to the entire surface of the
상세히는, 상기 P영역(A1)과 N영역(A2)과 스위칭 영역(A3)에 형성한 각 게이트 전극(118,126,128)을 중심으로 양측의 반도체층(106,108,110)즉, 이온이 도핑된 영역을 각각 노출하는 제 1 콘택홀(136a,138a,140a)과 제 2 콘택홀(136b,138b,140b)을 형성한다.In detail, the semiconductor layers 106, 108, and 110 on both sides of the
이때, 도시하지는 않았지만 상기 제 4 반도체층(112)을 노출하는 콘택홀을 형성할 수 있다.In this case, although not illustrated, a contact hole exposing the
전술한 공정에서, 상기 제 2 층간 절연막(134B)을 형성한 후, 수소화 열처리를 진행하였지만, 상기 콘택홀을 형성한 후에도 수소화 열처리를 진행할 수 있으며 이와 같은 경우에는 엷게 희석된 불소(HF)를 이용한 클리닝(cleaning)을 해 주어야 한다.In the above-described process, after the formation of the second interlayer insulating film 134B, the hydrogenation heat treatment was performed, but the hydrogenation heat treatment may proceed even after the contact hole is formed, in which case using thinly diluted fluorine (HF) You need to clean it.
도 9i와 도 10i와 도 11i는 소스 및 드레인 전극을 형성하는 제 5 마스크 공정을 도시한 도면이다.9I, 10I, and 11I illustrate a fifth mask process for forming source and drain electrodes.
상기 층간 절연막(134)이 형성된 기판(100)의 전면에 투명 전극층(142)과 제 3 도전성 금속층(144)과 감광층(146)을 적층하여 형성한다.The
상기 투명 전극층(142)은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 물질 그룹 중 선택된 하나 또는 그 이상을 증착하여 형성하고, 상기 제 3 도전성 금속층(144)은 앞서 언급한 도전성 금속물질 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 형성한다.The
상기 감광층(146)은 포토레지스트(포지티브형, positive type)를 도포하여 형성한다.The
상기 감광층(146)이 형성된 기판(100)과 이격된 상부에 투과부(B1)와 반투과부(B3)와 차단부(B2)로 구성된 마스크(M)를 위치시킨다.A mask M including a transmissive part B1, a transflective part B3, and a blocking part B2 is positioned on an upper portion of the
이때, 상기 투과부(B1)는 P영역(A1)과 N영역및 스위칭 영역(A2,A3)에 구성한 게이트 전극(118,126,128)에 대응한 부분과, 상기 P영역(A1)과 N영역및 스위칭 영역(A2,A3) 및 스토리지 영역(A4)이외의 영역에 대응하도록 구성한다.In this case, the transmission portion B1 corresponds to the
상기 반투과부(B3)는 상기 스위칭 영역 및 스토리지 영역(A3,A4)을 제외한 화소 영역(P)에 대응하여 위치하도록 하고, 상기 차단부(B2)는 P영역(A1)과 N영역(A2)과 스위칭 영역(A3)중 각 게이트 전극(118,126,128)으로 덮히지 않은 영역과, 상기 스토리지 영역(A4)에 대응하여 위치하도록 한다.The transflective part B3 is positioned to correspond to the pixel area P except for the switching area and the storage areas A3 and A4, and the blocking part B2 is the P area A1 and the N area A2. And an area not covered by the
다음으로, 상기 마스크(M)의 상부로 빛(자외선)를 조사하여, 하부의 감광층(146)을 부분적으로 노광하는 공정을 진행한다.Next, light (ultraviolet rays) is irradiated onto the mask M to partially expose the lower
앞에서도 언급하였지만, 상기 투과부(B1)에 대응하는 부분은 완전히 노광되고 상기 반투과부(B3)에 대응하는 부분은 표면으로부터 일부만이 노광되고, 상기 차단부(B2)에 대응하는 부분은 노광되지 않고 남게 된다.As mentioned above, the portion corresponding to the transmissive portion B1 is completely exposed, the portion corresponding to the transflective portion B3 is partially exposed from the surface, and the portion corresponding to the blocking portion B2 is not exposed. Will remain.
다음으로, 상기 노광된 부분을 현상한 후, 상기 노출된 하부의 제 3 금속층(144)과 투명 전극층(142)을 제거하는 공정을 진행한다.Next, after the exposed part is developed, a process of removing the exposed
이와 같이 하면, 도 9j와 도 10j와 도 11j에 도시한 바와 같이, 상기 P영역(A1)과 N영역(A2)과 스위칭 영역(A3)에 투명 전극및 불투명 전극(150a,152a,154a,156a,158a,160a)(150b,152b,154b,156b,158b,160b)이 적층된 소스 전극(150,154,158)과 드레인 전극(152,156,160)이 형성되고, 상기 스토리지 영역 및 화소 영역(A4,P)에 걸쳐 투명전극 패턴과 불투명 전극패턴(160a,160b)이 남게 된다.In this way, as shown in FIGS. 9J, 10J, and 11J, the transparent and
또한 상기 각 영역에 형성한 소스 및 드레인 전극((150,154,158),(152,156,160))의 상부에 제 1 내지 제 4 포토 패턴(148a,148b,148c,148d)이 남게 된다.(이때, 스위칭 영역(A3)을 제외하고 동일한 영역(A1,A2)의 포토 패턴을 하나로 봄)In addition, the first to
전술한 공정에서, 상기 스위칭 영역(A3)의 소스 전극(158)에서 화소 영역(P)의 일 측을 따라 연장된 데이터 배선(DL)을 형성한다. In the above-described process, the data line DL is formed along the one side of the pixel region P in the
상기 데이터 배선(DL)또한, 투명전극 패턴과 불투명 전극 패턴이 적층된 형상이며, 소스 전극(158)의 투명전극 패턴(158a)과 불투명 전극 패턴(158b)에서 연장된 형상이므로 이후, 동일 기호를 사용한다.The data line DL is also formed by stacking a transparent electrode pattern and an opaque electrode pattern and extending from the
도 9k와 도 10k와 도 11k는 상기 제 1 내지 제 4 포토패턴(148a,148b,148c,148d)을 애싱하여 식각한 후를 나타낸 도면이다.9K, 10K, and 11K are diagrams illustrating the first to
도 9l와 도 10l와 도 11l에 도시한 바와 같이, 애싱 공정 후 상기 제 1 내지 제 3 포토 패턴(148a,148b,148c)은 표면으로부터 일부만이 제거된 상태로 남게 된다. 동시에 주변이 제거되어 하부의 소스전극(150,154,158)과 드레인 전극(152,156,158)의 불투명 전극패턴(150b,152b,154b,156b,158b,160b)이 일부 노출된다.As shown in FIGS. 9L, 10L, and 11L, the first to
동시에, 상기 제 4 포토 패턴(148d)중 앞서 마스크 공정에서 반투과부에 대응하는 부분 즉, 스위칭 영역 및 스토리지 영역(A3,A4)을 제외한 화소 영역(P)에 대응하는 부분은 완전히 제거되어 하부의 불투명 전극패턴(162b)이 노출된다.At the same time, the portion of the
다음으로, 상기 노출된 불투명 전극패턴(150b,152b,154b,156b.158b,160b)을 제거하는 공정을 진행한다.Next, a process of removing the exposed
다음으로, 상기 제 1 내지 제 4 포토 패턴(148a,148b,148c,148d)을 제거하는 공정을 진행한다.Next, a process of removing the first to
이와 같이 하면, 도 9l와 도 10l와 도 11l에 도시한 바와 같이, 상기 각 영 역(A1,A2,A3)의 소스 전극(150,154,158)과 드레인 전극(152,156,160)을 이루는 불투명 전극 패턴(150b,152b,154b,156b,158b,160b)이 일부 제거되고 주변으로 하부의 투명전극 패턴(150a,152a,154a,156a,158a,160a)이 노출된 형상이 된다.In this case, as illustrated in FIGS. 9L, 10L, and 11L, the
또한, 상기 스토리지 영역(A4)에는 투명전극 패턴(162a)과 불투명 전극 패턴(162b)이 적층된 스토리지 제 3 전극(166)이 형성되고, 상기 스위칭 영역 및 스토리지 영역(A3,A4)을 제외한 화소 영역(P)에는 투명한 화소 전극(168)이 남게 된다.In addition, a storage
이상과 같이, 단일 마스크 공정으로, 각 영역(A1,A2,A3)의 소스 및 드레인 전극((150,154,158),(152,156,160))과 스토리지 전극(166)과 화소 전극(168)을 형성할 수 있다.As described above, the source and drain
전술한 바와 같은 5마스크 공정을 통해, 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이기판을 제작할 수 있다.Through the five-mask process as described above, it is possible to manufacture an array substrate for a drive circuit-integrated liquid crystal display device according to the present invention.
따라서, 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이기판 제조방법(5마스크 제조방법)은, 종래에 비해 공정이 단순화 되어 공정비용을 절감하고 공정 시간을 단축할 수 있는 효과가 있다.Therefore, the method of manufacturing an array substrate for a drive circuit-integrated liquid crystal display device (5 mask manufacturing method) according to the present invention has the effect of simplifying the process compared to the conventional method, thereby reducing the process cost and the process time.
또한, 공정이 단순화됨으로써, 불량 발생확률을 낮출 수 있어 생산수율을 개선하는 효과가 있다. In addition, by simplifying the process, it is possible to lower the probability of defect generation, thereby improving the production yield.
Claims (14)
Priority Applications (1)
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| KR1020050106841A KR101189136B1 (en) | 2005-11-09 | 2005-11-09 | An array substrate of LCD and Method of fabricating of the same |
Applications Claiming Priority (1)
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| KR1020050106841A KR101189136B1 (en) | 2005-11-09 | 2005-11-09 | An array substrate of LCD and Method of fabricating of the same |
Publications (2)
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