KR101182327B1 - 평판표시장치와 그 화질제어 방법 - Google Patents

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Abstract

본 발명은 불량픽셀을 리페어 공정으로 보상함과 아울러 그 패널결함영역에 표시될 데이터들을 보상회로의 보상값으로 최적화하도록 한 평판표시장치와 그 화질제어 방법에 관한 것이다.
이 평판표시장치는 비결함영역과 패널결함영역을 포함하고 이웃하는 픽셀들이 상호 링크된 적어도 하나의 링크픽셀을 가지는 표시패널; 상기 패널결함영역에 표시될 데이터를 보상하기 위한 제1 보상데이터, 상기 패널결함영역과 상기 비결함영역 간의 경계부에 표시될 데이터를 보상하기 위한 제2 보상데이터, 및 상기 링크픽셀에 표시될 데이터를 보상하기 위한 제3 보상데이터가 저장된 메모리; 상기 패널결함영역에 표시될 데이터에 포함된 적, 녹 및 청색 데이터로부터 휘도 정보를 산출하고 상기 휘도 정보를 상기 제1 보상데이터로 조절하여 상기 패널결함영역에 표시될 데이터를 조절하는 제1 보상부; 상기 제2 보상데이터를 상기 경계부에 분산시켜 상기 경계부에 표시될 데이터를 조절하는 제2 보상부; 상기 링크픽셀에 표시될 데이터를 상기 제3 보상데이터로 조절하는 제3 보상부; 및 상기 제1 내지 제3 보상부에 의해 조절된 데이터들을 이용하여 상기 표시패널을 구동하는 구동부를 구비한다.

Description

평판표시장치와 그 화질제어 방법{Flat Panel Display and Method of Controlling Picture Quality thereof}
도 1 내지 도 5는 표시패널의 패널결함영역을 나타내는 도면.
도 6a 내지 도 6c는 암점화된 불량픽셀의 계조별 인지 정도를 나타내는 도면.
도 7a 및 도 7b는 본 발명에 따른 평판표시장치의 제조방법을 단계적으로 나타내는 도면.
도 8은 감마특성 곡선을 나타내는 도면.
도 9a 내지 도 9e는 표시패널의 패널결함영역과 비결함영역의 경계부에서 나타나는 휘도 특성을 설명하기 위한 도면.
도 10은 본 발명의 실시예에 따른 리페어 공정을 개략적으로 설명하기 위한 도면.
도 11a 내지 도 14c는 리페어 공정의 다양한 실시예들을 나타내는 도면.
도 15a 내지 도 15d는 표시패널의 패널결함영역과 비결함영역의 경계부에서 휘도 특성에 따라 다양한 디더패턴을 적용하는 예를 나타내는 도면.
도 16a 내지 도 16c는 본 발명의 다른 실시예에 따른 프레임 레이트 컨트롤 의 디더패턴들을 나타내는 도면.
도 17a 내지 도 17d는 도 16a에 도시된 1/8 디더패턴 내에 배치된 서브 디더패턴들을 보여 주는 도면.
도 18은 도 15a에 도시된 경계부 'x4-x5'에 맵핑되는 디더패턴들의 예를 보여 주는 도면.
도 19a 내지 도 19d는 본 발명의 또 다른 실시예에 따른 프레임 레이트 컨트롤의 디더패턴들을 나타내는 도면.
도 20은 본 발명에 따른 평판표시장치를 나타내는 도면.
도 21은 도 20에 도시된 보상회로를 나타내는 도면.
도 22는 도 21에 도시된 보상부를 나타내는 도면.
도 23 내지 도 28은 도 22에 도시된 제1 내지 제3 보상부의 다양한 실시예들을 나타내는 도면.
<도면의 주요 부호에 대한 설명>
10 : 불량픽셀
11 : 정상픽셀
12 : 전도성 링크패턴
13 : 링크픽셀
14 : 링크되지 않은 정상픽셀
23A, 43A, 63A, 83A : 불량픽셀의 픽셀전극
23B, 43B, 63B, 83B : 불량픽셀과 이웃하는 정상픽셀의 픽셀전극
24, 44, 64 : 링크패턴
25, 45, 65, 85 : 유리기판
26, 46, 66, 86 : 게이트 절연막
27, 47, 67, 87 : 보호막
91 : 게이트라인에서 게이트금속이 제거된 C자형 개구패턴
92 : 게이트라인 내에 패터닝된 네크부
93 : 게이트라인 내에 패터닝된 헤드부
101 : 데이터 구동회로
102 : 게이트 구동회로
103 : 액정표시패널
104 : 타이밍 컨트롤러
105 : 보상회로
106 : 데이터라인
108 : 게이트라인
110 : 구동부
121 : 보상부
122Y, 122R, 122G, 122B : 메모리
123 : 레지스터
124 : 인터페이스 회로
131 : 제1 보상부
132 : 제2 보상부
133 : 제3 보상부
201, 221, 241, 281 : 위치 판단부
202, 222R, 222G, 222B, 242R, 242G, 242B, 282R, 282G, 282B : 계조 판단부
203, 223R, 223G, 223B, 243R, 243G, 243B, 283R, 283G, 283B : 어드레스 생성부
205, 234, 254, 285R, 285G, 285B : 연산기
206 : RGB to YUV 변환기
207 : YUV to RGB 변환기
225R, 225G, 225B : 디더링 제어부
232, 252 : 픽셀 위치 감지부
245R, 245G, 245B : FRC/디더링 제어부
251: 프레임 수 감지부
233, 253 : 보상값 판정부
본 발명은 평판표시장치에 관한 것으로, 불량픽셀을 리페어 공정으로 보상함 과 아울러 그 패널결함영역에 표시될 데이터들을 보상회로의 보상값으로 최적화하도록 한 평판표시장치와 그 화질제어 방법에 관한 것이다.
최근, 음극선관(Cathode Ray Tude)의 단점인 무게와 부피를 줄일 수 있는 각종 평판표시장치들이 대두되고 있다. 이러한 평판표시장치로는 액정표시장치(Liquid Crystal Display), 전계방출표시장치(Field Emission Display), 플라즈마 표시패널(Plasma Display Panel) 및 유기발광소자(Organic Light Emitting Diode) 등이 있다.
이와 같은 평판표시장치들은 화상을 표시하기 위한 표시패널을 구비하며, 이러한 표시패널에는 테스트 과정에서 화질 결함이 발견되고 있다.
표시패널의 테스트 과정에서 나타나는 화질 결함은 공정상에서의 불량으로 인하여 표시패널에서 패널결함이 존재하는데에 주로 원인이 있다. 패널결함은 중첩 노광 공정에서의 노광량 편차, 노광장치의 렌즈 수차 등을 예로 들 수 있으며, 이러한 공정 편차에 의해 초래되는 패널결함은 도 1 내지 5와 같이 점, 선, 띠, 원, 다각형 등과 같은 정형적인 형상으로 나타나기도 하고, 부정형적인 형상으로 나타나기도 한다.
이러한 패널결함을 치유하기 위하여, 박막형성, 패터닝 공정 등을 포함한 리페어 공정 등이 실시되고 있으나 그 리페어 공정에 의해 재생되는 패널결함이 제한되고 패널결함이 심한 경우에 폐기처분되고 있다. 또한, 리페어 공정을 실시하더라도 패널결함이 존재하였던 영역에서는 휘도나 색도가 비결함영역과 다르게 나타나고 있는 경우가 대부분이다.
패널결함 중에서 점 형태로 나타나는 픽셀 결함에 대한 리페어 공정은 주로 그 불량픽셀을 암점화하는 방법이 있다. 그런데 암점화 방법은 도 6a에서와 같이 블랙 계조에서 거의 인지되지 않지만, 도 6b 및 6c와 같이 중간 계조 및 화이트 계조의 표시화면에서 어두운 점으로 확연히 인지되고 있다.
결과적으로, 패널결함을 치유하기 위한 리페어 공정만으로는 패널결함으로 인한 화질 저하를 향상시키는데 한계가 있었다.
따라서, 본 발명의 목적은 종래 기술에서 나타나는 문제점들을 해결하고자 안출된 발명으로써, 불량픽셀을 리페어 공정으로 보상함과 아울러 그 패널결함영역에 표시될 데이터들을 보상회로의 보상값으로 최적화하도록 한 평판표시장치와 그 화질제어 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 평판표시장치는 비결함영역과 패널결함영역을 포함하고 이웃하는 픽셀들이 상호 링크된 적어도 하나의 링크픽셀을 가지는 표시패널; 상기 패널결함영역에 표시될 데이터를 보상하기 위한 제1 보상데이터, 상기 패널결함영역과 상기 비결함영역 간의 경계부에 표시될 데이터를 보상하기 위한 제2 보상데이터, 및 상기 링크픽셀에 표시될 데이터를 보상하기 위한 제3 보상데이터가 저장된 메모리; 상기 패널결함영역에 표시될 데이터에 포함된 적, 녹 및 청색 데이터로부터 휘도 정보를 산출하고 상기 휘도 정보를 상기 제1 보상데이터로 조절하여 상기 패널결함영역에 표시될 데이터를 조절하는 제1 보상부; 상기 제2 보상데이터를 상기 경계부에 분산시켜 상기 경계부에 표시될 데이터를 조절하는 제2 보상부; 상기 링크픽셀에 표시될 데이터를 상기 제3 보상데이터로 조절하는 제3 보상부; 및 상기 제1 내지 제3 보상부에 의해 조절된 데이터들을 이용하여 상기 표시패널을 구동하는 구동부를 구비한다.
상기 제1 보상부는 상기 패널결함영역에 표시될 m(은 양의 정수) 비트의 상기 적색 데이터, m 비트의 상기 녹색 데이터 및 m 비트의 상기 청색 데이터에서 n 비트(n은 m보다 큰 정수)의 휘도 정보 및 색차 정보를 산출하고, 상기 n 비트의 휘도 정보를 상기 제1 보상데이터로 조절하여 변조된 n 비트의 휘도 정보를 발생하며, 상기 변조된 n 비트의 휘도 정보와 미변조된 상기 색차 정보로부터 변조된 m 비트의 적색 데이터, 변조된 m 비트의 녹색 데이터 및 변조된 m 비트의 청색 데이터를 발생한다.
상기 제2 보상부는 다수의 픽셀들을 포함한 크기를 가지며 상기 보상데이터가 분산될 픽셀들의 위치와 개수가 각각 다르게 지정된 디더패턴을 상기 경계부의 픽셀들에 맵핑하여 상기 제2 보상데이터를 상기 경계부 내의 픽셀들로 분산시킨다.
수직 또는 수평으로 이웃하는 상기 디더패턴들 간에 상기 제2 보상데이터가 분산되는 픽셀들의 위치가 다르게 지정된다.
상기 제2 보상부는 상기 제2 보상데이터를 상기 디더패턴으로 상기 픽셀들로 분산시킴과 아울러 다수의 프레임 기간 동안에 분산시킨다.
상기 다수의 디더패턴들 각각은 다수의 서브 디더패턴들을 포함하고; 상기 디더패턴과 그 디더패턴 내에 배치되는 서브 디더패턴들 각각의 보상값는 동일하고, 상기 디더패턴 내에 배치되는 상기 서브 디더패턴들은 보상 픽셀의 위치가 서로 다르다.
상기 보상값을 'I'라 하고 상기 서브 디더패턴의 개수를 'J'라 할 때, 상기 보상값이 I인 상기 디더패턴은 상기 보상값이 I 이고 상기 보상 픽셀의 위치가 서로 다른 J개의 서브 디더패턴을 포함하고, 상기 J 개의 프레임 각각에서 서브 디더패턴들의 배치가 다르다.
상기 디더패턴의 서브 디더패턴들의 배치는 J+1 개의 프레임기간 단위로 동일하게 된다.
상기 디더패턴 각각은 8(픽셀)×32(픽셀) 이상의 크기를 가진다.
상기 디더패턴의 보상값은 상기 경계부에 표시될 데이터의 계조값에 따라 다르다.
상기 제3 보상부는 상기 링크픽셀에 표시될 데이터를 상기 제3 보상데이터로 증감시킨다.
상기 메모리는 EEPROM과 EDID ROM 중 적어도 하나를 포함한다.
상기 제1 보상데이터의 보상값은 상기 패널결함영역의 위치와 상기 패널결함영역에 표시될 데이터의 계조에 따라 다르다.
상기 제2 보상데이터의 보상값은 상기 경계부의 픽셀 위치와 상기 경계부에 표시될 데이터의 계조에 따라 다르다.
상기 제3 보상데이터의 보상값은 상기 링크픽셀의 위치와 상기 링크픽셀에 표시될 데이터의 계조에 따라 다르다.
상기 링크픽셀은 불량픽셀 및 상기 불량픽셀과 전기적으로 링크된 정상픽셀을 포함한다.
본 발명에 따른 평판표시장치의 화질제어 방법은 표시패널의 검사공정 및 리페어 공정을 통해 상기 표시패널의 패널결함영역에 표시될 데이터를 보상하기 위한 제1 보상데이터, 상기 표시패널의 패널결함영역과 비결함영역 간의 경계부에 표시될 데이터를 보상하기 위한 제2 보상데이터, 및 상기 표시패널에서 이웃하는 픽셀들이 상호 링크된 링크픽셀에 표시될 데이터를 보상하기 위한 제3 보상데이터를 결정하는 단계; 상기 제1 내지 제3 보상데이터를 메모리에 저장하는 단계; 상기 패널결함영역에 표시될 적, 녹 및 청색 데이터로부터 산출되는 휘도 정보를 상기 제1 보상데이터로 조절하여 상기 패널결함영역에 표시될 데이터를 조절하는 단계; 상기 제2 보상데이터를 상기 경계부에 분산시켜 상기 경계부에 표시될 데이터를 상기 제2 보상데이터로 조절하는 단계; 상기 링크픽셀에 표시될 데이터를 상기 제3 보상데이터로 조절하는 단계; 및 상기 보상데이터들에 의해 조절된 데이터들을 이용하여 상기 표시패널을 구동하는 단계를 포함한다.
이하, 도 7a 내지 도 28를 참조하여 본 발명의 바람직한 실시예들에 대하여 설명하기로 한다. 이하의 실시예들은 평판표시장치 중 액정표시장치를 중심으로 설명한다.
우선, 도 7a 및 도 7b를 참조하여 본 발명의 실시예에 따른 액정표시장치의 제조방법에 대하여 설명하기로 한다.
도 7a 및 도 7b를 참조하면, 본 발명의 실시예에 따른 액정표시장치의 제조방법은 액정표시패널의 상부기판(컬러필터 기판) 및 하부기판(TFT-어레이 기판)을 각각 제작한다(S1). S1 단계는 기판 세정 공정, 기판 패터닝 공정, 배향막형성/러빙 공정 등을 포함한다. 기판 세정 공정에서는 상부기판 및 하부기판의 표면상 이물질을 세정액으로 제거한다. 상부기판의 패터닝 공정에서는 칼라필터, 공통전극, 블랙 매트릭스 등을 형성한다. 하부기판의 패터닝 공정에서는 데이터라인과 게이트라인 등의 신호배선을 형성하고, 데이터라인과 게이트라인의 교차부에 TFT를 형성하며, 데이터라인과 게이트라인의 교차로 마련되는 픽셀영역에 픽셀전극을 형성한다. 한편, 하부기판의 패터닝 공정에서는 후술될 리페어 공정에서 이용되는 더미패턴 또는 게이트라인에서 게이트금속이 제거된 개구패턴의 형성 과정이 포함될 수 있다.
이어서, 본 발명의 실시예에 따른 액정표시장치의 제조방법은 표시패널의 하부기판에 각 계조의 테스트 데이터를 인가하여 테스트 화상을 표시하고, 그 화상에 대하여 전기/자기적인 검사를 통해 패널결함을 검사한다(S2).
S2 단계의 검사 결과 패널결함이 검출된 경우(S3[예]), 본 발명의 실시예에 따른 액정표시장치의 제조방법은 패널결함의 존재 유무와 그 패널결함이 나타나는 위치 또는 영역에 대한 위치정보를 검사용 컴퓨터에 저장하고 패널결함을 보상하기 위한 보정을 실시한다(S4).
본 발명의 실시예에 따른 액정표시장치의 제조방법은 보정 단계(S4)에서 휘 도나 색도가 비결함영역과 다르게 나타나는 패널결함영역의 휘도 또는 색도를 보정하기 위한 제1 보상데이터를 산정한다(S21). 이때, 제1 보상데이터는 패널결함영역의 표시위치에 따라 비결함영역과의 휘도차 또는 색차의 정도가 다르기 때문에 각 위치별로 최적화되어야 하며, 또한 도 8과 같은 감마특성을 고려하여 각 계조별로 최적화되어야 한다. 따라서, 보상값은 R, G, B 픽셀 각각에서 각 계조별로 결정되거나 도 8에서 보는 바와 같이 다수의 계조들을 포함하는 계조 구간(A, B, C, D)별로 결정될 수 있다. 예컨대, 보상값은 '위치 1'에서 '+1', '위치 2'에서 '-1', '위치 3'에서 '0' 등으로 위치별로 최적화된 값으로 결정되고, 또한 '계조 구간 A'에서 '0', '계조 구간 B'에서 '0', '계조 구간 C'에서 '1', '계조 구간 D'에서 '1' 등으로 계조 구간별로 최적화된 값으로 결정될 수 있다. 따라서, 보상값은 동일한 위치에서 계조별로 다르게 될 수 있고 또한, 동일한 계조에서 위치별로 달라질 수 있다. 이와 같은 보상값은 휘도 보정시에 R, G, B 데이터 각각에 동일한 값으로 결정되고, 색차 보정시에 R, G, B 데이터 각각에 다르게 결정된다. 예컨대, 특정 위치의 패널결함영역에서 적색이 비결함영역보다 더 두드러지게 보이면 R 보상값은 G, B 보상값에 비하여 더 작게 된다.
이어서, 본 발명의 실시예에 따른 액정표시장치의 제조방법은 S21 단계에서 결정된 제1 보상데이터를 이용하여 테스트 데이터를 변조하고, 변조된 테스트 데이터를 하부기판에 인가하여 전기/자기적인 검사를 통해 경계부 노이즈를 검사한다(S22). 다시 말하여, 패널결함영역에 공급될 테스트 데이터를 제1 보상데이터를 이용하여 변조함으로써 패널결함영역의 휘도 또는 색도를 보정하고, 휘도 또는 색 도가 보정된 패널결함영역과 비결함영역의 경계부에 대하여 경계부 노이즈 검사를 실시한다(S22). 여기서, '경계부'란 패널결함영역과 비결함영역 간 경계선과, 그 경계선 주변을 포함한 일정 영역을 포함하는 것으로 정의되며, '경계부 노이즈'란 동일한 계조의 데이터를 패널에 공급할 때 비결함영역과 패널결함영역의 휘도와 다른 휘도로 경계부에서 나타나는 노이즈이다. 예를 들어, 도 9a와 같이 표시패널의 비결함영역에서 측정되는 휘도가 L0 일 때 비결함영역과 ΔL1 만큼의 휘도차를 보이는 패널결함영역을 가정한다. 이 경우, 데이터의 계조값에 근거하여 액정표시장치가 표시할 수 있는 최소의 계조간 휘도간격 또는 데이터 변조에 의한 회로적 보상을 통한 휘도의 최소 증감량을 'ΔLm'이라 하면, 도 9b와 같이 패널결함영역의 휘도는 제1 보상데이터를 이용한 데이터 변조를 통해 k×ΔLm(k는 임의의 정수)만큼 L0에 접근하여 패널결함영역과 비결함영역의 휘도차가 ΔL2(단, 0≤ΔL2<ΔLm)로 감소하게 된다. 그런데, 패널결함영역의 휘도가 비결함영역의 휘도에 최대한 근접하도록 또는 일치하도록 제1 보상데이터가 거의 완벽히 보상값으로 결정된다 하더라도, 도 9c와 같이 패널결함영역과 비결함영역의 경계부(B1 내지 B6)에서 비정상적으로 휘도가 증가 또는 감소하는 현상, 즉 경계부 노이즈가 발생하는 경우가 있다. 따라서, 본 발명에 따른 액정표시장치의 제조방법은 S22 단계를 통한 경계부 검사 결과 경계부 노이즈가 발견된 경우(S23[예]), 경계부 노이즈의 존재 유무와 경계부 노이즈가 나타나는 영역에 대한 위치정보를 검사용 컴퓨터에 저장하고, 경계부 노이즈를 보상하기 위한 경계부 노이즈를 보상하기 위한 제2 보상데이터를 산정한다(S24). 이때, 제2 보상데이터도 제1 보상데이터와 마찬가지로 위치별, 계조 별로 최적화되는 것이 바람직하다. 한편, 경계부 노이즈는 도 9c에서 나타낸 노이즈 형태 외에도 도 9d 및 9e와 같이 다양한 형태로 나타나며, 이러한 패널결함영역과 비결함영역 중 어느 하나 이상에 포함될 수 있다. 한편, ΔLm은 액정표시장치가 가지는 구동회로의 데이터 처리용량 또는 다양한 화상처리기법에 따라 액정표시장치마다 다른 값을 가질 수 있다. 예를 들어, 6비트 처리용량의 구동회로를 가지는 액정표시장치에서의 ΔLm과 8비트 처리용량의 구동회로를 가지는 평판표시장치에서의 ΔLm은 다른 값을 가지며, 동일한 비트 처리용량의 구동회로를 가지는 평판표시장치들 간에도 화상처리기법 적용 여부에 따라 다른 ΔLm값을 가질 수 있다.
이어서, 본 발명의 실시예에 따른 액정표시장치의 제조방법은, S21 내지 S24 단계와 동시 또는 전/후의 순으로, 픽셀결함에 대하여 도 10에서와 같이 불량픽셀(10)과 정상픽셀(11)을 전도성 링크패턴(12)을 통해 전기적으로 연결하여 링크픽셀(13)을 형성하는 리페어 공정을 실시하고(S31), 그 링크픽셀(13)의 충전특성을 보상하기 위한 제3 보상데이터를 산정한다(S32).
리페어 공정(S31)은 도 10에서 보는 바와 같이 불량픽셀(10)을 그와 이웃하며 동일한 색을 나타내는 정상픽셀(11)과 전기적으로 쇼트 또는 링크시키는 방법으로 이루어진다. 이 리페어 공정(S31)은 불량픽셀(10)의 픽셀전극에 데이터전압이 공급되는 경로를 차단하는 과정 및 정상픽셀(11)과 불량픽셀(10)을 전도성 링크패턴(12)을 이용하여 전기적으로 쇼트 또는 링크시키는 과정을 포함한다. 이러한 리페어 공정(S31)에 대한 상세한 설명은 후술된다. 한편, 불량픽셀(10)과 정상픽셀(11)이 전기적으로 연결된 링크픽셀(13)에서 링크된 불량픽셀(10)은 링크된 정상 픽셀(11)의 데이터전압 충전시 이와 동일한 데이터전압으로 충전된다. 그런데 링크픽셀(13)은 하나의 박막트랜지스터(TFT)를 통해 두 개의 픽셀(10, 11)에 포함된 픽셀전극들에 전하가 공급되므로 링크되지 않은 정상픽셀(14)에 비하여 충전특성이 달라지게 된다. 예컨대, 링크픽셀(13)과 링크되지 않은 정상픽셀(14)에 동일한 데이터전압이 공급된다고 할 때, 링크픽셀(13)은 두 개의 픽셀(10, 11)에 전하가 분산되므로 링크되지 않은 정상픽셀(14)에 비하여 전하 충전량이 작아지게 된다. 그 결과, 링크되지 않은 정상픽셀(14)과 링크픽셀(13)에 동일한 데이터전압이 공급될 때 링크픽셀(13)은 데이터전압이 작을수록 투과율 또는 계조가 높아지는 노말리 화이트 모드(Normally White Mode)에서 링크되지 않은 정상픽셀(14)에 비하여 더 밝게 보이게 되는 반면, 데이터전압이 클수록 투과율 또는 계조가 높아지는 노말리 블랙 모드(Normally Black Mode)에서 링크되지 않은 정상픽셀(14)에 비하여 더 어둡게 보이게 된다. 일반적으로, 액정셀의 픽셀전극과 공통전극이 액정을 사이에 두고 대향하는 두 개의 기판 상에 분리형성되어 픽셀전극과 공통전극 사이에 종전계가 인가되는 트위스티드 네마틱 모드(Twisted Nematic Mode : 이하 "TN 모드"라 함)의 액정표시장치는 노말리 화이트 모드로 구동되는 반면, 액정셀의 픽셀전극과 공통전극이 동일 기판 상에 형성되어 픽셀전극과 공통전극 사이에 횡전계가 인가되는 인플레인 스위칭 모드(In-Plane Switching Mode : 이하, "IPS 모드"라 함)의 액정표시장치는 노말리 블랙 모드로 구동된다.
리페어 공정(S31)에 이어 본 발명의 실시예에 따른 액정표시장치의 제조방법은 링크픽셀(13)의 유무와 이에 대한 위치정보를 검사용 컴퓨터에 저장하고, 링크 픽셀(13)의 충전특성을 보상하기 위한 제3 보상데이터를 산정한다(S32). 이때, 링크픽셀(13)의 충전특성은 링크픽셀(13)의 위치에 따라 링크되지 않은 정상픽셀(14)과의 휘도차 또는 색차의 정도가 다르기 때문에 제3 보상데이터도 제1 및 제2 보상데이터와 마찬가지로 위치별, 계조별로 최적화되는 것이 바람직하다.
이하, 도 11a 내지 도 14c를 참조하여 본 발명에 따른 리페어 공정의 다양한 실시예들에 대하여 설명하기로 한다.
도 11a 내지 도 11c는 본 발명의 제1 실시예에 따른 TN 모드의 액정표시장치의 리페어 공정을 나타낸다.
도 11a 및 도 11b를 참조하면, 본 발명에 따른 리페어 공정은 W-CVD(Chemical Vapor Deposition) 공정을 이용하여 링크패턴(24)을 서로 이웃하는 불량픽셀(10)의 픽셀전극(23A)과 정상픽셀(11)의 픽셀전극(23B)에 직접 형성한다.
하부기판(25)에는 게이트라인(21)과 데이터라인(22)이 교차되고 그 교차부에 박막트랜지스터(TFT)가 형성된다. 박막트랜지스터(TFT)의 게이트전극은 게이트라인(21)에 전기적으로 연결되고, 소스전극은 데이터라인(22)에 전기적으로 연결된다. 그리고 박막트랜지스터(TFT)의 드레인전극은 콘택홀을 통해 픽셀전극(23A, 23B)에 전기적으로 연결된다.
게이트라인(21), 박막트랜지스터(TFT)의 게이트전극 등을 포함한 게이트 금속패턴은 알루미늄(Al), 알루미늄네오듐(AlNd) 등의 게이트 금속 증착 공정, 포토리쏘그래피 공정 및 식각 공정을 통해 하부기판(25)에 형성된다.
데이터라인(22), 박막트랜지스터(TFT)의 소스 및 드레인 전극 등을 포함한 소스/드레인 금속패턴은 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti) 등의 소스/드레인 금속 증착 공정, 포토리쏘그래피 공정 및 식각 공정을 통해 게이트 절연막(26)에 형성된다.
게이트 금속패턴과 소스/드레인 금속패턴을 전기적으로 절연하기 위한 게이트 절연막(26)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등의 무기 절연막으로 형성된다. 그리고 박막트랜지스터(TFT), 게이트라인(21), 데이터라인(22)을 덮는 보호막(Passivation Film)은 무기 절연막 또는 유기 절연막으로 형성된다.
픽셀전극들(23A, 23B)은 인듐 틴 옥사이드(Indium Tin Oxide, ITO), 틴 옥사이드(Tin Oxide, TO), 인듐 징크 옥사이드(Indium Zinc Oxide, IZO) 또는 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide, ITZO) 등의 투명도전성금속을 증착하는 공정, 포토리쏘그래피 공정, 및 식각 공정을 통해 보호막(27) 상에 형성된다. 이 픽셀전극들(23A, 23B)에는 박막트랜지스터(TFT)가 턴-온되는 스캔기간 동안 박막트랜지스터(TFT)를 통해 데이터라인(22)으로부터 데이터전압이 공급된다.
리페어 공정은 기판합착/액정주입 공정 전의 하부기판에 대하여 실시한다. 이 리페어 공정은 먼저, 불량픽셀(10)의 픽셀전극(23A)과 데이터라인(22) 사이의 전류패스를 차단시키기 위하여 박막트랜지스터(TFT)의 소스전극과 데이터라인(22) 사이 또는, 박막트랜지스터(TFT)의 드레인전극과 픽셀전극(23A) 사이의 전류패스를 레이저 커팅 공정으로 단선(Open)시킨다. 이어서, 리페어 공정은 W-CVD 공정을 이용하여 링크패턴(24)을 불량픽셀(10)의 픽셀전극(23A)과 그와 이웃하는 동일 색의 정상픽셀(11)의 픽셀전극(23B), 그리고 그 픽셀전극들(23A, 23B) 사이의 보호 막(27) 상에 텅스텐(W)을 직접 증착시킨다. 한편, 단선 공정과 W-CVD 공정의 순서는 바뀌어도 관계없다.
W-CVD 공정은 도 11c와 같이 W(CO)6 분위기 하에서 픽셀전극(23A, 23B)들 중 어느 하나의 픽셀전극상에 레이저광을 집광시키고 그 집광된 레이저광을 다른 픽셀전극 쪽으로 이동 또는 스캐닝하게 된다. 그러면 레이저광에 반응하여 W(CO)6 에서 텅스텐(W)이 분리되고 그 텅스텐(W)이 레이저광의 스캔방향을 따라 일측 픽셀전극(23A), 보호막(27), 타측 픽셀전극(23B)으로 이동하면서 픽셀전극들(23A, 23B)과 그 사이의 보호막(27) 상에 증착된다.
도 12a 내지 도 12c는 본 발명의 제2 실시예에 따른 TN 모드의 액정표시장치의 리페어 공정을 나타낸다.
도 12a 및 도 12b를 참조하면, 본 발명에 따른 액정표시장치의 하부기판(45)은 보호막(47)을 사이에 두고 불량픽셀(10)의 픽셀전극(43A) 및 그와 이웃하는 정상픽셀(11)의 픽셀전극(43B)과 중첩되는 전도성의 더미패턴(44)을 구비한다.
하부기판(45) 상에는 게이트라인(41)과 데이터라인(42)이 교차되고 그 교차부에 박막트랜지스터(TFT)가 형성된다. 박막트랜지스터(TFT)의 게이트전극은 게이트라인(41)에 전기적으로 연결되고, 소스전극은 데이터라인(42)에 전기적으로 연결된다. 그리고 박막트랜지스터(TFT)의 드레인전극은 콘택홀을 통해 픽셀전극(43A, 43B)에 전기적으로 연결된다.
게이트라인(41), 박막트랜지스터(TFT)의 게이트전극 등을 포함한 게이트 금 속패턴은 게이트 금속 증착 공정, 포토리쏘그래피 공정 및 식각 공정을 통해 하부기판(45) 상에 형성된다.
게이트라인(41)은 더미패턴(44)과 중첩되지 않도록 더미패턴(44)과 소정의 거리로 이격되고 더미패턴(44)을 둘러 싸는 형태의 오목 패턴(48)을 포함한다.
데이터라인(42), 박막트랜지스터(TFT)의 소스 및 드레인 전극, 더미패턴(44) 등을 포함한 소스/드레인 금속패턴은 소스/드레인 금속 증착 공정, 포토리쏘그래피 공정 및 식각 공정을 통해 게이트 절연막(46) 상에 형성된다.
더미패턴(44)은 리페어 공정 전에 게이트라인(41), 데이터라인(42) 및 픽셀전극들(43A, 43B)과 접속되지 않은 고립 패턴(Island pattern)으로 형성된다. 이 더미패턴(44)의 양단은 수직으로 이웃하는 픽셀전극들(43A, 43B)과 중첩되어 레이저 용접 공정에서 픽셀전극들(43A, 43B)과 접속된다.
게이트 절연막(46)은 게이트 금속패턴과 소스/드레인 금속패턴을 전기적으로 절연하고, 보호막(47)은 소스/드레인 금속패턴과 픽셀전극들(43A, 43B)을 전기적으로 절연한다.
픽셀전극들(43A, 43B)은 투명도전성금속을 증착하는 공정, 포토리쏘그래피 공정, 및 식각 공정을 통해 보호막(47) 상에 형성된다. 픽셀전극(43A, 43B)은 상단의 일측에서 신장된 신장부(49)를 포함한다. 이 신장부(49)에 의해 픽셀전극들(43A, 43B)은 더미패턴(44)의 일단과 충분히 중첩된다. 이 픽셀전극들(43A, 43B)에는 박막트랜지스터(TFT)가 턴-온되는 스캔기간 동안 박막트랜지스터(TFT)를 통해 데이터라인(42)으로부터 데이터전압이 공급된다.
리페어 공정은 기판합착/액정주입 공정 전의 하부기판 또는 기판합착/액정주입 공정 후의 패널에 대하여 실시한다. 이 리페어 공정은 먼저, 불량픽셀(10)의 픽셀전극(43A)과 데이터라인(42) 사이의 전류패스를 차단시키기 위하여 박막트랜지스터(TFT)의 소스전극과 데이터라인(42) 사이 또는, 박막트랜지스터(TFT)의 드레인전극과 픽셀전극(43A) 사이의 전류패스를 레이저 커팅 공정으로 단선시킨다. 이어서, 리페어 공정은 레이저 용접 공정을 이용하여 도 8과 같이 더미패턴(44)의 양단에서 이웃하는 픽셀전극들(43A, 43B)에 레이저를 조사한다. 그러면, 레이저광에 의해 픽셀전극들(43A, 43B) 및 보호막(47)이 녹게 되고, 그 결과, 픽셀전극들(43A, 43B)이 더미패턴(44)과 접속된다. 한편, 단선 공정과 레이저 용접 공정의 순서는 바뀌어도 관계없다. 도 12c는 레이저 용접 공정 전, 보호막(47)에 의해 전기적으로 분리된 픽셀전극들(43A, 43B)과 더미패턴(44)을 보여 준다.
도 13a 및 도 13b는 본 발명의 제3 실시예에 따른 IPS 모드의 액정표시장치의 리페어 공정을 나타낸다.
도 13a 및 도 13b를 참조하면, 본 발명에 따른 리페어 공정은 W-CVD 공정을 이용하여 링크패턴(64)을 이웃하는 불량픽셀(10)의 픽셀전극(63A)과 정상픽셀(11)의 픽셀전극(63B) 상에 직접 형성한다.
하부기판(65) 상에는 게이트라인(61)과 데이터라인(62)이 교차되고 그 교차부에 박막트랜지스터(TFT)가 형성된다. 박막트랜지스터(TFT)의 게이트전극은 게이트라인(61)에 전기적으로 연결되고, 소스전극은 데이터라인(62)에 전기적으로 연결된다. 그리고 박막트랜지스터(TFT)의 드레인전극은 콘택홀을 통해 픽셀전극(63A, 63B)에 전기적으로 연결된다.
게이트라인(61), 박막트랜지스터(TFT)의 게이트전극, 공통전극(68) 등을 포함한 게이트 금속패턴은 게이트 금속 증착 공정, 포토리쏘그래피 공정 및 식각 공정을 통해 하부기판(65) 상에 형성된다. 공통전극(68)은 모든 액정셀들에 연결되어 액정셀들에 공통전압(Vcom)을 인가한다. 이 공통전극(68)에 인가되는 공통전압(Vcom)과 픽셀전극(63A, 63B)에 인가되는 데이터전압에 의해 액정셀들에는 횡전계가 인가된다.
데이터라인(62), 박막트랜지스터(TFT)의 소스 및 드레인 전극 등을 포함한 소스/드레인 금속패턴은 소스/드레인 금속 증착 공정, 포토리쏘그래피 공정 및 식각 공정을 통해 게이트 절연막(66) 상에 형성된다.
픽셀전극들(63A, 63B)은 투명도전성금속을 증착하는 공정, 포토리쏘그래피 공정, 및 식각 공정을 통해 보호막(67) 상에 형성된다. 이 픽셀전극들(63A, 63B)에는 박막트랜지스터(TFT)가 턴-온되는 스캔기간 동안 박막트랜지스터(TFT)를 통해 데이터라인(62)으로부터 데이터전압이 공급된다.
리페어 공정은 기판합착/액정주입 공정 전의 하부기판에 대하여 실시한다. 이 리페어 공정은 먼저, 불량픽셀(10)의 픽셀전극(63A)과 데이터라인(62) 사이의 전류패스를 차단시키기 위하여 박막트랜지스터(TFT)의 소스전극과 데이터라인(62) 사이 또는, 박막트랜지스터(TFT)의 드레인전극과 픽셀전극(63A) 사이의 전류패스를 레이저 커팅 공정으로 단선(Open)시킨다. 이어서, 리페어 공정은 W-CVD 공정을 이용하여 링크패턴(64)을 불량픽셀(10)의 픽셀전극(63A)과 그와 이웃하는 동일 색의 정상픽셀(11)의 픽셀전극(63B) 그리고 그 픽셀전극들(63A, 63B) 사이의 보호막(67) 상에 텅스텐(W)을 직접 증착시킨다. 한편, 단선 공정과 W-CVD 공정의 순서는 바뀌어도 관계없다.
도 14a 내지 14c는 본 발명의 제4 실시예에 따른 IPS 모드의 액정표시장치의 리페어 공정을 설명하기 위한 도면들이다. 도 14a 내지 14c에 있어서, 데이터라인 등의 데이터 금속패턴, 박막트랜지스터, 픽셀전극과 함께 액정셀들에 횡전계를 인가하기 위한 공통전극 등은 생략된다.
도 14a 및 도 14b를 참조하면, 본 발명에 따른 액정표시장치의 게이트라인(81)은 네크부(92), 네크부(92)에 연결되고 면적이 확대된 헤드부(93), 네크부(92) 및 헤드부(93)의 주변에서 'C'자 형으로 제거된 개구패턴(91)을 포함한다.
게이트라인(81), 도시하지 않은 TFT의 게이트전극, 공통전극 등을 포함한 게이트 금속패턴은 게이트 금속 증착 공정, 포토리쏘그래피 공정 및 식각 공정을 통해 하부기판(85) 상에 형성된다.
픽셀전극들(83A, 83B)은 투명도전성금속을 증착하는 공정, 포토리쏘그래피 공정, 및 식각 공정을 통해 보호막(87) 상에 형성된다.
게이트라인(81)에 있어서, 네크부(92)는 리페어 공정에서 레이저 커팅 공정에 의해 단선(open)된다. 헤드부(93)의 일측단은 게이트 절연막(86) 및 보호막(87)을 사이에 두고 불량픽셀(10)의 픽셀전극(83A)과 중첩되고, 헤드부(93)의 타측단은 게이트 절연막(86) 및 보호막(87)을 사이에 두고 불량픽셀(10)과 이웃하는 정상픽셀(11)의 픽셀전극(83B)과 중첩된다.
리페어 공정은 기판합착/액정주입 공정 전의 하부기판 또는 기판합착/액정주입 공정 후의 패널에 대하여 실시한다. 이 리페어 공정은 먼저, 불량픽셀의 픽셀전극(83A)과 데이터라인 사이의 전류패스를 차단시키기 위하여 박막트랜지스터의 소스전극과 데이터라인 사이 또는, 박막트랜지스터의 드레인전극과 픽셀전극(83A) 사이의 전류패스를 레이저 커팅 공정으로 단선시키고, 게이트라인(81)의 네크부(92)를 단선시킨다. 이어서, 리페어 공정은 레이저 용접 공정을 이용하여 도 14b와 같이 헤드부(93)의 양단에서 이웃하는 픽셀전극들(83A, 83B)에 레이저를 조사한다. 그러면, 레이저광에 의해 픽셀전극들(83A, 83B), 보호막(87), 게이트 절연막(86)이 녹게 되고 그 결과, 헤드부(93)는 독립패턴으로 되어 게이트라인(81)과 분리되고 픽셀전극들(83A, 83B)이 헤드부(93)에 접속된다. 한편, 단선 공정과 레이저 용접 공정의 순서는 바뀌어도 관계없다. 도 14c는 레이저 용접 공정 전, 보호막(87) 및 게이트 절연막(86)에 의해 전기적으로 분리된 픽셀전극들(83A, 83B)과 헤드부(93)를 보여 준다.
본 발명의 제4 실시예에 따른 리페어 공정은 게이트라인(81)의 패터닝 공정에서 네크부(93)를 미리 제거하여 도 12a의 더미패턴(44)과 같은 독립 패턴으로 형성하여, 리페어 공정에서 네크부(93)의 커팅 공정을 생략할 수도 있다.
한편, 도 12a의 더미패턴(44)이나 도 14a의 헤드부(93), 네크부(92) 및 개구패턴(91)은 전술한 실시예와 같이 한 픽셀 당 1 개씩 형성할 수도 있으나 링크 픽셀들의 전기적 접촉 특성 즉, 접촉 저항을 줄이기 위하여, 한 픽셀 당 복수 개씩 형성할 수도 있다.
상술한 S3 또는 S4 단계에 이어서, 본 발명의 실시예에 따른 액정표시장치의 제조방법은 상/하부기판을 실재(Sealant)나 프릿글라스(Frit glass)로 합착한다(S5). S5 단계는 배향막형성/러빙 공정과 기판합착/액정주입 공정을 포함한다. 배향막형성/러빙 공정에서는 표시패널의 상부기판과 하부기판 각각에 배향막을 도포하고 그 배향막을 러빙포 등으로 러빙한다. 기판합착/액정주입 공정에서는 실재를 이용하여 상부기판과 하부기판을 합착하고 액정주입구를 통하여 액정과 스페이서를 주입한 다음, 그 액정주입구를 봉지한다.
이어서, 본 발명의 실시예에 따른 액정표시장치의 제조방법은 기판합착/액정주입 공정 후의 표시패널에 각 계조의 테스트 데이터를 인가하여 테스트 화상을 표시하고, 그 화상에 대하여 전기/자기적인 검사 및/또는 육안 검사를 통해 패널결함을 검사한다(S6). 여기서, 육안 검사는 카메라 등과 같은 광학장비를 이용한 검사를 포함한다.
S6 단계의 검사 결과 패널결함이 검출된 경우(S7[예]), 본 발명의 실시예에 따른 액정표시장치의 제조방법은 패널결함의 존재 유무와 그 패널결함이 나타나는 위치 또는 영역에 대한 위치정보를 검사용 컴퓨터에 저장하고 패널결함을 보상하기 위한 보정을 실시한다(S8). S8 단계는 상술한 리페어 공정의 실시예들 중 W-CVD 공정을 제외하고 상술한 S4 단계와 동일하다.
S7 또는 S8 단계에 이어서, 본 발명의 실시예에 따른 액정표시장치의 제조방법은 기판합착/액정주입 공정 후의 표시패널에 구동회로를 실장하고, 구동회로가 실장된 표시패널 및 백 라이트 등을 케이스에 탑재하여 표시패널의 모듈 조립 공정 을 실시한다(S9). 구동회로의 실장 공정에서는 게이트 드라이브 집적회로 및 데이터 드라이브 집적회로 등의 집적회로가 실장된 테이프 케리어 패키지(Tape Carrier Package : 이하 "TCP"라 한다)의 출력단을 기판 상의 패드부에 접속시키고, 테이프 케리어 패키지의 입력단을 타이밍 컨트롤러가 실장된 인쇄회로기판(Printed Circuit Board : 이하 "PCB"라 한다)과 접속시킨다. PCB상에는 보상데이터들이 저장될 메모리와, 이 메모리에 저장된 데이터를 이용하여 표시패널에 공급될 데이터를 변조하고 이 변조된 데이터를 구동회로에 공급하는 보상회로가 실장된다. 메모리는 데이터의 갱신 및 소거가 가능한 EEPROM(Electrically Erasable Programmable Read Only Memory)과 같은 비휘발성 메모리를 포함한다. 한편, 보상회로는 타이밍 컨트롤러와 원-칩(One-Chip)화 하여 타이밍 컨트롤러에 내장하는 것이 가능하며, 드라이브 집적회로들은 테이프 케리어 패키지를 이용한 테이프 오토메이티드 본딩(Tape Automated Bonding) 방식 이외에 칩 온 글라스(Chip On Glass ; COG) 방식 등으로 기판 상에 직접 실장될 수도 있다.
이어서, 본 발명의 실시예에 따른 액정표시장치의 제조방법은 표시패널에 각 계조의 테스트 데이터를 인가하여 테스트 화상을 표시하고, 그 화상에 대하여 전기/자기적인 검사 및/또는 육안 검사를 통해 패널결함을 검사한다(S10). 여기서, 육안 검사는 카메라 등과 같은 광학장비를 이용한 검사를 포함한다.
S10 단계의 검사 결과 패널결함이 검출된 경우(S11[예]), 본 발명의 실시예에 따른 액정표시장치의 제조방법은 패널결함의 존재 유무와 그 패널결함이 나타나는 위치 또는 영역에 대한 위치정보를 검사용 컴퓨터에 저장하고 패널결함을 보상 하기 위한 보정을 실시한다(S12). S12 단계는 상술한 리페어 공정의 실시예들 중 W-CVD 공정을 제외하고 상술한 S4 단계와 동일하다.
이어서, 본 발명의 실시예에 따른 액정표시장치의 제조방법은 상술한 검사 및 보정 단계를 통해 결정된 패널결함의 위치데이터들 및 보상데이터들을 EEPROM에 저장한다(S13). 여기서, 검사용 컴퓨터는 ROM 기록기를 이용하여 위치데이터들 및 보상데이터들을 EEPROM에 공급한다. 이때, ROM 기록기는 유저 커넥터(user connector)를 통해 EEPROM에 위치데이터들 및 보상데이터들을 전송할 수 있다. 유저 커넥터를 통해서 보상데이터들이 직렬로 전송되고 또한, 유저 커넥터를 통해서 직렬 클럭(Serial Clock)과 전원, 접지전원 등이 EEPROM에 전송된다.
한편, 패널결함을 위한 데이터 변조를 위해 위치데이터들 및 보상데이터들이 저장되는 메모리로는 EEPROM 대신 EDID ROM(Extended Display Identification Data ROM)이 사용될 수 있다. EDID ROM에는 판매자/생산자 식별정보(ID) 및 기본 표시소자의 변수 및 특성 등과 같은 모니터 정보 데이터가 저장되며, 모니터 정보 데이터가 저장되는 저장공간과는 별도의 저장공간에 위치데이터들 및 보상데이터들이 저장된다. EEPROM 대신에 EDID ROM에 보상데이터를 저장하는 경우에 ROM 기록기는 DDC(Data Display Channel)을 통해 보상데이터를 전송한다. 따라서, EDID ROM을 사용하는 경우에는 EEPROM과 유저 커넥터가 제거될 수 있기 때문에 그 만큼 추가 개발비가 저감되는 효과가 있다. 이하, 위치데이터들 및 보상데이터들이 저장되는 메모리는 EEPROM으로 가정하여 설명하기로 한다. 물론, 이하의 실시예들에서 EEPROM과 유저 커넥터는 EDID ROM과 DDC로 대신될 수 있다. 한편, 위치데이터들 및 보상 데이터들의 저장을 위한 메모리로는 EEPROM과 EDID ROM 뿐만 아니라 데이터의 갱신 및 소거가 가능한 다른 종류의 비휘발성 메모리의 사용도 가능하다.
이어서, 본 발명의 실시예에 따른 액정표시장치의 제조방법은 EEPROM에 저장된 제1 내지 제3 보상데이터를 이용하여 테스트 데이터를 변조하고, 그 변조된 테스트 데이터를 표시패널에 인가하여 전기/자기적인 검사 및/또는 육안 검사를 통해 패널결함을 검사한다(S14). 여기서, 육안 검사는 카메라 등과 같은 광학장비를 이용한 검사를 포함한다.
S14 단계에서의 검사 결과 양품 기준 허용치를 초과하는 패널결함이 발견된 경우(S15[예]) 이에 대한 보정을 실시한다(S16). 이때의 보정 대상은 상기 검사 단계에서 미발견된 패널결함과, 상기 보정 단계에서 산정된 보상값의 비최적화로 인해 치유되지 않은 패널결함을 포함한다. 예를 들어, 보상데이터들이 최적화되지 않은 경우에는 이를 재산정하여 EEPROM에 저장된 보상데이터들을 갱신하고, 불량픽셀이 새로이 검출된 경우에는 이에 대한 리페어 공정을 실시하여 링크픽셀을 형성하고, 이에 대한 보상데이터를 산정하여 EEPROM에 저장한다. 이때, 리페어 공정에서 W-CVD 공정은 제외한다. 한편, 액정표시장치는 백 라이트로부터의 광이 액정표시패널의 입사면 전체에 대하여 고르게 입사되지 않음으로써 표시화면상에 휘선이 나타나는 경우가 있는데, 이러한 백 라이트에 의한 휘선의 경우에도 상술한 패널결함들과 마찬가지로 보상데이터를 이용한 데이터 변조를 통해 그 치유가 가능하다.
S14 단계의 검사 결과 화질 결함이 발견되지 않은 경우(S15[아니오]), 즉 화질 결함의 정도가 양품 허용 기준치 이하로 발견되면, 그 액정표시장치는 양품으로 판정되어 출하된다(S17).
한편, 상술한 검사 단계들 및 보정 단계들은 제조공정의 단순화 등 합리적인 공정과정을 위하여 그 과정의 간소화 또는 소정 단계의 생략이 가능하다.
이하, 본 발명의 실시예에 따른 액정표시장치의 화질제어 방법에 대하여 설명하기로 한다.
본 발명에 따른 액정표시장치의 화질제어 방법은 상술한 액정표시장치의 제조방법을 통해 산정된 제1 내지 제3 보상데이터를 이용하여 액정표시패널에 표시될 데이터를 조절하는 보상 단계와, 조절된 데이터로 액정표시패널을 구동하는 단계를 포함한다. 여기서, 보상 단계는 R, G, B 디지털 비디오 데이터로부터 휘도 정보(Y)와 색차 정보(UV)를 산출하고 휘도 정보의 비트수를 확장하여 보상데이터의 보상값으로 데이터의 휘도값을 변조한 후에, 변조된 휘도 정보와 미변조된 색차 정보로부터 변조된 R, G, B 데이터를 산출함과 동시에 데이터의 비트수를 환원하는 과정을 포하는 제1 보상 단계와, 제2 보상데이터를 경계부에 분산시켜 경계부에 표시될 데이터를 제2 보상데이터로 조절하는 제2 보상 단계와, 링크픽셀에 표시될 데이터를 제3 보상데이터로 조절하는 제3 보상 단계를 포함한다.
이하, 본 발명에 따른 화질제어 방법의 제1 내지 제3 보상 단계에 대하여 아래의 실시예들을 통해 상세히 설명하기로 한다.
본 발명에 따른 제1 보상 단계에 대한 실시예는, 적색(R), 녹색(G) 및 청색(B) 정보를 포함하는 m/m/m(m은 양의 정수) 비트의 R/G/B 입력데이터를 휘도(Y) 및 색상(U, V) 정보를 포함하는 n/n/n(n은 m보다 큰 정수) 비트의 Y/U/V 데이터로 변환하고, 변환된 Y/U/V 데이터 중 패널결함영역에 표시될 Y 데이터를 제1 보상데이터로 증감하여 변조한 후, Y 데이터가 변조된 n/n/n 비트의 Y/U/V 데이터를 m/m/m 비트의 R/G/B 데이터로 변환한다. 예를 들어, 패널결함영역에 대하여 위치별, 계조별 제1 보상데이터가 아래의 표 1에서와 같이 결정된 경우, 8/8/8 비트의 R/G/B 데이터를 10/10/10 비트의 Y/U/V 데이터로 변환하고, 변환된 Y/U/V 데이터 중 '위치 1'에 표시될 Y 데이터의 상위 8비트가 '계조구간 2'에 해당하는 '01000000(64)'이면 이 Y 데이터의 하위 2 비트에 '10(2)'를 가산하여 Y 데이터를 변조하고, 이 변조된 Y 데이터를 포함하는 Y/U/V 데이터를 다시 8/8/8 비트의 R/G/B 데이터로 변환함으로써 패널결함영역의 휘도를 보상한다. 그리고, 8/8/8 비트의 R/G/B 데이터를 10/10/10 비트의 Y/U/V 데이터로 변환하고, 변환된 Y/U/V 데이터 중 '위치 4'에 표시될 Y 데이터의 상위 8비트가 '계조구간 3'에 해당하는 '10000000(128)'이면 이 Y 데이터의 하위 2 비트에 '11(3)'를 가산하여 Y 데이터를 변조하고, 이 변조된 Y 데이터를 포함하는 Y/U/V 데이터를 다시 8/8/8 비트의 R/G/B 데이터로 변환함으로써 패널결함영역의 휘도를 보상한다. 한편, R/G/B 데이터와 Y/U/V 데이터 간 변환 방법에 대해서는 후술될 본 발명에 따른 액정표시장치의 화질제어 방법에 대한 설명에서 상세히 설명하기로 한다.
구 분 계조 영역 위치 1 위치 2 위치 3 위치 4
계조구간 1 00000000(0) ～ 00110010(50) 01(1) 00(0) 01(1) 01(1)
계조구간 2 00110011(51) ～ 01110000(112) 10(2) 00(0) 01(1) 10(2)
계조구간 3 01110001(113) ～ 10111110(190) 11(3) 01(1) 10(2) 11(3)
계조구간 4 10111111(191) ～ 11111010(250) 00(0) 01(1) 10(2) 11(3)
상술한 바와 같은 본 발명에 따른 제1 보상단계에 대한 실시예는 사람의 눈이 색상차보다는 휘도차에 민감한 점에 착안하여 적색, 녹색 및 청색 데이터를 휘도, 색상 데이터로 변환함과 아울러 휘도, 색상 데이터의 비트 수를 확장하고, 비트 수가 확장되어 더 세분화된 계조 표현이 가능한 휘도 데이터를 조절함으로써, 패널결함영역의 휘도를 세밀하게 조절할 수 있는 장점이 있다.
이어서, 본 발명에 따른 제2 보상 단계에 대한 실시예는 경계부에 다수의 픽셀들을 포함한 디더패턴을 결정하고, 수직 또는 수평으로 이웃하는 디더패턴 간 제2 보상데이터가 분산되는 픽셀들이 다르게 지정된 디더(Dither)패턴으로 제2 보상데이터를 분산시켜 분산된 제2 보상데이터로 경계부에 공급될 데이터를 증감시킨다. 예를 들어, 도 15a와 같이 표시패널에서 패널결함영역의 양단에 위치한 경계부1 및 경계부2가 존재하고, 경계부1에서는 x2에서 양의 방항으로 가장 큰 휘도차를 보이며 x2에서 x1 및 x3 방향으로 휘도차가 감소하는 양상의 경계부 노이즈가 나타나며, 경계부2에서는 x4에서 음의 방향으로 가장 큰 휘도차를 보이며 x5에서 x4 및 x6 방향으로 휘도차가 증가하는 양상의 경계부 노이즈가 나타나는 경우를 가정한다. 여기서, 경계부1 및 경계부2에서 X축과 수직한 방향으로는 휘도가 일정한 것으로 가정한다. 이러한 경우 본 발명에 따른 제2 보상 단계는 x2에 인접한 디더패턴에 대하여 x1 및 x3에 인접한 디더패턴보다 휘도보상 정도가 큰 디더패턴을 적용하며, x5에 인접한 디더패턴에 대하여 x4 및 x6에 인접한 디더패턴보다 휘도보상 정도가 큰 디더패턴을 적용하여 노이즈를 보상한다. 한편, 디더패턴은 한 디더패턴에 대하여 휘도보상 정도는 같더라도 휘도보상이 될 픽셀을 지정하는 위치가 서로 다른 다양한 패턴들이 존재한다. 예를 들어, 도 15b에서 보는 바와 같이 2×2 매트릭스로 배열된 4 픽셀을 포함하는 디더패턴(Pw)에서 도 (a)의 패턴11 내지 패턴14는 k×ΔLm/4 만큼의 휘도증감을 위한 디더패턴들이고, (b)의 패턴21 내지 패턴22는 k×ΔLm/2 만큼의 휘도증감을 위한 디더패턴들이며, 도 (c)의 패턴31 내지 패턴34는 3k×ΔLm/4 만큼의 휘도증감을 위한 디더패턴들이다. k 및 ΔLm에 대해서는 이미 언급한 바 있다. 그런데, 나란히 배열된 디더패턴들에 대하여 동일한 패턴이 규칙적으로 적용되면, 디더패턴들 사이에서 휘도가 도약하는 문제가 발생할 수 있다. 이를 예방하기 위하여, 본 발명에 따른 제2 보상 단계는 경계부에서 동일한 휘도차의 노이즈로 나타나며 수직으로 나란히 배열된 디더패턴(Pw)들에 대하여 수직 또는 수평으로 이웃한 디더패턴(Pw) 간에 서로 다른 디더패턴을 적용한다. 도 15c는 경계부1에서 x1 내지 x3에 위치한 디더패턴(Pw)들에 상술한 방식으로 디더패턴을 적용한 예를 나타낸다. 도 15c와 같이, 휘도 노이즈가 가장 큰 x2에서 패턴21 및 패턴22를 수직으로 이웃한 디더패턴(Pw) 간에 서로 다른 패턴으로 적용하고, x1 및 x3에서는 패턴21 및 패턴22보다 휘도보상 정도가 작은 패턴11 내지 패턴 14를 수직으로 이웃한 디더패턴(Pw) 간에 서로 다른 패턴으로 적용한다. 이때, x1 내지 x3에는 휘도가 감소하는 방향으로 보상이 이루어져야 한다. 이를 위하여 음의 보상값을 가지는 제2 보상데이터를 소정의 디더패턴으로 분산시켜 이를 경계부에 공급될 데이터에 가산하는 방법 또는 양의 보상값을 가지는 제2 보상데이터를 소정의 디더패턴으로 분산시켜 분산된 제2 보상데이터를 경계부에 공급될 데이터에 감산하는 방법이 이용될 수 있다. 이어서, 도 15d는 경계부2에서 x4 내지 x6에 위치한 디더패턴(Pw)들에 상술한 방식으로 디더패턴을 적용한 예를 나타낸다. 도 15d를 참조하면, 휘도 노이즈가 가장 큰 x5에서 패턴21 및 패턴22를 수직으로 이웃한 디더패턴(Pw) 간 다른 패턴으로 적용하고, x4 및 x6에서는 패턴21 및 패턴22보다 휘도보상 정도가 작은 패턴11 내지 패턴 14를 수직으로 이웃한 디더패턴(Pw) 간 다른 패턴으로 적용한다. 이때, x4 내지 x6에는 휘도가 증가하는 방향으로 보상이 이루어져야 한다. 이를 위하여 양의 보상값을 가지는 제2 보상데이터를 소정의 디더패턴으로 분산시켜 이를 경계부에 공급될 데이터에 가산하는 방법 또는 음의 보상값을 가지는 제2 보상데이터를 소정의 디더패턴으로 분산시켜 분산된 제2 보상데이터를 경계부에 공급될 데이터에 가산하는 방법이 이용될 수 있다. 상술한 제2 보상 단계에 대한 실시예에서는 2×2 매트릭스로 배열된 4 픽셀을 포함하는 디더패턴(Pw)을 가정하여 설명하였으나 디더패턴(Pw)를 형성하는 픽셀 수 및 데이터가 분산될 픽셀을 지정하는 디더패턴은 다양한 조정이 가능하다. 한편, 제2 보상 단계는 상술한 디더링 방법에 프레임 레이트 컨트롤(Frame Rate Control : FRC) 방법을 부가하여 디더패턴(Pw)에 대하여 단위프레임동안 프레임마다 다른 디더패턴을 적용하는 방법도 가능하다. 예를 들어, 4 프레임을 단위로 하는 경우 x1 및 x3에서의 디더패턴(Pw)들 각각에는 프레임마다 패턴11 내지 패턴14가 순차로 적용된다. 이러한 제2 보상 단계는 세분화된 계조표현으로 휘도의 미세조절이 가능하며, 아울러 규칙적인 디더패턴 적용으로 인한 휘도 도약을 예방할 수 있어 더욱 자연스러운 화질 보상이 가능하다.
도 16a 내지 도 16c는 보상값이 다르고 이웃하는 FRC의 디더패턴들 사이에 휘도의 도약이 없는 디더패턴들의 예를 나타낸다. 이 FRC의 디더패턴들은 패널결함영역 또는 경계부 보상을 위한 제1 또는 제2 보상데이터로 적용 가능하다.
도 16a 내지 16c를 참조하면, 본 발명의 FRC 디더패턴은 8(픽셀)×32(픽셀)의 크기를 가지며 보상값 1/8, 2/8, 3/8, 4/8, 5/8, 6/8, 7/8, 1을 입력 디지털 비디오 데이터에 가감한다. 각 디더패턴들에서 적색은 '1'이 가산 또는 감산되는 픽셀들이며, 회색은 '0'이 가산 또는 감산되는 픽셀들이다. 각각의 디더패턴 크기 8×32는 많은 실험을 통해 동일 패턴들이 반복되더라도 관찰자가 반복주기를 거의 인식하지 못하고 서로 다른 보상값을 표현하는 디더패턴들 사이에 경계가 나타나지 않도록 결정된 것이다. 따라서, 본 발명의 디더패턴들은 각각의 보상값을 표현하는 디더패턴들의 크기를 8×32 보다 큰 크기의 디더패턴 예컨대, 16×32, 24×32, 32×32, 16×40, 16×44 크기의 디더패턴을 적용할 수 있다.
각각의 디더패턴들 내에는 자신의 보상값과 동일하고 서로 보상값이 가감되는 보상 픽셀들의 위치가 다르게 결정된 4 개의 서브 디더패턴들을 포함한다. 예컨대, 보상값 1/8의 디더패턴은 도 21a와 같은 보상값 1/8의 제1 서브 디더패턴, 도 21b와 같은 보상값 1/8의 제2 서브 디더패턴, 도 21c와 같은 보상값 1/8의 제3 서브 디더패턴, 및 도 21d와 같은 보상값 1/8의 제4 서브 디더패턴들을 포함한다.
'x'를 좌에서 우로 순번이 1씩 증가하는 횡방향이라 하고, 'y'를 위에서 아래로 순번이 1씩 증가하는 종방향이라 가정하고 또한, 보상값이 적용되는 픽셀을 'P[x,y]'로 가정할 때, 제1 서브 디더패턴에서 보상값 '1'이 가산 또는 감산되는 픽셀들은 도 17a와 같이 P[1,1], P[1,5], P[2,2], P[2,6], P[5,3], P[5,7], P[6,4], P[6,8]이다. 제2 서브 디더패턴에서 보상값 '1'이 가산 또는 감산되는 픽셀들은 도 17b와 같이 P[3,3], P[3,7], P[4,4], P[4,8], P[7,1], P[7,5], P[8,2], P[8,6]이고, 제3 서브 디더패턴에서 보상값 '1'이 가산 또는 감산되는 픽셀들은 도 17c와 같이 P[1,3], P[1,7], P[2,4], P[2,8], P[5,1], P[5,5], P[6,2], P[6,6]이다. 그리고 제4 서브 디더패턴에서 보상값 '1'이 가산 또는 감산되는 픽셀들은 도 17d와 같이 P[3,1], P[3,5], P[4,2], P[4,6], P[7,3], P[7,7], P[8,4], P[8,8]이다.
이러한 보상값 1/8의 디더패턴은 제1 프레임 기간에서 위에서 아래로 제1 서브 디더패턴, 제2 서브 디더패턴, 제3 서브 디더패턴 및 제4 서브 디더패턴이 배치되고, 상하/좌우에서 보상값이 가감되는 픽셀들의 패턴이 동일하게 반복되지 않도록 각 서브 디더패턴들에서 보상값이 가감되는 픽셀들의 위치가 좌우 또는 상하로 쉬프트된다. 이러한 서브 디더패턴들의 배치는 도 16a와 같이 각 프레임기간마다 다르게 된다. 즉, 제2 프레임 기간에서 보상값 1/8의 디더패턴은 위에서 아래로 제2 서브 디더패턴, 제3 서브 디더패턴, 제4 서브 디더패턴 및 제1 서브 디더패턴이 배치되고, 각 서브 디더패턴들에서 보상값이 가감되는 픽셀들의 위치가 좌우 또는 상하로 쉬프트된다. 제3 프레임 기간에서 보상값 1/8의 디더패턴은 위에서 아래로 제3 서브 디더패턴, 제4 서브 디더패턴, 제1 서브 디더패턴 및 제2 서브 디더패턴이 배치되고, 각 서브 디더패턴들에서 보상값이 가감되는 픽셀들의 위치가 좌우 또는 상하로 쉬프트된다. 그리고 제4 프레임 기간에서 보상값 1/8의 디더패턴은 위에서 아래로 제4 서브 디더패턴, 제1 서브 디더패턴, 제2 서브 디더패턴 및 제3 서브 디더패턴이 배치되고, 각 서브 디더패턴들에서 보상값이 가감되는 픽셀들의 위치가 좌우 또는 상하로 쉬프트된다. 제5 내지 제6 프레임 기간 동안 보상값 1/8의 디더패턴은 제1 내지 제4 프레임 기간을 반복한다.
보상값 1/8의 디더패턴과 마찬가지로, 도 16a 내지 도 16c와 같이 2/8 디더패턴, 3/8 디더패턴, 4/8 디더패턴, 5/8 디더패턴, 6/8 디더패턴, 및 7/8 디더패턴은 보상값을 'I'라 하고 'J'를 서브 디더패턴의 개수라 할 때, 보상값이 I이고 그 보상값이 가감되는 픽셀들의 패턴이 서로 다른 J 개의 서브 디더패턴을 포함한다. 이러한 디더패턴들은 J 개의 프레임 각각에서 서브 디더패턴들의 배치가 다르며 J+1 개의 프레임기간 주기로 보상 픽셀의 개수와 위치가 동일한 디더패턴이 나타난다.
도 18은 제1 프레임기간에서 도 16a 내지 도 16c의 FRC 디더패턴들을 이용하여 도 15a에서 패널결함영역과 비결함영역의 경계부2에서 비결함영역으로 갈수록 휘도가 낮아지는 x4-x5 사이의 경계부에 맵핑되는 디더패턴들의 일예를 나타낸다.
도 18과 같이 맵핑된 FRC 디더패턴들은 x4-x5 사이의 경계부에 표시될 디지털 비디오 데이터에 보상값을 가산하여 그 경계부의 휘도를 비결함영역과 동일하게 보상한 예를 보여 준다. 도 18에서 파란색의 휘도 커브에서 알 수 있는바, 본 발명의 FRC는 보상값이 다르고 이웃하는 디더패턴들 사이의 경계에서 휘도변화가 급격하게 일어나지 않는다.
도 19a 내지 19d는 본 발명의 다른 실시예에 따른 FRC 디더패턴들을 나타낸다. 이 디더패턴들은 8×32의 크기이며, 보상값이 적용되는 픽셀들의 개수에 따라 보상값 1/8, 2/8, 3/8, 4/8, 5/8, 6/8, 7/8, 1을 입력 디지털 비디오 데이터에 가감한다. 각 디더패턴들에서 적색은 '1'이 가산 또는 감산되는 픽셀들이며, 회색은 '0'이 가산 또는 감산되는 픽셀들이다. 보상값 '1'의 디더패턴은 동일 상기 8×32 크기의 디더패턴에 포함된 각 픽셀들에 보상값 1이 보상되는 디더패턴으로써 도면에서 생략되었다. 이 디더패턴들은 전술한 도 16a 내지 도 16c의 디더패턴들의 설계조건과 동일한 설계조건으로 설계된다. 즉, 도 19a 내지 19d와 같이 보상값 'I'의 디더패턴은 보상값이 I이고 그 보상값이 가감되는 픽셀들의 패턴이 서로 다른 J 개의 서브 디더패턴을 포함한다. 그리고 이러한 디더패턴들은 J 개의 프레임 각각에서 서브 디더패턴들의 배치가 다르며 J+1 개의 프레임기간 주기로 동일한 보상값의 디더패턴들이 나타난다.
이어서, 본 발명에 따른 제3 보상 단계에 대한 실시예는 링크픽셀에 공급될 데이터를 제3 보상데이터로 증감하여 링크픽셀의 충전특성을 보상한다. 예를 들어, 링크픽셀에 대하여 위치별, 계조별 제3 보상데이터가 아래의 표 2에서와 같이 결정된 경우, 본 발명의 실시예에 따른 제3 보상 단계는, '위치 1'에 공급될 데이터가 '계조구간 1'에 해당하는 '01000000(64)'이면 '01000000(64)'에 '00000100(4)'를 가산하여 '위치 1'에 공급될 데이터를 '01000100(68)'으로 변조하고, '위치 2'에 공급될 디지털 비디오 데이터가 '계조구간 3'에 해당하는 '10000000(128)'이면 '10000000(128)'에 '00000110(6)'를 가산하여 '위치 2'에 공급될 디지털 비디오 데이터를 '10000110(134)'으로 변조한다.
구 분 계조 영역 위치 1 위치 2
계조구간 1 00000000(0) ～ 00110010(50) 00000100(4) 00000010(2)
계조구간 2 00110011(51) ～ 01110000(112) 00000110(6) 00000100(4)
계조구간 3 01110001(113) ～ 10111110(192) 00001000(8) 00000110(6)
한편, 링크픽셀이 패널결함영역 또는 경계부에 포함되는 경우 제3 보상데이터는 제1 및 제2 보상데이터의 보상값을 감안하여 산정되는 것이 바람직하다. 예를 들어, 패널결함영역 또는 경계부에 포함된 링크픽셀1과 경계부를 제외한 비결함영역에 포함된 링크픽셀2가 존재하며, 링크픽셀1과 링크픽셀2는 동일한 충전특성을 가져 두 링크픽셀 모두 '+3'만큼 보상이 요구되는 경우를 가정한다. 이 경우, 링크픽셀2에 대해서는 '+3'만큼 보상할 제3 보상데이터를 결정하면 되지만, 링크픽셀1의 경우 만약 제1 또는 제2 보상데이터에 의해 이미 '+1'만큼 보상되었다면 이 링크픽셀1에 대해서는 '+2'만큼 보상할 제3 보상데이터를 결정하는 것이 바람직하다.
상술한 바와 같이 본 발명의 실시예에 따른 제3 보상 단계는, 불량픽셀과 이웃한 정상픽셀이 링크된 링크픽셀에 표시될 데이터를 링크픽셀의 충전특성을 보상하는 제3 보상데이터로 변조함으로써 불량픽셀의 인지정도를 낮출 수 있다.
상술한 바와 같은 본 발명의 실시예에 따른 화질제어 방법을 실현하기 위하여 본 발명의 실시예에 따른 액정표시장치는 도 20에서 보는 바와 같이 데이터를 입력받아 이를 변조하여 액정표시패널(103)을 구동하는 구동부(110)에 공급하는 보상회로(105)를 구비한다.
도 20을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 데이터라인(106)들과 게이트라인(108)들이 교차하고 그 교차부에 액정셀(Clc)을 구동하기 위한 박막트랜지스터(TFT)가 형성된 표시패널(103)과, 표시패널(103)의 패널결함 위치에 공급될 입력데이터(Ri, Bi, Gi)를 변조하여 보정된 데이터(Rc/Gc/Bc)를 발생하는 보상회로(105)와, 데이터라인(106)들에 보정된 데이터(Rc/Gc/Bc)를 공급하는데이터 구동회로(101)와, 게이트라인(108)들에 스캔신호를 공급하는 게이트 구동회로(102)와, 구동회로들(101, 102)을 제어하는 타이밍 컨트롤러(104)를 구비한다.
표시패널(103)은 두 장의 기판(TFT 기판, 컬러필터 기판)의 사이에 액정분자들이 주입된다. TFT 기판 상에 형성된 데이터라인(106)들과 게이트라인(108)들은 상호 직교한다. 데이터라인(106)들과 게이트라인(108)들의 교차부에 형성된 TFT는 게이트라인(108)으로부터의 스캔신호에 응답하여 데이터라인(106)을 경유하여 공급되는 데이터전압을 액정셀(Clc)의 픽셀전극에 공급한다. 칼라필터 기판 상에는 도시하지 않은 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 한편, 컬러필터 기판 상에 형성되는 공통전극은 전계 인가 방식에 따라 TFT 기판 상에 형성될 수 있다. TFT 기판과 컬러필터 기판에는 서로 수직의 편광축을 가지는 편광판이 각각 부착된다.
보상회로(105)는 시스템 인터페이스(System Interface)로부터 입력데이터(Ri/Gi/Bi)를 공급받아 패널결함 위치, 즉 패널결함영역, 경계부 및 링크픽셀에 공급될 입력데이터(Ri/Gi/Bi)를 변조하여 보정된 데이터(Rc/Gc/Bc)를 발생한다. 보상회로(105)에 대한 상세한 설명은 후술된다.
타이밍 컨트롤러(104)는 보상회로(105)를 경유하여 공급되는 보정된 디지털 비디오 데이터(Rc/Gc/Bc)를 도트 클럭(DCLK)에 맞추어 데이터 구동회로(101)에 공급함과 아울러 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 게이트 구동회로(102)를 제어하기 위한 게이트 제어신호(GDC), 데이터 구동회로(101)를 제어하기 위한 데이터 제어신호(DDC)를 발생한다.
데이터 구동회로(101)는 타이밍 컨트롤러(104)로부터 디지털 신호로 공급되는 보정된 데이터(Rc/Gc/Bc)를 아날로그 감마보상전압(데이터전압)으로 변환하여 데이터라인들(106)에 공급한다.
게이트 구동회로(102)는 데이터전압이 공급될 수평라인을 선택하는 스캔신호를 게이트라인들(108)에 순차적으로 공급한다. 데이터라인들(106)로부터의 데이터전압은 스캔신호에 동기하여 1 수평라인의 액정셀들(Clc)에 공급된다.
이하, 도 21 내지 도 33을 참조하여 보상회로(105)에 대해 상세히 설명하기로 한다.
도 21을 참조하면, 본 발명의 실시예에 따른 보상회로(105)는 패널결함영역, 경계부 및 불량픽셀의 위치데이터(PD)와 보상데이터(CD)가 저장되는 EEPROM(122)과, EEPROM(122)에 저장된 위치데이터(PD)와 보상데이터(CD)를 이용하여 외부 시스템으로부터 공급되는 입력데이터(Ri/Gi/Bi)를 변조하여 보정된 데이터(Rc/Gc/Bc)를 발생하는 보상부(121)와, 보상회로(105)와 외부 시스템과의 통신을 위한 인터페이스 회로(124)와, 인터페이스 회로(124)를 경유하여 EEPROM(122)에 저장될 데이터가 임시 저장되는 레지스터(123)를 구비한다.
EEPROM(122)에는 액정표시패널(103)의 패널결함영역, 경계부 및 링크픽셀의 위치를 각각 지시하는 위치데이터(PD) 및 패널결함영역, 경계부 및 링크픽셀 각각에 대한 보상데이터(CD)가 저장된다. 보상데이터(CD)는 상술한 제1 내지 제3 보상데이터를 포함한다. 이 EEPROM(122)은 ROM 기록기를 포함한 외부 시스템으로부터 인가되는 전기적 신호에 의해 위치데이터(PD) 및 보상데이터(CD)의 갱신이 가능하다.
인터페이스 회로(124)는 보상회로(105)와 외부 시스템 간의 통신을 위한 구성으로써 이 인터페이스 회로(124)는 I2C 등의 통신 표준 프로토콜 규격에 맞춰 설계된다. 외부 시스템에서는 이 인터페이스 회로(124)를 통해 EEPROM(122)에 저장된 데이터를 읽어들이거나 수정할 수 있다. 즉, EEPROM(122)에 저장된 위치데이터(PD)들 및 보상데이터(CD)들은 공정상 변화, 적용 모델간 차이 등과 같은 이유에 의해 갱신이 요구되며, 사용자는 갱신하고자 하는 위치데이터(UPD) 및 보상데이터(UCD)를 외부 시스템에서 공급하여 EEPROM(122)에 저장된 데이터를 수정할 수 있다.
레지스터(123)에는 EEPROM(122)에 저장된 위치데이터(PD) 및 보상데이터(CD)를 갱신 하기 위하여 인터페이스 회로(124)를 통해 전송되는 갱신하고자 하는 위치데이터(UPD) 및 보상데이터(UCD)가 임시 저장된다.
보상부(121)는 EEPROM(122)에 저장된 위치데이터(PD) 및 보상데이터(CD)를 이용하여 패널결함영역, 경계부 및 링크픽셀에 공급될 데이터를 변조한다. 이러한 보상부(121)는 도 22에서와 같이 제1 보상데이터를 이용하여 패널결함영역에 공급될 데이터를 변조하는 제1 보상부(131), 제2 보상데이터를 이용하여 경계부에 공급될 데이터를 변조하는 제2 보상부(132), 및 제3 보상데이터를 이용하여 링크픽셀에 공급될 데이터를 변조하는 제3 보상부(133)를 포함한다.
도 23는 본 발명에 따른 제1 보상부(131)에 대한 실시예를 나타낸다.
도 23를 참조하면, 본 발명에 따른 제1 보상부(131)는 적색(R), 녹색(G) 및 청색(B) 정보를 포함하는 m/m/m 비트의 R/G/B 입력데이터(Ri, Gi, Bi)를 휘도(Y) 및 색상(U, V) 정보를 포함하는 n/n/n(n은 m보다 큰 정수) 비트의 Y/U/V 데이터(Yi, Ui, Vi)로 변환하고, n 비트의 Y 데이터(Yi)를 EEPROM(122Y)에 저장된 제1 보상데이터(CDY)로 증감하여 보정된 Y 데이터(Yc)를 발생하고, 보정된 Y 데이터(Yc) 및 미보정된 U/V 데이터(Ui, Vi)를 적색(R), 녹색(G) 및 청색(B) 정보를 포함하는 m/m/m 비트의 제1 중간보정 데이터(Rm1, Gm1, Bm1)로 변환한다. 여기서, 제1 중간보정 데이터(Rm1, Gm1, Bm1)는 상기 제1 보상부(131)를 경유하여 변조된 입력데이터(Ri, Gi, Bi) 및 미변조된 입력데이터(Ri, Gi, Bi)를 포함한다. 이러한 제1 보상부(131)는 RGB to YUV 변환기(206), 위치 판단부(201), 계조 판단부(202), 어드레스 생성부(203), 연산기(205) 및 YUV to RGB 변환기(207)를 구비한다.
RGB to YUV 변환기(206)는 m/m/m 비트의 R/G/B 데이터를 가지는 입력데이터(Ri/Gi/Bi)를 변수로 하는 아래의 수학식 1 내지 수학식 3을 이용하여 n/n/n 비트의 휘도 정보(Yi)와 색상정보(Ui/Vi)를 산출한다.
Yi = 0.299Ri + 0.587Gi + 0.114Bi
Ui = -0.147Ri - 0.289Gi + 0.436Bi = 0.492(Bi - Y)
Vi = 0.615Ri - 0.515Gi - 0.100Bi = 0.877(Ri - Y)
위치 판단부(201)는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 입력데이터(Ri/Gi/Bi)의 표시 위치를 판단한다.
계조 판단부(202)는 RGB to YUV 변환기(206)로부터의 휘도 정보(Yi)를 기반으로 입력데이터(Ri/Gi/Bi)의 계조를 분석한다.
어드레스 생성부(203)는 EEPROM(122Y)에 저장된 패널결함영역의 위치데이터, 위치 판단부(201)의 위치 판단결과 및 계조 판단부(202)의 계조 판단결과로부터 EEPROM(122Y)의 제1 보상데이터(CDY)를 읽어내기 위한 리드 어드레스(Read Address)를 생성하고, 이 리드 어드레스를 EEPROM(122Y)에 공급한다. 리드 어드레스에 따라 EEPROM(122Y)으로부터 출력되는 제1 보상데이터(CDY)는 연산기(205)에 공급된다.
연산기(205)는 RGB to YUV 변환기(206)로부터의 n 비트 휘도 정보(Yi)에 EEPROM(122Y)으로부터의 제1 보상데이터(CDY)를 가산 또는 감산하여 패널결함영역에 표시될 입력데이터(Ri, Gi, Bi)의 휘도를 변조한다. 여기서, 연산기(205)는 가산기, 감산기 이외에도 n 비트 휘도 정보(Yi)에 제1 보상데이터를 승산하거나 제산하는 승산기 또는 제산기를 포함할 수도 있다.
YUV to RGB 변환기(207)는 연산기(205)에 의해 변조된 휘도 정보(Yc)와 RGB to YUV 변환기(206)로부터의 색차 정보(Ui, Vi)를 변수로 하는 아래의 수학식 4 내지 수학식 6을 이용하여 m/m/m 비트의 제1 중간보정 데이터(Rm1, Gm1, Bm1)를 산출 한다.
Rm = Yc + 1.140Vi
Gm = Yc - 0.395Ui - 0.581Vi
Bm = Yc + 2.032Ui
상술한 바와 같이 본 발명에 따른 제1 보상부는 비트수가 확장되어 더 세분화된 계조정보를 포함하는 n 비트의 휘도 정보(Yi)를 제1 보상데이터로 증감함으로써 입력데이터(Ri, Gi, Bi)의 패널결함영역의 휘도를 미세하게 조정할 수 있다.
도 24 내지 도 27은 본 발명에 따른 제2 보상부(132)에 대한 실시예들을 나타낸다.
도 24를 참조하면, 본 발명의 제1 실시예에 따른 제2 보상부(132a)는, EEPROM(122R, 122G, 122B)에 저장된 제2 보상데이터(CDR2, CDG2, CDB2)를 이용하여 경계부에 공급될 제1 중간보정 데이터(Rm1, Gm1, Bm1)를 디더링 방법으로 변조한다. 여기서, 제1 중간보정 데이터(Rm1, Gm1, Bm1)는 상기 제1 보상부(131)를 경유하여 변조된 입력데이터(Ri, Gi, Bi) 및 미변조된 입력데이터(Ri, Gi, Bi)를 포함한다. 이러한 제2 보상부(132a)는 위치 판단부(221), 계조 판단부(222R, 222G, 222B), 어드레스 생성부(223R, 223G, 223B) 및 디더링 제어부(225R, 225G, 225B)를 구비한다.
위치 판단부(221)는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 제1 중간보정 데이터(Rm1, Gm1, Bm1)의 표시 위치를 판단한다.
계조 판단부(222R, 222G, 222B)는 제1 중간보정 데이터(Rm1, Gm1, Bm1)의 계조 또는 제1 중간보정 데이터(Rm1, Gm1, Bm1)의 계조가 포함되는 계조구간을 분석한다.
어드레스 생성부(223R, 223G, 223B)는 EEPROM(122R, 122G, 122B)에 저장된 경계부의 위치데이터, 위치 판단부(221)의 위치 판단결과 및 계조 판단부(222R, 222G, 222B)의 계조 판단결과로부터 EEPROM(122R, 122G, 122B)의 제2 보상데이터(CDR2, CDG2, CDB2)를 읽어내기 위한 리드 어드레스(Read Address)를 생성하고, 이 리드 어드레스를 EEPROM(122R, 122G, 122B)에 공급한다. 리드 어드레스에 따라 EEPROM(122R, 122G, 122B)으로부터 출력되는 제2 보상데이터(CDR2, CDG2, CDB2)는 디더링 제어부(225R, 225G, 225B)에 공급된다.
디더링 제어부(225R, 225G, 225B)는 EEPROM(122R, 122G, 122B)으로부터의 제2 보상데이터(CDR2, CDG2, CDB2)를 다수의 픽셀을 포함한 디더패턴 내의 각 픽셀들에 분산시키고, 분산된 제2 보상데이터(CDR2, CDG2, CDB2)로 경계부에 표시될 제1 중간보정 데이터(Rm1, Gm1, Bm1)를 증감한다. 이 디더링 제어부(225R, 225G, 225B)는 적색 데이터를 보정하기 위한 제1 디더링 제어부(225R), 녹색 데이터를 보정하기 위한 제2 디더링 제어부(225G), 및 청색 데이터를 보정하기 위한 제3 디더링 제어부(225B)를 포함한다.
도 25를 참조하면, 제1 디더링 제어부(225R)는 보상값 판정부(233), 픽셀 위치 감지부(231) 및 연산기(234)를 구비한다.
보상값 판정부(233)는 R 보상값을 판정하고 그 보상값을 디더패턴 내에 포함된 픽셀들에 분산될 값으로 디더링 데이터(DD)를 발생한다. 이 보상값 판정부(233)는 제2 R 보상데이터(CDR2)에 따라 디더링 데이터(DD)가 자동 출력되도록 프로그래밍된다. 예컨대, 보상값 판정부(233)에는 2진 데이터로 표현되는 제2 R 보상데이터(CDR2)가 '00'이면 0 계조, '01'이면 1/4 계조, '10'이면 1/2 계조, '11'이면 3/4 계조에 대한 보상값으로 인식하도록 미리 프로그래밍되어 있고, 도 30에서와 같이 4 픽셀을 포함한 디더패턴에 대하여 디더링을 실시하는 경우, 보상값 판정부(233)는 '01'의 제2 R 보상데이터(CDR2)가 공급되면 도 15b의 (a)에서와 같이 디더패턴 내의 한 픽셀 위치에서 '1'을 디더링 데이터(DD)로 발생하는 반면, 나머지 3 픽셀 위치들에서 '0'을 디더링 데이터(DD)로 발생한다. 이때, 보상값 판정부(233)에는 디더패턴 내에서 제2 R 보상데이터(CDR2)가 분산될 픽셀 위치를 각각 다르게 지정하는 다수의 디더패턴들이 결정되며, 수직 또는 수평으로 이웃한 디더패턴 간 서로 다른 디더패턴이 적용된다.
픽셀 위치 감지부(231)는 수직/수평 동기신호(Vsync,Hsync), 도트클럭(DCLK) 및 데이터 인에이블 신호(DE) 중 어느 하나 이상을 이용하여 픽셀 위치를 감지한다. 예를 들어, 픽셀 위치 감지부(232)는 수평 동기 신호(Hsync)와 도트클럭(DCLK)을 카운팅하여 픽셀 위치를 감지할 수 있다.
연산기(234)는 제1 R 중간보정 데이터(Rm1)를 디더링 데이터(DD)로 증감하여 제2 제1 R 중간보정 데이터(Rm2)를 발생한다.
제1 디더링 제어부(225R)에는 보정될 제1 R 중간보정 데이터(Rm1)와 R 보상데이터(CDR2)가 각각 다른 데이터 전송 회선을 경유하여 공급되거나, 보정될 제1 R 중간보정 데이터(Rm1)와 R 보상데이터(CDR2)가 병합되어 동일 회선으로 공급될 수 있다. 예를 들어, 보정될 제1 R 중간보정 데이터(Rm1)가 8 비트인 '01000000'이고 R 보상데이터(CDR2)가 3 비트인 '011'인 경우, '01000000'과 '011'이 각각 다른 데이터 전송 회선을 경유하여 제1 디더링 제어부(225R)에 공급되거나, '01000000011'의 11 비트 데이터로 병합되어 제1 디더링 제어부(225R)에 공급될 수 있다. 이와 같이 보정될 제1 R 중간보정 데이터(Rm1)와 R 보상데이터(CDR2)가 11 비트 데이터로 병합되어 제1 디더링 제어부(225R)에 공급되는 경우 제1 디더링 제어부(225R)는 11 비트 데이터 중 상위 8 비트를 보정될 제1 R 중간보정 데이터(Rm1)로 인식하고, 하위 3 비트를 R 보상데이터(CDR2)로 인식하여 디더링 제어를 실시한다. 한편, 위에서 '01000000'과 '011'이 병합된 '01000000011'의 데이터를 생성하는 방법의 일 예로써, '01000000'의 최하위 비트에 더미(dummy) 비트 '000'을 추가하여 '01000000000'로 변환하고, 여기에 '011'을 가산하여 '01000000011'의 데이터를 생성하는 방법이 있다.
제2 및 제3 디더링 제어부(225G, 225B)는 제1 디더링 제어부(225R)와 실질적으로 동일한 회로구성을 가진다. 따라서, 제2 및 제3 디더링 제어부(225G, 225B)에 대한 상세한 설명은 생략한다.
결과적으로, 본 발명의 제1 실시예에 따른 제2 보상부(132a)는 R, G, B 데이 터가 각각 8 비트이고 디더링을 위한 디더패턴을 4 픽셀로 구성하여 보상값을 공간적으로 분산시키는 것으로 가정할 때, 패널결함영역에 표시될 데이터를 R, G, B 각각에 대하여 1021 계조로 세분화된 보상값으로 세밀하게 조절함과 아울러 규칙적인 디더패턴의 적용으로 인하여 디더패턴들 사이에서 나타나는 휘도 도약을 예방할 수 있다.
도 26을 참조하면, 본 발명의 제2 실시예에 따른 제2 보상부(132b)는, EEPROM(122R, 122G, 122B)에 저장된 제2 보상데이터(CDR2, CDG2, CDB2)를 이용하여 패널결함영역에 공급될 제1 중간보정 데이터(Rm1, Gm1, Bm1)를 프레임 레이트 컨트롤 및 디더링 방법으로 변조한다. 여기서, 제1 중간보정 데이터(Rm1, Gm1, Bm1)는 상기 제1 보상부(131)를 경유하여 변조된 입력데이터(Ri, Gi, Bi) 및 미변조된 입력데이터(Ri, Gi, Bi)를 포함한다. 이러한 제2 보상부(132b)는 위치 판단부(241), 계조 판단부(242R, 242G, 242B), 어드레스 생성부(243R, 243G, 243B), 및 FRC/디더링 제어부(245R, 245G, 245B)를 구비한다.
위치 판단부(241)는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 제1 중간보정 데이터(Rm1, Gm1, Bm1)의 표시 위치를 판단한다.
계조 판단부(242R, 242G, 242B)는 제1 중간보정 데이터(Rm1, Gm1, Bm1)의 계조 또는 제1 중간보정 데이터(Rm1, Gm1, Bm1)의 계조가 포함되는 계조 구간을 분석한다.
어드레스 생성부(243R, 243G, 243B)는 EEPROM(122R, 122G, 122B)에 저장된 패널결함영역의 위치데이터, 위치 판단부(241)의 위치 판단결과 및 계조 판단부(242R, 242G, 242B)의 계조 판단결과로부터 EEPROM(122R, 122G, 122B)의 제2 보상데이터(CDR2, CDG2, CDB2)를 읽어내기 위한 리드 어드레스(Read Address)를 생성하고, 이 리드 어드레스를 EEPROM(122R, 122G, 122B)에 공급한다. 리드 어드레스에 따라 EEPROM(122R, 122G, 122B)으로부터 출력되는 제2 보상데이터(CDR2, CDG2, CDB2)는 FRC/디더링 제어부(245R, 245G, 245B)에 공급된다.
FRC/디더링 제어부(243R, 243G, 243B)는 EEPROM(122R, 122G, 122B)으로부터의 제2 보상데이터(CDR2, CDG2, CDB2)를 다수의 픽셀을 포함한 디더패턴 내의 각 픽셀들에 분산시킴과 아울러 다수의 프레임에 분산시키고, 분산된 제2 보상데이터(CDR2, CDG2, CDB2)로 패널결함영역에 표시될 입력데이터(Ri/Gi/Bi)를 증감한다. 이 FRC/디더링 제어부(245R, 245G, 245B)는 적색 데이터를 보정하기 위한 제1 FRC/디더링 제어부(245R), 녹색 데이터를 보정하기 위한 제2 FRC/디더링 제어부(245G), 및 청색 데이터를 보정하기 위한 제3 FRC/디더링 제어부(245B)를 포함한다.
도 27을 참조하면, 제1 FRC/디더링 제어부(243R)는 보상값 판정부(253), 프레임 수 감지부(251), 픽셀 위치 감지부(252) 및 연산기(254)를 구비한다.
보상값 판정부(253)는 R 보상값을 판정하고 그 보상값을 디더패턴 내에 포함된 픽셀들과 다수의 프레임기간 동안 분산될 값으로 FRC/디더링 데이터(FDD)를 발생한다. 이 보상값 판정부(253)는 제2 R 보상데이터(CDR2)에 따라 FRC/디더링 데이터(FDD)가 자동 출력되도록 프로그래밍된다. 예컨대, 보상값 판정부(253)에는 2진 데이터로 표현되는 제2 R 보상데이터(CDR2)가 '00'이면 0 계조, '01'이면 1/4 계 조, '10'이면 1/2 계조, '11'이면 3/4 계조에 대한 보상값으로 인식하도록 미리 프로그래밍되어 있고, 4 프레임을 포함한 단위프레임을 프레임 레이트 컨트롤 단위로 하고, 4 픽셀을 포함한 디더패턴을 디더링 단위로 하는 프레임 레이트 컨트롤 및 디더링을 실시하는 경우, '01'의 제2 R 보상데이터(CDR2)가 공급되면 4 프레임 기간 동안 디더패턴 내에서 1 개의 픽셀 위치에 '1'을 FRC/디더링 데이터(FDD)로 발생하고 나머지 3 개의 픽셀 위치에 '0'을 FRC/디더링 데이터(FDD)으로 발생하되, '1'이 발생되는 픽셀의 위치를 매 프레임마다 변경시킨다. 이때, 보상값 판정부(253)에는 제2 R 보상데이터(CDR2)가 분산될 프레임을 각각 다르게 지정하는 다수의 FRC 패턴 및 디더패턴 내에서 제2 R 보상데이터(CDR2)가 분산될 픽셀 위치를 각각 다르게 지정하는 다수의 디더패턴들이 결정되며, 수직 또는 수평으로 이웃한 디더패턴 간 서로 다른 디더패턴이 적용된다.
프레임 수 감지부(251)는 수직/수평 동기신호(Vsync,Hsync), 도트클럭(DCLK) 및 데이터 인에이블 신호(DE) 중 어느 하나 이상을 이용하여 프레임 수를 감지한다. 예를 들어, 프레임 수 감지부(251)는 수직 동기 신호(Vsync)를 카운팅하여 프레임 수를 감지할 수 있다.
픽셀 위치 감지부(252)는 수직/수평 동기신호(Vsync,Hsync), 도트클럭(DCLK) 및 데이터 인에이블 신호(DE) 중 어느 하나 이상을 이용하여 픽셀 위치를 감지한다. 예를 들어, 픽셀 위치 감지부(252)는 수평 동기 신호(Hsync)와 도트클럭(DCLK)을 카운팅하여 픽셀 위치를 감지할 수 있다.
연산기(254)는 제1 R 중간보정 데이터(Rm1)를 FRC/디더링 데이터(FDD)로 증 감하여 제2 R 중간보정 데이터(Rm2)를 발생한다.
한편, 제1 FRC/디더링 제어부(243R)에는 보정될 제1 R 중간보정 데이터(Rm1)와 제2 R 보상데이터(CDR2)가 각각 다른 데이터 전송 회선을 경유하여 공급되거나, 보정될 제1 R 중간보정 데이터(Rm1)와 제2 R 보상데이터(CDR2)가 병합되어 동일 회선으로 공급될 수 있다. 예를 들어, 보정될 제1 R 중간보정 데이터(Rm1)가 8 비트인 '01000000'이고 제2 R 보상데이터(CDR2)가 3 비트인 '011'인 경우, '01000000'과 '011'이 각각 다른 데이터 전송 회선을 경유하여 FRC/디더링 제어부(183)에 공급되거나, '01000000011'의 11 비트 데이터로 병합되어 FRC/디더링 제어부(183)에 공급될 수 있다. 이와 같이 보정될 제1 R 중간보정 데이터(Rm1)와 제2 R 보상데이터(CDR2)가 11 비트 데이터로 병합되어 FRC/디더링 제어부(253)에 공급되는 경우, FRC/디더링 제어부(253)는 11 비트 데이터 중 상위 8 비트를 보정될 제1 R 중간보정 데이터(Rm1)로 인식하고, 하위 3 비트를 제2 R 보상데이터(CDR2)로 인식하여 FRC 및 디더링 제어를 실시한다. 한편, 위에서 '01000000'과 '011'이 병합된 '01000000011'의 데이터를 생성하는 방법의 일 예로써, '01000000'의 최하위 비트에 더미(dummy) 비트 '000'을 추가하여 '01000000000'로 변환하고, 여기에 '011'을 가산하여 '01000000011'의 데이터를 생성하는 방법이 있다.
제2 및 제3 디더링 제어부(245G, 245B)는 제1 FRC 제어부(245R)와 실질적으로 동일한 회로구성을 가진다. 따라서, 제2 및 제3 디더링 제어부(245G, 245B)에 대한 상세한 설명은 생략한다.
상술한 바와 같이 본 발명의 제2 실시예에 따른 제2 보상부(132b)는 R, G, B 데이터가 각각 8 비트이고 4 프레임을 프레임 레이트 컨트롤의 단위프레임으로 하고 디더링을 위한 디더패턴을 4 픽셀로 구성하여 보상값을 시간적 및 공간적으로 분산시키는 것으로 가정할 때, 패널결함영역에 표시될 데이터를 R, G, B 각각에 대하여 플리커와 해상도 저하가 거의 없이 1021 계조로 세분화된 보상값으로 세밀하게 조절할 수 있음과 아울러 규칙적인 디더패턴의 적용으로 디더패턴들 사이에서 나타나는 휘도 도약을 예방할 수 있다.
도 28는 본 발명에 따른 제3 보상부(133)에 대한 실시예를 나타낸다
도 28를 참조하면, 본 발명의 실시예에 따른 제3 보상부(133)는 링크픽셀에 표시될 제2 중간보정 데이터(Rm2, Gm2, Bm2)를 EEPROM(122R, 122G, 122B)에 저장된 제3 보상데이터(CDR3, CDG3, CDB3)로 증감하여 변조한다. 여기서, 제2 중간보정 데이터(Rm2, Gm2, Bm2)는 상기 제1 및 제2 보상부(131, 132)를 경유하여 변조된 입력데이터(Ri, Gi, Bi) 및 미변조된 입력데이터(Ri, Gi, Bi)를 포함한다. 이러한 제3 보상부(133)는 위치 판단부(281), 계조 판단부(282R, 282G, 282B), 어드레스 생성부(283R, 283G, 283B) 및 연산기(285R, 285G, 285B)를 구비한다.
위치 판단부(281)는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 제2 중간보정 데이터(Rm2, Gm2, Bm2)의 표시 위치를 판단한다.
계조 판단부(282R, 282G, 282B)는 제2 중간보정 데이터(Rm2, Gm2, Bm2)의 계조 또는 제2 중간보정 데이터(Rm2, Gm2, Bm2)의 계조가 포함되는 계조 구간을 분석한다.
어드레스 생성부(283R, 283G, 283B)는 EEPROM(122R, 122G, 122B)에 저장된 링크픽셀의 위치데이터, 위치 판단부(281)의 위치 판단결과 및 계조 판단부(282R, 282G, 282B)의 계조 판단결과로부터 EEPROM(122R, 122G, 122B)의 제3 보상데이터(CDR3, CDG3, CDB3)를 읽어내기 위한 리드 어드레스(Read Address)를 생성하고, 이 리드 어드레스를 EEPROM(122R, 122G, 122B)에 공급한다. 리드 어드레스에 따라 EEPROM(122R, 122G, 122B)으로부터 출력되는 제3 보상데이터(CDR3, CDG3, CDB3)는 연산기(285R, 285G, 285B)에 공급된다.
연산기(285R, 285G, 285B)는 제2 중간보정 데이터(Rm2, Gm2, Bm2)를 제3 보상데이터(CDR3, CDG3, CDB3)로 증감하여 보정된 데이터(Rc, Gc, Bc)를 발생한다. 한편, 연산기(285R, 285G, 285B)는 가산기, 감산기 이외에도 제2 중간보정 데이터(Rm2, Gm2, Bm2)에 제3 보상데이터(CDR3, CDG3, CDB3)를 승산하거나 제산하는 승산기 또는 제산기를 포함할 수도 있다.
상술한 제1 내지 제3 보상부(131, 132, 133)를 통해 보정된 데이터(Rc, Gc, Bc)는 타이밍 컨트롤러(104) 및 데이터 구동회로(101)를 경유하여 액정표시패널(103)에 공급되어 화질이 보정된 화상을 표시한다.
한편, 상술한 본 발명의 실시예에 따른 평판표시장치와 그 화질제어 방법은 액정표시장치를 중심으로 설명되었지만, 액티브 매트릭스 유기발광다이오드(OLED)와 같은 다른 평판표시장치에도 유사하게 적용될 수 있다.
상술한 바와 같이 본 발명에 따른 평판표시장치와 그 화질제어 방법은 표시패널의 패널결함영역에 공급될 데이터의 적색, 녹색 및 청색 정보에서 산출되는 휘도 및 색차 정보의 비트 수를 확장하여 비트 수가 확장된 휘도 정보를 조절함으로써 패널결함영역의 휘도를 세밀하게 조절할 수 있으며, 패널결함영역과 비결함영역의 경계부에 대하여 디더링, 프레임 레이트 컨트롤과 같이 미세조절이 가능한 화질제어 방법으로 전기적인 보상을 실시함으로써 자연스러운 화질 보상이 가능하고, 특히 디더링을 실시함에 있어 나란히 배열된 디더패턴들에 디더패턴의 불규칙성을 적용하여 경계부의 디더패턴들 사이에서 휘도 도약을 예방할 수 있으며, 또한 불량픽셀을 정상픽셀과 링크시키는 리페어 공정으로 형성된 링크픽셀에 대하여 전기적인 보상을 실시함으로써 불량픽셀의 인지 정도를 확연히 낮출 수 있어 패널결함을 완벽하게 보상할 수 있는 장점이 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (29)

  1. 비결함영역과 패널결함영역을 포함하고 이웃하는 픽셀들이 상호 링크된 적어도 하나의 링크픽셀을 가지는 표시패널;
    상기 패널결함영역에 표시될 데이터를 보상하기 위한 제1 보상데이터, 상기 패널결함영역과 상기 비결함영역 간의 경계부에 표시될 데이터를 보상하기 위한 제2 보상데이터, 및 상기 링크픽셀에 표시될 데이터를 보상하기 위한 제3 보상데이터가 저장된 메모리;
    상기 패널결함영역에 표시될 데이터에 포함된 적, 녹 및 청색 데이터로부터 휘도 정보를 산출하고 상기 휘도 정보를 상기 제1 보상데이터로 조절하여 상기 패널결함영역에 표시될 데이터를 조절하는 제1 보상부;
    상기 제2 보상데이터를 상기 경계부에 분산시켜 상기 경계부에 표시될 데이터를 조절하는 제2 보상부;
    상기 링크픽셀에 표시될 데이터를 상기 제3 보상데이터로 조절하는 제3 보상부; 및
    상기 제1 내지 제3 보상부에 의해 조절된 데이터들을 이용하여 상기 표시패널을 구동하는 구동부를 구비하는 것을 특징으로 하는 평판표시장치.
  2. 제 1 항에 있어서,
    상기 제1 보상부는,
    상기 패널결함영역에 표시될 m(은 양의 정수) 비트의 상기 적색 데이터, m 비트의 상기 녹색 데이터 및 m 비트의 상기 청색 데이터에서 n 비트(n은 m보다 큰 정수)의 휘도 정보 및 색차 정보를 산출하고, 상기 n 비트의 휘도 정보를 상기 제1 보상데이터로 조절하여 변조된 n 비트의 휘도 정보를 발생하며, 상기 변조된 n 비트의 휘도 정보와 미변조된 상기 색차 정보로부터 변조된 m 비트의 적색 데이터, 변조된 m 비트의 녹색 데이터 및 변조된 m 비트의 청색 데이터를 발생하는 것을 특징으로 하는 평판표시장치.
  3. 제 1 항에 있어서,
    상기 제2 보상부는,
    다수의 픽셀들을 포함한 크기를 가지며 상기 보상데이터가 분산될 픽셀들의 위치와 개수가 각각 다르게 지정된 디더패턴을 상기 경계부의 픽셀들에 맵핑하여 상기 제2 보상데이터를 상기 경계부 내의 픽셀들로 분산시키는 것을 특징으로 하는 평판표시장치.
  4. 제 3 항에 있어서,
    수직 또는 수평으로 이웃하는 상기 디더패턴들 간에 상기 제2 보상데이터가 분산되는 픽셀들의 위치가 다르게 지정되는 것을 특징으로 하는 평판표시장치.
  5. 제 3 항에 있어서,
    상기 제2 보상부는,
    상기 제2 보상데이터를 상기 디더패턴으로 상기 픽셀들로 분산시킴과 아울러 다수의 프레임 기간 동안에 분산시키는 것을 특징으로 하는 평판표시장치.
  6. 제 5 항에 있어서,
    상기 다수의 디더패턴들 각각은 다수의 서브 디더패턴들을 포함하고;
    상기 디더패턴과 그 디더패턴 내에 배치되는 서브 디더패턴들 각각의 보상값는 동일하고, 상기 디더패턴 내에 배치되는 상기 서브 디더패턴들은 보상 픽셀의 위치가 서로 다른 것을 특징으로 하는 평판표시장치.
  7. 제 6 항에 있어서,
    상기 보상값을 'I'라 하고 상기 서브 디더패턴의 개수를 'J'라 할 때, 상기 보상값이 I인 상기 디더패턴은 상기 보상값이 I 이고 상기 보상 픽셀의 위치가 서로 다른 J개의 서브 디더패턴을 포함하고, 상기 J 개의 프레임 각각에서 서브 디더패턴들의 배치가 다른 것을 특징으로 하는 평판표시장치.
  8. 제 7 항에 있어서,
    상기 디더패턴의 서브 디더패턴들의 배치는 J+1 개의 프레임기간 단위로 동일하게 되는 것을 특징으로 하는 평판표시장치.
  9. 제 5 항에 있어서,
    상기 디더패턴 각각은 8(픽셀)×32(픽셀) 이상의 크기를 가지는 것을 특징으로 하는 평판표시장치.
  10. 제 5 항에 있어서,
    상기 디더패턴의 보상값은 상기 경계부에 표시될 데이터의 계조값에 따라 다른 것을 특징으로 하는 평판표시장치.
  11. 제 1 항에 있어서,
    상기 제3 보상부는,
    상기 링크픽셀에 표시될 데이터를 상기 제3 보상데이터로 증감시키는 것을 특징으로 하는 평판표시장치.
  12. 제 1 항에 있어서,
    상기 메모리는 EEPROM과 EDID ROM 중 적어도 하나를 포함하는 것을 특징으로 하는 평판표시장치.
  13. 제 1 항에 있어서,
    상기 제1 보상데이터의 보상값은 상기 패널결함영역의 위치와 상기 패널결함영역에 표시될 데이터의 계조에 따라 다른 것을 특징으로 하는 평판표시장 치.
  14. 제 1 항에 있어서,
    상기 제2 보상데이터의 보상값은 상기 경계부의 픽셀 위치와 상기 경계부에 표시될 데이터의 계조에 따라 다른 것을 특징으로 하는 평판표시장치.
  15. 제 1 항에 있어서,
    상기 제3 보상데이터의 보상값은 상기 링크픽셀의 위치와 상기 링크픽셀에 표시될 데이터의 계조에 따라 다른 것을 특징으로 하는 평판표시장치.
  16. 제 1 항에 있어서,
    상기 링크픽셀은 불량픽셀 및 상기 불량픽셀과 전기적으로 링크된 정상픽셀을 포함하는 것을 특징으로 하는 평판표시장치.
  17. 표시패널의 검사공정 및 리페어 공정을 통해 상기 표시패널의 패널결함영역에 표시될 데이터를 보상하기 위한 제1 보상데이터, 상기 표시패널의 패널결함영역과 비결함영역 간의 경계부에 표시될 데이터를 보상하기 위한 제2 보상데이터, 및 상기 표시패널에서 이웃하는 픽셀들이 상호 링크된 링크픽셀에 표시될 데이터를 보상하기 위한 제3 보상데이터를 결정하는 단계;
    상기 제1 내지 제3 보상데이터를 메모리에 저장하는 단계;
    상기 패널결함영역에 표시될 적, 녹 및 청색 데이터로부터 산출되는 휘도 정보를 상기 제1 보상데이터로 조절하여 상기 패널결함영역에 표시될 데이터를 조절하는 단계;
    상기 제2 보상데이터를 상기 경계부에 분산시켜 상기 경계부에 표시될 데이터를 상기 제2 보상데이터로 조절하는 단계;
    상기 링크픽셀에 표시될 데이터를 상기 제3 보상데이터로 조절하는 단계; 및
    상기 보상데이터들에 의해 조절된 데이터들을 이용하여 상기 표시패널을 구동하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  18. 제 17 항에 있어서,
    상기 패널결함영역에 표시될 데이터를 조절하는 단계는,
    상기 패널결함영역에 표시될 m(은 양의 정수) 비트의 상기 적색 데이터, m 비트의 상기 녹색 데이터 및 m 비트의 상기 청색 데이터로부터 n 비트(n은 m보다 큰 정수)의 휘도 정보 및 색차 정보를 산출하는 단계;
    상기 n 비트의 휘도 정보를 상기 제1 보상데이터로 조절하여 변조된 n 비트의 휘도 정보를 발생하는 단계;
    상기 변조된 n 비트의 휘도 정보와 미변조된 상기 색차 정보로부터 m 비트의 변조된 적색 데이터, m 비트의 변조된 녹색 데이터 및 m 비트의 변조된 청색 데이터를 발생하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  19. 제 17 항에 있어서,
    상기 경계부에 표시될 데이터를 상기 제2 보상데이터로 조절하는 단계는,
    상기 보상데이터가 분산될 픽셀들의 위치와 개수가 각각 다르게 지정된 디더패턴을 상기 경계부의 픽셀들에 맵핑하여 상기 제2 보상데이터를 상기 경계부 내의 픽셀들로 분산시키는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  20. 제 19 항에 있어서,
    상기 디더패턴은,
    수직 또는 수평으로 이웃하는 상기 디더패턴들 간에 상기 제2 보상데이터가 분산되는 픽셀들이 다르게 지정되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  21. 제 19 항에 있어서,
    상기 제2 보상단계는,
    상기 제2 보상데이터를 상기 디더패턴으로 분산시킴과 아울러 다수의 프레임 기간 동안 분산시키는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  22. 제 21 항에 있어서,
    상기 다수의 디더패턴들 각각은 다수의 서브 디더패턴들을 포함하고;
    상기 디더패턴과 그 디더패턴 내에 배치되는 서브 디더패턴들 각각의 보상값는 동일하고, 상기 디더패턴 내에 배치되는 상기 서브 디더패턴들은 보상 픽셀의 위치가 서로 다른 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  23. 제 22 항에 있어서,
    상기 보상값을 'I'라 하고 상기 서브 디더패턴의 개수를 'J'라 할 때, 상기 보상값이 I인 상기 디더패턴은 상기 보상값이 I 이고 상기 보상 픽셀의 위치가 서로 다른 J개의 서브 디더패턴을 포함하고, 상기 J 개의 프레임 각각에서 서브 디더패턴들의 배치가 다른 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  24. 제 23 항에 있어서,
    상기 디더패턴의 서브 디더패턴들의 배치는 J+1 개의 프레임기간 단위로 동일하게 되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  25. 제 21 항에 있어서,
    상기 디더패턴 각각은 8(픽셀)×32(픽셀) 이상의 크기를 가지는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  26. 제 17 항에 있어서,
    상기 제3 보상단계는,
    상기 링크픽셀에 표시될 데이터를 상기 제3 보상데이터로 증감시키는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  27. 제 17 항에 있어서,
    상기 제1 보상데이터의 보상값은 상기 패널결함영역의 위치와 상기 패널결함영역에 표시될 데이터의 계조에 따라 다른 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  28. 제 17 항에 있어서,
    상기 제2 보상데이터의 보상값은 상기 경계부의 픽셀 위치와 상기 경계부에 표시될 데이터의 계조값에 따라 다른 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  29. 제 17 항에 있어서,
    상기 제3 보상데이터의 보상값은 상기 링크픽셀의 위치와 상기 링크픽셀에 표시될 데이터의 계조에 따라 다른 것을 특징으로 하는 평판표시장치의 화질제어 방법.
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