KR101173555B1 - Data derate matcher and method thereof - Google Patents

Abstract

본 발명은 데이터 디레이트 매처 및 방법에 관한 것이다. 즉, 본 발명에서는 3GPP LTE 및 LTE Advanced 시스템에서 콘볼루션 부호화되어 전송되는 데이터의 디레이트 매처 및 방법에 있어서, 종래 전송되는 데이터의 길이에 따라 서브블록 인터리버에서의 더미비트 수 계산 등의 신호처리에 대하여, 수신단의 복호부에서 입력 데이터에 대한 간단한 주소발생을 통해 출력 데이터로 지정되도록 하는 디인터리빙 방식으로 디레이트 매처의 서브블록 디인터리버를 구현함으로써, 수신단 디레이트 매처에서 더미비트수의 계산 등에 따른 신호처리 시간을 줄여 하드웨어의 처리 시간을 간략하게 하고, 하드웨어 제어 신호 구조를 간략하게 한다.The present invention relates to data derate matchers and methods. That is, in the present invention, in the derate matcher and method of data that is convolutionally encoded and transmitted in 3GPP LTE and LTE Advanced systems, signal processing such as calculating the number of dummy bits in the subblock interleaver according to the length of the conventionally transmitted data is performed. On the other hand, by implementing the subblock deinterleaver of the derate matcher in a deinterleaving manner in which the decoder of the receiving end is designated as output data through simple address generation of the input data, By reducing the signal processing time, the hardware processing time is simplified, and the hardware control signal structure is simplified.

콘볼루션, 터보 부호화, 디레이트 매처, 주소발생, 더미비트, 디인터리버 Convolution, Turbo Coding, Derate Matcher, Address Generation, Dummy Bits, Deinterleaver

Description

데이터 디레이트 매처 및 방법{DATA DERATE MATCHER AND METHOD THEREOF}Data derate matcher and method {DATA DERATE MATCHER AND METHOD THEREOF}

본 발명은 3GPP LTE 및 3GPP LTE Advanced 시스템의 송신 데이터 채널 부호화(channel coding) 과정에 관한 것으로, 특히 3GPP LTE 및 3GPP LTE Advanced 시스템의 콘볼루션 부호기(convolution encoder)에서 출력되는 데이터와 무선 전송되는 데이터간의 길이를 정합하는 수신단 복호부에서의 디레이트 매칭(derate matching) 과정에서 더미비트(dummy bits)와 관련된 데이터 처리를 수행하지 않도록 함으로서 보다 효율적인 디레이트 매칭을 수행할 수 있도록 하는 데이터 디레이트 매처 및 방법에 관한 것이다. The present invention relates to a transmission data channel coding process of the 3GPP LTE and 3GPP LTE Advanced system, and in particular, between the data output from the convolutional encoder of the 3GPP LTE and 3GPP LTE Advanced system and the data transmitted over the air. Data derate matcher and method for more efficient derate matching by avoiding data processing related to dummy bits during derate matching in the receiver decoder that matches length It is about.

본 발명은 지식경제부의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-001-04, 과제명: 4세대 이동통신용 적응 무선접속 및 전송 기술개발].The present invention is derived from the research conducted as part of the IT growth engine technology development project of the Ministry of Knowledge Economy [Task management number: 2006-S-001-04, Task name: Development of adaptive wireless access and transmission technology for 4G mobile communication] .

일반적으로, 3GPP LTE(long term evolution) 시스템의 송신단 데이터 부호화 과정에서, 터보 부호화(turbo coding) 또는 콘볼루션 부호화(convolution coding)된 데이터의 길이와 무선 전송(wireless transmission)에 요구되는 데이터 길이의 정합을 위하여 레이트 매처(rate matcher)에서 데이터 레이트 매칭을 수행한다. 또한, 수신단 데이터 복호화 과정에서는 그 역으로 무선 전송에서 수신된 데이터의 길이와 터보 복호기 또는 콘볼루션 복호기의 입력 데이터 길이와의 데이터 길이의 정합을 위하여 디레이트 매처(derate matcher)에서 데이터 디레이트 매칭(derate matching)을 수행한다. In general, in the transmission data encoding process of the 3GPP long term evolution (LTE) system, matching of the length of turbo coded or convolution coded data and the data length required for wireless transmission To perform the data rate matching in the rate matcher (rate matcher). In addition, in the receiver data decoding process, in order to match the data length between the length of the data received in the wireless transmission and the input data length of the turbo decoder or the convolutional decoder, data derate matching is performed in a derate matcher. derate matching).

도 1은 종래 3GPP LTE 시스템의 콘볼루션 부호화 데이터의 레이트 매처의 구성을 도시한 것이다.1 illustrates a configuration of a rate matcher of convolutional coded data of a conventional 3GPP LTE system.

도 1을 참조하면, 콘볼루션 부호화 데이터에 대한 레이트 매처(100)는 3개의 정보 비트 스트림(bit stream) d⁽⁰⁾k, d⁽¹⁾k, d⁽²⁾k 에 대한 서브블록 인터리버(sub-block interleaver)(102, 104, 106)와 버퍼부(virtual circular buffer)(108) 및 비트 선택부(bit selection and pruning)(110)를 포함한다.Referring to FIG. 1, the rate matcher 100 for convolution coded data includes a subblock interleaver for three information bit streams d ⁽⁰⁾ k, d ⁽¹⁾ k, and d ⁽²⁾ k. sub-block interleavers 102, 104, 106, a virtual circular buffer 108, and a bit selection and pruning 110.

입력된 비트 스트림 d⁽ⁱ⁾k 는 서브블록 인터리버(102, 104, 106)를 통과하여 v⁽ⁱ⁾k (k = 0,1,…,K_Π)가 되고, 인터리빙된 데이터 스트림은 버퍼부(108)에 일시 저장된 후, 비트 선택부(110)를 통하여 출력 비트 크기에 따라서, 비트가 선택되어 콘볼루션 코딩된 비트 스트림 q_k로 출력된다. (여기서 i = 0,1,2)The input bit stream d ⁽ⁱ⁾ k passes through the subblock interleavers 102, 104 and 106 to become v ⁽ⁱ⁾ k (k = 0, 1, ..., K _Π ), and the interleaved data stream is buffered. After being temporarily stored in 108, the bits are selected and output as a convolution coded bit stream q _k in accordance with the output bit size via the bit selector 110. Where i = 0,1,2

이하, 각 구성요소에서의 동작을 좀더 상세히 설명하기로 한다.Hereinafter, the operation of each component will be described in more detail.

먼저, 서브블록 인터리버(102, 104, 106)에서 동작을 살펴보면, First, look at the operation in the subblock interleaver (102, 104, 106),

-서브블록 인터리버의 입력비트는 d⁽ⁱ⁾0, d⁽ⁱ⁾1, d⁽ⁱ⁾2, … , d⁽ⁱ⁾D-1 와 같이되 며, 여기서 D는 입력 비트 수 이고, i=0, 1, 2 이다.The input bits of the subblock interleaver are d ⁽ⁱ⁾ 0, d ⁽ⁱ⁾ 1, d ⁽ⁱ⁾ 2,... , d ⁽ⁱ⁾ is equal to D-1, where D is the number of input bits, i = 0, 1, 2

-서브블록 인터리버의 출력비트는 : v⁽ⁱ⁾0, v⁽ⁱ⁾1, v⁽ⁱ⁾2, … , v⁽ⁱ⁾K_Π-1 과 같이되며, 여기서 K_Π는 아래에서 정의되며, i=0, 1, 2 이다.The output bits of the subblock interleaver are: v ⁽ⁱ⁾ 0, v ⁽ⁱ⁾ 1, v ⁽ⁱ⁾ 2,... , v ⁽ⁱ⁾ K _Π -1, where K _Π is defined below and i = 0, 1, 2.

-서브블록 인터리버의 출력 비트 시퀀스는 아래와 같이 유도된다.The output bit sequence of the subblock interleaver is derived as follows.

(1)행렬(matrix)의 컬럼(column) 개수 할당 : C_subblock =32, 행렬 컬럼 번호는 좌에서 우측으로 0, 1, 2,…, C_subblock-1 이다.(1) Assignment of the number of columns of a matrix: C _subblock = 32, matrix column numbers are 0, 1, 2,... From left to right. , C _subblock-1 .

(2)다음 조건을 만족하는 최소 정수 R_subblock 계산 that : D≤(R_subblock×C_subblock), 직사각형 행렬 로우(rectangular matrix row) 번호는 상단에서 하단으로 0, 1, 2, …, R_subblock-1 이다.(2) Calculate the minimum integer R _subblock that satisfies the following condition: D≤ (R _subblock × C _subblock ), the rectangular matrix row number is 0, 1, 2,... From top to bottom. , R _subblock-1 .

(3)만일 (R_subblock×C_subblock)>D 이면, N_D=(R_subblock×C_subblock-D) 인 더미비트(dummy bits)가 추가됨. 즉, y_k=<NULL>, k=0, 1, …, N_D-1. 그리고, 입력 비트 시퀀스를 아래의 [수학식 1]에서와 같은 (R_subblock×C_subblock) 행렬에 기록한다.(3) If (R _subblock × C _subblock )> D, then dummy bits with N _D = (R _subblock × C _subblock -D) are added. That is, y _k = <NULL>, k = 0, 1,... , N _D -1. Then, the input bit sequence is recorded in the matrix (R _subblock x C _subblock ) as shown in Equation 1 below.

즉, y_ND+k=d⁽ⁱ⁾k, k=0, 1, …, D-1, 이때 로우(row) 0의 컬럼(column) 0 내에 있는 비트 y₀에서 시작하여 row by row 로 한다:That is, y _{ND + k} = d ⁽ⁱ⁾ k, k = 0, 1,. , D-1, where row by row starts at bit y ₀ in column 0 of row 0:

(4) [표 1]의

을 기반으로 하여 행렬의 인터-컬럼 교환(inter-column permutation)을 수행한다.(4) of [Table 1]

Based on the inter-column permutation of the matrix (inter-column permutation) is performed.

여기서 P(j)는 j-번째 교환된 컬럼(permutated column)의 원래 컬럼 위치(original column position)이다. 컬럼 교환(column permutation) 이후에, 인터-컬럼 교환된 (R_subblock ×C_subblock) 행렬은 아래의 [수학식 2]에서와 같다.Where P (j) is the original column position of the j-th permutated column. After column permutation, the inter-column exchanged (R _subblock x C _subblock ) matrix is as in Equation 2 below.

(5) 서브블록 인터리버의 출력(output)은 인터-컬럼 교환된 (R_subblock ×C_subblock) 행렬을 column by column으로 읽어서 생성된다. 서브블록 인터리빙(interleaving) 이후의 비트는 v⁽ⁱ⁾0, v⁽ⁱ⁾1, v⁽ⁱ⁾2, … , v⁽ⁱ⁾K_Π-1이다. 여기서, v⁽ⁱ⁾0는 y_P(0), v⁽ⁱ⁾1은

그리고 K_Π=(R_subblock ×C_subblock)이다.(5) The output of the subblock interleaver is generated by reading the inter-column exchanged (R _subblock x C _subblock ) matrix into column by column. The bits after subblock interleaving are: v ⁽ⁱ⁾ 0, v ⁽ⁱ⁾ 1, v ⁽ⁱ⁾ 2,... , v ⁽ⁱ⁾ K _Π −1. Where v ⁽ⁱ⁾ 0 is y _{P (0)} and v ⁽ⁱ⁾ 1 is

And K _Π = (R _subblock × C _subblock ).

[표 1] 서브블록 인터리버의 인터-컬럼 교환 패턴[Table 1] Inter-Column Exchange Pattern of Subblock Interleaver

다음으로, 버퍼부(108) 및 비트 선택부(110)에서의 동작을 살펴보면,Next, the operation of the buffer unit 108 and the bit selector 110 will be described.

-길이 K_W=3K_Π인 써큘러 버퍼의 생성 : Create a circular buffer of length K _W = 3K _Π :

레이트 매칭 출력 시퀀스 길이(rate matching output sequence length) : ERate matching output sequence length: E

레이트 매칭 출력 비트 시퀀스(rate matching output bit sequence) : q_k, k=0, 1, …, Q-1Rate matching output bit sequence: q _k , k = 0, 1,... , Q-1

위와 같이, 비트 선택된 데이터에 대해 레이트 매처(100)에서의 출력 데이터 전송은 아래의 [수학식 3]에서와 같이 이루어진다.As above, the output data transmission in the rate matcher 100 for the bit selected data is performed as in Equation 3 below.

도 2는 종래 레이트 매처의 기능을 역으로 구현한 일반적인 디레이트 매처(200)의 블록 구성을 도시한 것이다. 2 illustrates a block configuration of a general derate matcher 200 in which the function of a conventional rate matcher is reversed.

도 2를 참조하면, 디레이트 매처(200)에 입력되는 데이터는 비트 재정렬부(bit re-arrangement)(202)에서 Q개의 입력 비트열 q_k에 대하여 더미 데이터(dummy data)의 위치가 계산되고, 더미 데이터의 위치에 NULL 데이터가 삽입되는 등의 비트 재정렬이 수행된다. Referring to FIG. 2, in the data input to the derate matcher 200, the position of dummy data is calculated with respect to the Q input bit strings q _k in a bit re-arrangement 202. Bit realignment is performed such that NULL data is inserted at the dummy data position.

NULL 데이터가 삽입되어 재정렬된 된 비트열 w_k는 비트 분리부(bit separation)(204)로 인가되어 각각 v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k로 비트열이 분리된 후, 서브블록 디인터리버(subblock deinterleaver)(206, 208, 210)로 인가되며, 각각 서브블록 디인터리버(206, 208, 210)에서 각 서브블록별로 디인터리빙 된 후 각각 d⁽⁰⁾k, d⁽¹⁾k, d⁽²⁾k 비트열로 출력된다. The rearranged bit string w _k by inserting NULL data is applied to the bit separation unit 204 so that the bit strings are separated into v ⁽⁰⁾ k, v ⁽¹⁾ k, and v ⁽²⁾ k, respectively. Then, it is applied to the subblock deinterleavers 206, 208, and 210, and deinterleaved for each subblock in the subblock deinterleavers 206, 208, and 210, respectively, and then d ⁽⁰⁾ k, d, respectively. ⁽¹⁾ k, d ⁽²⁾ Output in k bit strings.

그러나, 상기한 바와 같은 종래 콘볼루션 부호화 데이터의 레이트 매칭 과정에서는 (R_subblock ×C_subblock)>D 이면, N_D=(R_subblock ×C_subblock-D)인 더미비트(dummy bits)가 추가되며(즉, y_k=<NULL>) 이러한 더미비트는 레이트 매처 출력 데이터의 전송 과정에서 제거되어야 한다. 이와 같은 더미비트의 제거과정을 포함한 레이트 매처의 하드웨어(hardware) 구현은 레이트 매처의 출력 데이터 길이가 Q임에도 불구하고, 레이트 매처 출력을 위한 데이터 처리를 Q+N_D개 만큼 수행하도록 하여 레이트 매처 출력을 불연속적으로 만들고, 이로 인하여 레이트 매처의 출력단과 인터페이스(interface)되는 모듈(module)과의 신호 제어(signal control)를 복잡하게 하는 문제점이 있었다.However, in the rate matching process of the conventional convolution coded data as described above, when (R _subblock x C _subblock )> D, dummy bits of N _D = (R _subblock x C _subblock -D) are added ( That is, y _k = <NULL>) these dummy bits should be removed in the transmission of the rate matcher output data. The hardware implementation of the rate matcher, including the removal of the dummy bits, performs Q + N _D data processing for the rate matcher output even though the output data length of the rate matcher is Q. There is a problem that makes the discontinuous, thereby complicating the signal control between the output interface of the rate matcher and the module interfaced.

또한, 수신부의 디레이트 매처에서 더미 비트(dummy bits)를 고려하여 데이터 디레이트 매칭을 하는 경우, 더미비트의 존재에 따라서 더미비트의 위치를 파악해야 하며 이에 따른 디레이트 매처의 입력 데이터 길이 Q에 대하여 Q+N_D개의 신호처리 과정이 요구된다. 이에 따라 디레이트 매처의 출력 데이터가 불연속적으로 생성됨으로써, 이를 처리하기 위한 디레이트 매처의 하드웨어의 복잡도가 증가되는 문제점이 있었다.In addition, when data derate matching is performed in consideration of dummy bits in the derate matcher of the receiver, the position of the dummy bit should be determined according to the presence of the dummy bit, and thus the input data length Q of the derate matcher is determined. Q + N _D signal processing steps are required. As a result, output data of the derate matcher is discontinuously generated, thereby increasing the complexity of hardware of the derate matcher.

따라서, 본 발명은 3GPP LTE 및 3GPP LTE Advanced 시스템의 콘볼루션 부호기(convolution encoder)에서 출력되는 데이터와 무선 전송되는 데이터간의 길이를 정합하는 수신단 복호부에서의 디레이트 매칭(rate matching) 과정에서 더미비트(dummy bits)와 관련된 데이터 처리를 수행하지 않도록 함으로서 보다 효율적인 디레이트 매칭을 수행할 수 있도록 하는 데이터 디레이트 매처 및 방법을 제공하고자 한다.Accordingly, the present invention provides a dummy bit in a rate matching process in a receiver decoding unit that matches a length between data output from a convolution encoder and wirelessly transmitted data of 3GPP LTE and 3GPP LTE Advanced systems. It is intended to provide a data derate matcher and method that can perform more efficient derate matching by not performing data processing related to dummy bits.

상술한 본 발명은 데이터 디레이트 매처로서, 입력 비트열(q_k)의 각 비트 데이터에 대해 세 종류의 비트열(v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k)로 분리하는 비트 분리부와, 상기 비트 분리부를 통해 분리되는 각 비트열(v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k)의 데이터에 대해 디인터리버시 사용될 유효한 데이터의 주소(j)를 생성하는 주소 발생기와, 상기 주소 발생기로부터 통해 지정되는 주소(j)의 데이터를 상기 각 비트열의 데이터로부터 순차적으로 가져와서 디인터리빙된 출력 비트열(d⁽⁰⁾k, d⁽¹⁾k, d⁽²⁾k) 데이터로 출력시키는 서브블록 디인터리버를 포함한다.The present invention described above has data Di as a rate matcher, input bit streams separated into three kinds of bit string ^{(v (0) k, v} (1) k, v (2) k) for each bit data of the (q _k) An address j of valid data to be deinterleaved for the data of each bit string v ⁽⁰⁾ k, v ⁽¹⁾ k, v ⁽²⁾ k separated through the bit separator. An output bit stream d ⁽⁰⁾ k, d ⁽¹⁾ k, which is sequentially deinterleaved by sequentially importing data of the address j specified by the address generator from the data of the respective bit streams; d ⁽²⁾ k) a subblock deinterleaver for outputting data.

또한, 상기 비트 분리부는, 상기 입력 비트열(q_k)로부터 분리한 상기 세 종류의 비트열(v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k) 데이터를 각각에 대응되는 3개의 메모리에 저장하는 것을 특징으로 한다.In addition, the bit separation unit, the three bit streams (v ⁽⁰⁾ k, v ⁽¹⁾ k, v ⁽²⁾ k) data separated from the input bit stream (q _k ) corresponding to each of the three It is characterized by storing in two memories.

또한, 상기 주소 발생기는, 상기 각 비트열 데이터에 대해 아래와 같은 수학식을 이용하여 상기 각 비트열 데이터를 지정하는 주소(j)를 생성하는 것을 특징으 로 한다.The address generator may generate an address j for designating each bit string data using the following equation for the bit string data.

R : 서브블록 디인터리버의 Row 값R: Row value of subblock deinterleaver

N_D : 더미비트의 수N _D : Number of dummy bits

P1 : 더미비트에 대한 행렬연산값P1: Matrix operation value for dummy bit

D : 각 비트열의 데이터 수D: number of data in each bit string

k : 1～ D-1 까지의 자연수k: natural number from 1 to D-1

Deint_Perm : 더미비트와 Row를 조합한 행렬연산값Deint_Perm: Matrix operation that combines dummy bits and rows

또한, 본 발명은 데이터 디레이트 매칭 방법으로서, 입력 비트열(q_k)의 각 비트 데이터에 대해 세 종류의 비트열(v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k)로 분리하는 단계와, 상기 분리되는 각 비트열(v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k)의 데이터에 대해 디인터리버시 사용될 유효한 데이터의 주소(j)를 생성하는 단계와, 상기 주소(j)의 데이터를 상기 각 비트열의 데이터로부터 순차적으로 가져와서 디인터리빙된 출력 비트열(d⁽⁰⁾k, d⁽¹⁾k, d⁽²⁾k) 데이터로 출력시키는 단계를 포함한다.In addition, the present invention is a data derate matching method, comprising three types of bit strings (v ⁽⁰⁾ k, v ⁽¹⁾ k, v ⁽²⁾ k) for each bit data of the input bit sequence q _k . Separating and generating an address j of valid data to be deinterleaved for the data of each of said separated bit streams v ⁽⁰⁾ k, v ⁽¹⁾ k, v ⁽²⁾ k; And sequentially taking the data of the address j from the data of the respective bit strings and outputting the deinterleaved output bit strings d ⁽⁰⁾ k, d ⁽¹⁾ k, and d ⁽²⁾ k data. Include.

또한, 상기 비트열 분리단계에서, 상기 입력 비트열(q_k)로부터 분리되는 상기 세 종류의 비트열(v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k) 데이터는 각각 분리된 3개의 메모리에 저장되는 것을 특징으로 한다.Further, in the bit string separation step, the three types of bit strings (v ⁽⁰⁾ k, v ⁽¹⁾ k, and v ⁽²⁾ k) data separated from the input bit string q _k are respectively separated. It is characterized by being stored in three memories.

또한, 상기 주소(j)를 생성하는 단계에서, 상기 각 비트열 데이터를 지정하는 주소(j)는, 아래의 수학식을 이용하여 생성되는 것을 특징으로 한다.Further, in the step of generating the address j, the address j for designating each bit string data is generated using the following equation.

R : 서브블록 디인터리버의 Row 값R: Row value of subblock deinterleaver

N_D : 더미비트의 수N _D : Number of dummy bits

P1 : 더미비트에 대한 행렬연산값P1: Matrix operation value for dummy bit

D : 각 비트열의 데이터 수D: number of data in each bit string

k : 1～ D-1 까지의 자연수k: natural number from 1 to D-1

Deint_Perm : 더미비트와 Row를 조합한 행렬연산값Deint_Perm: Matrix operation that combines dummy bits and rows

를 포함한다.It includes.

본 발명에서는 3GPP LTE 및 LTE Advanced 시스템에서 콘볼루션 부호화되어 전송되는 데이터의 디레이트 매처 및 방법에 있어서, 종래 전송되는 데이터의 길이에 따라 서브블록 인터리버에서의 더미비트 수 계산 등의 신호처리에 대하여, 수신단의 복호부에서 입력 데이터에 대한 간단한 주소발생을 통해 출력 데이터로 지정되도록 하는 디인터리빙 방식으로 디레이트 매처의 서브블록 디인터리버를 구현함으로써, 수신단 디레이트 매처에서 더미비트수의 계산 등에 따른 신호처리 시간을 줄여 하드웨어의 처리 시간을 간략하게 하고, 하드웨어 제어 신호 구조를 간략하게 하는 이점이 있다.In the present invention, in the derate matcher and method of data that is convolutionally encoded and transmitted in 3GPP LTE and LTE Advanced systems, the signal processing such as the calculation of the number of dummy bits in the subblock interleaver according to the length of the conventionally transmitted data, By implementing the subblock deinterleaver of the derate matcher in a deinterleaving manner, the decoding unit of the receiving end designates the output data through simple address generation of the input data, thereby processing the signal according to the calculation of the number of dummy bits in the receiving derate matcher. There is an advantage in reducing the time to simplify the processing time of the hardware and simplify the hardware control signal structure.

이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. Hereinafter, with reference to the accompanying drawings will be described in detail the operating principle of the present invention. In the following description of the present invention, if it is determined that a detailed description of a known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. The following terms are defined in consideration of the functions of the present invention, and may be changed according to the intentions or customs of the user, the operator, and the like. Therefore, the definition should be based on the contents throughout this specification.

도 3은 본 발명의 실시 예에 따른 디레이트 매처(derate matcher)(300)의 상세 블록 구성을 도시한 것으로, 입력 비트열(q_k)의 각 비트 데이터에 대해 세 종류의 비트열(v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k)로 분리하는 비트 분리부(302)와, 비트 분리부(302)를 통해 분리되는 각 비트열(v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k)의 데이터에 대해 디인터리버시 사용될 유효한 데이터의 주소(j)를 생성하는 주소 발생기(316, 318, 320)와, 주소 발생기(316, 318, 320)로부터 통해 지정되는 주소(j)의 데이터를 상기 각 비트열의 데 이터로부터 순차적으로 가져와서 디인터리빙된 출력 비트열(d⁽⁰⁾k, d⁽¹⁾k, d⁽²⁾k) 데이터로 출력시키는 서브블록 디인터리버(310, 312, 314)를 포함한다.FIG. 3 illustrates a detailed block configuration of a derate matcher 300 according to an exemplary embodiment of the present invention. For each bit data of the input bit stream q _k , three types of bit streams v ^{( 0)} k, v ⁽¹⁾ k, v ⁽²⁾ k) bit separating unit 302, and each bit string (v ⁽⁰⁾ k, v ^{(1 )} separated through bit separating unit 302 ⁾ k, v ^(2), and address generator (316, 318, 320) to generate the address (j) of available data to be used during de-interleaver for the data of k), the address generator (designated by from 316, 318, 320) A subblock that sequentially takes the data of the address j from the data of the respective bit strings and outputs the deinterleaved output bit strings d ⁽⁰⁾ k, d ⁽¹⁾ k, d ⁽²⁾ k data. Deinterleavers 310, 312, and 314.

이하, 도 3을 참조하여 본 발명의 디레이트 매처(300)의 각 부에서의 동작을 상세히 설명하기로 한다.Hereinafter, an operation of each part of the derate matcher 300 of the present invention will be described in detail with reference to FIG. 3.

먼저, 비트 분리부(302)는 디레이트 매처(300)로 입력되는 Q개의 입력 비트열 q_k에 대하여 비트 분리를 수행한다.First, the bit separator 302 performs bit separation on Q input bit strings q _k input to the derate matcher 300.

이때, 비트 분리부(302)의 비트 분리 과정에서는 본 발명의 실시 예에 따라 더미 데이터의 개수나 위치 등이 계산되지 않고, 입력 비트열에 대하여 각각 D개씩 v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k로 비트열 분리가 수행된 후, 비트 분리부(302)내 구비되는 메모리0(304), 메모리1(306), 메모리2(308)에 각각 저장된다.At this time, in the bit separation of the bit separation unit 302 each for not include the number of dummy data and the location is calculated in accordance with an embodiment of the present invention, the input bit stream D each v ⁽⁰⁾ k, v ⁽¹⁾ k After the bit string separation is performed by v ⁽²⁾ k, the data is stored in the memory 0 304, the memory 1 306, and the memory 2 308 provided in the bit separation unit 302, respectively.

즉, 비트 분리부(302)에서는 더미 데이터의 개수나 위치 등을 계산하지 않고, Q개의 입력 비트열 q_k에 대해여 비트 분리만을 수행하며, 더미비트에 대한 고려는 서브블록 디인터리버(310, 312, 314)에서 수행되므로, 더미비트 처리를 위한 추가적인 데이터 비트 처리 시간이 요구되지 않게 된다.That is, the bit separator 302 performs only bit separation on the Q input bit strings q _k without calculating the number or position of dummy data, and considers the dummy bits in the subblock deinterleaver 310. 312, 314, no additional data bit processing time for dummy bit processing is required.

그러면, 서브블록 디인터리버(310, 312, 314)는 내부에 구현되는 주소 발생기(316, 318, 320)를 이용하여 비트 분리부(302)로부터 출력되는 각 비트열의 데이터에 대해 디인터리버시 사용될 유효한 데이터의 주소(j)를 생성한 후, 각각의 대응되는 메모리0(304), 메모리1(306), 메모리2(308)에 저장된 데이터에 대해 주소 발생기(316, 318, 320)로부터 지정되는 주소의 데이터를 순차적으로 읽어들여 디인터리빙 비트열(d⁽⁰⁾k, d⁽¹⁾k, d⁽²⁾k)로 출력하게 된다.Then, the subblock deinterleavers 310, 312, and 314 are used to deinterleave the data of each bit string output from the bit separator 302 using the address generators 316, 318, and 320 implemented therein. After generating the address j of data, the address specified from the address generators 316, 318, and 320 for the data stored in each corresponding memory 0 304, memory 1 306, memory 2 308, respectively. Are sequentially read and output as deinterleaving bit strings d ⁽⁰⁾ k, d ⁽¹⁾ k, and d ⁽²⁾ k.

즉, 서브블록 디인터리버(310, 312, 314)에서 비트 분리부(302)로 출력되는 비트열(v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k)에 대해 주소 발생을 통한 데이터 읽어들이기 방식으로 간단하게 디인터리빙을 수행하게 되는 것이다.That is, the address is generated for the bit strings (v ⁽⁰⁾ k, v ⁽¹⁾ k, v ⁽²⁾ k) output from the subblock deinterleavers 310, 312, and 314 to the bit separator 302. Deinterleaving is simply performed by reading data.

이때, 비트 분리부(302)로부터 분리된 비트열(v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k))의 각 데이터에 대해 디인터리빙을 위한 주소(j)의 생성은 서브블록 디인터리버(310, 312, 314)내 주소 발생기(316, 318, 320)에서 아래의 [수학식 4]를 통해 계산된다.At this time, generation of an address j for deinterleaving for each data of the bit strings v ⁽⁰⁾ k, v ⁽¹⁾ k, and v ⁽²⁾ k) separated from the bit separator 302 is performed. In the address generators 316, 318, and 320 in the block deinterleavers 310, 312, and 314, Equation 4 below is used.

위 [수학식 4]에서 i가 0, 1, 2에 대하여 d⁽ⁱ⁾k= v⁽ⁱ⁾k 이며, 여기서 비트 분리 출력은 열이며, k=0～D-1이다. 또한, N_D= (R_subblock ×C_subblock-D) 이며, R은 서브블록 디인터리버(310, 312, 314)의 로우값이다. a % b 는 a를 b로 나눈 나머지를 의미한다. In Equation 4 above, i is d ⁽ⁱ⁾ k = v ⁽ⁱ⁾ k for 0, 1, and 2, where the bit-separated output is a column and k = 0 to D-1. In addition, N _D = (R _subblock x C _subblock -D), and R is a low value of the _subblock deinterleavers 310, 312, and 314. a% b is the remainder of a divided by b.

또한, P1[32]={16, 0, 24, 8, 20, 4, 28, 12, 18, 2, 26, 10, 22, 6, 30, 14, 17, 1, 25, 9, 21, 5, 29, 13, 19, 3, 27, 11, 23, 7, 31, 15}이다.P1 [32] = {16, 0, 24, 8, 20, 4, 28, 12, 18, 2, 26, 10, 22, 6, 30, 14, 17, 1, 25, 9, 21, 5, 29, 13, 19, 3, 27, 11, 23, 7, 31, 15}.

Deint_Perm1[4][32]= Deint_Perm1 [4] [32] =

상기한 바와 같이, 본 발명에서는 3GPP LTE 및 LTE Advanced 시스템에서 콘볼루션 부호화되어 전송되는 데이터의 디레이트 매처 및 방법에 있어서, 종래 전송되는 데이터의 길이에 따라 서브블록 인터리버에서의 더미비트 수 계산 등의 신호처리에 대하여, 수신단의 복호부에서 입력 데이터에 대한 간단한 주소발생을 통해 출력 데이터로 지정되도록 하는 디인터리빙 방식으로 디레이트 매처의 서브블록 디인터리버를 구현함으로써, 수신단 디레이트 매처에서 더미비트수의 계산 등에 따른 신호처리 시간을 줄여 하드웨어의 처리 시간을 간략하게 하고, 하드웨어 제어 신호 구조를 간략하게 한다.As described above, in the present invention, in the derate matcher and method of data that is convolutionally coded and transmitted in 3GPP LTE and LTE Advanced systems, the number of dummy bits in the subblock interleaver is calculated according to the length of the conventionally transmitted data. For signal processing, by implementing the subblock deinterleaver of the derate matcher in a deinterleaving manner in which the decoding section of the receiving end is designated as output data through simple address generation of the input data, the number of dummy bits in the receiving derate matcher is implemented. By reducing the signal processing time due to calculation and the like, the processing time of hardware is simplified and the hardware control signal structure is simplified.

한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those skilled in the art that various changes and modifications may be made without departing from the spirit and scope of the invention. Accordingly, the scope of the invention should not be limited by the described embodiments but should be defined by the appended claims.

도 1은 종래 콘볼루션 부호화 데이터의 레이트 매처의 블록 구성도,1 is a block configuration diagram of a rate matcher of conventional convolutional coded data;

도 2는 종래 콘볼루션 부호화 데이터의 디레이트 매처의 블록 구성도,2 is a block diagram of a derate matcher of conventional convolutional coded data;

도 3은 본 발명의 실시 예에 따른 콘볼루션 부호화 데이터의 디레이트 매처의 블록 구성도.3 is a block diagram of a derate matcher of convolution coded data according to an embodiment of the present invention;

<도면의 주요 부호에 대한 간략한 설명><Brief description of the major symbols in the drawings>

302 : 비트 분리부 304 : 메모리0302: Bit separator 304: Memory 0

306 : 메모리1 308 : 메모리2306: Memory 1 308: Memory 2

310 : 서브블록 디인터리버 316 : 주소 발생기310: subblock deinterleaver 316: address generator

Claims (6)

데이터 디레이트 매처로서,As a data derate matcher, 입력 비트열(q_k)의 각 비트 데이터에 대해 세 종류의 비트열(v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k)로 분리하는 비트 분리부와,A bit separator for dividing each bit data of the input bit string q _k into three kinds of bit strings (v ⁽⁰⁾ k, v ⁽¹⁾ k, v ⁽²⁾ k), 상기 비트 분리부를 통해 분리되는 각 비트열(v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k)의 데이터에 대해 디인터리버시 사용될 유효한 데이터의 주소(j)를 생성하는 주소 발생기와, An address generator for generating an address j of valid data to be deinterleaved for data of each bit string v ⁽⁰⁾ k, v ⁽¹⁾ k, v ⁽²⁾ k separated through the bit separator; , 상기 주소 발생기로부터 통해 지정되는 주소(j)의 데이터를 상기 각 비트열의 데이터로부터 순차적으로 가져와서 디인터리빙된 출력 비트열(d⁽⁰⁾k, d⁽¹⁾k, d⁽²⁾k) 데이터로 출력시키는 서브블록 디인터리버Output bit stream d ⁽⁰⁾ k, d ⁽¹⁾ k, d ⁽²⁾ k data obtained by sequentially taking the data of the address j specified by the address generator from the data of the respective bit streams Subblock deinterleaver 를 포함하는 데이터 디레이트 매처.Data derate matcher comprising a. 제 1 항에 있어서,The method of claim 1, 상기 비트 분리부는,The bit separator, 상기 입력 비트열(q_k)로부터 분리한 상기 세 종류의 비트열(v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k) 데이터를 각각에 대응되는 3개의 메모리에 저장하는 데이터 디레이트 매처.A data device for storing the three types of bit streams (v ⁽⁰⁾ k, v ⁽¹⁾ k, and v ⁽²⁾ k) data separated from the input bit stream q _k in three memories corresponding to each other. Late matcher. 제 1 항에 있어서,The method of claim 1, 상기 주소 발생기는,The address generator, 상기 각 비트열 데이터에 대해 아래와 같은 수학식을 이용하여 상기 각 비트열 데이터를 지정하는 주소(j)를 생성하는 데이터 디레이트 매처.And a data derate matcher for generating an address j for each of the bit string data using the following equation. [수학식][Mathematical Expression]

R : 서브블록 디인터리버의 Row 값R: Row value of subblock deinterleaver N_D : 더미비트의 수N _D : Number of dummy bits P1 : 더미비트에 대한 행렬연산값P1: Matrix operation value for dummy bit D : 각 비트열의 데이터 수D: number of data in each bit string k : 1～ D-1 까지의 자연수k: natural number from 1 to D-1 Deint_Perm : 더미비트와 Row를 조합한 행렬연산값Deint_Perm: Matrix operation that combines dummy bits and rows 데이터 디레이트 매칭 방법으로서,As a data derate matching method, 입력 비트열(q_k)의 각 비트 데이터에 대해 세 종류의 비트열(v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k)로 분리하는 단계와,Dividing each bit data of the input bit stream q _k into three types of bit streams (v ⁽⁰⁾ k, v ⁽¹⁾ k, v ⁽²⁾ k), 상기 분리되는 각 비트열(v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k)의 데이터에 대해 디인터리버시 사용될 유효한 데이터의 주소(j)를 생성하는 단계와,Generating an address j of valid data to be deinterleaved for the data of each of the separated bit strings v ⁽⁰⁾ k, v ⁽¹⁾ k, v ⁽²⁾ k; 상기 주소(j)의 데이터를 상기 각 비트열의 데이터로부터 순차적으로 가져와서 디인터리빙된 출력 비트열(d⁽⁰⁾k, d⁽¹⁾k, d⁽²⁾k) 데이터로 출력시키는 단계Sequentially taking data of the address j from the data of the respective bit strings and outputting the deinterleaved output bit strings d ⁽⁰⁾ k, d ⁽¹⁾ k, and d ⁽²⁾ k data. 를 포함하는 데이터 디레이트 매칭 방법.Data derate matching method comprising a. 제 4 항에 있어서,The method of claim 4, wherein 상기 비트열 분리단계에서,In the bit string separation step, 상기 입력 비트열(q_k)로부터 분리되는 상기 세 종류의 비트열(v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k) 데이터는 각각 분리된 3개의 메모리에 저장되는 데이터 디레이트 매칭 방법.Data of the three types of bit streams (v ⁽⁰⁾ k, v ⁽¹⁾ k, v ⁽²⁾ k) separated from the input bit stream q _k are stored in three separate memories, respectively. Matching method. 제 4 항에 있어서,The method of claim 4, wherein 상기 주소(j)를 생성하는 단계에서,In generating the address j, 상기 각 비트열 데이터를 지정하는 주소(j)는, 아래의 수학식을 이용하여 생성되는 데이터 디레이트 매칭 방법.The address (j) designating each bit string data is generated by using the following equation. [수학식][Mathematical Expression]

R : 서브블록 디인터리버의 Row 값R: Row value of subblock deinterleaver N_D : 더미비트의 수N _D : Number of dummy bits P1 : 더미비트에 대한 행렬연산값P1: Matrix operation value for dummy bit D : 각 비트열의 데이터 수D: number of data in each bit string k : 1～ D-1 까지의 자연수k: natural number from 1 to D-1 Deint_Perm : 더미비트와 Row를 조합한 행렬연산값Deint_Perm: Matrix operation that combines dummy bits and rows

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