KR101167519B1 - 전기 이중층 커패시터의 밸런서 - Google Patents

전기 이중층 커패시터의 밸런서 Download PDF

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Abstract

본 발명은 전기 이중층 커패시터(EDLC) 모듈에 있어서 밸런싱 저항의 개수를 절반으로 줄여 원가를 절감하면서도, 두 개의 전기 이중층 커패시터가 모두 과잉충전 되었을 때 제 1 밸런싱트랜지스터와 제2밸런싱트랜지스터를 교번하여 동작시키는 것에 의하여 내부 단락이 발생하는 것을 방지할 수 있는 전기 이중층 커패시터의 밸런서에 관한 것이다. 이를 위해 상기 전기 이중층 커패시터의 밸런서는, 상호 직렬로 연결된 제 1 및 2 전기 이중층 커패시터와; 제 1 및 2 전기 이중층 커패시터에 병렬로 연결되어, 제 1 및 2 전기 이중층 커패시터의 충전전압을 검출하는 제 1 및 2 전압검출기와; 상기 제 1 및 제 2 전압 검출기의 출력을 감지하여 밸런싱 제어 신호를 발생하는 밸런싱 제어 회로와, 상기 밸런싱 제어 회로의 제어 신호에 따라 턴온/턴오프가 제어되는 상호 다른 극성을 갖는 제 1 및 제 2 밸런싱 트랜지스터와, 상호 다른 극성을 갖는 제 1 및 제 2 밸런싱 트랜지스터 사이에 일단자가 전기적으로 연결되고, 타단자는 상기 제 1 및 제 2 전기 이중층 커패시터의 사이에 전기적으로 연결되어 상기 제 1 및 제 2 전기 이중층 커패시터의 과잉전류를 방전시키는 단일의 밸런싱 저항기로 이루어지는 것을 특징으로 한다.

Description

전기 이중층 커패시터의 밸런서{BALANCER OF ELECTRIC DOUBLE LAYER CAPACITOR}
본 발명은 전기 이중층 커패시터의 밸런서에 관한 것으로, 더욱 상세하게는, 전기 이중층 커패시터(EDLC) 모듈에 있어서 밸런싱 저항의 개수를 절반으로 줄여 원가를 절감하면서도, 두 개의 전기 이중층 커패시터가 모두 과잉충전 되었을 때 제 1 밸런싱트랜지스터와 제2밸런싱트랜지스터를 교번하여 동작시키는 것에 의하여 내부 단락이 발생하는 것을 방지할 수 있는 전기 이중층 커패시터의 밸런서에 관한 것이다.
일반적으로 전기 이중층 커패시터(EDLC)는 그 구조적 특징으로 인하여 큰 정전용량을 가지는 장점이 있는 반면에 정격전압이 여타 커패시터에 비하여 현저하게 낮은 단점이 있다.
이에 따라서, 실용에서 통상 요구되는 전압이 EDLC 정격전압에 비하여 현저히 높기 때문에 여러 개의 EDLC 셀(Cell)을 직렬로 연결한 모듈(Module)을 구성하여 사용한다. 그러나, 상기와 같이 여러 개의 셀을 직렬로 연결한 모듈은 모듈을 구성하는 각각 셀들의 정전용량, 누설전류 등 특성 편차로 인하여 각각 셀 양단에 나타나는 충전전압은 동일하지 않다.
한편, 모듈의 정격전압은 모듈을 구성하는 모든 셀들 정격전압의 총합으로 볼 수 있으나 위에서 언급한 특성 편차에 의한 각각 셀들의 충전전압 편차로 인하여 일부 셀들은 정격전압에 비하여 낮은 전압이 인가되고 있음에도 불구하고 특정 셀에는 정격전압을 초과하는 높은 전압이 인가되어 셀이 손상되는 문제가 발생할 수 있다.
따라서, 본 발명은 상기와 같은 문제점들을 감안하여 안출한 것으로, 본 발명의 목적은, 전기 이중층 커패시터(EDLC) 모듈에 있어서 두 개의 밸런싱 트랜지스터를 서로 다른 극성의 트랜지스터로 사용함으로써, 회로가 서로 상보성(complementarity)을 가지게 함으로 인하여 두 개의 전기 이중층 커패시터에 대해 단일의 밸런싱 저항기를 사용할 수 있어 과잉충전된 다수개의 전기 이중층 커패시터(EDLC)의 전기 에너지를 효율적으로 방전함과 동시에, 밸런싱 저항기 개수를 줄여 원가를 절감할 수 있을 뿐만 아니라, 모듈 전체의 무게를 줄일 수 있는 전기 이중층 커패시터의 밸런서를 제공하는 것이다.
본 발명의 다른 목적은, 하나의 블록을 구성하는 2개의 전기 이중층 커패시터가 모두 과잉충전 되었을 때, 두 개의 밸런싱 트랜지스터를 시간적으로 교번하여 동작시켜 두 개의 밸런싱 트랜지스터가 동시에 턴온(turn on)되지 못하게 함과 아울러 밸런싱 동작을 지속적으로 유지하면서 블록이 과잉충전 상태에 있다는 신호를 외부회로에 보내어 외부에서 모듈 전체에 충전된 전압과 과잉충전 상태에 있는 블록의 숫자를 적절히 고려하여 충전기의 가동을 자유롭게 제어할 수 있도록 함으로 인하여 셀을 보호하기 위하여 충분한 충전전압을 얻지 못하게 되는 문제와 과잉 충전 상태에서 장시간 충전되어 셀의 손상을 초래하는 문제를 모두 해결할 수 있는 밸런서를 제공하는 것이다.
상기한 목적들을 달성하기 위한 본 발명에 따른 전기 이중층 커패시터의 밸런서는, 제 1 단자 및 제 2 단자를 갖는 제 1 전기 이중층 커패시터와; 상기 제 1 전기 이중층 커패시터에 직렬로 연결되며, 제 1 단자 및 제 2 단자를 갖는 제 2 전기 이중층 커패시터와; 상기 제 1 전기 이중층 커패시터에 병렬로 연결되어, 상기 제 1 전기 이중층 커패시터의 충전전압을 검출하는 제 1 전압검출기와; 상기 제 2 전기 이중층 커패시터에 병렬로 연결되어, 상기 제 2 전기 이중층커패시터의 충전전압을 검출하는 제 2 전압검출기와; 상기 제 1 및 제 2 전압 검출기의 출력을 감지하여 밸런싱 제어 신호를 발생하는 밸런싱 제어 회로와 ; 상기 밸런싱 제어 회로의 제어 신호에 따라 턴온/턴오프가 제어되는 상호 다른 극성을 갖는 제 1 및 제 2 밸런싱 트랜지스터와; 상기 상호 다른 극성을 갖는 제 1 및 제 2 밸런싱 트랜지스터 사이에 일단자가 전기적으로 연결되고, 타단자는 상기 제 1 및 제 2 전기 이중층 커패시터의 사이에 전기적으로 연결되어 상기 제 1 및 제 2 전기 이중층 커패시터의 과잉전류를 방전시키는 단일의 밸런싱 저항기로 이루어지는 것을 특징으로 한다.
여기서, 상기 제 1 및 제 2 전압검출기는 그 충전전압이 설정된 최대충전전압에 도달하기 전에는 상기 제어신호로서 Low를 출력시키고, 그 충전전압이 최대충전전압에 도달하면 상기 제어신호를 Low에서 High로 전환하며, 상기 제 1 및 제 2 전압검출기는 각각 상기 제 1 및 제 2 전기 이중층 커패시터가 방전되어 충전전압이 하강하여 기설정된 밸런싱중지전압에 도달할 때까지 상기 제어신호가 High 상태를 유지하고 있다가 충전전압이 상기 밸런싱중지전압에 도달하면 상기 각각의 제어신호를 High에서 Low로 전환되어 출력됨이 바람직하다.
또한, 상기 제 1 전압검출기의 출력은, 상기 밸런싱 제어 회로의 제 1 입력단자에 연결되고, 상기 제 2 전압 검출기의 출력은, 상기 밸런싱 제어 회로의 제 2 입력단자에 연결되며, 상기 밸런싱 제어 회로의 제 1 출력단자는 반전 논리회로를 경유하여 상기 제 1 밸런싱 트랜지스터의 게이트(Gate)에 연결되고, 상기 밸런싱 제어 회로의 제 2 출력단자는 상기 제 2 밸런싱 트랜지스터의 게이트(Gate)에 연결되고, 상기 밸런싱 제어 회로의 제 3 출력단자는 외부회로 단자로 연결됨이 바람직하다.
또한, 상기 제 1 전압검출기의 출력은 제 1 논리회로의 제 1 입력단자와 제 2 논리회로의 제 1 입력단자에 연결되어 있으며, 상기 제 2 전압검출기의 출력은 상기 제 1 논리회로의 제 2 입력단자와 제 3 논리회로의 제 2 입력단자에 연결되며, 상기 제 1 논리회로의 출력은 상기 타임 신호 발생기의 입력단자에 연결되고, 상기 타임 신호 발생기의 제 1 출력단자는 상기 제 2 논리회로의 제 2 입력단자에 연결되며, 상기 타임 신호 발생기의 제 2 출력단자는 상기 제 3 논리회로의 제 1 입력단자에 연결되어 있으며, 상기 제 2 논리회로의 출력단자는 상기 제 1 밸런싱 트랜지스터의 게이트에 연결되고, 상기 제 3 논리회로의 출력단자는 상기 제 2 밸런싱 트랜지스터의 게이트에 연결됨이 바람직하다.
또한, 상기 밸런싱 제어 회로의 제 1 입력단자와 제 2 입력단자의 입력이 모두 High(1)이면, 상기 밸런싱 제어 회로의 상기 제 1 및 제 2 출력단자의 출력은 임의로 설정된 시간을 주기로 High(1)와 Low(0)를 교번하여 출력하고, 상기 제 3 출력단자의 출력은 Low(0) 인 것이 바람직하다.
또한, 상기 밸런싱 저항기의 상기 일단자는 상기 제 1 및 제 2 밸런싱 트랜지스터의 드레인(Drain)에 연결되어 있고, 상기 타단자는 상기 제 1 전기 이중층 커패시터의 제 2 단자와 상기 제 2 전기 이중층 커패시터의 제 1 단자에 연결됨이 바람직하다.
또한, 상기 밸런싱 저항기에 흐르는 전류는 상기 타임 신호 발생기에 임의로 설정되어 있는 주기에 따라 파상적으로 흐를 수 있다.
또한, 상기 제 1 밸런싱 트랜지스터가 P 채널(Channel) FET 또는 PNP 트랜지스터인 경우에는 각각 상기 제 2 밸런싱 트랜지스터가 N 채널(Channel) FET 또는 NPN 트랜지스터(Transistor)인 것이 바람직하다.
또한, 상기 제 1 밸런싱 트랜지스터가 이 P-Channel FET이면 상기 제 2 논리회로를 NAND 회로로 구성하고, 상기 제 2 밸런싱 트랜지스터가 N-Channel FET이면, 상기 제 3 논리회로가 AND 회로로 구성됨이 바람직하다.
또한, 상기 두 개의 제 1 및 제 2 전기 이중층 커패시터가 직렬로 연결되어 하나의 블록을 구성하고, 그 블록이 다시 여러 개 직렬로 연결되어 하나의 모듈을 구성함이 바람직하다.
또한, 상기 제 1 전압검출기의 출력이 high이고 상기 제 2 전압검출기의 출력이 low일 때에는 제 1 밸런싱 트랜지스터가 턴온하여 그 상태를 제 1 전압검출기의 출력이 low로 바뀔 때까지 유지하고, 상기 제 2 전압검출기의 출력이 high이고 상기 제 1 전압검출기의 출력이 low일 때에는 제 2 밸런싱 트랜지스터가 턴온하여 그 상태를 제 2 전압검출기의 출력이 low로 바뀔 때까지 유지하고, 상기 제 1 전압검출기의 출력이 high이고 상기 제 2 전압검출기의 출력 또한 high이면 제1 밸런싱 트랜지스터와 제 2 밸런싱 트랜지스터가 교번하여 턴온하는 동작을 상기 제 1 전압검출기의 출력 혹은 상기 제 2 전압검출기의 출력 중 어느 하나가 low로 바뀔 때까지 유지함이 바람직하다.
또한, 상기 제 1 전압검출기의 출력이 high이고 상기 제 2 전압검출기의 출력 또한 high이면 상기 제 3 출력단자의 출력은 low로 전환되어 상기 제 1 전압검출기의 출력 혹은 상기 제 2 전압검출기의 출력 중 어느 하나가 low로 바뀔 때까지 유지하여 외부회로에서 과잉 충전 상태에 있는 블록의 숫자를 고려하여 충전기를 제어할 수 있도록 정보를 제공함이 바람직하다.
상술한 바와 같은 전기 이중층 커패시터의 밸런서에 의하면, EDLC 모듈은 블록을 구성하고 있는 두 개의 제 1 및 제 2 전기 이중층 커패시터의 충전전압이 모두 정격전압에 도달하였을 때에도 밸런싱트랜지스터가 내부적으로 단락을 일으키지 않으면서 밸런싱동작을 지속할 수 있기 때문에 다수의 블록으로 구성된 모듈에서 가장 먼저 특정 블록을 구성하고 있는 두 개의 전기 이중층 커패시터의 충전전압이 모두 정격전압에 도달한 시점으로부터 외부회로가 추가적으로 적정한 수효의 블록을 구성하고 있는 두 개의 전기 이중층 커패시터 쌍이 모두 과잉충전 상태에 이르렀음을 판단하여 충전기 가동을 중지시킬 때까지 모든 이중층 커패시터의 충전전압이 정격전압을 초과하지 않기 때문에 과잉충전으로 인한 전기 이중층 커패시터의 손상을 막을 수 있고, 또한, 두 개의 전기 이중층 커패시터의 충전전압이 정격전압에 도달한 이후에도 지속적인 밸런싱동작으로 인하여 두 개의 전기 이중층 커패시터가 손상되지 않기 때문에 다수의 블록에서 출력되는 과잉충전신호와 모듈 전체에 충전된 전압을 종합 분석하여 블록 중 하나 이상 혹은 적정한 수효의 블록이 과잉충전 상태에 도달하고 모듈 전체의 충전전압이 적정한 전압에 도달했을 때 충전기 가동을 중지시키거나 혹은 재가동시킬 수 있을 뿐만 아니라, 충전을 중지하는 시점과 재충전을 시작하는 시점의 조건을 자유롭게 선택하는 것이 가능하기 때문에 모듈 전체에서 높은 충전 에너지를 확보할 수 있는 탁월한 효과가 있다.
도 1은 본 발명의 일실시예에 따른 전기 이중층 커패시터의 밸런서를 도시한 개략적인 회로 구성도이다.
도 2는 본 발명의 일실시예에 따른 전기 이중층 커패시터의 밸런싱 제어 회로의 설명을 위한 진리표이다.
도 3은 본 발명의 일실시예에 따른 밸런서의 동작을 좀 더 이해하기 쉽도록 설명하기 위한 파형도이다.
도 4는 본 발명의 다른 실시예에 따른 전기 이중층 커패시터의 밸런서를 도시한 개략적인 회로 구성도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 전기 이중층 커패시터의 밸런서를 도시한 개략적인 회로 구성도이고, 도 2는 본 발명의 일실시예에 따른 전기 이중층 커패시터의 밸런싱 제어 회로의 설명을 위한 진리표이다.
먼저, 도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 전기 이중층 커패시터의 밸런서(1)는, 제 1 단자(11) 및 제 2 단자(12)를 갖는 제 1 전기 이중층 커패시터(10)와; 상기 제 1 전기 이중층 커패시터(10)에 직렬로 연결되며, 제 1 단자(21) 및 제 2 단자(22)를 갖는 제 2 전기 이중층 커패시터(20)와; 상기 제 1 전기 이중층 커패시터(10)에 병렬로 연결되어, 상기 제 1 전기 이중층 커패시터(10)의 충전전압을 검출하는 제 1 전압검출기(30)와; 상기 제 2 전기 이중층 커패시터(20)에 병렬로 연결되어, 상기 제 2 전기 이중층커패시터(20)의 충전전압을 검출하는 제 2 전압검출기(40)와; 상기 제 1 및 제 2 전압 검출기(30)(40)의 출력을 검지하여 밸런싱 제어 신호를 발생하는 밸런싱 제어 회로(80)와; 상기 밸런싱 제어 회로의 제어 신호에 따라 턴온/턴오프가 제어되는 상호 다른 극성을 갖는 제 1 및 제 2 밸런싱 트랜지스터(50)(60)와; 상기 상호 다른 극성을 갖는 제 1 및 제 2 밸런싱 트랜지스터(50)(60) 사이에 일단자가 전기적으로 연결되고, 타단자는 상기 제 1 및 제 2 전기 이중층 커패시터(10)(20)의 사이에 전기적으로 연결되어 상기 제 1 및 제 2 전기 이중층 커패시터의 과잉전류를 방전시키는 단일의 밸런싱 저항기(70)로 이루어진다.
여기서, 도시된 예에서는 두 개의 제 1 및 제 2 전기 이중층 커패시터(10)(20)를 나타내고 있으나, 실제로 적어도 다른 한 쌍의 전기 이중층 커패시터가 추가적으로 블록단위로 구성된다. 즉, 두 개의 제 1 및 제 2 전기 이중층 커패시터(10)(20)가 직렬로 연결되어 하나의 블록을 구성하고 그 블록이 다시 여러 개 직렬로 연결되어 하나의 모듈을 구성하고 있다. 이에 따라 블록을 구성하는 두 개의 제 1 및 제 2 전기 이중층 커패시터(10)(20)가 모두 과잉충전 되었을 때 제 1 및 제 2 밸런싱 트랜지스터(50)(60)를 시간적으로 교번하여 동작시켜 제 1 및 제 2 밸런싱 트랜지스터(50)(60)가 동시에 턴온(turn on)되지 못하게 하면서 밸런싱 동작을 유지하고 블록이 과잉충전 상태에 있다는 신호를 후술하는 바와 같이 외부회로에 보내어 외부에서 모듈 전체에 충전된 전압과 과잉충전 상태에 있는 블록의 수를 고려하여 적절하게 충전기 가동을 제어할 수 있게 된다.
상기 제 1 전기 이중층 커패시터(10)는 전기에너지를 저장하며, 제 1 단자(11)와 제 2 단자(12)를 포함한다. 상기 제 1 전기 이중층 커패시터(10)는 정전용량이 크고, 수초 내지 수십초 이내로 급속충전이 가능하도록 되어 있다.
상기한 제 2 전기 이중층 커패시터(20)도 상기 제 1 전기 이중층 커패시터(10)와 동일하게 전기에너지를 저장한다. 상기 제 2 전기 이중층 커패시터(20)는 상기 제 1 전기 이중층 커패시터(10)에 직렬로 연결되며, 제 1 단자(21)와 제 2 단자(22)를 포함한다. 즉, 상기 제 1 전기 이중층 커패시터(10)의 제 2 단자(12)와 상기 제 2 전기 이중층 커패시터(20)의 제 1 단자(21)가 전기적으로 연결되어, 상기 제 1 전기 이중층 커패시터(10)와 상기 제 2 전기 이중층 커패시터(20)가 직렬로 연결된다.
한편, 상기 제 1 전압검출기(30)는 상기 제 1 전기 이중층 커패시터(10)에 병렬로 연결되어, 상기 제 1 전기 이중층 커패시터(10)의 충전전압을 검출한다. 상기 제 1 전압검출기(30)의 출력은, 상기 밸런싱 제어 회로(80)의 제 1 입력단자(81-1)에 연결된다. 여기서, 상기 제 1 전압검출기(30)는 그 충전전압(VC1)이 임의로 설정된 최대충전전압(VH1)에 도달하기 전에는 제어신호(DS1)로서 Low를 출력하고 있다가 충전전압(VC1)이 최대충전전압(VH1)에 도달하면 제어신호(DS1)을 Low에서 High로 전환된다(도 3 참조).
상기 제 2 전압검출기(40)는 상기 제 2 전기 이중층 커패시터(20)에 병렬로 연결되어, 상기 제 2 전기 이중층 커패시터(20)의 충전전압을 검출한다. 상기 제 2 전압검출기(40)의 출력은, 상기 밸런싱 제어 회로(80)의 제 2 입력단자(81-2)에 연결된다. 상기 제 2 전압검출기(40)는 그 충전전압(VC2)이 임의로 설정된 최대충전전압(VH2)에 도달하기 전에는 제어신호(DS2)로서 Low를 밸런싱 제어 회로(80)로 출력하고 있다가 충전전압(VC2)이 최대충전전압(VH2)에 도달하면 제어신호(DS2)을 Low에서 High로 전환한다(도 3 참조).
상기한 밸런싱 제어 회로(80)의 제 1 출력단자(82-1)는 극성이 반전되는 반전 논리회로(90)를 경유하여 상기 제 1 밸런싱 트랜지스터(50)의 게이트(Gate)에 연결되고, 상기 밸런싱 제어 회로(80)의 제 2 출력단자(82-2)는 상기 제 2 밸런싱 트랜지스터(60)의 게이트(Gate)에 연결되고, 상기 밸런싱 제어 회로(80)의 제 3 출력단자(82-3)는 외부회로 단자(3)로 연결된다.
한편, 제 1 밸런싱트랜지스터(50)는 P Channel FET이기 때문에 그 게이트에 공급되는 신호의 극성이 반전 논리회로(90)를 통해 반전 되어야 된다. 따라서, 밸런싱 제어 회로(80)의 제 1 출력단자(82-1)의 출력신호는 반전 논리회로(90)를 통해 High --> Low 또는 Low --> High로 반전시켜 게이트에 공급하게 되는 것이다.
한편, 상기한 제 1 전압검출기(30)는 히스터리시스(Hysteresis) 특성을 가지고 있어 제 1 전기 이중층 커패시터(10)가 방전되어 충전전압(VC1)이 하강하여 임의로 설정된 밸런싱중지전압(VL1)에 도달할 때까지 High 상태를 유지하고 있다가 충전전압(VC1)이 밸런싱중지전압(VL1)에 도달하면 제어신호(DS1)를 High에서 Low로 전환하여 출력한다(도 3 참조).
여기서, 상기한 제 2 전압검출기(40)도 히스터리시스(Hysteresis) 특성을 가지고 있어서 제 2 전기 이중층 커패시터(20)가 방전되어 충전전압(VC2)이 하강하여 임의로 설정된 밸런싱중지전압(VL2)에 도달할 때까지 High 상태를 유지하고 있다가 충전전압(VC2)이 밸런싱중지전압(VL2)에 도달하면 제어신호(DS2)를 High에서 Low로 전환하여 밸런싱 제어 회로(80)로 출력한다(도 3 참조).
여기서, 상기한 제 1 밸런싱 트랜지스터(50)가 공지된 P 채널(Channel) FET 혹은 PNP 트랜지스터인 경우에는 상기한 제 2 밸런싱 트랜지스터(50)는 공지된 N 채널(Channel) FET 또는 NPN 트랜지스터(Transistor)로 구성된다. 물론, 제 1 밸런싱 트랜지스터(40)가 N 채널(Channel) FET 또는 NPN 트랜지스터(Transistor)인 경우에는, 제 2 밸런싱 트랜지스터(50)는 서로 다른 극성을 갖도록 P 채널(Channel) FET 혹은 PNP 트랜지스터로 구성된다.
물론, 도시된 예에서는 제 1 및 제 2 밸런싱 트랜지스터(50)(60)가 P 또는 N 채널(Channel) FET 혹은 PNP 또는 NPN 트랜지스터인 경우를 나타내고 있으나, 그와 동등한 기능을 구현할 수 있는 모든 소자로 구성할 수도 있으며, 본 발명에 있어 그 종류를 한정하는 것은 아니다.
이와 같이 제 1 및 제 2 밸런싱 트랜지스터(50)(60)를 서로 다른 극성의 트랜지스터로 사용함으로써, 회로가 서로 상보성(complementarity)을 가지게 함으로 인하여 두 개의 전기 이중층 커패시터(10)(20)에 대해 단일의 밸런싱 저항기(70)를 사용할 수 있게 되는 것이다.
상기한 단일의 밸런싱 저항기(70)는 제 1 및 제 2 전기 이중층 커패시터(10)(20)에 과잉 충전된 과잉 전류를 방전시켜 열에너지로 방출하는 역할을 수행한다.
밸런싱 저항기(70)의 일단자(일측 단자)는 제 1 전기 이중층 커패시터(10)의 제 2 단자(12)와 제 2 전기 이중층 커패시터(20)의 제 1 단자(21)에 연결되어 있고 밸런싱 저항기(70)의 타단자는 제 1 및 제 2 밸런싱 트랜지스터(50)(60)의 드레인(Drain)에 연결되어 있다.
한편, 상기한 밸런싱 제어 회로(80)는, 상술한 바와 같이, 제 1 및 제 2 입력단자(81-1)(81-2)와 제 1 내지 제 3 출력단자(82-1)(82-2)(82-3)로 이루어지고, 상기 제 1 및 제 2 입력 단자(81-1)(81-2)는 각각 제 1 및 제 2 전압검출기(30)(40)의 출력에 전기적으로 연결되고, 상기 밸런싱 제어 회로(80)의 제 1 출력단자(82-1)는 반전 논리회로(90)를 경유하여 상기 제 1 밸런싱 트랜지스터(50)의 게이트(Gate)에 연결되고, 상기 밸런싱 제어 회로(80)의 제 2 출력단자(82-2)는 상기 제 2 밸런싱 트랜지스터(60)의 게이트(Gate)에 연결되고, 상기 밸런싱 제어 회로(80)의 제 3 출력단자(82-3)는 외부회로 단자(3)로 연결되어 진다.
이를 좀 더 구체적으로 도 2의 진리표(眞理表)와 함께 설명하면 다음과 같다.
즉, 도 2에 도시된 바와 같이, 밸런싱 제어 회로(80)의 제 1 입력단자(81-1)와 제 2 입력단자(81-2)가 모두 Low(0) 이면, 제 1 출력단자(82-1)와 제 2 출력단자(82-2)의 출력은 Low(0) 이며, 제 3 출력단자(82-3)의 출력은 High(1) 이다.
또한, 제 1 입력단자(81-1)의 입력이 High(1)이고 제 2 입력단자(81-2)의 입력이 Low(0) 이면, 제 1 및 제 3 출력단자(82-1)(82-3)의 출력은 High(1) 이고, 제 2 출력단자(82-2)의 출력은 Low(0) 이다.
아울러, 제 1 입력단자(81-1)의 입력이 Low(0)이고 제 2 입력단자(81-2)의 입력이 High(1) 이면, 제 1 출력단자(82-1)의 출력은 Low(0)이고, 제 2 및 제 3 출력단자(82-2)(82-3)의 출력은 High(1) 이다.
여기서, 제 1 입력단자(81-1)와 제 2 입력단자(81-2)의 입력이 모두 High(1)이면, 제 1 및 제 2 출력단자(82-1)(82-2)의 출력은 임의로 설정된 시간을 주기로 High(1)와 Low(0)를 교번하여 출력하고 제 3 출력단자(82-3)의 출력은 Low(0) 이다.
즉, 제 1 입력단자(81-1)와 제 2 입력단자(81-2)의 입력이 모두 High(1)일 때 제 1 출력단자(82-1)의 출력이 High(1)이면, 제 2 출력단자(82-2)의 출력은 Low(0)이고, 제 2 출력단자(82-2)의 출력이 High(1)이면 제 1 및 제 2 출력단자(82-1)(82-2)의 출력은 Low(0)가 된다.
한편, 도 3은 본 발명의 일실시예에 따른 밸런서의 동작을 좀 더 이해하기 쉽도록 설명하기 위한 파형도로서, 본 발명에 따른 전체 밸런서의 동작을 도 1 및 도 2를 함께 참조하여 더욱 이해하기 쉽도록 구체적으로 설명하면 다음과 같다.
먼저, t0의 시점에 제 1 전기 이중층 커패시터(10)와 제 2 전기 이중층 커패시터(20)는 아직 만충전이 이루어지지 않았으므로 그 제어신호들(DS1)(DS2)은 모두 Low (0)를 유지하고 있고 그로 인하여 제 1 입력단자(81-1)(이하, I1) 와 제 2 입력단자(81-2)(이하, I2)는 모두 Low (0)이므로, 제 1 출력단자(82-1)(이하, O1) 와 제 2 출력단자(82-2)(이하, O2)는 모두 Low(0)이고, 제 3 출력단자(82-3)(이하, O3)는 High(1)이다. 따라서, 밸런싱 제어 회로(80)의 O1과 O2 또한 Low (0)를 유지하여 제 1 밸런싱 트랜지스터(50)와 제 2 밸런싱 트랜지스터(60)는 턴오프 상태이며 충전기(미도시)는 지속적으로 전류를 공급하여 제 1 전기 이중층 커패시터(10)와 제 2 전기 이중층 커패시터(20)를 충전시킨다.
t1의 시점에 제 1 전기 이중층 커패시터(10)의 충전전압이 최대충전전압(VH1)에 도달하면 제 1 전압검출기(30)가 제어신호를 Low에서 High로 전환하여 밸런싱 제어 회로(80)의 I1이 Low에서 High로 전환되어 공급된다.
이때, 제 2 전기 이중층 커패시터(20)의 충전전압은 아직 최대충전전압(VH2)에 도달하지 못하였기 때문에 제 2 전압검출기(40)는 그 제어신호(DS2)를 Low 상태로 유지하고 I2는 전환되지 않고 그대로 Low를 유지하게 된다.
따라서, 밸런싱 제어 회로(80)는 O1의 출력은 Low에서 High로 전환하여 제 1 밸런싱 트랜지스터(50)을 턴온 시키는 반면에, 밸런싱 제어 회로(80)는 O2의 출력은 Low를 유지하고 있어 제 2 밸런싱 트랜지스터(60)는 턴오프 상태가 된다. 물론, 밸런싱 제어 회로(80)의 O3는 High를 그대로 유지한다.
여기서, 제 1 밸런싱 트랜지스터(50)가 턴온되면, 제 1 전기 이중층 커패시터(10)에서 제 1 밸런싱 트랜지스터(50)과 밸런싱 저항기(70)를 경유하여 폐회로가 구성되므로 제 1 전기 이중층 커패시터(10)의 방전전류(IC1)는 제 1 전기 이중층 커패시터(10)의 제 1 단자(11)에서 제 1 밸런싱 트랜지스터(50)와 밸런싱 저항기(70)를 경유하여 제 1 전기 이중층 커패시터(10)의 제 2단자(12)로 흐른다.
이때, 밸런싱 저항기(70)에 흐르는 전류(IR)는 도면 오른쪽에서 왼쪽, 즉 제 1 밸런싱 트랜지스터(50)의 드레인에서 제 1 전기 이중층 커패시터(10)의 제 2단자(12)를 향하여 흐른다.
여기서, 도 3은 IR의 방향을 도면의 왼쪽에서 오른쪽으로 흐르는 것을 양(+)으로 그리고 도면의 오른쪽에서 왼쪽으로 흐르는 것을 음(-)으로 표현하고 있다.
상기 제 1 전기 이중층 커패시터(10)에서 방전전류가 흐르므로 제 1 전기 이중층 커패시터(10)가 방전되어 그 충전전압(VC1)은 하강한다.
t2의 시점에 제 1 밸런싱 트랜지스터(50)의 밸런싱 동작으로 인하여 제 1 전기 이중층 커패시터(10)의 충전전압이 하강하여 밸런싱중지전압(VL1)에 도달하면 제 1 전압검출기(30)는 그 제어신호를 High에서 Low로 전환하여 밸런싱 제어 회로(80)의 I1이 Low로 전환됨으로, 이에 따라 밸런싱 제어 회로(80)는 O1의 출력이 High에서 Low로 전환되어 제 1 밸런싱 트랜지스터(50)를 턴오프시킨다. 여기서, O2의 출력은 Low이고, O3는 High이다.
이와 같이, 제 1 밸런싱 트랜지스터(50)이 턴오프되면, 제 1 전기 이중층 커패시터(10)와 제 1 밸런싱 트랜지스터(50) 그리고 밸런싱 저항기(70)로 구성된 폐회로가 개방(open)되어 제 1 전기 이중층 커패시터(10)의 방전전류가 더 이상 흐르지 않으므로 충전기에서 공급되는 충전전류에 의하여 제 1 전기 이중층 커패시터(10)이 충전되어 충전전압은 다시 서서히 상승한다.
도 3에서는 IC1의 방향을 충전될 때를 양(+)으로 그리고 방전될 때를 음(-)으로 표현하고 있다.
t3의 시점에 제 2 전기 이중층 커패시터(20)의 충전전압이 최대충전전압(VH2)에 도달하면 제 2 전압검출기(40)가 그 제어신호를 Low에서 High로 전환하여 밸런싱 제어 회로(80)의 I2가 Low에서 High로 전환되어 공급됨으로, 밸런싱 제어 회로(80)는 O2의 출력이 Low에서 High로 전환되어 제 2 밸런싱 트랜지스터(60)를 턴온 시킨다.
이때, 제 1 전기 이중층 커패시터(10)의 충전전압은 최대충전전압에 아직 도달하지 못하였기 때문에 제 1 전압검출기(30)는 그 제어신호를 Low 상태로 유지하고 있어 O1은 Low를 그대로 유지하고 있으므로 제 1 밸런싱 트랜지스터(50)은 턴오프 상태를 유지한다.
이와 같이, 제 2 밸런싱 트랜지스터(60)가 턴온되면, 제 2 전기 이중층 커패시터(20)에서 밸런싱 저항기(70)와 제 2 밸런싱 트랜지스터(60)를 경유하여 폐회로가 구성되므로, 제 2 전기 이중층 커패시터(20)의 방전전류(IC2)는 제 2 전기 이중층 커패시터(20)의 제 1단자(21)에서 밸런싱 저항기(70)와 제 2 밸런싱 트랜지스터(60)를 경유하여 제 2 전기 이중층 커패시터(20)의 제 2단자(22)로 흐른다.
이때, 밸런싱 저항기(70)에 흐르는 전류(IR)는 도면 왼쪽에서 오른쪽, 즉 제 2 전기 이중층 커패시터(20)의 제 1단자(21)에서 제 2 밸런싱 트랜지스터(60)의 드레인을 향하여 흐른다.
도 3은 IR의 방향은 도면의 왼쪽에서 오른쪽으로 흐르는 것을 양(+)으로 그리고 도면의 오른쪽에서 왼쪽으로 흐르는 것을 음(-)으로 표현하고 있다.
제 2 전기 이중층 커패시터(20)에서 방전전류(IC2)가 흐르므로 제 2 전기 이중층 커패시터(20)가 방전되어 충전전압는 하강한다.
t4의 시점에 제 2 전기 이중층 커패시터(20)의 충전전압이 하강하여 밸런시중지전압(VL2)에 도달하면 제 2 전압검출기(40)는 그 제어신호를 High에서 Low로 전환하여 밸런싱 제어 회로(80)의 I2는 High에서 Low로 전환되어 공급되어 밸런싱 제어 회로(80)는 O2의 출력을 High에서 Low로 전환하게 됨으로 제 2 밸런싱 트랜지스터(60)를 턴오프 시킨다. 물론, 이 때, O1는 Low이고 O3는 High이다.
이와 같이, 제 2 밸런싱 트랜지스터(60)가 턴오프되면 제 2 전기 이중층 커패시터(20)와 밸런싱 저항기(70) 그리고 제 2 밸런싱 트랜지스터(60)로 구성된 폐회로가 개방(open)되어 제 2 전기 이중층 커패시터(20)의 방전전류가 더 이상 흐르지 않으므로 충전기에서 공급되는 충전전류에 의하여 제 2 전기 이중층 커패시터(20)가 충전되므로 충전전압는 다시 서서히 상승한다.
도 3에서는 IC2의 방향을 충전될 때를 양(+)으로 그리고 방전될 때를 음(-)으로 표현하고 있다.
t5의 시점에 무언가 특정하기 어려운 사정으로 인하여 제 1 전기 이중층 커패시터(10)의 충전전압이 최대충전전압에 도달하고 제 2 전기 이중층 커패시터(20)의 충전전압 역시 최대충전전압에 도달한다.
이러한 상황은 외부 혹은 내부적으로 발생한 특정하기 어려운 사정에 의하여 일어날 수도 있지만 예를 들어 제 1 밸런싱 트랜지스터(50)가 먼저 턴온하여 방전전류를 흘리고 있는 상태에서 제 2 전기 이중층 커패시터(20)의 충전전압이 최대충전전압에 도달하는 경우에도 발생할 수 있다.
만약, 제어신호(DS1)(DS2)들이 동시에 Low에서 High로, 전환되거나 혹은 DS1이 먼저 High로 전환되어 그 상태를 유지하고 있을 때 DS2가 Low에서 High로 전환되거나 또는 DS2가 먼저 High로 전환되어 그 상태를 유지하고 있을 때 DS1이 Low에서 High로 전환되면, I1과 I2가 모두 Low에서 High로 전환되고, 지금까지 High를 유지하고 있던 O3가 High에서 Low로 바뀌게 된다.
이때, 임의로 설정된 시간(t5~t6) 동안, 상기 밸런싱 제어 회로(80)에서 O1의 출력을 High로 전환시키는 반면 O2의 출력을 Low로 유지하도록 하여 결국, O1만 High고 O2와 O3는 Low가 된다.
따라서, 두 개의 제어신호 즉, DS1 및 DS2가 모두 High로 입력되더라도, 임의로 설정된 시간(t5~t6) 동안은 상기 밸런싱 제어 회로(80)의 제어에 따라 제 1 밸런싱 트랜지스터(50)만 턴온 시키고 제 2 밸런싱 트랜지스터(60)는 턴오프 상태가 된다.
이어서, 계속되는 임의로 설정된 시간(t6~t7) 동안, O1의 출력을 Low로, O2의 출력을 High로, 다시 임의로 설정된 시간(t7~t8) 동안, O1의 출력을 High로, O2의 출력을 Lowh로, 그리고 다시 임의로 설정된 시간(t8~t9) 동안, O1의 출력을 Low로, O2의 출력을 High로, 교번하여 출력하여 두 개의 DS1 및 DS2가 모두 High로 입력되더라도, 제 1 밸런싱 트랜지스터(50)와 제 2 밸런싱 트랜지스터(60)가 번갈아 가면서 턴온과 턴오프 동작을 반복하도록 만들어 상술한 바와 같은 밸런싱동작이 계속 되도록 한다.
또한, 두 개의 DS1, DS2가 모두 High로 입력되는 시간동안에는 밸런싱 제어 회로(80)가 O3의 출력을 High에서 Low로 전환하여 외부회로 단자(3)를 통하여 과잉충전상태신호(SIG)로서 외부회로(미도시)에 전달하여 외부회로가 충전기(미도시) 가동을 중지할지 여부를 판단할 수 있도록 한다.
이러한 상태는 두 개의 제어신호 즉, DS1 및 DS2 중 어느 하나 혹은 두 개의 제어신호들 모두가 High에서 Low로 전환될 때까지 지속 및 반복된다.
이와 같이, 밸런싱 제어 회로(80)는 I1과 I2의 입력이 모두 High일 때, 제 1 밸런싱 트랜지스터(50)와 제 2 밸런싱 트랜지스터(60)를 임의로 설정된 시간을 주기로 교번하여 High를 출력하여 내부적으로 회로가 단락되는 것을 방지하면서 밸런싱 동작을 지속적으로 유지하면서 외부회로 단자(3)를 통하여 Low 신호를 외부회로에 과충전상태신호(SIG)로서 내보내 외부회로가 다수의 블록 중 하나 혹은 적정한 개수의 블록이 과충전 상태에 도달한 결과와 모듈 전체의 충전전압을 비교 검토하여 가장 적절한 충전기의 가동 중지와 재가동 시점을 설정할 수 있도록 한다.
도 4는 본 발명의 다른 실시예에 따른 전기 이중층 커패시터의 밸런서를 도시한 개략적인 회로 구성도이다.
여기서, 본 발명의 다른 실시예에 따른 전기 이중층 커패시터의 밸런서(100)에서는, 제 1 밸런싱 트랜지스터(150)와 제 2 밸런싱 트랜지스터(160)가 동시에 턴온되지 않고 제 1 밸런싱 트랜지스터(150)와 제 2 밸런싱 트랜지스터(160)를 임의로 설정된 시간을 주기로 교번하여 동작하도록 제 1 내지 제 3 논리 회로부(191)(192)(193)와 타임 신호 발생기(180)와 함께 회로 구성된 점을 제외하고는 실질적으로 도 1의 실시예와 동일하며, 그 차이점들을 중심으로 설명하기로 한다.
즉, 도 4에 도시된 바와 같이, 제 1 전압검출기(130)의 출력은 제 1 논리회로(191)의 제 1 입력단자(191-1)와 제 2 논리회로(192)의 제 1 입력단자(192-1)에 연결되어 있으며, 제 2 전압검출기(140)의 출력은 제 1 논리회로(191)의 제 2 입력단자(191-2)와 제 3 논리회로(193)의 제 2 입력단자(193-2)에 연결되어 있다.
또한, 제 1 논리회로(191)의 출력은 타임 신호 발생기(180)의 입력단자(181)에 연결되고, 타임 신호 발생기(180)의 제 1 출력단자(182-1)는 제 2 논리회로(192)의 제 2 입력단자(192-2)에 연결되며, 타임 신호 발생기(180)의 제 2 출력단자(182-2)는 제 3 논리회로(193)의 제 1 입력단자(193-1)에 연결되어 있으며, 제 2 논리회로(192)의 출력단자는 제 1 밸런싱 트랜지스터(150)의 게이트에 연결되고, 제 3 논리회로(193)의 출력단자는 제 2 밸런싱 트랜지스터(160)의 게이트에 연결되어 있다.
여기서, 제 2 논리회로(192)를 NAND 회로로 구성된 이유는 제 1 밸런싱 트랜지스터(150)가 P-Channel FET이기 때문이며 제 3 논리회로(193)가 AND 회로로 구성된 것 또한 제 2 밸런싱 트랜지스터(160)가 N-Channel FET이기 때문이다.
또한, 타임 신호 발생기(180)는 입력단자(181)에 Low가 입력되면, 제 1 및 제 2 출력단자(182-1)(182-2)는 모두 Low를 유지하고 High가 입력되면 임의로 설정된 시간을 주기로 제 1 및 제 2 출력단자(182-1)(182-2)가 교번하여 High를 출력한다.
즉, 입력단자(181)가 Low일 때는 제 1 및 제 2 출력단자(182-1)(182-2)가 모두 Low이고 입력단자(181)가 High일 때는 제 1 출력단자(182-1)가 High이면 제 2 출력단자(182-2)가 Low이고, 반대로 제 2 출력단자(182-2)가 High이면, 제 1 출력단자(182-1)가 Low이다.
제 1 전압검출기(130)가 High이고, 제 2 전압검출기(140)가 Low이면, 제 1 논리회로(191)의 출력이 High이므로, 타임 신호 발생기(180)가 동작하여 임의로 설정된 주기에 맞추어 제 1 및 제 2 출력단자(182-1)(182-2)가 교번하여 High가 나타난다.
그러나, 제 2 논리회로(192)의 제 1 입력단자(192-1)에는 제 1 전압검출기(130)로부터 High가 들어오고 있으므로, 제 1 출력단자(182-1)의 출력이 제 1 밸런싱 트랜지스터(150)의 게이트에 전달되지만, 제 2 전압검출기(140)의 출력이 Low이므로 제 3 논리회로(193)의 제 2 입력단자(193-2)에는 Low가 들어오고 있기 때문에 제 2 밸런싱 트랜지스터(160)의 게이트에는 타임 신호 발생기(180)의 제 2 출력단자(182-2)의 출력이 전달되지 않는다.
타임 신호 발생기(180)의 제 1 출력단자(182-1)의 출력이 제 1 밸런싱 트랜지스터(150)의 게이트에 전달되면 그 이후의 동작은 도 1에 도시된 실시예와 동일하다.
다만, 도 1에 도시된 실시예에서는 밸런싱 저항기(70)에 흐르는 전류가 지속적으로 흐른 것에 반하여, 도 4에 도시된 실시예에서는 타임 신호 발생기(180)에 임의로 설정되어 있는 주기에 따라 파상적으로 흐른다는 점이 상이하다.
제 2 전압검출기(140)가 High이고, 제 1 전압검출기(130)이 Low이면, 제 1 논리회로(191)의 출력이 High이므로 타임 신호 발생기(180)가 동작하여 임의로 설정된 주기에 맞추어 제 1 및 제 2 출력단자(182-1)(182-2)에는 교번하여 High가 나타난다.
그러나, 제 3 논리회로(193)의 제 2 입력단자에는 제 2 전압검출기(140)으로부터 High가 들어오고 있으므로, 제 2 출력단자(182-2)의 출력이 제 2 밸런싱 트랜지스터(160)의 게이트에 전달되지만, 제 1 전압검출기(130)의 출력이 Low 이므로 제 2 논리회로(192)의 제 1 입력단자(192-1)에는 Low가 들어오고 있기 때문에 제 1 밸런싱 트랜지스터(150)의 게이트에는 제 1 출력단자(182-1)의 출력이 전달되지 않는다.
타임 신호 발생기(180)의 제 2 출력단자(182-2)의 출력이 제 2 밸런싱 트랜지스터(160)의 게이트에 전달되면 그 이후의 동작은 도 1에 도시된 실시예와 동일하다.
다만, 도 1에 도시된 실시예에서는 밸런싱 저항기(70)에 흐르는 전류가 지속적으로 흐른 것에 반하여, 도 4에 도시된 실시예에서는 타임 신호 발생기(180)에 임의로 설정되어 있는 주기에 따라 파상적으로 흐른다는 점이 상이하다.
제 1 및 제 2 전압검출기(130)(140)가 동시에 High이면 제 1 논리회로(191)의 출력이 High이므로 타임 신호 발생기(180)가 동작하여 임의로 설정된 주기에 맞추어 제 1 출력단자(182-1)와 제 2 출력단자(182-2)에는 교번하여 High가 나타난다.
이때는 제 2 논리회로(192)의 제 1 입력단자(192-1)와 제 3 논리회로(193)의 제 2 입력단자(193-1)가 모두 High 이므로, 제 1 전압검출기(130)는 제 1 밸런싱 트랜지스터(150)의 게이트에 그리고 제 2 전압검출기(140)는 제 2 밸런싱 트랜지스터(160)의 게이트에 모두 전달되지만 타임 신호 발생기(180)에 임의로 설정된 주기에 따라 타임 신호 발생기(180)의 제 1 출력단자(182-1)가 High일 때는 제 2 출력단자(182-2)가 Low이고 제 2 출력단자(182-2)가 High 일 때는 제 1 출력단자(182-1)가 Low가 되므로 제 1 밸런싱 트랜지스터(150)과 제 2 밸런싱 트랜지스터(160)는 교번하여 동작하여 내부적으로 단락(sort)을 일으키지 않는다. 물론, 추후의 동작 상황은 도 1의 설명한 부분과 동일하다.
이상 본 발명을 바람직한 실시 예를 들어 상세히 설명하였으나, 이는 본 발명을 예증하기 위한 것일 뿐 본 발명을 한정하는 것은 아니며, 당업자에 있어서는 본 발명의 요지 및 스코프를 일탈하는 일 없이도 다양한 변화 및 수정이 가능함은 물론이며 이 또한 본 발명의 영역 내이다.
1, 100: 본 발명에 따른 전기 이중층 커패시터의 밸런서
10, 110: 제 1 전기 이중층 커패시터 11, 111: 제 1 단자
12, 112: 제 2 단자
120, 120: 제 2 전기 이중층 커패시터 21, 121: 제 1 단자
22, 122: 제 2 단자
30, 130: 제 1 전압검출기 40, 140: 제 2 전압검출기
50, 150: 제 1 밸런싱 트렌지스터 60, 160: 제 2 밸런싱 트렌지스터
70, 170: 밸런싱 저항기 80: 밸런싱 제어 회로
180: 타임 신호 발생기
191: 제 1 논리회로
192: 제 2 논리회로 193: 제 3 논리회로
3: 외부 회로단자

Claims (12)

  1. 제 1 단자 및 제 2 단자를 갖는 제 1 전기 이중층 커패시터와,
    상기 제 1 전기 이중층 커패시터에 직렬로 연결되며, 제 1 단자 및 제 2 단자를 갖는 제 2 전기 이중층 커패시터와,
    상기 제 1 전기 이중층 커패시터에 병렬로 연결되어, 상기 제 1 전기 이중층 커패시터의 충전전압을 검출하는 제 1 전압검출기와,
    상기 제 2 전기 이중층 커패시터에 병렬로 연결되어, 상기 제 2 전기 이중층커패시터의 충전전압을 검출하는 제 2 전압검출기와,
    상기 제 1 및 제 2 전압 검출기의 출력을 감지하여 밸런싱 제어 신호를 발생하는 밸런싱 제어 회로와,
    상기 밸런싱 제어 회로의 제어 신호에 따라 턴온/턴오프가 제어되는 상호 다른 극성을 갖는 제 1 및 제 2 밸런싱 트랜지스터와,
    상기 상호 다른 극성을 갖는 제 1 및 제 2 밸런싱 트랜지스터 사이에 일단자가 전기적으로 연결되고, 타단자는 상기 제 1 및 제 2 전기 이중층 커패시터의 사이에 전기적으로 연결되어 상기 제 1 및 제 2 전기 이중층 커패시터의 과잉전류를 방전시키는 단일의 밸런싱 저항기로 이루어지는 것을 특징으로 하는 전기 이중층 커패시터의 밸런서.
  2. 제 1 항에 있어서
    상기 제 1 및 제 2 전압검출기는 그 충전전압이 설정된 최대충전전압에 도달하기 전에는 상기 제어신호로서 Low를 출력시키고, 그 충전전압이 최대충전전압에 도달하면 상기 제어신호를 Low에서 High로 전환하며,
    상기 제 1 및 제 2 전압검출기는 각각 상기 제 1 및 제 2 전기 이중층 커패시터가 방전되어 충전전압이 하강하여 기설정된 밸런싱중지전압에 도달할 때까지 상기 제어신호가 High 상태를 유지하고 있다가 충전전압이 상기 밸런싱중지전압에 도달하면 상기 각각의 제어신호를 High에서 Low로 전환되어 출력되는 것을 특징으로 전기 이중층 커패시터의 밸런서.
  3. 제 1 항에 있어서,
    상기 제 1 전압검출기의 출력은, 상기 밸런싱 제어 회로의 제 1 입력단자에 연결되고, 상기 제 2 전압 검출기의 출력은, 상기 밸런싱 제어 회로의 제 2 입력단자에 연결되며,
    상기 밸런싱 제어 회로의 제 1 출력단자는 반전 논리회로를 경유하여 상기 제 1 밸런싱 트랜지스터의 게이트(Gate)에 연결되고, 상기 밸런싱 제어 회로의 제 2 출력단자는 상기 제 2 밸런싱 트랜지스터의 게이트(Gate)에 연결되고, 상기 밸런싱 제어 회로의 제 3 출력단자는 외부회로 단자로 연결되는 것을 특징으로 전기 이중층 커패시터의 밸런서.
  4. 제 1 항에 있어서,
    상기 제 1 전압검출기의 출력은 제 1 논리회로의 제 1 입력단자와 제 2 논리회로의 제 1 입력단자에 연결되어 있으며, 상기 제 2 전압검출기의 출력은 제 1 논리회로의 제 2 입력단자와 제 3 논리회로의 제 2 입력단자에 연결되며,
    상기 제 1 논리회로의 출력은 타임 신호 발생기의 입력단자에 연결되고, 상기 타임 신호 발생기의 제 1 출력단자는 상기 제 2 논리회로의 제 2 입력단자에 연결되며, 상기 타임 신호 발생기의 제 2 출력단자는 상기 제 3 논리회로의 제 1 입력단자에 연결되어 있으며, 상기 제 2 논리회로의 출력단자는 상기 제 1 밸런싱 트랜지스터의 게이트에 연결되고, 상기 제 3 논리회로의 출력단자는 상기 제 2 밸런싱 트랜지스터의 게이트에 연결되는 것을 특징으로 하는 전기 이중층 커패시터의 밸런서.
  5. 제 3 항에 있어서,
    상기 밸런싱 제어 회로의 제 1 입력단자와 제 2 입력단자의 입력이 모두 High(1)이면, 상기 밸런싱 제어 회로의 상기 제 1 및 제 2 출력단자의 출력은 임의로 설정된 시간을 주기로 High(1)와 Low(0)를 교번하여 출력하고, 상기 제 3 출력단자의 출력은 Low(0) 인것을 특징으로 하는 전기 이중층 커패시터의 밸런서.
  6. 제 1 항에 있어서,
    상기 밸런싱 저항기의 상기 일단자는 상기 제 1 및 제 2 밸런싱 트랜지스터의 드레인(Drain)에 연결되어 있고, 상기 타단자는 상기 제 1 전기 이중층 커패시터의 제 2 단자와 상기 제 2 전기 이중층 커패시터의 제 1 단자에 연결되는 것을 특징으로 하는 전기 이중층 커패시터의 밸런서.
  7. 제 4 항에 있어서,
    상기 밸런싱 저항기에 흐르는 전류는 상기 타임 신호 발생기에 임의로 설정되어 있는 주기에 따라 파상적으로 흐르는 것을 특징으로 하는 전기 이중층 커패시터의 밸런서.
  8. 제 3 항에 있어서,
    상기 제 1 밸런싱 트랜지스터가 P 채널(Channel) FET 또는 PNP 트랜지스터인 경우에는 각각 상기 제 2 밸런싱 트랜지스터가 N 채널(Channel) FET 또는 NPN 트랜지스터(Transistor)인 것을 특징으로 하는 전기 이중층 커패시터의 밸런서.
  9. 제 4 항에 있어서,
    상기 제 1 밸런싱 트랜지스터가 이 P-Channel FET이면 상기 제 2 논리회로를 NAND 회로로 구성하고, 상기 제 2 밸런싱 트랜지스터가 N-Channel FET이면, 상기 제 3 논리회로가 AND 회로로 구성되는 것을 특징으로 하는 전기 이중층 커패시터의 밸런서.
  10. 제 5 항에 있어서,
    상기 두 개의 제 1 및 제 2 전기 이중층 커패시터가 직렬로 연결되어 하나의 블록을 구성하고, 그 블록이 다시 여러 개 직렬로 연결되어 하나의 모듈을 구성하는 것을 특징으로 하는 전기 이중층 커패시터의 밸런서.
  11. 제 5 항에 있어서,
    상기 제 1 전압검출기의 출력이 high이고 상기 제 2 전압검출기의 출력이 low일 때에는 제 1 밸런싱 트랜지스터가 턴온하여 그 상태를 제 1 전압검출기의 출력이 low로 바뀔 때까지 유지하고,
    상기 제 2 전압검출기의 출력이 high이고 상기 제 1 전압검출기의 출력이 low일 때에는 제 2 밸런싱 트랜지스터가 턴온하여 그 상태를 제 2 전압검출기의 출력이 low로 바뀔 때까지 유지하고,
    상기 제 1 전압검출기의 출력이 high이고 상기 제 2 전압검출기의 출력 또한 high이면 제1 밸런싱 트랜지스터와 제 2 밸런싱 트랜지스터가 교번하여 턴온하는 동작을 상기 제 1 전압검출기의 출력 혹은 상기 제 2 전압검출기의 출력 중 어느 하나가 low로 바뀔 때까지 유지하는 것을 특징으로 하는 전기 이중층 커패시터의 밸런서.
  12. 제 10 항에 있어서,
    상기 제 1 전압검출기의 출력이 high이고 상기 제 2 전압검출기의 출력 또한 high이면 상기 제 3 출력단자의 출력은 low로 전환되어 상기 제 1 전압검출기의 출력 혹은 상기 제 2 전압검출기의 출력 중 어느 하나가 low로 바뀔 때까지 유지하여 외부회로에서 과잉 충전 상태에 있는 블록의 숫자를 고려하여 충전기를 제어할 수 있도록 정보를 제공할 수 있는 것을 특징으로 하는 전기 이중층 커패시터의 밸런서.















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