KR101159426B1 - Metal-Oxide Semiconductor Field-Effect Transistor haveing structure for electrostatic discahrge protection - Google Patents

Metal-Oxide Semiconductor Field-Effect Transistor haveing structure for electrostatic discahrge protection Download PDF

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Abstract

정전기 방지 구조를 가진 금속 산화막 반도체 전계효과 트랜지스터(Metal-Oxide Semiconductor Field-Effect Transistor : MOSFET)가 개시된다. 본 발명에 따른 MOSFET는 집적 회로 상의 본딩 패드용 정전기 방지 소자를 구성하고 있는 MOSFET의 핑거(finger)와 핑거 사이에 바디 바이어스(Body-bias)를 인가할 수 있는 P+층 또는 N+층 형성하여, 정전기 발생시 MOSFET을 구성하는 모든 핑거가 동시에 턴 온(turn-on)되도록 하여 MOSFET의 면적을 증가시키지 않고도 보다 높은 정전기 내성을 가지는 이점이 있다. 본 발명에 의한 정전기 방지 소자를 구성하고 있는 모든 핑거의 소스에 바디 컨택을 위한 P+ 영역이 삽입 되어있다. 본 발명에 따른 ggNMOSFET의 경우 모든 핑거가 바디-컨택 영역까지의 거리가 동일하게 형성된다. 이에 정전기 발생시 각 핑거의 바디 바이어스는 모두 동일하게 형성되며, 결과적으로 각 핑거에 해당하는 기생 BJT의 턴-온 시점이 동일하게 형성된다. 따라서 본 발명에 의한 ggNMOSFET는 정전기 발생 시 모든 핑거가 턴-온되어 종래 기술에 의한 ggNMOSFET에 비하여 높은 정전기 내성을 가진다.A metal-oxide semiconductor field-effect transistor (MOSFET) having an antistatic structure is disclosed. The MOSFET according to the present invention forms a P + layer or an N + layer capable of applying a body bias between fingers and fingers of a MOSFET constituting an antistatic element for a bonding pad on an integrated circuit, thereby preventing static electricity. When generated, all the fingers constituting the MOSFET are turned on at the same time, which has the advantage of having higher static resistance without increasing the area of the MOSFET. The P + region for body contact is inserted into the sources of all the fingers constituting the antistatic device according to the present invention. In the case of the ggNMOSFET according to the present invention, all fingers are formed to have the same distance to the body-contact region. Accordingly, when the static electricity is generated, the body biases of the fingers are all identical, and as a result, the turn-on time points of the parasitic BJTs corresponding to the respective fingers are identical. Therefore, the ggNMOSFET according to the present invention has all the fingers turned on when the static electricity is generated has a high static resistance compared to the ggNMOSFET according to the prior art.

Figure R1020100023060
Figure R1020100023060

Description

정전기 방지 구조를 가진 금속 산화막 반도체 전계효과 트랜지스터{Metal-Oxide Semiconductor Field-Effect Transistor haveing structure for electrostatic discahrge protection}Metal-Oxide Semiconductor Field-Effect Transistor haveing structure for electrostatic discahrge protection

본 발명은 정전기 방지 구조를 가진 금속 산화막 반도체 전계효과 트랜지스터(Metal-Oxide Semiconductor Field-Effect Transistor : MOSFET)에 관한 것으로, 보다 상세하게는 집적 회로 상의 본딩 패드용 정전기 방지 소자를 구성하고 있는 MOSFET의 핑거와 핑거 사이에 바디-바이어스를 인가 할 수 있는 P+층 혹은 N+층 형성하여, 정전기 발생시 MOSFET을 구성하는 모든 핑거가 동시에 턴-온 되도록 하여 MOSFET의 면적을 증가 시키지 않고도 보다 높은 정전기 내성을 가지도록 하는 MOSFET에 관한 것이다. The present invention relates to a metal-oxide semiconductor field-effect transistor (MOSFET) having an antistatic structure, and more particularly, to a finger of a MOSFET constituting an antistatic element for a bonding pad on an integrated circuit. P + layer or N + layer that can apply body-bias between and fingers is formed so that all fingers constituting the MOSFET are turned on at the same time in case of static electricity so that it has higher electrostatic resistance without increasing MOSFET area It is about MOSFET.

CMOS의 공정 기술이 발전하면서, 회로의 동작 속도와 제조 단가 측면에서는 큰 이점이 있으나, CMOS를 이용한 집적 회로의 정전기 내성은 점점 더 취약 해 지고 있으며, 이에 따라 지속적인 정전기 방지 회로 및 기법의 연구 개발이 필요하다. As the process technology of CMOS advances, it has great advantages in terms of operation speed and manufacturing cost of the circuit, but the static resistance of the integrated circuit using CMOS is becoming more and more vulnerable, and thus, continuous research and development of the anti-static circuit and technique need.

도 1은 종래 기술에 의한 집적 회로상의 정전기 방지 회로를 간략하게 나타낸 도면이다. 도 1의 101은 정전기 방지용 다이오드를 나타내고 있으나, 다이오드에 국한 되는 것은 아니고, ggNMOS나 gcNMOS와 같이 다른 형태의 정전기 방지 소자가 위치 할 수도 있다. 도 1의 102는 다이오드 두 개가 직렬로 연결 되어, 103에 의한 신호선과 전원 전압(VDD) 사이에 위치한다. 102 에 의한 정전기 방지 소자는 본딩 패드에서 발생한 정전기 전류를 전원 전압 방향으로 흘려주어, 정전기에 취약한 내부 집적 회로를 정전기로부터 방지 한다. 이와 마찬가지로, 도 1의 104는 다이오드 두 개가 직렬로 연결 되어, 103에 의한 신호선과 접지 (GND) 사이에 위치한다. 104 에 의한 정전기 방지 소자는 본딩 패드에서 발생한 정전기 전류를 접지 방향으로 흘려주어, 정전기에 취약한 내부 집적 회로를 정전기로부터 방지 한다. 1 is a schematic diagram of an antistatic circuit on an integrated circuit according to the prior art. 1 shows an antistatic diode, but is not limited to the diode, and other types of antistatic elements such as ggNMOS and gcNMOS may be located. In FIG. 1, two diodes are connected in series, and are positioned between a signal line by 103 and a power supply voltage VDD. The static electricity prevention element by 102 flows the electrostatic current generated in the bonding pad in the direction of the power supply voltage, thereby preventing the internal integrated circuit vulnerable to static electricity from static electricity. Similarly, 104 in FIG. 1 has two diodes connected in series, and is positioned between the signal line by 103 and ground (GND). The antistatic element by 104 flows the electrostatic current generated from the bonding pad in the ground direction, thereby preventing the internal integrated circuit vulnerable to static electricity from static electricity.

도 2는 종래 기술에 의한 집적 회로상의 정전기 방지 회로의 또 다른 일예로서, 도 1과는 달리 ggNMOS를 정전기 방지 소자로 사용 한 경우이다. FIG. 2 is another example of an antistatic circuit on an integrated circuit according to the prior art, and unlike FIG. 1, ggNMOS is used as an antistatic element.

도 2의 201은 NMOS에서 게이트와 소스를 접지로 연결시킨 것을 나타내고, 202는 PMOS에서 게이트와 소스를 전원 전압으로 연결시킨 것을 나타낸다. 201은 본딩 패드에서 +전위의 정전기가 발생 했을 때, 정전기 전류를 접지로 흘려주는 역할을 하고, 202는 본딩 패드에서 -전위의 정전기가 발생 했을 때, 정전기 전류를 전원 전압으로 흘려주는 역할을 한다. 정전기의 발생시 201 및 202는 그 동작이 매우 유사하여, 당업자라면 쉽게 이해 할 수 있으므로, 여기서는 201의 동작 원리만 설명 하도록 한다. In FIG. 2, reference numeral 201 denotes a gate and a source connected to ground in an NMOS, and reference numeral 202 denotes a gate and a source connected in a PMOS by a power supply voltage. 201 flows electrostatic current to ground when positive potential is generated in the bonding pad, and 202 flows static current to power voltage when negative potential is generated in the bonding pad. . Since the operation of the static electricity 201 and 202 is very similar, it can be easily understood by those skilled in the art, only the operation principle of 201 will be described here.

도 3과 4는 도 2의 201에서 사용된 NMOS의 단면도 및 평면도를 보이고 있다. 일반적으로 NMOS의 경우 드레인과 소스는 N+로 도핑이 되고, 기판은 P-type으로 도핑이 된다. 따라서 도 3에 의하면 N+의 드레인과, P-type의 기판 그리고 N+의 소스에 의하여 NPN 형 접합형 트랜지스터(BJT)가 형성 된다. 이를 NMOS의 기생 접합형 트랜지스터(BJT)라고 한다. 여기서 P-type의 기판이 기생 접합 형 트랜지스터(BJT)의 베이스 역할을 하게 된다. 따라서, 만약 기판의 바이어스 전압이 기생 접합 형 트랜지스터(BJT)의 문턱전압 이상이 되면 기생 BJT가 턴-온 된다. 3 and 4 show a cross-sectional view and a plan view of the NMOS used in 201 of FIG. 2. In general, in the case of NMOS, the drain and source are doped with N + and the substrate is doped with P-type. Accordingly, according to FIG. 3, the NPN junction transistor BJT is formed by the drain of N +, the P-type substrate, and the source of N +. This is called parasitic junction transistor (BJT) of NMOS. Here, the P-type substrate serves as the base of the parasitic junction transistor (BJT). Therefore, if the bias voltage of the substrate is greater than or equal to the threshold voltage of the parasitic junction transistor BJT, the parasitic BJT is turned on.

만약 도 3에 의한 NMOS의 드레인에 높은 전압이 인가된다면, 드레인과 도 3의 301에 의한 Body-contact 사이에 leakage 전류가 흐르게 된다. 이때, 일반적으로 MOSFET의 기판은 매우 큰 저항 성분을 가지므로, 드레인과 body-contact 사이에 흐르는 전류에 의하여 MOSFET의 기판은 마치 바이어스 전압이 인가 된 것과 같은 효과를 가진다. 만약 이와 같은 leakage 전류가 증가 하여, 기판과 body-contact 사이의 전압 강하가 기생 접합형 트랜지스터 (BJT)의 문턱 전압에 도달 하게 되면 기생 접합형 트랜지스터(BJT)가 턴-온 된다. If a high voltage is applied to the drain of the NMOS according to FIG. 3, a leakage current flows between the drain and the body-contact by 301 of FIG. 3. At this time, since the MOSFET substrate generally has a very large resistance component, the substrate of the MOSFET has an effect as if the bias voltage is applied by the current flowing between the drain and the body-contact. If the leakage current increases and the voltage drop between the substrate and the body-contact reaches the threshold voltage of the parasitic junction transistor BJT, the parasitic junction transistor BJT is turned on.

도 5는 이러한 현상을 보여주는 MOSFET의 I-V 그래프 이며, 501의 지점이 NMOS의 기생 접합 형 트랜지스터(BJT)가 턴-온 되는 순간이다. 이와 같이 기생 접합 형 트랜지스터(BJT)가 턴-온이 되면 NMOS는 매우 작은 저항 값을 가지게 되는데, 바로 502와 503의 영역에서 정전기 전류를 흘려주게 된다. 도 5의 503 지점은 MOSFET이 2차 breakdown을 일으키는 지점으로, 이보다 더 많은 전류가 흐를 경우 MOSFET은 영구히 파괴 된다. FIG. 5 is an I-V graph of a MOSFET showing this phenomenon, and the point 501 is a moment when the parasitic junction transistor (BJT) of the NMOS is turned on. As the parasitic junction transistor (BJT) is turned on, the NMOS has a very small resistance value, which causes an electrostatic current to flow in the regions of 502 and 503. The point 503 in FIG. 5 is the point where the MOSFET causes the secondary breakdown, and when more current flows, the MOSFET is permanently destroyed.

일반적으로 동일한 면적을 사용하였을 때, MOSFET이 정전기를 흘려주는 구간인 502와 503 영역의 저항 성분은 다이오드의 턴-온 저항 성분 보다 작기 때문에 MOSFET을 사용한 경우가 더 높은 정전기 내성을 가진다. 일반적으로 MOSFET은 집적 회로 상에서 핑거(Finger) 형태로 구현 된다. 즉, 게이트 폭(Gate Width)이 12um 이라면 2um 의 게이트 폭을 가지는 6개의 MOSFET을 병렬로 연결 하여 사용하게 되는 이때 핑거 개수는 6개가 된다. 도 4도 핑거가 6개인 MOSFET의 일예를 보이고 있으며, 두 개의 게이트 사이에 있는 부분이 드레인(

Figure 112010016415079-pat00001
)이 혹은 소스(
Figure 112010016415079-pat00002
)가 된다. 종래 기술에 의한 MOSFET의 경우 도 4 에서처럼 바디-컨택(body-contact)영역은 MOSFET의 가장 최 외곽에 위치하게 된다. 이 경우 각 핑거로부터 바디-컨택 영역까지 거리는 제각각 다르게 되고, 이에 따라 드레인의 전압에 의하여 발생된 Leakage 전류에 의한 각 핑거에서의 Body bias 가 제각각 다르게 형성 되어, 결과적으로 각 핑거에 해당하는 기생 BJT가 턴-온 되는 드레인 전압의 크기가 달라진다. In general, when the same area is used, the resistance component in the regions 502 and 503, in which the MOSFET discharges static electricity, is smaller than the turn-on resistance component of the diode, so that the MOSFET has higher electrostatic resistance. MOSFETs are typically implemented in the form of fingers on integrated circuits. That is, if the gate width is 12um, six MOSFETs having a gate width of 2um are connected in parallel, and the number of fingers is six. Figure 4 also shows an example of a six-finger MOSFET, the drain between the two gates (
Figure 112010016415079-pat00001
) Or source (
Figure 112010016415079-pat00002
) In the case of the MOSFET according to the prior art, the body-contact area as shown in FIG. 4 is located at the outermost part of the MOSFET. In this case, the distance from each finger to the body-contact area is different, and accordingly, the body bias at each finger is formed differently by the leakage current generated by the voltage of the drain, resulting in the parasitic BJT corresponding to each finger. The amount of drain voltage turned on varies.

따라서 종래 기술에 의한 ggNMOS는 정전기 발생 시 모든 핑거가 턴-온 되지 못하고 ggNMOS를 형성하는 핑거들 중 일부만이 정전기 방지 소자로 동작하여 결과적으로는 정전기 내성이 낮아지는 단점이 있다.Therefore, the ggNMOS according to the related art has a disadvantage in that all fingers are not turned on when static electricity is generated, and only some of the fingers forming the ggNMOS act as an antistatic device, resulting in low static resistance.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 집적 회로 상의 본딩 패드용 정전기 방지 소자를 구성하고 있는 MOSFET의 핑거와 핑거 사이에 바디-바이어스를 인가 할 수 있는 P+층 또는 N+층 형성하여, 정전기 발생시 MOSFET을 구성하는 모든 핑거가 동시에 턴-온되도록 하여 MOSFET의 면적을 증가시키지 않고도 보다 높은 정전기 내성을 가지는 MOSFET를 제공함에 있다. SUMMARY OF THE INVENTION The present invention was created to solve the above problems, and an object of the present invention is to provide a P + layer capable of applying a body-bias between a finger and a finger of a MOSFET constituting an antistatic device for a bonding pad on an integrated circuit. Alternatively, an N + layer is formed, so that all fingers constituting the MOSFET are turned on at the same time in the event of static electricity to provide a MOSFET having higher static resistance without increasing the area of the MOSFET.

상기의 기술적 과제를 달성하기 위한, 본 발명에 따른 정전기 방지 구조를 가진 금속 산화막 반도체 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor : MOSFET)의 바람직한 실시예는, 소스영역, 게이트 영역 및 드레인 영역으로 이루어진 복수개의 핑거로 형성되며, 드레인 영역을 공유하지 않으면서 서로 인접한 핑거들 사이에 형성된 소스 영역들 사이에는 바디 컨택 영역이 형성되고, 상기 바디 컨택 영역과 상기 소스 영역 사이에는 필드 옥사이드(Field Oxide)가 존재하지 않는다.In order to achieve the above technical problem, a preferred embodiment of a metal oxide semiconductor field effect transistor (MOSFET) having an antistatic structure according to the present invention comprises a source region, a gate region and a drain region. A body contact region is formed between a plurality of fingers, source regions formed between adjacent fingers without sharing a drain region, and field oxide is formed between the body contact region and the source region. does not exist.

상기와 같은 목적을 실현하기 위한, 본 발명에 따른 MOSFET는 N형 MOSFET로 형성되는 것이 바람직하다.In order to realize the above object, the MOSFET according to the present invention is preferably formed of an N-type MOSFET.

상기와 같은 목적을 실현하기 위한, 본 발명에 따른 MOSFET는 P형 MOSFET로 형성되는 것이 바람직하다. In order to achieve the above object, the MOSFET according to the present invention is preferably formed of a P-type MOSFET.

상기와 같은 목적을 실현하기 위한, 본 발명에 따른 MOSFET의 최외곽에 상기 바디 컨택 영역이 추가로 형성되는 것이 바람직하다. In order to achieve the above object, it is preferable that the body contact region is further formed on the outermost side of the MOSFET according to the present invention.

상기와 같은 목적을 실현하기 위한, 본 발명에 따른 MOSFET의 핑거는 짝수개 형성되고, 상기 MOSFET의 최외각에는 소스 영역이 형성되는 것이 바람직하다.In order to achieve the above object, it is preferable that an even number of fingers of a MOSFET according to the present invention be formed, and a source region formed at the outermost part of the MOSFET.

상기와 같은 목적을 실현하기 위한, 본 발명에 따른 MOSFET의 핑거는 짝수개 형성되고, 상기 MOSFET의 최외각에는 드레인 영역이 형성되는 것이 바람직하다. In order to achieve the above object, it is preferable that an even number of fingers of a MOSFET according to the present invention be formed, and a drain region formed at an outermost part of the MOSFET.

상기한 바와 같은 본 발명에 따른 정전기 방지 구조를 가진 MOSFET는 핑거(finger)와 핑거 사이에 바디 바이어스(Body-bias)를 인가할 수 있는 P+층 또는 N+층 형성하여, 정전기 발생시 MOSFET를 구성하는 모든 핑거가 동시에 턴-온되도록 하여 MOSFET의 면적을 증가시키지 않고도 보다 높은 정전기 내성을 가지는 이점이 있다.As described above, the MOSFET having the antistatic structure according to the present invention forms a P + layer or an N + layer capable of applying a body bias between a finger and a finger, thereby forming a MOSFET when static electricity is generated. The advantage is that the fingers are turned on at the same time, thus increasing the static resistance without increasing the area of the MOSFET.

도 1은 종래에 의한 다이오드를 이용한 본딩 패드용 정전기 방지 회로를 나타내는 도면이다.
도 2는 종래에 의한 MOSFET을 이용한 본딩 패드용 정전기 방지 회로도를 나타내는 도면이다.
도 3은 종래의 MOSFET을 이용한 정전기 방지소자의 단면도를 나타내는 도면이다.
도 4는 종래의 MOSFET을 이용한 정전기 방지소자의 평면도를 나타내는 도면이다.
도 5는 종래의 정전기 방지용 MOSFET의 I-V 특성 그래프를 나타내는 도면이다.
도 6은 본 발명에 의한 MOSFET을 이용한 정전기 방지소자의 단면도의 일 예를 나타내는 도면이다.
도 7은 본 발명에 의한 MOSFET을 이용한 정전기 방지소자의 평면도의 일 예를 나타내는 도면이다.
도 8은 종래 기술에 의한 정전기 방지용 MOSFET의 각 핑거 별 I-V 특성 그래프의 일 예이다.
도 9는 본 발명에 의한 정전기 방지용 MOSFET의 각 핑거 별 I-V 특성 그래프의 일 예이다. 1 is a diagram showing a conventional antistatic circuit for a bonding pad using a diode.
2 is a diagram showing a conventional antistatic circuit for a bonding pad using a MOSFET.
3 is a cross-sectional view of an antistatic device using a conventional MOSFET.
4 is a view showing a plan view of an antistatic device using a conventional MOSFET.
FIG. 5 is a graph illustrating IV characteristics of a conventional antistatic MOSFET.
6 is a view showing an example of a cross-sectional view of the antistatic device using the MOSFET according to the present invention.
7 is a view showing an example of a plan view of an antistatic device using a MOSFET according to the present invention.
8 is an example of the IV characteristic graph for each finger of the antistatic MOSFET according to the prior art.
9 is an example of the IV characteristic graph for each finger of the antistatic MOSFET according to the present invention.

이하, 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 설명하며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다. 또한 본 실시 예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상 내에서 많은 변형이 가능할 것이다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings, and the same parts as in the prior art use the same reference numerals and names. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and those skilled in the art will be capable of many modifications within the technical spirit of the present invention.

도 6과 7은 본 발명에 의한 정전기 방지 구조를 가진 MOSFET의 일 예를 보여주는 도면이다. 도 6은 본 발명에 의한 정전기 방지 구조를 가진 MOSFET의 단면도로서, 정전기 방지 소자를 구성하고 있는 모든 핑거의 소스에 바디 컨택을 위한 P+ 영역이 삽입 되어있다.6 and 7 illustrate an example of a MOSFET having an antistatic structure according to the present invention. FIG. 6 is a cross-sectional view of a MOSFET having an antistatic structure according to the present invention, in which a P + region for body contact is inserted into a source of all fingers constituting the antistatic element.

종래 기술에 의한 ggNMOS는 앞서 기술한 바와 같이 각 핑거로부터 바디-컨택 영역까지의 거리는 제각각 다르게 되는 문제가 있었으나, 도 6에 의하면 본 발명에 의한 ggNMOS의 경우 모든 핑거의 드레인으로 부터 바디-컨택 영역까지의 거리가 동일하게 형성 된다. 이에 정전기 발생 시 각 핑거의 Body bias는 모두 동일하게 형성되며, 결과적으로 각 핑거에 해당하는 기생 BJT의 턴-온 시점이 동일하게 형성된다. 따라서 본 발명에 의한 ggNMOS는 정전기 발생 시 모든 핑거가 턴-온 되어 종래 기술에 의한 ggNMOS에 비하여 높은 정전기 내성을 가진다. 도 7은 도 6의 레이아웃을 보여주는 도면이다. 도 7의 본 발명에 의한 ggNMOS의 레이아웃에서, 정전기 방지 소자를 구성하고 있는 모든 핑거의 소스에 바디 컨택을 위한 P+ 영역이 삽입 되어있다.As described above, the ggNMOS according to the prior art has a problem in that the distance from each finger to the body-contact region is different. However, according to FIG. 6, in the case of the ggNMOS according to the present invention, from the drain of all the fingers to the body-contact region. The distance is formed the same. Accordingly, when the static electricity is generated, the body bias of each finger is equally formed, and as a result, the turn-on time points of the parasitic BJTs corresponding to each finger are identically formed. Accordingly, the ggNMOS according to the present invention has all the fingers turned on when the static electricity is generated, and thus has high electrostatic resistance compared to the ggNMOS according to the prior art. 7 is a view showing the layout of FIG. In the layout of ggNMOS according to the present invention of FIG. 7, the P + region for body contact is inserted into the sources of all the fingers constituting the antistatic element.

도 8은 종래기술에 의한 ggNMOS의 I-V 특성 그래프를 나타내고 있으며, 각각의 핑거의 드레인으로 부터 바디-컨택 영역 까지 거리가 다르기 때문에 각각의 핑거는 서로 다른 I-V 특성그래프를 가지게 된다. 도 8은 종래 기술에 의한 ggNMOS의 정전기 특성을 설명하기 위한 도면이다.8 shows an I-V characteristic graph of the ggNMOS according to the related art, and each finger has a different I-V characteristic graph because the distance from the drain of each finger to the body-contact region is different. 8 is a view for explaining the electrostatic characteristics of the ggNMOS according to the prior art.

도 8에 의한 종래 기술의 ggNMOS의 경우 801의 I-V Curve 특성을 가지는 MOSFET이 Triggering 된 후 2차 항복전압(Second Breakdown Voltage) 이전에 도 8의 802의 I-V Curve 특성을 가지는 MOSFET의 드레인 전압이 Triggering Point 에 도달하지 못하게 된다. 이는 802에 의한 MOSFET의 Triggering 전압이 801에 의한 MOSFET의 Triggering 전압 보다 높고, 동시에 802에 의한 MOSFET의 2차 항복전압 보다도 높게 형성 되어 있기 때문이다. 결과적으로 정전기 발생시 801에 의한 MOSFET만 정전기 방지 소자로 동작 하다가 802에 의한 MOSFET이 턴-온 되기 전에 801에 의한 MOSFET가 2차 항복전압 지점에 도달 하게 되어 801에 의한 MOSFET가 영구히 파괴 된다.In the case of the ggNMOS of the prior art of FIG. 8, after the MOSFET having the IV Curve characteristic of 801 is triggered, the drain voltage of the MOSFET having the IV Curve characteristic of 802 of FIG. 8 is triggered before the second breakdown voltage. Will not reach. This is because the triggering voltage of the MOSFET 802 is higher than the triggering voltage of the MOSFET 801 and at the same time higher than the secondary breakdown voltage of the MOSFET 802. As a result, when the static electricity occurs, only the MOSFET 801 acts as an antistatic element, and the MOSFET by 801 reaches the secondary breakdown voltage point before the MOSFET by 802 is turned on, thereby permanently destroying the MOSFET by 801.

도 9는 본 발명의 의한 종래기술의 문제점을 개선한 그래프로, 모든 핑거의 소스에 바디-컨택을 위한 P+ 영역을 삽입하여 각 핑거의 드레인으로 부터 바디-컨택 영역까지의 거리를 동일하게 하여 정전기 발생 시 801에 의한 MOSFET과 802에 의한 MOSFET이 동일하게 턴-온 되게 하는 ggNMOS의 I-V 특성 그래프를 나타낸다.9 is a graph that improves the problem of the prior art according to the present invention, by inserting the P + region for the body-contact in the source of all fingers to equalize the distance from the drain of each finger to the body-contact region IV characteristics graph of ggNMOS is shown to cause the MOSFET by 801 and the MOSFET by 802 to turn on the same at the time of occurrence.

이와 같이 본 발명에 의한 ggNMOS는 정전기 발생시 ggNMOS를 구성하고 있는 모든 핑거가 동시에 턴-온 될 수 있도록 하여 정전기 내성을 높일 수 있으며, 그 도구로서, 도 6에서 기술한 바와 같이 각 핑거가 서로 공유하고 있는 소스 영역에 P+로 형성된 바디-컨택 영역을 삽입 하였다. 본 발명에 의해 삽입된 바디-컨택을 위한 P+ 영역의 면적은 전체 ggNMOS의 면적을 고려 할 때 아주 미미한 수준이어서 전체 정전기 방지 소자의 크기를 거의 증가 시키지 않고도, 정전기 방지 소자를 구성하고 있는 ggNMOS의 모든 핑거를 정전기 발생 시 동시에 턴-온 시켜 정전기 내성을 높일 수 있다.As described above, the ggNMOS according to the present invention can increase the electrostatic resistance by allowing all the fingers constituting the ggNMOS to be turned on at the same time, as a tool. The body-contact region formed of P + was inserted into the source region. The area of the P + region for the body-contact inserted by the present invention is very insignificant considering the area of the entire ggNMOS so that all of the ggNMOS constituting the antistatic element can be made almost without increasing the size of the total antistatic element. Fingers can be turned on at the same time to increase static electricity resistance.

101: 정전기 방지용 다이오드
102: 제 1 PN 다이오드부
103: 신호선
104: 제 2 PN 다이오드부
201: N-type MOSFET
202: P-type MOSFET
301: Body Contact
302: Field Oxide
303,304,305: 신호선
501: Triggering Point
502: Holding Point
503: Second Breakdown Point
101: antistatic diode
102: first PN diode portion
103: signal line
104: second PN diode portion
201: N-type MOSFET
202: P-type MOSFET
301: Body Contact
302: Field Oxide
303,304,305: signal line
501: Triggering Point
502: Holding Point
503: Second Breakdown Point

Claims (6)

소스영역, 게이트 영역 및 드레인 영역으로 이루어진 복수개의 핑거로 형성된 금속 산화막 반도체 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor : MOSFET)에 있어서,
드레인 영역을 공유하지 않으면서 서로 인접한 핑거들 사이에 형성된 소스 영역들 사이에는 바디 컨택 영역이 형성되고,
상기 바디 컨택 영역과 상기 소스 영역 사이에는 필드 옥사이드(Field Oxide)가 존재하지 않는 것을 특징으로 하는 정전기 방지 구조를 가진 MOSFET.In a metal oxide semiconductor field effect transistor (MOSFET) formed of a plurality of fingers consisting of a source region, a gate region and a drain region,
Body contact regions are formed between source regions formed between adjacent fingers without sharing the drain region,
MOSFET having an antistatic structure, characterized in that no field oxide (Field Oxide) is present between the body contact region and the source region. 제 1항에 있어서,
상기 MOSFET는 N형 MOSFET인 것을 특징으로 하는 정전기 방지 구조를 가진 MOSFET.The method of claim 1,
The MOSFET has an antistatic structure, characterized in that the N-type MOSFET. 제 1항에 있어서,
상기 MOSFET는 P형 MOSFET인 것을 특징으로 하는 정전기 방지 구조를 가진 MOSFET.The method of claim 1,
The MOSFET has an antistatic structure, characterized in that the P-type MOSFET. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
상기 MOSFET의 최외곽에 상기 바디 컨택 영역이 추가로 형성되는 것을 특징으로 하는 정전기 방지 구조를 가진 MOSFET.4. The method according to any one of claims 1 to 3,
And the body contact region is further formed on the outermost side of the MOSFET. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
상기 핑거는 짝수개 형성되고, 상기 MOSFET의 최외각에는 소스 영역이 형성되는 것을 특징으로 하는 정전기 방지 구조를 가진 MOSFET.4. The method according to any one of claims 1 to 3,
The number of fingers is formed, the MOSFET having an anti-static structure, characterized in that the source region is formed on the outermost of the MOSFET. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
상기 핑거는 짝수개 형성되고, 상기 MOSFET의 최외각에는 드레인 영역이 형성되는 것을 특징으로 하는 정전기 방지 구조를 가진 MOSFET.4. The method according to any one of claims 1 to 3,
The number of fingers is formed, the MOSFET having an anti-static structure, characterized in that the drain region is formed on the outermost portion of the MOSFET.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09181196A (en) * 1995-12-02 1997-07-11 Samsung Electron Co Ltd Electrostatic protective element
JPH09181195A (en) * 1995-12-02 1997-07-11 Samsung Electron Co Ltd Electrostatic protective device
JP2004186511A (en) * 2002-12-04 2004-07-02 Nec Electronics Corp Protection element against electrostatic discharge
JP2004281843A (en) * 2003-03-18 2004-10-07 Toshiba Corp Static discharge protective element and semiconductor integrated circuit device equipped with the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09181196A (en) * 1995-12-02 1997-07-11 Samsung Electron Co Ltd Electrostatic protective element
JPH09181195A (en) * 1995-12-02 1997-07-11 Samsung Electron Co Ltd Electrostatic protective device
JP2004186511A (en) * 2002-12-04 2004-07-02 Nec Electronics Corp Protection element against electrostatic discharge
JP2004281843A (en) * 2003-03-18 2004-10-07 Toshiba Corp Static discharge protective element and semiconductor integrated circuit device equipped with the same

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