KR101158097B1

KR101158097B1 - Trellis encoder for encoding a dual transmission stream

Info

Publication number: KR101158097B1
Application number: KR1020080036860A
Authority: KR
Inventors: 유정필; 박의준; 권용식; 장용덕; 정해주; 김준수; 정진희; 지금란; 김종훈
Original assignee: 삼성전자주식회사
Priority date: 2005-10-21
Filing date: 2008-04-21
Publication date: 2012-06-22
Also published as: KR101263004B1; KR20080041605A; KR20080044807A

Abstract

전송 스트림을 트렐리스 인코딩하는 트렐리스 인코더가 개시된다. 본 트렐리스 인코더는, 제1 내지 제3 메모리, 외부 제어 신호에 따라 전송 스트림 내의 소정의 제1 비트 및 제1 메모리에 저장된 저장값 중 하나를 선택적으로 출력하는 제1 먹스, 제1 먹스로부터 출력되는 출력값과 제1 메모리에 저장된 저장값을 가산하여 출력하며, 가산 결과값을 제1 메모리에 저장하는 제1 가산기, 외부 제어 신호에 따라 전송 스트림 내의 소정의 제2 비트 및 제2 메모리에 저장된 저장값 중 하나를 선택적으로 출력하는 제2 먹스 및 제2 먹스의 출력값과 제1 메모리에 저장된 저장값을 가산하여 제3 메모리에 저장하는 제2 가산기를 포함한다. 이에 따라, 트렐리스 인코딩을 수행하기에 앞서 효과적으로 초기화를 수행할 수 있다.A trellis encoder is disclosed which trellis encodes a transport stream. The trellis encoder comprises a first mux and a first mux for selectively outputting one of a predetermined first bit in a transport stream and a stored value stored in the first memory according to the first to third memories, an external control signal. A first adder which adds an output value and a stored value stored in the first memory, and outputs the first value, which stores the addition result value in the first memory, and a predetermined second bit in the transport stream and stored in the second memory according to an external control signal. And a second adder for selectively outputting one of the stored values, and a second adder for adding the output value of the second mux and the stored value stored in the first memory to store in the third memory. Accordingly, the initialization can be effectively performed before performing trellis encoding.

초기화, 트렐리스 인코더, 부가기준신호, 듀얼 전송 스트림 Initialization, trellis encoder, additional reference signal, dual transport stream

Description

듀얼 전송 스트림을 인코딩하는 트렐리스 인코더{Trellis encoder for encoding a dual transmission stream}Trellis encoder for encoding a dual transmission stream

본 발명은 디지털 방송용 전송 스트림을 트렐리스 인코딩하는 트렐리스 인코더에 대한 것으로, 더욱 상세하게는 미국향 지상파 DTV 시스템인 ATSC VSB 방식의 수신성능을 향상시키기 위해 부가기준신호가 삽입된 전송 스트림을 생성하여 송신하는 송신 시스템에 적용되어, 전송 스트림을 트렐리스 인코딩하는 트렐리스 인코딩 장치 밍 그 방법에 대한 것이다.The present invention relates to a trellis encoder for trellis encoding a transmission stream for digital broadcasting. More particularly, the present invention relates to a transport stream having an additional reference signal inserted therein to improve reception performance of an ATSC VSB system, which is a terrestrial DTV system for the US. Applied to a transmission system that generates and transmits, a method for trellis encoding apparatus for trellis encoding a transport stream.

미국향 지상파 디지털 방송 시스템인 ATSC VSB 방식은 싱글 캐리어 방식이며 312세그먼트 단위로 필드 동기신호(field sync)가 사용되고 있다. 이로 인해 열악한 채널, 특히 도플러 페이딩 채널에서 수신성능이 좋지 않다. ATSC VSB, a terrestrial digital broadcasting system for the United States, is a single carrier system and field sync signals are used in units of 312 segments. This results in poor reception, especially on poor channels, especially the Doppler fading channel.

도 1은 일반적인 미국향 지상파 디지털 방송 시스템으로서 ATSC DTV 규격에 따른 송수신기를 나타낸 블록도이다. 도 1의 디지털 방송 송신기는 Philips가 제안한 EVSB system으로서, 기준 ATSC VSB 시스템의 노멀 데이터(Normal data)에 로버스트 데이터(Robust data)를 추가한 듀얼 스트림(Dual stream)을 형성하여 전송할 수 있도록 구성한 방식이다.1 is a block diagram showing a transceiver according to the ATSC DTV standard as a general US terrestrial digital broadcasting system. The digital broadcasting transmitter of FIG. 1 is an EVSB system proposed by Philips, and configured to transmit and form a dual stream in which robust data is added to normal data of a reference ATSC VSB system. to be.

도 1에 도시된 바와 같이, 디지털 방송 송신기는 듀얼 스트림을 랜덤화시키는 랜덤화부(11), 전송 과정에서 채널 특성에 의해 발생하는 오류를 정정하기 위해 전송 스트림에 패리티 바이트를 추가하는 컨캣네이티드 부호화기(Concatenated coder) 형태인 리드솔로몬 인코더(Reed-Solomon encoder: 12), RS 인코딩된 데이터를 소정 패턴에 따라 인터리빙을 수행하는 인터리버(13) 및 인터리빙된 데이터에 대해 2/3 비율로 트렐리스 인코딩을 수행하여 8 레벨 심볼로 맵핑을 수행하는 트렐리스 인코더(2/3 rate trellis encoder: 14)를 포함하여, 듀얼 스트림에 대해 에러 정정 부호화를 수행한다. As shown in FIG. 1, the digital broadcast transmitter includes a randomizer 11 that randomizes a dual stream, a combined encoder that adds a parity byte to a transport stream to correct an error caused by channel characteristics in a transmission process. Reed-Solomon encoder (12) in the form of a concatenated coder, an interleaver 13 for interleaving RS encoded data according to a predetermined pattern, and trellis encoding at a 2/3 ratio for the interleaved data. And a trellis encoder 14 performing mapping to 8 level symbols to perform error correction encoding on the dual stream.

또한, 디지털 방송 송신기는 에러 정정 부호화가 수행된 데이터에 대해 도 2의 데이터 포맷과 같이 필드 싱크(field Sync)와 세그먼트 싱크(Segment Sync)를 삽입하는 다중화부(15) 및 세그먼트 동기신호와 필드 동기신호가 삽입된 데이터 심볼에 소정의 DC 값을 부가하여 파일럿 톤을 삽입하고 펄스 성형하여 VSB 변조를 수행하고 RF 채널 대역의 신호로 변환(up-converting)하여 전송하는 변조부(16)를 포함한다. In addition, the digital broadcast transmitter includes a multiplexer 15 for inserting field sync and segment sync to the data on which the error correction coding is performed, as shown in the data format of FIG. And a modulator 16 for adding a predetermined DC value to the data symbol into which the signal is inserted, inserting a pilot tone, performing pulse shaping to perform VSB modulation, and up-converting to a signal in an RF channel band. .

따라서, 디지털 방송 송신기는 노멀 데이터와 로버스트 데이터를 하나의 채널로 송신하는 듀얼 스트림 방식에 따라 노멀 데이터와 로버스트 데이터가 멀티플렉싱되어(미도시) 랜덤화부(11)로 입력된다. 입력된 데이터는 랜덤화부(11)를 통해 데이터 랜덤화하고, 랜덤화된 데이터는 외부호화기(Outer coder)인 리드솔로몬 인코더(12)를 통해 외부호화 하고, 인터리버(13)를 통해 부호화된 데이터를 분산시킨다. 또한, 인터리빙된 데이터를 12심볼 단위로 트렐리스 인코딩부(14)를 통해 내 부호화하여 내부호화 된 데이터에 대해 8 레벨 심볼로 맵핑을 한 후, 필드 동기신호와 세그먼트 동기신호를 삽입하고, 그 후 파일럿 톤을 삽입하여 VSB 변조를 하고 RF 신호로 변환하여 전송하게 된다. Accordingly, the digital broadcast transmitter is input to the randomization unit 11 by multiplexing the normal data and the robust data (not shown) according to the dual stream method of transmitting the normal data and the robust data on one channel. The input data is randomized through the randomization unit 11, and the randomized data is externally encoded through the Reed Solomon encoder 12, which is an outer coder, and the encoded data is interleaved. Disperse In addition, the interleaved data is internally encoded through the trellis encoding unit 14 in units of 12 symbols to map internally encoded data into 8 level symbols, and then a field sync signal and a segment sync signal are inserted. After the pilot tone is inserted, VSB modulation is performed and converted into an RF signal for transmission.

한편, 도 1의 디지털 방송 수신기는 채널을 통해 수신된 RF 신호를 기저 신호로 변환하는 튜너(미도시), 변환된 기저신호에 대해 동기검출 및 복조를 수행하는 복조부(21), 복조된 신호에 대해 멀티패스에 의해 발생된 채널 왜곡을 보상하는 등화부(22), 등화된 신호에 대해 에러를 정정하고 심볼 데이터로 복호하는 비터비 디코더(23), 디지털 방송 송신기의 인터리버(13)에 의해 분산된 데이터를 재 정렬하는 디인터리버(24), 에러를 정정하는 RS 디코더(25), RS 디코더(25)를 통해 정정된 데이터를 역 랜덤화(derandomize)하여 MPEG-2 전송 스트림을 출력하는 역랜덤화부(26)를 포함한다. Meanwhile, the digital broadcast receiver of FIG. 1 includes a tuner (not shown) for converting an RF signal received through a channel into a base signal, a demodulator 21 for performing synchronous detection and demodulation on the converted base signal, and a demodulated signal. By the equalizer 22 for compensating for channel distortion generated by the multipath with respect to the equalized signal, the Viterbi decoder 23 for correcting an error for the equalized signal and decoding it into symbol data, and the interleaver 13 of the digital broadcast transmitter. A deinterleaver 24 for rearranging distributed data, an RS decoder 25 for correcting errors, and an inverse randomization of the corrected data through the RS decoder 25 to output an MPEG-2 transport stream. The randomization unit 26 is included.

따라서, 도 1의 디지털 방송 수신기는 디지털 방송 송신기의 역 과정으로 RF 신호를 기저 대역으로 변환(Down-converting)하고, 변환된 신호를 복조 및 등화한 후 채널 디코딩을 수행하여 원 신호를 복원한다.Accordingly, the digital broadcast receiver of FIG. 1 performs down-converting of an RF signal to baseband in the reverse process of the digital broadcast transmitter, demodulates and equalizes the converted signal, and performs channel decoding to restore the original signal.

도 2는 미국향 디지털 방송(8-VSB) 시스템의 세그먼트 동기신호 및 필드 동기신호가 삽입된 VSB 데이터 프레임을 나타낸다. 도시된 바와 같이, 1개의 프레임은 2개의 필드로 구성되며 1개의 필드는 첫번째 세그먼트인 1개의 필드 동기신호 세그먼트(field sync segment)와 312 개의 데이터 세그먼트로 구성된다. 또한, VSB 데이터 프레임에서 1개의 세그먼트는 MPEG-2 패킷 하나에 대응되며, 1개의 세그먼트는 4 심볼의 세그먼트 동기신호(segment sync)와 828 개의 데이터 심볼로 구성된 다. FIG. 2 shows a VSB data frame in which a segment synchronization signal and a field synchronization signal are inserted in a US-based digital broadcasting (8-VSB) system. As shown, one frame consists of two fields and one field consists of one field sync segment, which is the first segment, and 312 data segments. In addition, one segment corresponds to one MPEG-2 packet in a VSB data frame, and one segment includes four symbols of a segment sync signal and 828 data symbols.

도 2에서 동기신호인 세그먼트 동기신호와 필드 동기신호는 디지털 방송 수신기 측에서 동기 및 등화를 위해 사용된다. 즉, 필드 동기신호 및 세그먼트 동기신호는 디지털 방송 송신기 및 수신기 사이에 이미 알려진 데이터로서 수신기 측에서 등화를 수행할 때 기준 신호(Reference Signal)로서 사용된다. In FIG. 2, the segment synchronization signal and the field synchronization signal, which are synchronization signals, are used for synchronization and equalization at the digital broadcast receiver. That is, the field synchronizing signal and the segment synchronizing signal are data already known between the digital broadcast transmitter and the receiver and used as reference signals when performing equalization at the receiver side.

도 1의 미국향 지상파 디지털 방송 시스템은 기존 ATSC VSB 시스템의 노멀 데이터에 로버스트 데이터를 추가하여 듀얼 스트림을 형성하여 전송할 수 있도록 구성된 방식으로 기존의 노멀 데이터에 로버스트 데이터를 함께 전송한다.The terrestrial digital broadcasting system of FIG. 1 transmits robust data to existing normal data in a manner configured to form dual streams by adding robust data to normal data of the conventional ATSC VSB system.

그러나, 도 1의 미국향 지상파 디지털 방송 시스템은 로버스트 데이터의 추가에 따른 듀얼 스트림 전송에도 불구하고 기존의 노멀 데이터 스트림 전송에 따른 멀티 패스 채널에서의 열악한 수신 성능을 개선하는 효과는 거의 없다는 문제점이 있다. 즉, 노멀 스트림의 개선에 따른 수신 성능 개선 효과가 거의 없다는 문제점이 있다. 또한, 터보 스트림에 대해서도 멀티 패스 환경에서 수신 성능 개선 효과가 크지 않다는 문제점이 있었다.However, in the U.S. terrestrial digital broadcasting system of FIG. 1, despite the dual stream transmission due to the addition of robust data, there is little problem of improving the poor reception performance in the multipath channel due to the conventional normal data stream transmission. have. That is, there is a problem in that there is almost no improvement in reception performance due to the improvement of the normal stream. In addition, there is a problem that the reception performance improvement effect in the multi-pass environment is not large for the turbo stream.

한편, 터보 스트림의 수신 성능을 개선시키기 위하여 듀얼 전송 스트림 내에 부가기준신호를 삽입하는 기술이 개발되고 있다. 이에 따라, 부가 기준 신호가 삽입된 듀얼 전송 스트림을 적절하게 인코딩하기 위한 기술에 대한 필요성이 대두되고 있다.Meanwhile, in order to improve the reception performance of a turbo stream, a technique for inserting an additional reference signal into a dual transport stream has been developed. Accordingly, there is a need for a technique for properly encoding a dual transport stream into which an additional reference signal is inserted.

본 발명은 상술한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 부가기준신호가 삽입된 전송 스트림을 생성하여 송신하는 송신 시스템에 적용되어, 적절한 타이밍에 초기화를 수행한 후 전송 스트림을 트렐리스 인코딩함으로써, 듀얼 전송 스트림을 적절하게 인코딩할 수 있는 트렐리스 인코더를 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and an object of the present invention is to be applied to a transmission system that generates and transmits a transport stream in which an additional reference signal is inserted, and performs trellis after performing initialization at an appropriate timing. By encoding, a trellis encoder capable of properly encoding a dual transport stream is provided.

이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따르면, 전송 스트림을 트렐리스 인코딩하는 트렐리스 인코더는, 제1 메모리 내지 제3 메모리, 외부 제어 신호에 따라 상기 전송 스트림 내의 소정의 제1 비트 및 상기 제1 메모리에 저장된 저장값 중 하나를 선택적으로 출력하는 제1 먹스, 상기 제1 먹스로부터 출력되는 출력값과 상기 제1 메모리에 저장된 저장값을 가산하여 출력하며, 상기 가산 결과값을 상기 제1 메모리에 저장하는 제1 가산기, 상기 외부 제어 신호에 따라 상기 전송 스트림 내의 소정의 제2 비트 및 상기 제2 메모리에 저장된 저장값 중 하나를 선택적으로 출력하는 제2 먹스, 및 상기 제2 먹스의 출력값과 상기 제1 메모리에 저장된 저장값을 가산하여 상기 제3 메모리에 저장하는 제2 가산기를 포함한다.According to an embodiment of the present invention for achieving the above object, a trellis encoder for trellis encoding a transport stream includes a first memory, a third memory, and a predetermined signal in the transport stream according to an external control signal. A first mux for selectively outputting one of a first bit and a stored value stored in the first memory, an output value output from the first mux and a stored value stored in the first memory, and added; A first adder for storing the data in the first memory, a second mux for selectively outputting one of a predetermined second bit in the transport stream and a stored value stored in the second memory according to the external control signal, and the first adder. And a second adder configured to add an output value of a two mux and a stored value stored in the first memory to store the stored value in the third memory.

이 경우, 상기 제2 메모리는, 상기 제2 가산기의 가산 결과값이 상기 제3 메모리에 저장되면, 상기 제3 메모리에 기 저장되어 있던 값이 쉬프트되어 저장된다.In this case, when the addition result value of the second adder is stored in the third memory, the value previously stored in the third memory is shifted and stored.

바람직하게는, 상기 제1 먹스는 상기 외부 제어 신호가 초기화 신호이면, 상기 제1 메모리에 저장된 저장값을 선택하여 출력하며, 상기 제1 가산기는 상기 제1 먹스의 출력값 및 상기 제1 메모리에 저장된 저장값을 배타적 논리합하여 그 결과 값을 제1 메모리에 저장할 수 있다. 이에 따라, 상기 제1 메모리를 초기화시킬 수 있다.Preferably, the first mux selects and outputs a stored value stored in the first memory when the external control signal is an initialization signal, and the first adder stores the output value of the first mux and the first memory stored in the first memory. The exclusive value may be ORed and the resultant value may be stored in the first memory. Accordingly, the first memory can be initialized.

또한 바람직하게는, 상기 제1 메모리가 초기화되면, 상기 제1 메모리에 기 저장되어 있던 값이 제1 초기값으로서 출력될 수 있다.Also preferably, when the first memory is initialized, a value previously stored in the first memory may be output as a first initial value.

한편, 상기 제2 먹스는 상기 외부 제어 신호가 초기화 신호이면 상기 제2 메모리에 저장된 저장값을 선택하여 출력할 수 있다. 이 경우, 상기 제2 가산기는 상기 제2 먹스의 출력값 및 상기 제2 메모리에 저장된 저장값을 배타적 논리합하여 그 결과값을 제3 메모리에 저장함으로써 상기 제3 메모리를 초기화시킬 수 있다.The second mux may select and output a stored value stored in the second memory when the external control signal is an initialization signal. In this case, the second adder may initialize the third memory by exclusively ORing the output value of the second mux and the stored value stored in the second memory and storing the result in the third memory.

상기 제3 메모리가 초기화되면, 상기 제2메모리에 기 저장되어 있던 값이 제2 초기값으로서 출력될 수 있다.When the third memory is initialized, a value previously stored in the second memory may be output as a second initial value.

이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어 져 서는 안될 것이다.While the above has been shown and described with respect to preferred embodiments of the invention, the invention is not limited to the specific embodiments described above, it is usually in the technical field to which the invention belongs without departing from the spirit of the invention claimed in the claims. Various modifications can be made by those skilled in the art, and these modifications should not be individually understood from the technical spirit or the prospect of the present invention.

본 발명에 따른 트렐리스 인코더는, 부가기준신호가 삽입된 전송 스트림을 생성하여 송신하는 송신 시스템에 적용되어, 전송 스트림을 트렐리스 인코딩할 수 있다. 이 경우, 부가기준신호의 인코딩 전에 초기화를 수행함으로써, 부가기준신호가 삽입된 전송 스트림을 정상적으로 처리하여 송신할 수 있게 된다.The trellis encoder according to the present invention is applied to a transmission system that generates and transmits a transport stream into which an additional reference signal is inserted, thereby trellis encoding the transport stream. In this case, initialization is performed before encoding the additional reference signal, so that the transport stream into which the additional reference signal is inserted can be processed and transmitted normally.

이하에서, 첨부된 도면을 참조하여 본 발명에 대하여 자세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail with respect to the present invention.

도 3은 본 발명의 일 실시 예에 따른 트렐리스 인코더의 구성을 나타내는 모식도이다. 도 3에 따르면, 본 트렐리스 인코더는 두 개의 먹스(111, 112), 제1 내지 제3 메모리 S0, S1, S2(115, 116, 117), 두 개의 가산기(113, 114)를 포함한다.3 is a schematic diagram showing the configuration of a trellis encoder according to an embodiment of the present invention. According to FIG. 3, the present trellis encoder includes two muxes 111 and 112, first to third memories S0, S1 and S2 115, 116 and 117, and two adders 113 and 114. .

본 트렐리스 인코더는 부가기준신호가 삽입된 듀얼 전송 스트림을 수신하여 트렐리스 인코딩한다. 이 경우, 부가기준신호가 삽입된 영역을 트렐리스 인코딩하기 직전에 초기화를 수행한다. 즉, 적응 필드 내부에 초기화를 위해 마련된 스터핑 영역에 해당하는 스트림이 트렐리스 인코더로 입력되면, 초기화를 수행한다. The trellis encoder receives and performs trellis encoding of the dual transport stream into which the additional reference signal is inserted. In this case, initialization is performed immediately before trellis encoding the region into which the additional reference signal is inserted. That is, when a stream corresponding to a stuffing area provided for initialization in the adaptation field is input to the trellis encoder, initialization is performed.

초기화는 외부제어신호에 따라 결정된다. 구체적으로는, 제1 및 제2 먹스(111, 112)에는 제어 신호 0 또는 1이 입력될 수 있으며, 이 중 제어 신호 1이 초기화 신호로 사용되고, 제어 신호 0이 일반 동작 신호로 사용될 수 있다. Initialization is determined according to the external control signal. Specifically, the control signal 0 or 1 may be input to the first and second muxes 111 and 112, among which the control signal 1 may be used as an initialization signal and the control signal 0 may be used as a general operation signal.

제1 먹스(111)는 외부제어신호에 따라 제1 메모리 S0(115)에 저장된 값과, 전송 스트림 상의 비트 D0 중 하나를 선택하여 제1 가산기(113)로 출력한다. 구체적으로는, 제어 신호 1이 입력되었을 때는 S0(115)에 저장된 값을 출력하고, 제어 신호 0이 입력되었을 때는 D0를 출력한다. D0란 전송 스트림 내에서 초기화를 위해 마련된 스터핑 영역에 기록된 비트를 의미한다. The first mux 111 selects one of a value stored in the first memory S0 115 and a bit D0 on the transport stream according to an external control signal, and outputs the selected value to the first adder 113. Specifically, when control signal 1 is inputted, the value stored in S0 115 is outputted, and when control signal 0 is inputted, D0 is outputted. D0 means a bit recorded in a stuffing area prepared for initialization in the transport stream.

마찬가지로, 제2 먹스(112)는 제어신호에 따라 제2 메모리 S1(116)에 저장된 값과, 입력되는 비트 D1 중 하나를 선택하여 제2 가산기(114)로 출력한다. 구체적으로는, 제어 신호 1이 입력되었을 때는 제2 메모리 S1(116)에 저장된 값을 출력하 고, 제어 신호 0이 입력되었을 때는 D1을 출력한다. D1 역시 전송 스트림 내에서 초기화를 위해 마련된 스터핑 영역에 기록된 비트를 의미한다.Similarly, the second mux 112 selects one of a value stored in the second memory S1 116 and an input bit D1 according to the control signal, and outputs it to the second adder 114. Specifically, when the control signal 1 is inputted, the value stored in the second memory S1 116 is outputted, and when the control signal 0 is inputted, D1 is outputted. D1 also means a bit recorded in the stuffing area prepared for initialization in the transport stream.

제1 가산기(113)는 제1 먹스(111)의 출력값과, 제1 메모리 S0(115) 저장값을 가산한다. 가산된 결과값은 Z2로서 출력되면서, 동시에 제1 메모리 S0(115)에 저장된다. The first adder 113 adds the output value of the first mux 111 and the stored value of the first memory S0 115. The added result value is output as Z2 and simultaneously stored in the first memory S0 115.

제어 신호 1이 입력되었을 경우, 제1 먹스(111)는 제1 메모리 S0(115) 저장값을 선택하여 출력하므로, 제1 가산기(113)의 두 입력 값은 동일하게 된다. 제1 가산기는 배타적 논리합을 수행하므로, 그 결과값은 0이 된다. 따라서, 제1 메모리 S0(115)에는 0이 저장되어 초기화된다. When the control signal 1 is input, since the first mux 111 selects and outputs the first memory S0 115 stored value, the two input values of the first adder 113 are the same. Since the first adder performs an exclusive OR, the result is zero. Therefore, 0 is stored and initialized in the first memory S0 115.

이 경우, 기존에 제1 메모리 S0(115)에 저장되어 있던 값은 제1 초기값 X1으로서 출력된다. 출력된 제1 초기값 X1은 초기화에 따른 패리티 정정 작업에 사용될 수 있다. In this case, the value previously stored in the first memory S0 115 is output as the first initial value X1. The output first initial value X1 may be used in the parity correction operation according to the initialization.

한편, 제2 먹스(112)는 제어 신호 1이 입력되었을 경우, 제2 메모리 S1(116)에 저장된 값을 선택하여 출력한다. 제2 먹스(112)의 출력값은 바로 Z1으로서 출력되면서, 동시에 제2 가산기(114)에도 제공된다. 또한, 제2 먹스(112)의 출력값은 제2 초기값 X0로서 외부로 출력된다. 제2 메모리 S1(116)에 저장된 값은 제2 가산기(114)에도 직접 제공된다. 제2 가산기(114) 역시 배타적 논리합 연산을 수행하므로, 그 결과값은 0이 된다. 제2 가산기(114)의 연산 결과값은 그대로 제3 메모리 S2(117)에 저장되므로, 제3 메모리 S2(117)가 0으로 초기화된다. 이와 동시에, 기존에 제3 메모리 S2(117)에 저장되어 있던 값은 제2 메모리 S1(116)으로 쉬프트된 다. 또한, 기존에 제3 메모리 S2(117)에 저장되어 있던 값은 Z0로서 출력된다.On the other hand, when the control signal 1 is input, the second mux 112 selects and outputs a value stored in the second memory S1 116. The output value of the second mux 112 is directly output as Z1 and is also provided to the second adder 114 at the same time. The output value of the second mux 112 is output to the outside as the second initial value X0. The value stored in the second memory S1 116 is also directly provided to the second adder 114. Since the second adder 114 also performs an exclusive OR operation, the result is zero. Since the operation result value of the second adder 114 is stored in the third memory S2 117 as it is, the third memory S2 117 is initialized to zero. At the same time, the value previously stored in the third memory S2 117 is shifted to the second memory S1 116. The value previously stored in the third memory S2 117 is output as Z0.

이러한 상태에서 다시 제어 신호 1이 입력되면 제2 메모리 S1(116)에는 제3 메모리 S2(117)에 저장된 값, 즉, 0이 쉬프트된다. 이에 따라, 제2 메모리 S1(116)도 초기화된다. 이와 동시에, 제2 먹스(112)는 현재의 제2 메모리 S1(116)에 저장된 값(즉, 초기화 이전에 제3 메모리 S2(117)에 저장되어 있던 값)이 제2 초기값 X0값으로서 출력된다. In this state, when the control signal 1 is input again, the value stored in the third memory S2 117, that is, 0, is shifted to the second memory S1 116. Accordingly, the second memory S1 116 is also initialized. At the same time, the second mux 112 outputs the value stored in the current second memory S1 116 (that is, the value stored in the third memory S2 117 before initialization) as the second initial value X0 value. do.

초기화 구간이 아닌 경우, 제어신호 0이 제1 및 제2 먹스(111, 112)로 출력된다. 이에 따라, D0, D1이 각각 선택되어 트렐리스 인코딩이 진행된다. If not, the control signal 0 is output to the first and second muxes 111 and 112. Accordingly, D0 and D1 are respectively selected to perform trellis encoding.

제어신호 0 또는 1은 별도로 구비된 제어신호생성부(미도시)로부터 수신할 수 있다.The control signal 0 or 1 may be received from a control signal generator (not shown) separately provided.

이상 설명한 바와 같이, 초기화가 진행되면, 트렐리스 인코더 각각은 기 저장되어 있던 내부 메모리 값에 대응되는 값을 초기값으로 출력한다.As described above, when the initialization proceeds, each trellis encoder outputs a value corresponding to an internal memory value previously stored as an initial value.

한편, 제2 먹스(112) 측에는 두 개의 메모리(116, 117)가 배치되므로, 이들을 초기화하기 위해서는 제어신호 2 심볼이 요구된다. 그리고, 전체 3개의 메모리(115, 116, 117)를 이용해 만들 수 있는 초기값 상태는 8가지(000, 111, 001, 010, 100, 110, 101, 011)가 존재한다. 이에 따라, 각 초기값 상태에 대응되는 X0, X1 값을 이용하여 패리티를 변경할 수 있다. On the other hand, since two memories 116 and 117 are disposed on the side of the second mux 112, two symbols of the control signal are required to initialize them. In addition, there are eight initial state values (000, 111, 001, 010, 100, 110, 101, and 011) that can be created using all three memories 115, 116, and 117. Accordingly, the parity may be changed by using X0 and X1 values corresponding to respective initial value states.

본 트렐리스 인코더의 초기화 과정은 다음 표를 통해 구체적으로 설명할 수 있다.The initialization process of the trellis encoder can be described in detail with the following table.

Reset
at t=0Reset
at t = 0 (S0 S1 S2)
at t =0(S0 S1 S2)
at t = 0 (X0 X1) at t =0(X0 X1) at t = 0 (S0 S1 S2)
at t =1(S0 S1 S2)
at t = 1 (X0 X1) at t =1(X0 X1) at t = 1 (S0 S1 S2)
Next State at t =2(S0 S1 S2)
Next State at t = 2 Output
(Z2 Z1 Z0)Output
(Z2 Z1 Z0) 1One 0,0,00,0,0 0,00,0 0,0,00,0,0 0,00,0 0,0,00,0,0 000000 1One 0,0,10,0,1 0,10,1 0,0,00,0,0 0,00,0 0,0,00,0,0 000000 1One 0,1,00,1,0 0,00,0 1,0,01,0,0 1,01,0 0,0,00,0,0 000000 1One 0,1,10,1,1 0,10,1 1,0,01,0,0 1,01,0 0,0,00,0,0 000000 1One 1,0,01,0,0 1,01,0 0,0,00,0,0 0,00,0 0,0,00,0,0 000000 1One 1,0,11,0,1 1,11,1 0,0,00,0,0 0,00,0 0,0,00,0,0 000000 1One 1,1,01,1,0 1,01,0 1,0,01,0,0 1,01,0 0,0,00,0,0 000000 1One 1,1,11,1,1 1,11,1 1,0,01,0,0 1,01,0 0,0,00,0,0 000000

표 1에서 t=0에서 제어신호(즉, 리셋신호)가 1이 되면 초기화가 개시되어, t=2 이후 시점에서는 S0, S1, S2가 모두 0이 됨을 알 수 있다. 이와 같이, 2 심볼 클럭 구간동안 초기화가 완료됨을 알 수 있다.In Table 1, when the control signal (that is, the reset signal) becomes 1 at t = 0, the initialization is started, and it can be seen that S0, S1, and S2 are all 0 after t = 2. As such, it can be seen that initialization is completed during the two symbol clock period.

도 4는 본 트렐리스 인코더에서 인코딩하는 듀얼 전송 스트림 구성의 일 예를 나타내는 모식도이다. 도 4에 따른 듀얼 전송 스트림은, 듀얼 전송 스트림 1 필드(Field)의 312 세그먼트(Segment)의 패킷 안에 터보 스트림 78 패킷을 삽입한 형태이다. 듀얼 전송 스트림은, 터보 스트림 1 패킷(188byte)과 노멀 스트림 3 패킷(188byte) 형태인 1:3 비율로 4 패킷씩 반복되어 구성된다. 한편, 듀얼 전송 스트림의 312 세그먼트 안에 터보 스트림 70 패킷을 삽입한 경우, 듀얼 전송 스트림은, 터보 스트림 1 패킷과 노멀 스트림 3 패킷 형태인 1:3 비율로 4 패킷씩 70번 반복되고 남은 32 패킷은 노멀 스트림 패킷으로 구성된다. 각 패킷에는 S바이트 크기의 부가기준신호(SRS)가 삽입됨으로써, 터보 스트림의 크기는 182-S 바이트가 된다.4 is a schematic diagram illustrating an example of a dual transport stream configuration encoded by the trellis encoder. The dual transport stream according to FIG. 4 is a form in which a turbo stream 78 packet is inserted into a packet of 312 segments of a dual transport stream 1 field. The dual transport stream is configured by repeating four packets at a 1: 3 ratio in the form of a turbo stream 1 packet (188 bytes) and a normal stream 3 packet (188 bytes). On the other hand, when the turbo stream 70 packets are inserted into the 312 segments of the dual transport stream, the dual transport stream is repeated 70 times by 4 packets at a 1: 3 ratio of 1 turbo stream packet and 3 normal stream packets, and the remaining 32 packets are It consists of normal stream packets. Each packet is inserted with an additional reference signal SRS of size S bytes, whereby the size of the turbo stream is 182-S bytes.

도 1은 종래의 디지털 방송(ATSC VSB) 송수신 시스템의 구성을 나타내는 블럭도,1 is a block diagram showing the configuration of a conventional digital broadcast (ATSC VSB) transmission and reception system;

도 2는 종래의 ATSC VSB 데이터의 프레임 구조를 나타내는 예시도,2 is an exemplary diagram illustrating a frame structure of conventional ATSC VSB data;

도 3은 본 발명의 일 실시 예에 따른 트렐리스 인코더의 구성을 나타내는 모식도, 그리고,3 is a schematic diagram showing the configuration of a trellis encoder according to an embodiment of the present invention, and

도 4는 도 3의 트렐리스 인코더에서 인코딩하는 듀얼 전송 스트림 구조의 일 예를 나타내는 모식도이다.4 is a schematic diagram illustrating an example of a dual transport stream structure encoded by the trellis encoder of FIG. 3.

* 도면 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawing

111 : 제1 먹스 112 : 제2 먹스111: first mux 112: second mux

113 : 제1 가산기 114 : 제2 가산기113: first adder 114: second adder

115 : 제1 메모리 116 : 제2 메모리115: first memory 116: second memory

117 : 제3 메모리117: third memory

Claims

전송 스트림을 트렐리스 인코딩하는 트렐리스 인코더에 있어서,A trellis encoder for trellis encoding a transport stream,

제1 메모리 내지 제3 메모리;First to third memories;

외부 제어 신호에 따라 상기 전송 스트림 내의 제1 비트 및 상기 제1 메모리에 저장된 저장값 중 하나를 선택적으로 출력하는 제1 먹스;A first mux for selectively outputting one of a first bit in the transport stream and a stored value stored in the first memory according to an external control signal;

상기 제1 먹스로부터 출력되는 출력값과 상기 제1 메모리에 저장된 저장값을 가산하여 출력하며, 상기 가산 결과값을 상기 제1 메모리에 저장하는 제1 가산기;A first adder configured to add an output value output from the first mux and a stored value stored in the first memory, and to store the addition result value in the first memory;

상기 외부 제어 신호에 따라 상기 전송 스트림 내의 제2 비트 및 상기 제2 메모리에 저장된 저장값 중 하나를 선택적으로 출력하는 제2 먹스; 및A second mux for selectively outputting one of a second bit in the transport stream and a stored value stored in the second memory according to the external control signal; And

상기 제2 먹스의 출력값과 상기 제2 메모리에 저장된 저장값을 가산하여 상기 제3 메모리에 저장하는 제2 가산기;를 포함하며,And a second adder configured to add the output value of the second mux and the stored value stored in the second memory to store in the third memory.

상기 외부 제어 신호가 초기화 신호이면 상기 제1 내지 제3 메모리는 초기화되며,If the external control signal is an initialization signal, the first to third memories are initialized.

상기 초기화 신호에 따라 상기 제1 내지 제3 메모리에서 출력된 값 중 적어도 하나는 초기화에 따른 패리티 정정 작업에 사용되는 것을 특징으로 하는 트렐리스 인코더.The trellis encoder according to the initialization signal, at least one of the values output from the first to the third memory is used for the parity correction operation according to the initialization.

제1항에 있어서,The method of claim 1,

상기 제2 메모리는,The second memory,

상기 제2 가산기의 가산 결과값이 상기 제3 메모리에 저장되면, 상기 제3 메모리에 기 저장되어 있던 값이 쉬프트되어 저장되는 것을 특징으로 하는 트렐리스 인코더.And a value previously stored in the third memory is shifted and stored when the addition result value of the second adder is stored in the third memory.

제2항에 있어서,3. The method of claim 2,

상기 제1 먹스는 상기 외부 제어 신호가 초기화 신호이면, 상기 제1 메모리에 저장된 저장값을 선택하여 출력하며, 상기 제1 가산기는 상기 제1 먹스의 출력값 및 상기 제1 메모리에 저장된 저장값을 배타적 논리합하여 그 결과값을 제1 메모리에 저장함으로써, 상기 제1 메모리를 초기화시키는 것을 특징으로 하는 트렐리스 인코더.The first mux selects and outputs a stored value stored in the first memory when the external control signal is an initialization signal, and the first adder is exclusive of an output value of the first mux and a stored value stored in the first memory. And the first memory is initialized by storing the result in the first memory.

제3항에 있어서,The method of claim 3,

상기 제1 메모리가 초기화되면, 상기 제1 메모리에 기 저장되어 있던 값이 제1 초기값으로서 출력되는 것을 특징으로 하는 트렐리스 인코더.And a value previously stored in the first memory is output as the first initial value when the first memory is initialized.

제2항에 있어서,3. The method of claim 2,

상기 제2 먹스는 상기 외부 제어 신호가 초기화 신호이면 상기 제2 메모리에 저장된 저장값을 선택하여 출력하며, The second mux selects and outputs a stored value stored in the second memory when the external control signal is an initialization signal.

상기 제2 가산기는 상기 제2 먹스의 출력값 및 상기 제2 메모리에 저장된 저장값을 배타적 논리합하여 그 결과값을 제3 메모리에 저장함으로써 상기 제3 메모리를 초기화시키는 것을 특징으로 하는 트렐리스 인코더.And the second adder initializes the third memory by exclusively ORing the output value of the second mux and the stored value stored in the second memory and storing the result in the third memory.

제5항에 있어서,The method of claim 5,

상기 제3 메모리가 초기화되면, 상기 제2메모리에 기 저장되어 있던 값이 제 2 초기값으로서 출력되는 것을 특징으로 하는 트렐리스 인코더.And when the third memory is initialized, a value previously stored in the second memory is output as a second initial value.