KR101156383B1 - 신호 스케일링 장치, 베이스밴드 및 오디오 인터페이스 장치, 베이스밴드 장치, 무선 주파수 장치 및 무선 통신 장비 - Google Patents

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Abstract

본 발명은 무선 통신 장비의 전송 경로를 위한 신호 스케일링 장치(D)에 관한 것으로, 전송할 위상 변조 신호 및/또는 진폭 변조 신호를 수신하고, 선택된 스케일링 진폭 및 선택된 위상차를 가진 위상 변조 신호 및/또는 진폭 변조 신호를 출력하기 위해 선택된 복소 이득을 상술한 위상 변조 신호 및/또는 진폭 변조 신호에 곱하도록 구성된 프로세싱 수단(PM)을 포함한다.

Description

신호 스케일링 장치, 베이스밴드 및 오디오 인터페이스 장치, 베이스밴드 장치, 무선 주파수 장치 및 무선 통신 장비{COMPLEX SIGNAL SCALING FOR PHASE AND/OR AMPLITUDE MODULATED SIGNALS}
본 발명은 위상 변조 신호 및/또는 진폭 변조 신호를 사용하는 무선 통신 장비의 전송 경로(또는 구역)에 관한 것으로, 보다 상세하게는 그러한 장비 내에서의 신호 스케일링에 관련한 것이다.
당업자가 주지하는 바와 같이, GSM 또는 UMTS 이동 전화와 같은 일부 무선 통신 장비의 전송 경로는 전송 신호의 이득을 변경하기 위한 신호 스케일링 장치를 포함한다. 이 신호 스케일링 장치는 전송 경로의 아날로그 및/또는 디지털 부분에 제공된다.
디지털 도메인에서의 이득 변화를 위한 많은 신호 스케일링 장치가 제안되어 왔다. 그들의 대부분은 데이터 신호와 선택된 이득이 "쉬프트-애드-스토어(shift-add-store)" 프로시쥬어를 통해 2진 곱셈(binary multiply)되는 곱셈기(multiplier)이다. 나머지는 미리 연산된 모든 가능한 값이 저장되고 선택된 어드레스(selected address)에 따라서 선택되는 룩업 테이블(look-up table)을 토대로 한다. 이 장치들의 일부는 이득이 종종 데시벨(dB)로 주어지는 오디오 또는 통신 신호의 경우에 편리한, 곱셈(multiplication)을 단순한 2진 덧셈(binary addition)으로 줄이는 로그 도메인 내의 신호 프로세싱에 기반하는 알고리즘을 구현한다.
아날로그 도메인에서의 이득 변화를 위한 일부의 신호 스케일링 장치 또한 제안되어 왔다. 그러한 스케일링은 전류 모드 또는 전압 모드 내에서 행해질 수 있다. 이 장치들의 일부는 트랜지스터 복제(replica) 및 전류 미러(mirror)를 통하는 전류 스케일링에 기초한다. 나머지는, 예를 들어 B.Razavi의 "Design of analog CMOS intergrated circuits" (McGraw-Hill, New York, 2001년)에 개시되듯, 이득 결정 구성 요소로서 저항기 또는 캐패시터 비(ratio)를 포함하는 표준 연산 증폭기 구조에 기초한다.
아날로그 및 디지털 도메인 양자에 있서서, 이득 변화의 정확도는 일반적으로, 관련된 기본 작동에서 사용되는 양자화 레벨 즉, 디지털 도메인 내에서의 한정된 워드 길이 또는 아날로그 도메인 내에서의 부정합/한정된 구성 요소 레졸루션(resolution)으로 제한된다. 따라서 이들 장치는 만족스럽지 않은 낮은 정확도를 보이거나 또는 구조, 칩 면적 및/또는 연산 면에서 높은 복잡도를 보일 수 있다.
따라서, 이러한 문제점을 향상시키는 것이 본 발명의 목적이다.
본 목적을 위해서, 본 발명은 무선 통신 장비의 전송 경로 내에서의 이득 변화를 위한 것으로, 선택된 스케일링된 진폭 및 선택된 위상차를 가진 위상 변조 신호 및/또는 진폭 변조 신호를 출력하기 위해 전송할 위상 변조 신호 및/또는 진폭 변조 신호를 수신하여 선택된 복소 이득을 곱하는 프로세싱 수단을 포함하는 신호 스케일링 장치를 제공한다.
환언하면, 본 발명은 일정한 위상차에 대해 불변하는 신호를 위한 복소 타입의 신호 스케일링 즉, GMSK 및 8PSK와 같이 이동 통신에서 사용되는 모든 표준 캐리어 변조 전송 방안을 사용하는 것을 제안한다. 위상 불변 특성을 이용하면, 높은 정확도의 신호 스케일링이 낮은 또는 중간 정도의 구현 복잡도를 유지하면서 달성된다.
I는 동위상(in-phase) 성분 신호이고 Q는 직교위상(quadrature) 성분 신호로서, 위상 변조 신호 및/또는 진폭 변조 신호는 I+jQ이고, k1 및 k2는 선택된 (양의) 이득 계수로서, 복소 이득이 k1+jk2일 때, 스케일링된 진폭은 (k1 2+k2 2)1/2인 이득 팩터(factor)에 유리하게 의존하고, 위상차는 tan-1(k2/k1)이다.
이 경우에, 예를 들어, ai,j는 0 또는 1인 비트 계수이고, b는 동적 범위의 값이 생성되는 선택된 2진수 η의 소수 부분을 나타내는 비트의 수이며, B는 상술한 선택된 2진수 η의 정수 부분을 나타내는 비트의 수일 때, 이득 계수 kj(j=1,2)는
Figure 112010045151449-pct00001
일 수 있다. 프로세싱 수단은 i) 선택된 이득 계수 k1 및 k2를 정의하는 비트 계수 ai,j를 출력하도록 구성된 선택 수단 및 ii) 전송할 위상 변조 신호 및/또는 진폭 변조 신호의 동위상 성분 신호 I 및 직교위상 성분 신호 Q가 공급되고, 출력된 비트 계수 ai,j에 따라 스케일링된 진폭을 가진 위상 변조 신호 및/또는 진폭 변조 신호를 출력하도록 구성된 스케일링 수단을 포함할 수 있다.
또한 본 발명은 상술한 것과 같은 신호 스케일링 장치를 포함하는 무선 통신 장비의 전송 경로에 대한 베이스밴드(baseband) 및 오디오 인터페이스 장치를 제공한다.
스케일링 장치가 디지털로 구현된 경우, 그것은 또한 (디지탈 신호 프로세서(Digital Signal Processor, DSP) 및 제어기(controller)를 포함하는 베이스밴드 장치의 일부일 수 있다.
또한 본 발명은 상술한 것과 같은 신호 스케일링 장치를 포함하는 무선 통신 장비의 전송 경로에 대한 무선 주파수(radiofrequency, RF) 장치를 제공한다.
또한 본 발명은 상술한 것과 같은 베이스밴드 장치를 가지는 전송 경로를 포함하는 무선 통신 장비, 상술한 것과 같은 베이스밴드 및 오디오 인터페이스 장치 및/또는 상술한 것과 같은 무선 주파수(radiofrequency) 장치를 제공한다.
그러한 장비는 예를 들어 이동 전화가 될 수 있다.
본 발명의 다른 면과 유리한 점은 이하의 상세한 설명과 첨부된 도면을 검토하여 명확해질 수 있다.
도 1은 본 발명에 따른 신호 스케일링 장치를 포함하는 전송 경로의 예시적 인 개략도이다.
도 2는 본 발명에 따른 디지털 신호 스케일링 장치의 제 1 실시예의 개략도이다.
도 3은 도 2의 신호 스케일링 장치의 일부를 보다 상세히 도시한다.
도 4는 본 발명에 따른 아날로그 신호 스케일링 장치의 제 2 실시예의 개략도이다.
도 5는 도 4의 신호 스케일링 장치의 일부를 보다 상세히 도시한다.
도 6은 본 발명에 따른 아날로그 신호 스케일링 장치의 제 3 실시예의 개략도이다.
도 7은 도 6의 신호 스케일링 장치의 일부를 보다 상세히 도시한다.
첨부된 도면은 본 발명을 완성하는 데 쓰일 뿐 아니라 필요하다면 발명의 정의(definition)에도 쓰일 수 있다.
도 1에서 개략적으로 도시되듯, 무선 통신 장비의 전송 경로는 디지털 베이스밴드 프로세서(또는 장치)(BBD), 베이스밴드 및 오디오 인터페이스 장치(BAI), 무선주파수(RF) 장치(RFD) 및 파워 증폭기(PA)를 주로 포함한다.
이하의 기술에서, 무선 통신 장비는 예를 들어 위상 변조 신호 및/또는 진폭 변조 신호를 전송(또는 수신)하는 GSM/GPRS 또는 UMTS 이동 전화라는 점을 고려한다. 그러나 본 발명은 이러한 종류의 장비에 한정되지 않는다. 무선 통신 장비는 또한, 예를 들어 통신 장치를 포함하는 랩탑(laptop) 또는 PDA(Personal Digital Assitant)일 수도 있다.
전송 방향으로, 디지털 베이스밴드 프로세서는 베이스밴드 및 오디오 인터페이스 장치(BAI)에 접하는 디지털 신호 프로세서(DSP) 및 제어 장치(예를 들어 ARM)를 주로 포함한다. 베이스밴드 및 오디오 인터페이스 장치(BAI)는 무선주파수 장치(RFD)에 접하는 변조기(M), 디지털-아날로그 변환기(DAC) 및 포스트필터(PF)를 주로 포함한다. 변조기(M)는, 예를 들어 GSM 프레임의 연속적인 타임 슬롯 내에서 GMSK 변조 방안으로부터 8PSK 변조 방안으로 및 역으로의 멀티 모드 작동 내에서 스위칭하는 결합형 8PSK/GMSK I/Q 변조기일 수 있다. 그러나 본 발명은 파워 증폭기(PA)의 선형과 비선형 모드 사이에서 스위칭하는 것을 요구하는 이러한 종류의 스위칭에 한정되지 않는다. 실로 본 발명은 변조기의 어떠한 스위칭 방안에도 일반적으로 적용된다. 무선주파수 장치(RFD)의 전송 구역은 필터, 이득 스테이지(gain stage), 발진기(oscillator) 및 믹서(mixer)를 주로 포함한다. 파워 증폭기(PA)는 무선주파수 안테나(AN)에 접속한다.
디지털 베이스밴드 프로세서(BBD), BAI 및 무선주파수(RF) 장치(RFD)는 동일한 칩 상에, 또는 분리된 칩 상에 정의될 수도 있고, 이 3 개의 장치 중 2 개의 임의의 조합이 동일한 칩 안에 정의될 수도 있다. 따라서, 이 장치들은 "칩 대 칩 접속 모드" 또는 "블록 대 블록 접속 모드"(동일한 칩 상에 집적되는 경우)로 서로 접속될 수 있다.
통상 전송 경로는 베이스밴드 및 오디오 인터페이스 장치(BAI)(디지털 또는 아날로그 형식) 내부 및/또는 무선 장치(RFD)(바람직하게는 아날로그 형식) 내에 위치할 수 있는 적어도 하나의 이득 스테이지 또는 신호 스케일링 장치(D)를 포함한다.
본 발명은 제한된 복잡도 내에서 높은 정확도를 가지는 신호 스케일링을 제공하는 신호 스케일링 장치(D)를 제공하는 것을 목표로 한다. 도 1에서 도시되듯, 본 발명에 따른 장치(D) (또는 이득 스테이지)는 베이스밴드 및 오디오 인터페이스 장치(BAI)의 내부 및/또는 무선 장치(RFD) 내에 위치할 수 있다. 또한 이하에서 개시되듯, 본 발명에 따른 장치(D)는 디지털 형식 또는 아날로그 형식을 가질 수 있다.
신호 스케일링 장치(D)(이하, "장치(D)"라 한다)는 자신이 받는 (그리고 전송되어야만 하는) 모든 위상 변조 신호 및/또는 진폭 변조 신호를 선택된 스케일링된 진폭 및 선택된 위상차로 출력하기 위하여 선택된 복소 이득으로 곱하도록 구성된 프로세싱 모듈(PM)을 적어도 하나 포함한다.
본 발명의 이해를 돕기 위하여, 복소수의 곱셈(multiplication)에 대한 수학적인 정의를 이하에서 살펴본다.
극 형식의 x1 = r1(cosθ1+jsinθ1) 및 x2 = r2(cosθ2+jsinθ2)라 한다. 그러면, 곱 X = x1x2는 다음과 같이 다시 쓸 수 있다:
Figure 112007009708364-pct00002
수학식 1의 양 변에서 절대값과 편각을 취하면:
Figure 112007009708364-pct00003
Figure 112007009708364-pct00004
수학식 2a 및 2b는 실수 또는 복소수의 어떠한 곱셈에도 성립한다. 따라서, x1(x1=I+jQ)이 동위상 성분 I 및 직교위상 성분 Q(r1= (I2+Q2)1/2)인 전송할 위상 변조 신호 및/또는 진폭 변조 신호이고, x2(x2=k1+jk2)가 r2=(k1 2+k2 2)1/2인 복소 이득이라고 가정하면, 변조 신호와 복소 이득의 곱 X의 절대값은 각각의 절대값의 곱과 같고 결과적인 편각도 각각의 편각의 합에 따른다.
따라서, 전송할 변조 신호가, 예를 들어 모든 위상 변조 신호의 경우에, 수신기 측에서 볼 때 어떠한 일정한 위상차에 의해서도 영향받지 않으면, 이 신호 x1과 선택된 복소 이득 x2의 곱 X는 고정된 위상차(arg x2 = tan-1(k2/k1))를 갖는 선택된 진폭 신호 스케일링(r2=(k1 2+k2 2)1/2)을 초래한다. 직교 좌표계에서 곱 X=x1x2는 다음과 같이 다시 쓸 수 있다.
Figure 112007009708364-pct00005
본 곱셈은 아날로그 형식 및 디지털 형식에서도 구현될 수 있다. 또한, 본 곱셈은 단순 형식 또는 차등 형식으로도 구현될 수 있다.
단순 형식에서는 2 개의 성분 {I, Q}에 의해 정의되는, 전송할 변조 I/O 신호에서 시작하는데, 수학식 3에 따라서 IT=Ik1-Qk2이고 QT=Ik2+Qk1인 2 개의 성분{IT, QT}로 정의하여 스케일링된 진폭을 가진 변조 I/O 신호를 얻을 수 있다.
차등 형식에서는 I+=-I-이고 Q+=-Q-인 4 개 한 벌 세트인 차등 성분{I+, Q+, I-, Q-}에 의해서 정의되는 전송할 변조 I/O 신호로부터 시작하는데(이 예에서는 간명하기 위해서 공통 성분 전압은 0으로 가정한다), 수학식 3에 따라서 I+ T = I+k1 + Q-k2, Q+ T = I+k2 + Q+k1, I- T = I-K1 + Q+k2, Q- T = I-K2 + Q-k1인 4 개 한 벌 세트 성분 {I+ T, Q+ T, I- T, Q- T}의 에 의해서 정의되는 스케일링된 진폭을 가진 변조 I/O 신호를 얻을 수 있다.
이렇게 함으로써, 추가의 신호 반전은 생략될 수 있다.
이득을 정의하는 성분 k1 및 k2는 n≥1인 n 개의 비트 레벨로 양자화될 수 있다.
예를 들어, n=3을 선택하면, 곱셈의 범위는 [-9;3]dB의 범위이고, 이득 단계 당 1dB의 레졸루션을 가진다. 이득 K(dB 단위)가 20log10((k1 2 +k2 2)1/2)이고 k1=k2=[1;0.875,;0.75;...;0.25;0.125]라면, 결과를 분류하고 1dB 레졸루션 이득 단계에 가장 가까운 이득 값을 취한 후에는 이하의 이득 값 K=[-9.03;-8.06;-6.92;-5.75;-5.05;-4.08;-3.01;-2.04;-1.07;0.07;0.97;1.94;3.01]dB를 얻을 수 있다. 전체 K의 범위에 대해서 0.25dB의 이득 정확도가 달성되고 [-5;3]dB에 속하는 이득 값 K에 대해서는 0.05dB의 이득 정확도가 달성된다.
고정 소수점 표현에서 B 비트로 표시될 수 있는 음이 아닌 정수η의 범위는 0≤η≤2B-1로 주어지고 b 비트로 표현될 수 있는 양의 소수 η의 범위는 0≤η≤1-2-b로 주어진다. 또한 만약 ηmax 및 ηmin이 각각 B 비트 고정 소수점 표현으로 표시될 수 있는 수의 최대치와 최소치를 가리킨다면, 동적 범위 R은 R=ηmax-ηmin로 주어지며, 표현의 레졸루션(또는 양자화 레벨)은 δ=R/[2B-1] 또는 R/[2b-1]로 정의된다. δ는 오직 0이 아닌 B 및 b에 대해서만 정의된다.
또한, B 개의 정수 비트와 b개의 소수 비트로 구성된 이진수 η와 동일한 십진수는 비트 ai가 0 또는 1인
Figure 112010045151449-pct00006
에 의해서 주어진다. 따라서 이득 K는 다음과 같이 다시 쓸 수 있다.
Figure 112007009708364-pct00007
예를 들어, B=1이고 b=3일 때, η는 1에서 0.125의 범위이고 따라서 R은 0.875이고 δ는 0.125이다. kj=0(j=1, 2)인 경우가 존재하지 않기 때문에, 본 예는 요구되지 않는 정확도와 복잡성을 더한다. 따라서 B를 0으로 설정하고 b는 3으로 유지하며, kj=0인 경우를 kj=1인 경우로 대체하면 보다 유리하다. 이 경우에, 수학식 4는 다음과 같이 다시 쓸 수 있다.
Figure 112007009708364-pct00008
수학식 5를 구현하는, 본 발명에 따른 디지털 신호 스케일링 장치(D) 실시예의 제 1 예를 개시하기 위해서 도 2 및 도 3을 참조한다.
본 제 1 예에서 장치(D)는 이득 계수를 정의하는 비트 계수 ai,j를 출력하기 위해서 선택된 이득 계수 kj(j=1, 2)를 선택하도록 구성된 선택 모듈(SNM) 및 전송할 위상 변조 신호 및/또는 진폭 변조 신호의 동위상 성분 신호 I 및 직교위상 성분 Q와 비트 계수 ai,j를 공급받으며 진폭 스케일링 후의 위상 변조 신호 및/또는 진폭 변조 신호를 정의하는 성분 IT 및 QT를 출력하도록 구성된 스케일링 모듈(SGM)을 포함하는 디지털 회로이다.
예를 들어, 스케일링 모듈(SGM)은 I 및 Q를 공급받고 IT에 전담되는 제 1 서브-모듈(SM1)과 또한 I 및 Q를 공급받지만 QT에 전담되는 제 2 서브-모듈(SM2)로 분 할될 수 있다.
제 1 서브-모듈(SM1)은 예를 들어 다음을 포함한다:
- 바람직하게는 전송할 동위상 성분 신호 I를 저장하기 위한 제 1 입력 레지스터(IR1I),
- I와 k1의 곱의 값(IK1)을 저장하기 위한 제 1 클리어 레지스터(CR1I),
- 수학식 5를 구현하는 제 1 쉬프터/애더(SA1I). 보다 상세하게는, 제 1 쉬프터/애더는 제 1 입력 레지스터(IR1I)의 콘텐트를 i=-b부터 B-1까지의 비트만큼 연속적으로 쉬프트하도록 구성되고, 만약 상응하는 값 ai ,1이 1이라면, 특정한 쉬프트 i의 결과를 제 1 클리어 레지스터(CR1I)에 저장된 값에 더한다,
- 바람직하게는 전송할 직교위상 성분 신호 Q를 저장하는 제 2 입력 레지스터(IR1Q),
- Q와 k2의 곱의 값(QK2)을 저장하기 위한 제 2 클리어 레지스터(CR1Q),
- 수학식 5를 구현하는 제 2 쉬프터/애더(SA1Q). 보다 상세하게는, 제 2 쉬프터/애더는 제 2 입력 레지스터(IR1Q)의 콘텐트를 i=-b부터 B-1까지의 비트만큼 연속적으로 쉬프트하도록 구성되고, 만약 상응하는 값 ai , 2이 1이라면, 특정한 쉬프트 i의 결과를 제 2 클리어 레지스터(CR1Q)에 저장된 값에 더한다,
- 동위상 성분 신호를 선택된 스케일링된 진폭 IT로 출력하기 위해, 제 1 클리어 레지스터(CR1I)의 콘텐트로부터 제 2 클리어 레지스터(CR1Q)의 콘텐트를 빼는(IK1 - QK2) 제 1 연산 모듈(CM1).
제 2 서브-모듈(SM2)는 제 1 서브 모듈(SM1)과 유사하다. 그것은 예를 들어 다음의 것을 포함한다:
- 바람직하게는 전송할 동위상 성분 신호 I를 저장하기 위한 제 1 입력 레지스터(IR2I),
- I와 k2의 곱의 값(IK2)을 저장하기 위한 제 1 클리어 레지스터(CR2I),
- 수학식 5를 구현하는 제 1 쉬프터/애더(SA2I). 보다 상세하게는, 제 1 쉬프터/애더는 제 1 입력 레지스터(IR2I)의 콘텐트를 i=-b부터 B-1까지의 비트만큼 연속적으로 쉬프트하도록 구성되고, 만약 상응하는 값 ai ,1이 1이라면, 특정한 쉬프트 i의 결과를 제 1 클리어 레지스터(CR2I)에 저장된 값에 더한다,
- 바람직하게는 전송할 직교위상 성분 신호 Q를 저장하는 제 2 입력 레지스터(IR2Q),
- Q와 k1의 곱의 값(QK1)을 저장하기 위한 제 2 클리어 레지스터(CR2Q),
- 수학식 5를 구현하는 제 2 쉬프터/애더(SA2Q). 보다 상세하게는, 제 2 쉬 프터/애더는 제 2 입력 레지스터(IR2Q)의 콘텐트를 i=-b부터 B-1까지의 비트만큼 연속적으로 쉬프트하도록 구성되고, 만약 상응하는 값 ai , 2이 1이라면, 특정한 쉬프트 i의 결과를 제 2 클리어 레지스터(CR2Q)에 저장된 값에 더한다,
- 직교위상 성분 신호를 선택된 스케일링된 진폭 QT로 출력하기 위해, 제 1 클리어 레지스터(CR2I)의 콘텐트에 제 2 클리어 레지스터(CR2Q)의 콘텐트를 더하는(IK2 + QK1) 제 2 연산 모듈(CM2).
쉬프트는 그 부호(또는 방향)에 따라 2를 팩터로 하는 곱셈 또는 나눗셈이 된다. 보다 상세하게, 좌측으로의 쉬프트("<<1")는 2로 곱하는 것에 대응되는 반면, 우측으로의 쉬프트(">>1")는 2로 나누는 것에 대응된다.
예를 들어, 이득 단계가 0.25와 같다면, I 값과 k1=0.25의 곱은 I/4의 값을 만드는 2 번의 우측 쉬프트(">>2")에 대응된다. 예를 들어, "I>>2-Q>>2"는 I/4-Q/4에 대응되고, "I>>2+I>>3-Q>>1"은 I/4+I/8-Q/2, 즉 3I/8-Q/2에 대응되며, "I+Q>>1"은 I+Q/2에 대응된다.
이하의 표는 상이한 이득 값, 대응되는 이득 계수 k1 및 k2, 그리고 IT 및 QT 연산을 위해서 요구되는 쉬프트 동작 사이의 상관관계를 보인다.
Figure 112007009708364-pct00009
본 디지털 구현으로, 쉬프터/애더(SA1 또는 SA2)에 의해서 수행되는 주요 기능은, 하드웨어 또는 소프트웨어에 의해서 구현될 수 있는 단순한 쉬프트 및 덧셈 작동이 된다.
역시 수학식 5를 구현하지만 아날로그 방식에 의하는, 본 발명에 따른 아날로그 신호 스케일링 장치(D)의 실시예의 제 2 예를 개시하기 위해서 도 4 및 도 5를 참조한다. 보다 상세하게는 본 제 2 예는 전류-모드 구현에 해당한다.
본 제 2 예에서는 장치(D)는 이득 계수를 정의하는 비트 계수 ai,j를 출력하기 위해서 선택된 이득 계수 kj(j=1, 2)를 선택하도록 구성된 선택 모듈(SNM), 비트 계수 ai,j를 스위칭 명령 신호(SCS)의 값(0 또는 1)에 따라 변환하도록 구성된 제어 모듈(CTM) 및 전송될 위상 변조 신호 및/또는 진폭 변조 신호의 차등 동위상 성분 신호 I+ 와 I- 및 직교위상 성분 신호 Q+ 와 Q- 및 스위칭 명령 신호(SCS)가 공급되고 진폭 스케일링 후의 위상 변조 신호 및/또는 진폭 변조 신호를 정의하는 차등 성분 I+ T, I- T, Q+ T 및 Q- T를 출력하도록 구성된 스케일링 모듈(SGM')을 포함하는 아날로그 회로를 포함한다.
예를 들어, 스케일링 모듈(SGM')은 I+ 및 Q-가 공급되고 I+ T를 출력하는 제 1 서브-모듈(SM1'), I+ 및 Q+가 공급되고 Q+ T를 출력하는 제 2 서브-모듈(SM2'), I- 및 Q+가 공급되고 I- T를 출력하는 제 3 서브-모듈(SM3') 및 I- 및 Q-가 공급되고 Q- T를 출력하는 제 4 서브-모듈(SM4')로 분할될 수 있다.
예컨대, 도 5에 도시되듯, 제 1 서브 모듈(SM1')은 I+ 진폭 스케일링 전용 제 1 개체(SM11) 및 Q- 진폭 스케일링 전용 제 2 개체(SM12)를 포함한다.
제 1 개체(SM11)는, 이를테면, 각각 비트 계수 ai , 1(a-3,1 내지 a0,1)와 관련된 스위치(S1i, 여기에서는 i=-3 내지 0)의 제 1 그룹(GS11)을 포함한다. 각 스위치(S1i)는 입력단 및 출력단을 포함하고 제어 모듈(CM)으로부터 제공되는 대응 스위칭 명령 신호(SCS)의 값에 따라 온(on)상태(전류의 흐름을 허용) 또는 오프(off)상 태(전류의 흐름을 금지)로 설정된다. 또한, 이들 스위치들(S1i)의 출력단은 모두 제 1 출력 단자에 접속된다.
또한 제 1 개체(SM11)는, 예를 들어, 각각이 절연된 게이트를 가지는 전계 효과 트랜지스터의(T1i, 예컨대, MOS 기법의) 제 1 그룹(GT11)을 포함한다. 트랜지스터(T1i)의 모든 절연된 게이트는 제 1 동위상 변조 신호(I+)가 공급되는 제 1 입력 단자에 직렬로 접속된다. 또한 각 트랜지스터(T1i)는 제 1 그룹(GS11)의 스위치들(S1i) 중 하나의 입력단에 접속하는 드레인을 가진다. 또한 트랜지스터들(T1i)은 상이한 종횡비(aspect ratio)(또는 영역비)를 가진다. 본 예에서는 첫 번째 T1-3은 1의 종횡비를 가지고, 두 번째 T1-2는 2의 종횡비를 가지며, 세 번째 T1-1은 4의 종횡비를 가지고, 네 번째 T10은 8의 종횡비를 가진다.
바람직하게는 예시된 것처럼, 제 1 개체(SM11)는 가장 큰 종횡비(여기에서는 8)를 가지는 트랜지스터(T10)와 바람직하게는 동일한 제 1 부가 전계 효과 트랜지스터(AT11)를 또한 포함할 수 있다. 제 1 부가 트랜지스터(AT11)의 절연된 게이트는 트랜지스터 자신의 드레인 및 제 1 동위상 변조 신호(I+)가 공급되는 제 1 입력 단자에 접속한다. 따라서 제 1 부가 트랜지스터(AT11)는 "다이오드 접속 트랜지스터"이다.
그 부가 트랜지스터(AT11)는 자신의 드레인으로 흘러 들어오는 모든 전류를 싱크(sink)시키고 선택된 게이트-소스 전압(VGS)을 띤다. 그 절연된 게이트에 접속하는 모든 트랜지스터(T1i)는 동일한 게이트-소스 전압(VGS)을 공유한다. 따라서 부가 트랜지스터(AT11)와 동일한 종횡비를 가지는 다른 트랜지스터(T1i)는 동일한 전류를 가진다. 다이오드 접속 트랜지스터 안으로 입력 전류가 싱크되고 출력 트랜지스터 안으로 출력 전류가 싱크될 때 전류 미러는 입력 전류를 출력에 부호의 변화없이 복사한다.
따라서, 제어 모듈(CM)이 제 1 그룹(GT11)의 스위치(S10)에 온(on) 상태 스위칭 명령 신호(SCS)를 보내면, I+가 그 스위치를 통하여 흐를 것이고(그리고 I+=-I+ T이다), 제어 모듈(CM)이 제 1 그룹(GT11)의 스위치(S1-1)에 온(on) 상태 스위칭 명령 신호(SCS)를 보내면, I+/2가 스위치를 통하여 흐를 것이며(그리고 I+/2=-I+ T/2이다), 제어 모듈(CM)이 제 1 그룹(GT11)의 스위치(S1-2)에 온(on) 상태 스위칭 명령 신호(SCS)를 보내면, I+/4가 스위치를 통하여 흐를 것이다. 온(on) 상태에 있는 스위치를 통하여 흐르는 모든 전류는 I+ T를 구성하도록 더해질 것이다. 상술한 바와 같이, 다이오드 접속 트랜지스터는 그라운드로 전류를 싱크시키고출력 전류 또한 그라운드로 전류를 싱크시킨다. 이는 전류 미러 기능의 정상 작동이다.
제 2 개체(SM12)는 제 1 개체(SM12)와 유사하다. 그 개체는, 예를 들어, 비 트 계수 ai ,2(a-3,2 내지 a0 ,2)에 각각 관련된 스위치(S2i, 여기에서는 i=-3 내지 0)의 제 2 그룹(GS12)을 포함한다. 각 스위치(S2i)는 입력단 및 출력단을 포함하고 제어 모듈(CM)로부터 제공되는 대응 스위칭 명령 신호(SCS)의 값에 따라 온(on)상태(전류의 흐름을 허용) 또는 오프(off)상태(전류의 흐름을 금지)에 설정된다. 또한, 이들 스위치들(S2i)의 출력단은 모두 제 1 출력 단자에 접속된다.
또한 제 2 개체(SM12)는, 예컨대, 각각이 절연된 게이트를 가지는 전계 효과 트랜지스터의(T2i, 이를테면, MOS 기법의) 제 2 그룹(GT12)을 포함한다. 모든 트랜지스터(T2i)의 절연된 게이트는 제 1 직교위상 변조 신호 Q-(Q+=-Q-)가 공급되는 제 2 입력 단자에 직렬로 접속된다. 또한 각 트랜지스터(T2i)는 제 2 그룹(GS12)의 스위치들(S2i) 중 하나의 입력단에 접속되는 드레인을 가진다. 또한 트랜지스터들(T2i)은 상이한 종횡비(aspect ratio)를 가진다. 본 예에서는 첫 번째 T2-3은 1의 종횡비를 가지고, 두 번째 T2-2는 2의 종횡비를 가지며, 세 번째 T2-1은 4의 종횡비를 가지고, 네 번째 T20은 8의 종횡비를 가진다.
바람직하게는 도시된 것처럼, 제 2 개체(SM12)는 가장 큰 종횡비(여기에서는 8)를 가지는 트랜지스터(T20)와 바람직하게는 동일한 제 2 부가 전계 효과 트랜지스터(AT12)를 또한 포함할 수 있다. 제 2 부가 트랜지스터(AT12)의 절연된 게이트는 트랜지스터 자신의 드레인 및 제 1 직교위상 변조 신호(Q-)가 공급되는 제 2 입력 단자에 접속한다.
제 2 서브-모듈(SM2')은 제 1 서브-모듈(SM1')과 동일하다. 그것은, 예를 들어 I+의 진폭 스케일링 전용 제 1 개체(SM21) [GS21, GT21, AT21을 포함한다] 및 Q+의 진폭 스케일링 전용 제 2 개체(SM22) [GS22, GT22, AT22를 포함한다]를 포함한다. 제 1 개체(SM21) 및 제 2 개체(SM22)의 출력단은 모두 차등 성분 Q+ T를 출력하는 제 2 출력 단자에 접속한다.
제 3 서브-모듈(SM3') 또한 제 1 서브-모듈(SM1')과 동일하다. 그것은, 예를 들어 I-의 진폭 스케일링 전용 제 1 개체(SM31) [GS31, GT31, AT31을 포함한다] 및 Q+의 진폭 스케일링 전용 제 2 개체(SM22) [GS32, GT32, AT32를 포함한다]를 포함한다. 제 1 개체(SM31) 및 제 2 개체(SM32)의 출력단은 모두 차등 성분 I- T를 출력하는 제 2 출력 단자에 접속한다.
제 4 서브-모듈(SM4') 또한 제 1 서브-모듈(SM1')과 동일하다. 그것은, 예를 들어 I-의 진폭 스케일링 전용 제 1 개체(SM41) [GS41, GT41, AT41을 포함한다] 및 Q-의 진폭 스케일링 전용 제 2 개체(SM42) [GS42, GT42, AT42를 포함한다]를 포함한다. 제 1 개체(SM41) 및 제 2 개체(SM42)의 출력단은 모두 차등 성분 Q- T를 출력하 는 제 2 출력 단자에 접속한다.
장치(D)의 본 제 2 예에서, 입력 위상 변조 신호 및/또는 진폭 변조 신호는 전류이고 스케일링은, 필요하다면 신호의 부호 또한 전환할 수 있는, 전류 미러 작동을 이용하여 행해진다.
역시 수학식 5를 구현하도록 적응되었지만 아날로그 방식에 의하는, 본 발명에 따른 아날로그 신호 스케일링 장치(D)의 실시예의 제 3 예를 개시하기 위해서 도 6 및 도 7을 참조한다. 보다 상세하게는 본 제 3 예는 전압-모드 구현에 해당한다.
본 제 3 예에서 장치(D)는 이득 계수를 정의하는 비트 계수 ai,j를 출력하기 위해서 선택된 이득 계수 kj(j=1, 2)를 선택하도록 구성된 선택 모듈(SNM), 비트 계수 ai,j를 스위칭 명령 신호(SCS)의 값(0 또는 1)에 따라 변환하도록 구성된 제어 모듈(CTM) 및 전송할 위상 변조 신호 및/또는 진폭 변조 신호의 차등 동위상 성분 신호 I+ 와 I- 및 직교위상 성분 신호 Q+ 와 Q- 및 스위칭 명령 신호(SCS)가 공급되고 진폭 변조 후의 위상 변조 신호 및/또는 진폭 변조 신호를 정의하는 차등 성분 I+ T, I- T, Q+ T 및 Q- T를 출력하도록 구성된 스케일링 모듈(SGM")을 포함하는 아날로그 회로이다.
예를 들어, 그 스케일링 모듈(SGM")은 I+, I-, Q+및 Q-가 공급되고 I+ T 및 I- T 를 출력하는 제 1 서브-모듈(SM1"), I+, I-, Q+및 Q-가 공급되고 Q+ T 및 Q- T를 출력하는 제 2 서브-모듈(SM2")로 분할될 수 있다.
예를 들어 도 7에 도시되듯, 제 1 서브 모듈(SM1")은 제 1 개체(SE11), 제 2 개체(SE21) 및 제 3 개체(SE31)로 분할될 수 있다.
제 1 개체(SE11)는 예를 들어, 병렬로 탑재된 브랜치(B11i, 여기에서는 i=-3 내지 0)의 제 1 그룹(FG11)을 포함한다. 각 브랜치(B11i)는 비트 계수들 ai,1 (a-3,1 내지 a0,1) 중 하나와 관련되고, 상응하는 스위칭 명령 신호(SCS)의 값에 따라 온(on) 상태 또는 오프(off) 상태로 설정되며, 선택된 저항값(resistance)의 저항기(resistor)(RB1i)에 직렬로 접속하는 스위치(S1i)를 포함한다.
제 1 개체(SE11)는 병렬로 탑재된 브랜치(B21i, i=-3 내지 0)의 제 2 그룹(FG21)을 또한 포함한다. 각 브랜치(B21i)는 비트 계수들 ai,1 (a-3,1 내지 a0,1) 중 하나와 관련되고, 상응하는 스위칭 명령 신호(SCS)의 값에 따라 온(on) 상태 또는 오프(off) 상태로 설정되며, 선택된 저항값의 저항기(RB2i)에 직렬로 접속하는 스위치(S2i)를 포함한다.
제 1 개체(SE11)는 제 1 그룹(FG11)의 브랜치(B11i)의 입력단에 접속되고 제 1 동위상 변조 신호(I+)가 선택된 저항값의 제 1 저항기(R11)를 통해서 공급되는 반전 입력단, 제 2 그룹(FG21)의 브랜치(B21i)의 입력단에 접속되고 제 2 동위상 변조 신호(I-)가 선택된 저항값의 제 2 저항기(R21)를 통해서 공급되는 비반전 입력단, 제 1 그룹(FG11)의 브랜치(B11i)의 출력에 접속하는 양의 출력단, 제 2 그룹(FG21)의 브랜치(B21i)의 출력단에 접속하는 음의 출력단을 가지는 제 1 연산 증폭기(OA11)를 더 포함한다.
여기의, 본 제 1 연산 증폭기(OA11)는 k1에 의한 곱셈에 전담된다.
제 2 개체(SE21)은 제 1 개체(SE11)와 유사하다. 그것은 병렬로 탑재된 브랜치(B31i, i=-3 내지 0)의 제 3 그룹(FG31)을 포함한다. 각 브랜치(B31i)는 비트 계수들 ai,2 (a-3,2 내지 a0,2) 중 하나와 관련되고, 상응하는 스위칭 명령 신호(SCS)의 값에 따라 온(on) 상태 또는 오프(off) 상태로 설정되며, 선택된 저항값의 저항기(RB1i)에 직렬로 접속하는 스위치(S1i)를 포함한다.
제 2 개체(SE21)는 병렬로 탑재된 브랜치(B41i, 여기에서는 i=-3 내지 0)의 제 4 그룹(FG41)을 또한 포함한다. 각 브랜치(B41i)는 비트 계수들 ai,2 (a-3,2 내지 a0,2) 중 하나와 관련되고, 상응하는 스위칭 명령 신호(SCS)의 값에 따라 온(on) 상태 또는 오프(off) 상태로 설정되며, 선택된 저항값의 저항기(RB2i)에 직렬로 접속하는 스위치(S2i)를 포함한다.
제 2 개체(SE21)는 제 3 그룹(FG31)의 브랜치(B31i)의 입력단에 접속되고 제 1 직교위상 변조 신호(Q+)가 선택된 저항값의 제 3 저항기(R31)를 통해서 공급되는 반전 입력단, 제 4 그룹(FG41)의 브랜치(B41i)의 입력단에 접속되고 제 2 직교위상 변조 신호(Q-)가 선택된 저항값의 제 4 저항기(R41)를 통해서 공급되는 비반전 입력단, 제 3 그룹(FG31)의 브랜치(B31i)의 출력단에 접속하는 양의 출력단, 제 4 그룹(FG41)의 브랜치(B41i)의 출력단에 접속하는 음의 출력단을 가지는 제 2 연산 증폭기(OA21)를 더 포함한다.
여기의, 본 제 2 연산 증폭기(OA21)는 k2에 의한 곱셈에 전담된다.
제 3 개체(SE31)는, 예를 들어 선택된 저항값의 제 5 저항기(R51)를 통해 제 1 연산 증폭기(OA11)의 양의 출력단에 접속되고 선택된 저항값의 제 6 저항기(R61)를 통해 제 2 연산 증폭기(OA21)의 음의 출력단에 접속되는 반전 입력단, 선택된 저항값의 제 7 저항기(R71)를 통해 제 1 연산 증폭기(OA11)의 음의 출력단에 접속되고 선택된 저항값의 제 8 저항기(R81)를 통해 제 2 연산 증폭기(OA21)의 양의 출력단에 접속되는 비반전 입력단, (여기에서는 k1*I++k2*Q-와 동일한) 차등 성분 I+ T를 출력하기 위해 선택된 저항값의 제 9 저항기(R91)를 통해 본 연산 증폭기의 반전 입력단에 접속되는 양의 출력단, 차등 성분 I- T를 출력하기 위해 선택된 저항값의 제 10 저항기(R101)를 통해 본 연산 증폭기의 비반전 입력단에 접속되는 음의 출력단을 가지는 제 3 연산 증폭기(OA31)를 포함한다. 본 제 3 연산 증폭기(OA31)는 합산에 전담된다.
바람직하게는 제 1 저항기(R11) 내지 제 10 저항기(R101)는, 바람직하게는 브랜치(B110)의 저항값(RBI0)(여기에서는 I=1 내지 4)와도 동일한, 동일하게 선택된 저항값을 가진다. 또한 바람직하게는 브랜치(B11-1)의 저항값(RB1-1)은 RB10/2와 동일하고, 브랜치(B11-2)의 저항값(RB1-2)은 RB10/4와 동일하며, 브랜치(B11-3)의 저항값(RB1-3)은 RB10/8과 동일하다.
이 전압 모드의 예에서는 전압 입력이 표준 연산 증폭기 회로를 사용하여 스케일링된다.
예를 들어, 제어 모듈(CM)이 온(on) 상태 스위칭 명령 신호(SCS)를 제 1 그룹(FG11)의 스위치(S10)에 보내면, I+의 입력 단자에서 보이는 모든 전압은 제 1 연산 증폭기(OA11)의 양의 출력으로 (-8/8) 미러된다. 제어 모듈(CM)이 온(on) 상태 스위칭 명령 신호(SCS)를 제 1 그룹(FG11)의 스위치(S1-1)에 보내면, I+의 입력 단자에서 보이는 모든 전압은 제 1 연산 증폭기(OA11)의 양의 출력으로 (-4/8) 미러된다. 제어 모듈(CM)이 온(on) 상태 스위칭 명령 신호(SCS)를 제 1 그룹(FG11)의 스위치(S10) 및 스위치(S1-1)에 보내면, I+의 입력 단자에서 보이는 모든 전압은 제 1 연산 증폭기(OA11)의 양의 출력으로 [-((4*8)/(8+4)/8=-1/3] 미러된다. 이는 위에서 언급한 저항값에 따른, 저항비 RB10/R11, RB1-1/R11 및 ((RB10*RB1-1)/(RB10+RB1-1)/R11에 기인한다.
제 2 서브 모듈(SM2")은 제 1 서브 모듈(SM1")과 동일하다. 그것은, 예를 들어 (FG12를 통하는) I- 및 (FG22를 통하는) I+의 진폭 스케일링에 전담되는 제 1 개체(SE12) [FG12, B12i, OA12, R12, R22, FG22, B22i를 포함한다], (FG32를 통하는) Q+및 (FG42를 통하는) Q-의 진폭 스케일링에 전담되는 제 2 개체(SE22) [FG32, B32i, OA22, R32, R42, FG42, B42i를 포함한다], 및 제 3 연산 증폭기(OA32)의 음의 출력단과 양의 출력단으로 차등 성분 Q- T 및 Q+ T를 각각 출력하는 제 3 개체(SE32)[OA32, R52, R62, R72, R82, R92, R102를 포함한다]를 포함한다. 이 경우에, 제 2 연산 증폭기(OA22)가 k1에 의한 곱셈에 전담되는 데 반하여, 제 1 연산 증폭기(OA12)는 k2에 의한 곱셈에 전담된다.
본 발명은 단지 예로서 들은 것인, 상술한 신호 스케일링 장치(D), 베이스밴드 및 오디오 인터페이스 장치(BAI), 무선 주파수 장치(RFD) 및 무선 통신 장비에 한정되지 아니하고, 이하의 청구항의 범위 내에서, 당업자가 고안할 수 있는 이와 다른 실시예까지 포함한다.

Claims (14)

  1. 무선 통신 장비의 전송 경로(TP)에 대한 신호 스케일링 장치(D)로서,
    전송될 위상 변조 신호 또는 진폭 변조 신호(I/O)를 수신하고, 선택된 스케일링 진폭 및 선택된 위상차(phase offset)를 가진 상기 위상 변조 신호 또는 상기 진폭 변조 신호를 출력하기 위해 상기 위상 변조 신호 또는 상기 진폭 변조 신호에 선택된 복소 이득을 곱하도록 구성된 프로세싱 수단(PM)을 포함하되,
    상기 위상 변조 신호 또는 상기 진폭 변조 신호는 I+jQ이되, I는 동위상 성분 신호이고 Q는 직교위상 성분 신호이고,
    상기 복소 이득은 k1+jk2이되, k1 및 k2는 선택된 이득 계수이고,
    상기 스케일링 진폭은 (k1 2+k2 2)1/2인 이득 팩터(factor)에 의존하고, 상기 위상차는 tan-1(k2/k1)이며,
    이득 계수 Kj (j=1, 2)는
    Figure 112011072591774-pct00010
    이되, ai,j는 0 또는 1인 비트 계수이고, b는 동적 범위 값을 형성하는 선택된 2진수 η의 소수 부분을 나타내는 비트의 수이고, B는 상기 선택된 2진수 η의 정수 부분을 나타내는 비트의 수이며,
    상기 프로세싱 수단(PM)은, i) 상기 선택된 이득 계수 k1 및 k2를 정의하는 상기 비트 계수 ai,j를 출력하도록 구성된 선택 수단(SNM)과, ii) 전송할 위상 변조 신호 또는 진폭 변조 신호의 상기 동위상 성분 신호 I 및 상기 직교위상 성분 신호 Q를 공급받아 상기 출력된 비트 계수 ai,j에 따라 스케일링된 진폭을 가진 상기 위상 변조 신호 또는 상기 진폭 변조 신호를 출력하도록 구성된 스케일링 수단(SGM;SGM';SGM")을 포함하는
    신호 스케일링 장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 스케일링 수단(SGM)에는 상기 비트 계수 ai,j가 공급되고,
    상기 스케일링 수단(SGM)은,
    i) 전송할 상기 동위상 성분 신호 I를 저장하는 제 1 레지스터 수단과,
    ii) 출력된 비트 계수 ai,1에 따라 상기 제 1 레지스터 수단의 콘텐트를 i=-b 내지 B-1 비트만큼 쉬프트하는 제 1 쉬프트 수단과,
    iii) 전송할 상기 직교위상 성분 신호 Q를 저장하는 제 2 레지스터 수단과,
    iV) 출력된 비트 계수 ai,2에 따라 상기 제 2 레지스터 수단의 콘텐트를 i=-b 내지 B-1 비트만큼 쉬프트하는 제 2 쉬프트 수단과,
    v) 상기 제 1 레지스터 수단의 콘텐트로부터 상기 제 2 레지스터 수단의 콘텐트를 감산하여 상기 선택된 스케일링 진폭을 가진 동위상 성분 신호를 출력하는 제 1 연산 수단과,
    vi) 전송할 상기 동위상 성분 신호 I를 저장하는 제 3 레지스터 수단과,
    vii) 상기 출력된 비트 계수 ai,2에 따라 상기 제 3 레지스터 수단의 콘텐트를 i=-b 내지 B-1 비트만큼 쉬프트하는 제 3 쉬프트 수단과,
    viii) 전송할 상기 직교위상 성분 신호 Q를 저장하는 제 4 레지스터 수단과,
    ix) 상기 출력된 비트 계수 ai,1에 따라 상기 제 4 레지스터 수단의 콘텐트를 i=-b 내지 B-1 비트만큼 쉬프트하는 제 4 쉬프트 수단과,
    x) 상기 제 4 레지스터 수단의 콘텐트에 상기 제 3 레지스터 수단의 콘텐트를 가산하여 상기 선택된 스케일링 진폭을 가진 직교위상 성분 신호를 출력하는 제 2 연산 수단을 포함하는
    신호 스케일링 장치.
  5. 제 1 항에 있어서,
    상기 신호 스케일링 장치는 스위칭 명령 신호의 값에 따라서 상기 비트 계수 ai,j를 변환하도록 구성된 제어 수단(CM)을 포함하고,
    상기 스케일링 수단(SGM')은
    i) 비트 계수 ai,1에 각각 관련되고, 각각 입력단 및 제 1 출력 단자에 접속되는 출력단을 포함하며, 상응하는 스위칭 명령 신호의 값에 따라 온(on) 상태 또는 오프(off) 상태로 설정되는 제 1 그룹의 스위치와,
    ii) 전송할 동위상 변조 신호(I)와 동일한 제 1 동위상 변조 신호(I+)가 공급되는 제 1 입력 단자에 직렬로 접속되는 절연 게이트와, 상기 제 1 그룹의 스위치 중 하나의 입력단에 접속되는 드레인을 각각 구비하고, 상이한 종횡비를 가지는 제 1 그룹의 트랜지스터와,
    iii) 비트 계수 ai,2에 각각 관련되고, 각각 입력단 및 상기 제 1 출력 단자에 접속되는 출력단을 포함하며, 상응하는 스위칭 명령 신호의 값에 따라 온 상태 또는 오프 상태로 설정되는 제 2 그룹의 스위치와,
    iv) 전송할 직교위상 변조 신호(Q)에 -1을 곱한 제 1 직교위상 변조 신호(Q-)가 공급되는 제 2 입력 단자에 직렬로 접속되는 절연 게이트와, 상기 제 2 그룹의 스위치 중 하나의 입력단에 접속되는 드레인을 각각 구비하고, 상이한 종횡비를 가지는 제 2 그룹의 트랜지스터와,
    v) 상기 비트 계수 ai,2에 각각 관련되고, 각각 입력단 및 제 2 출력 단자에 접속되는 출력단을 포함하며, 상응하는 스위칭 명령 신호의 값에 따라 온 상태 또는 오프 상태로 설정되는 제 3 그룹의 스위치와,
    vi) 상기 제 1 동위상 변조 신호(I+)가 공급되는 상기 제 1 입력 단자에 직렬로 접속되는 절연 게이트와, 상기 제 3 그룹의 스위치 중 하나의 입력단에 접속되는 드레인을 각각 구비하고, 상이한 종횡비를 가지는 제 3 그룹의 트랜지스터와,
    vii) 상기 비트 계수 ai,1에 각각 관련되고, 각각 입력단 및 상기 제 2 출력 단자에 접속되는 출력단을 포함하며, 상응하는 스위칭 명령 신호의 값에 따라 온 상태 또는 오프 상태로 설정되는 제 4 그룹의 스위치와,
    viii) 전송할 상기 직교위상 변조 신호(Q)와 동일한 제 2 직교위상 변조 신호(Q+)가 공급되는 제 3 입력 단자에 직렬로 접속되는 절연 게이트와, 상기 제 4 그룹의 스위치 중 하나의 입력단에 접속되는 드레인을 각각 구비하며, 상이한 종횡비를 가지는 제 4 그룹의 트랜지스터와,
    ix) 상기 비트 계수 ai,1에 각각 관련되고, 각각 입력단 및 제 3 출력 단자에 접속되는 출력단을 포함하며, 상응하는 스위칭 명령 신호의 값에 따라 온 상태 또는 오프 상태로 설정되는 제 5 그룹의 스위치와,
    x) 전송할 상기 동위상 변조 신호(I)에 -1을 곱한 제 2 동위상 변조 신호(I-)가 공급되는 제 4 입력 단자에 직렬로 접속되고, 상기 제 5 그룹의 스위치 중 하나의 입력단에 접속되는 드레인을 각각 구비하며, 상이한 종횡비를 가지는 제 5 그룹의 트랜지스터와,
    xi) 상기 비트 계수 ai,2에 각각 관련되고, 각각 입력단 및 상기 제 3 출력 단자에 접속되는 출력단을 포함하며, 상응하는 스위칭 명령 신호의 값에 따라 온 상태 또는 오프 상태로 설정되는 제 6 그룹의 스위치와,
    xii) 상기 제 2 직교위상 변조 신호(Q+)가 공급되는 상기 제 3 입력 단자에 직렬로 접속되는 절연 게이트와, 상기 제 6 그룹의 스위치 중 하나의 입력단에 접속되는 드레인을 각각 구비하고, 상이한 종횡비를 가지는 제 6 그룹의 트랜지스터와,
    xiii) 상기 비트 계수 ai,2에 각각 관련되고, 각각 입력단 및 제 4 출력 단자에 접속되는 출력단을 포함하며, 상응하는 스위칭 명령 신호의 값에 따라 온 상태 또는 오프 상태로 설정되는 제 7 그룹의 스위치와,
    xiv) 상기 제 2 동위상 변조 신호(I-)가 공급되는 상기 제 4 입력 단자에 직렬로 접속되는 절연 게이트와, 상기 제 7 그룹의 스위치 중 하나의 입력단에 접속되는 드레인을 각각 구비하고, 상이한 종횡비를 가지는 제 7 그룹의 트랜지스터와,
    xv) 상기 비트 계수 ai,1에 각각 관련되고, 각각 입력단 및 상기 제 4 출력 단자에 접속되는 출력단을 포함하며, 상응하는 스위칭 명령 신호의 값에 따라 온 상태 또는 오프 상태로 설정되는 제 8 그룹의 스위치와,
    xvi) 상기 제 1 직교위상 변조 신호(Q-)가 공급되는 상기 제 2 입력 단자에 직렬로 접속되는 절연 게이트와, 상기 제 8 그룹의 스위치 중 하나의 입력단에 접속되는 드레인을 각각 구비하며, 상이한 종횡비를 가지는 제 8 그룹의 트랜지스터를 포함하는
    신호 스케일링 장치.
  6. 제 1 항에 있어서,
    상기 신호 스케일링 장치는 스위칭 명령 신호(SCS)의 값에 따라서 상기 비트 계수 ai,j를 변환하도록 구성된 제어 수단(CM)을 포함하고,
    상기 스케일링 수단(SGM")은
    i) 각각 병렬로 탑재되어, 비트 계수 ai,1 중 하나와 관련되고, 상응하는 스위칭 명령 신호의 값에 따라 온 상태 또는 오프 상태로 설정되며, 선택된 저항값의 저항기에 직렬로 접속되는 스위치를 각각 포함하는 제 1 및 제 2 그룹의 브랜치와,
    ii) 각각 병렬로 탑재되어, 비트 계수 ai,2 중 하나와 관련되고, 상응하는 스위칭 명령 신호의 값에 따라 온 상태 또는 오프 상태로 설정되며, 선택된 저항값의 저항기에 직렬로 접속되는 스위치를 각각 포함하는 제 3 및 제 4 그룹의 브랜치와,
    iii) 상기 제 1 그룹의 브랜치의 입력단에 접속되고 전송할 동위상 변조 신호(I)와 동일한 제 1 동위상 변조 신호(I+)가 선택된 저항값의 제 1 저항기를 통해서 공급되는 반전 입력단, 상기 제 2 그룹의 브랜치의 입력단에 접속되고 전송할 상기 동위상 변조 신호(I)에 -1을 곱한 제 2 동위상 변조 신호(I-)가 선택된 저항값의 제 2 저항기를 통해 공급되는 비반전 입력단, 상기 제 1 그룹의 브랜치의 출력단에 접속되는 양의 출력단, 상기 제 2 그룹의 브랜치의 출력단에 접속되는 음의 출력단을 구비하는 제 1 연산 증폭기와,
    iv) 상기 제 3 그룹의 브랜치의 입력단에 접속되고 전송할 직교위상 변조 신호(Q)와 동일한 제 1 직교위상 변조 신호(Q+)가 선택된 저항값의 제 3 저항기를 통해서 공급되는 반전 입력단, 상기 제 4 그룹의 브랜치의 입력단에 접속되고 전송할 상기 직교위상 변조 신호(Q)에 -1을 곱한 제 2 직교위상 변조 신호(Q-)가 선택된 저항값의 제 4 저항기를 통해 공급되는 비반전 입력단, 상기 제 3 그룹의 브랜치의 출력단에 접속되는 양의 출력단, 상기 제 4 그룹의 브랜치의 출력단에 접속되는 음의 출력단을 구비하는 제 2 연산 증폭기와,
    v) 선택된 저항값의 제 5 저항기를 통해 상기 제 1 연산 증폭기의 양의 출력단에 접속되고 선택된 저항값의 제 6 저항기를 통해 상기 제 2 연산 증폭기의 음의 출력단에 접속되는 반전 입력단, 선택된 저항값의 제 7 저항기를 통해 상기 제 1 연산 증폭기의 음의 출력단에 접속되고 선택된 저항값의 제 8 저항기를 통해 상기 제 2 연산 증폭기의 양의 출력단에 접속되는 비반전 입력, 선택된 저항값의 제 9 저항기를 통해 상기 반전 입력단에 접속되는 양의 출력단, 선택된 저항값의 제 10 저항기를 통해 상기 비반전 입력단에 접속되는 음의 출력단을 구비하는 제 3 연산 증폭기와,
    vi) 각각 병렬로 탑재되어, 상기 비트 계수 ai,2 중 하나와 관련되고, 상응하는 스위칭 명령 신호의 값에 따라 온 상태 또는 오프 상태로 설정되며, 선택된 저항값의 저항기에 직렬로 접속되는 스위치를 각각 포함하는 제 5 및 제 6 그룹의 브랜치와,
    vii) 각각 병렬로 탑재되어, 상기 비트 계수 ai,1 중 하나와 관련되고, 상응하는 스위칭 명령 신호의 값에 따라 온 상태 또는 오프 상태로 설정되며, 선택된 저항값의 저항기에 직렬로 접속되는 스위치를 각각 포함하는 제 7 및 제 8 그룹의 브랜치와,
    viii) 상기 제 5 그룹의 브랜치의 입력단에 접속되고 상기 제 2 동위상 변조 신호(I-)가 선택된 저항값의 제 11 저항기를 통해서 공급되는 반전 입력단, 상기 제 6 그룹의 브랜치의 입력단에 접속되고 상기 제 1 동위상 변조 신호(I+)가 선택된 저항값의 제 12 저항기를 통해 공급되는 비반전 입력단, 상기 제 5 그룹의 브랜치의 출력단에 접속되는 양의 출력단, 상기 제 6 그룹의 브랜치의 출력단에 접속되는 음의 출력단을 구비하는 제 4 연산 증폭기와,
    ix) 상기 제 7 그룹의 브랜치의 입력단에 접속되고 상기 제 1 직교위상 변조 신호(Q+)가 선택된 저항값의 제 13 저항기를 통해서 공급되는 반전 입력단, 상기 제 8 그룹의 브랜치의 입력단에 접속되고 상기 제 2 직교위상 변조 신호(Q-)가 선택된 저항값의 제 14 저항기를 통해 공급되는 비반전 입력단, 상기 제 7 그룹의 브랜치의 출력단에 접속되는 양의 출력단, 상기 제 8 그룹의 브랜치의 출력단에 접속되는 음의 출력단을 구비하는 제 5 연산 증폭기와,
    x) 선택된 저항값의 제 15 저항기를 통해 상기 제 5 연산 증폭기의 양의 출력단에 접속되고 선택된 저항값의 제 16 저항기를 통해 상기 제 6 연산 증폭기의 음의 출력단에 접속되는 반전 입력단, 선택된 저항값의 제 17 저항기를 통해 상기 제 5 연산 증폭기의 음의 출력단에 접속되고 선택된 저항값의 제 18 저항기를 통해 상기 제 6 연산 증폭기의 양의 출력단에 접속되는 비반전 입력단, 선택된 저항값의 제 19 저항기를 통해 상기 반전 입력단에 접속되는 양의 출력단, 선택된 저항값의 제 20 저항기를 통해 상기 비반전 입력단에 접속되는 음의 출력단을 구비하는 제 6 연산 증폭기를 포함하는
    신호 스케일링 장치.
  7. 제 6 항에 있어서,
    상기 제 1 저항기 내지 상기 제 20 저항기의 선택된 저항값은 동일한
    신호 스케일링 장치.
  8. 제 1 항 및 제 4 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 위상 변조 신호 또는 진폭 변조 신호는 GMSK I/O 신호 또는 8PSK I/O 신호인
    신호 스케일링 장치.
  9. 무선 통신 장비의 전송 경로에 대한 베이스밴드 및 오디오 인터페이스 장치(BAI)로서,
    제 1 항 및 제 4 항 내지 제 7 항 중 어느 한 항에 따른 신호 스케일링 장치(D)를 포함하는
    베이스밴드 및 오디오 인터페이스 장치.
  10. 무선 통신 장비의 전송 경로에 대한 베이스밴드 장치(BBD)로서,
    제 1 항 또는 제 4 항에 따른 신호 스케일링 장치(D)를 포함하는
    베이스밴드 장치.
  11. 무선 통신 장비의 전송 경로에 대한 무선 주파수 장치(RFD)로서,
    제 1 항 및 제 4 항 내지 제 7 항 중 어느 한 항에 따른 신호 스케일링 장치(D)를 포함하는
    무선 주파수 장치.
  12. 전송 경로를 포함하는 무선 통신 장비로서,
    상기 전송 경로는 제 10 항에 따른 베이스밴드 장치(BBD)를 포함하는
    무선 통신 장비.
  13. 전송 경로를 포함하는 무선 통신 장비로서,
    상기 전송 경로는 제 9 항에 따른 베이스밴드 및 오디오 인터페이스 장치(BAI)를 포함하는
    무선 통신 장비.
  14. 전송 경로를 포함하는 무선 통신 장비로서,
    상기 전송 경로는 제 11 항에 따른 무선주파수 장치(RFD)를 포함하는
    무선 통신 장비.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4119460B2 (ja) * 2006-06-21 2008-07-16 ファナック株式会社 エンコーダの出力信号の振幅算出装置及びエンコーダの出力信号の振幅算出プログラム
US8711976B2 (en) 2011-05-12 2014-04-29 Andrew Llc Pre-distortion architecture for compensating non-linear effects

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002017586A1 (en) * 2000-08-18 2002-02-28 Nokia Corporation Multicarrier transmitter circuit arrangement with predistortion linearisation method

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5111155A (en) * 1991-03-04 1992-05-05 Motorola, Inc. Distortion compensation means and method
DE69611646T2 (de) * 1995-09-20 2001-05-17 Sharp K.K., Osaka Schaltung zur Multiplikation komplexer Zahlen
JPH0991361A (ja) * 1995-09-20 1997-04-04 Sharp Corp 複素数乗算回路
JP2000031869A (ja) * 1998-07-14 2000-01-28 Matsushita Electric Ind Co Ltd プリディストーション歪補償機能付送信装置及び方法
US6275685B1 (en) * 1998-12-10 2001-08-14 Nortel Networks Limited Linear amplifier arrangement
FI982738A (fi) * 1998-12-17 2000-06-18 Nokia Networks Oy Lähettimen linearisointi
JP3709316B2 (ja) * 1999-05-28 2005-10-26 松下電器産業株式会社 通信装置及び通信方法
US6411979B1 (en) * 1999-06-14 2002-06-25 Agere Systems Guardian Corp. Complex number multiplier circuit
JP3446674B2 (ja) * 1999-08-16 2003-09-16 松下電器産業株式会社 非線形歪補償装置
JP2002077285A (ja) * 2000-08-31 2002-03-15 Hitachi Kokusai Electric Inc 送信機
US6865235B2 (en) * 2001-03-06 2005-03-08 Agere Systems Inc. Multi-protocol modulator
JP2005537743A (ja) * 2002-08-28 2005-12-08 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ デジタルｉ／ｑ変調器
KR20040071556A (ko) * 2003-02-06 2004-08-12 삼성전자주식회사 복소 벡터 곱셈을 이용하는 다항식형 전치보상기 및 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002017586A1 (en) * 2000-08-18 2002-02-28 Nokia Corporation Multicarrier transmitter circuit arrangement with predistortion linearisation method

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