KR101151258B1 - Semiconductor package and method for manufacturing the same - Google Patents

Semiconductor package and method for manufacturing the same Download PDF

Info

Publication number
KR101151258B1
KR101151258B1 KR20100033656A KR20100033656A KR101151258B1 KR 101151258 B1 KR101151258 B1 KR 101151258B1 KR 20100033656 A KR20100033656 A KR 20100033656A KR 20100033656 A KR20100033656 A KR 20100033656A KR 101151258 B1 KR101151258 B1 KR 101151258B1
Authority
KR
South Korea
Prior art keywords
die
reference point
molding compound
recognition
compound resin
Prior art date
Application number
KR20100033656A
Other languages
Korean (ko)
Other versions
KR20110114165A (en
Inventor
김성규
김상원
유민
정부양
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR20100033656A priority Critical patent/KR101151258B1/en
Publication of KR20110114165A publication Critical patent/KR20110114165A/en
Application granted granted Critical
Publication of KR101151258B1 publication Critical patent/KR101151258B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Abstract

본 발명은 기준점 인식용 다이를 이용한 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼 상태의 다이들 사이에 배치된 투명한 형태의 기준점 인식용 다이를 이용하여, 반도체 패키지를 제조하기 위한 드릴링 공정과, 재배선 및 절연층 형성 공정 등을 용이하게 진행할 수 있도록 한 기준점 인식용 다이를 이용한 반도체 패키지 및 그 제조 방법에 관한 것이다.
이를 위해, 본 발명은 다수의 다이들 사이에 배열되는 보다 높은 두께의 기준점 인식용 다이와; 상기 다수의 다이 및 기준점 인식용 다이를 함께 봉지하되, 기준점 인식용 다이의 상면을 노출시킨 채 봉지하는 몰딩 컴파운드 수지와; 상기 기준점 인식용 다이를 기준 좌표위치로 인식하는 레이저 드릴링 장비에 의하여 형성된 비아홀로서, 몰딩 컴파운드 수지의 표면에서 각 다이의 본딩패드까지 관통 형성되는 몰딩수지 관통 비아와; 상기 몰딩수지 관통 비아에 도금된 전도성금속과 도전 가능하게 연결되면서 몰딩 컴파운드 수지의 표면에 형성되는 재배선라인과; 상기 재배선라인의 끝단을 볼랜드로 노출시키면서 몰딩 컴파운드 수지의 표면에 걸쳐 코팅되는 솔더 레지스트; 를 포함하여 구성된 것을 특징으로 하는 기준점 인식용 다이를 이용한 반도체 패키지 및 그 제조 방법을 제공한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package using a die for recognition of a reference point and a method of manufacturing the same, and more particularly, to drilling a semiconductor package using a die for recognition of a reference point in a transparent form disposed between dies in a wafer state. The present invention relates to a semiconductor package using a die for recognition of a reference point and to a method of manufacturing the same, which facilitates the process, the rewiring, the insulating layer forming process, and the like.
To this end, the present invention includes a higher thickness reference point recognition die arranged between a plurality of dies; A molding compound resin encapsulating the plurality of dies and the reference point recognition die together and encapsulating the upper surface of the die for reference point recognition; A via hole formed by a laser drilling apparatus for recognizing the reference point recognition die as a reference coordinate position, the molding resin through via penetrating from a surface of the molding compound resin to a bonding pad of each die; A redistribution line formed on the surface of the molding compound resin while being conductively connected to the conductive metal plated on the molding resin through-via; A solder resist coated over the surface of the molding compound resin while exposing the ends of the redistribution lines to borland; It provides a semiconductor package and a manufacturing method using a die for reference point recognition comprising a.

Description

기준점 인식용 다이를 이용한 반도체 패키지 및 그 제조 방법{Semiconductor package and method for manufacturing the same}Semiconductor package and method for manufacturing the same using die for reference point recognition {Semiconductor package and method for manufacturing the same}

본 발명은 기준점 인식용 다이를 이용한 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼 상태의 다이들 사이에 배치된 투명한 형태의 기준점 인식용 다이를 이용하여, 반도체 패키지를 제조하기 위한 드릴링 공정과, 재배선 및 절연층 형성 공정 등을 용이하게 진행할 수 있도록 한 기준점 인식용 다이를 이용한 반도체 패키지 및 그 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package using a die for recognition of a reference point and a method of manufacturing the same, and more particularly, to drilling a semiconductor package using a die for recognition of a reference point in a transparent form disposed between dies in a wafer state. The present invention relates to a semiconductor package using a die for recognition of a reference point and to a method of manufacturing the same, which facilitates the process, the rewiring, the insulating layer forming process, and the like.

반도체 패키지 제조 분야의 최근 경향을 보면, 각종 전자기기 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화 등을 만족시키기 위하여 전자기기내 탑재되는 반도체 소자들에 대한 높은 신뢰성이 요구되고 있고, 이러한 추세에 따라 웨이퍼 레벨의 칩 스케일 패키지, 칩 적층형 패키지 등 여러가지 종류의 패키지가 개발되어 제조되고 있다.In recent years, in the field of semiconductor package manufacturing, high reliability of semiconductor devices mounted in electronic devices is required in order to satisfy lightweight, miniaturization, high speed, multifunction, and high performance of various electronic device products. Accordingly, various kinds of packages have been developed and manufactured, such as wafer scale chip scale packages and chip stacked packages.

그 중, 웨이퍼 레벨의 칩 적층형 패키지는 웨이퍼내의 수많은 반도체 칩들을 동시에 가공 및 적층하여, 고집적화를 실현하는 동시에 제조비용을 낮출 수 있고, 반도체 칩의 면적이 곧 패키지의 면적이 되므로 패키지가 더욱 소형화될 수 있는 장점을 제공한다.Among them, a wafer-level chip stack package can simultaneously process and stack a large number of semiconductor chips in a wafer, thereby realizing high integration and lowering manufacturing costs, and the semiconductor chip area becomes the package area. It provides the advantages.

종래의 웨이퍼 레벨 패키지에 대한 일례를 첨부한 도 2를 참조로 살펴보면 다음과 같다.An example of a conventional wafer level package is described with reference to FIG. 2.

먼저, 소정 면적의 캐리어프레임(30)상에 다이 어태치 필름(32)을 이용하여 다수의 다이(10: 반도체 칩)를 등간격으로 부착시킨다.First, a plurality of dies 10 (semiconductor chips) are attached to the carrier frame 30 of a predetermined area using the die attach film 32 at equal intervals.

이어서, 캐리어프레임(30)에 부착된 각 다이(10)들이 봉지되도록 캐리어프레임(30)의 상면에 걸쳐 몰딩 컴파운드 수지(14)로 몰딩한 후, 캐리어프레임(30)을 제거시킨다.Subsequently, after molding the molding compound resin 14 over the upper surface of the carrier frame 30 so that each die 10 attached to the carrier frame 30 is encapsulated, the carrier frame 30 is removed.

다음으로, 레이저 드릴링 장비의 드릴링 작동에 의하여 몰딩 컴파운드 수지(14)의 상면중 소정 위치에 몰딩수지 관통 비아(18: TMV, Through Mold Via)를 형성하게 되는데, 각 다이(10)의 상면에 형성된 본딩패드(16)가 노출되는 깊이로 형성하게 된다.Next, a molding resin through-via (TMV) (TMV) is formed at a predetermined position among the upper surfaces of the molding compound resin 14 by the drilling operation of the laser drilling equipment, which is formed on the upper surface of each die 10. Bonding pad 16 is formed to a depth that is exposed.

이렇게, 상기 몰딩 컴파운드 수지(14)의 표면에 몰딩수지 관통 비아(18)를 형성하는 레이저 패터닝 즉, 레이저 드릴링이 진행된 후, 몰딩수지 관통 비아(18)내에 도금에 의한 전도성금속(22)이 충진되는 상태가 된다.As such, after laser patterning, that is, laser drilling, is performed to form the molding resin through via 18 on the surface of the molding compound resin 14, the conductive metal 22 by plating is filled in the molding resin through via 18. It becomes the state to become.

이어서, 상기 몰딩 컴파운드 수지(14)의 표면에 전도성금속(22)과 도전 가능하게 연결되는 재배선라인(20)을 형성하게 되는데, 이 재배선라인(RDL: Redistribution layer)은 다이(10)의 외부방향을 향하여 연장 형성된다.Subsequently, the redistribution layer (RDL) is formed on the surface of the molding compound resin 14 so as to be conductively connected to the conductive metal 22. It extends toward the outward direction.

연이어, 상기 몰딩 컴파운드 수지(14)의 전체 표면에 걸쳐 재배선라인(20)의 끝단을 노출시키면서 절연재인 솔더 레지스트(26)가 코팅되고, 노출된 재배선라인(20)의 끝단은 솔더볼(29)을 융착시키기 위한 볼랜드(24)가 된다.Subsequently, while exposing the ends of the redistribution lines 20 over the entire surface of the molding compound resin 14, the solder resist 26, which is an insulating material, is coated, and the ends of the exposed redistribution lines 20 are solder balls 29. ) Is a borland 24 for fusion welding.

다음으로, 상기 재배선라인(20)의 볼랜드(24)에 입출력단자인 솔더볼(29)이 융착되는 바, 재배선라인(20) 및 볼랜드(24)가 각 다이(10)의 외곽쪽으로 연장된 팬-아웃 배열 구조를 이루고 있기 때문에 각 솔더볼(29)들은 재배선라인(20)의 볼랜드(24)에 서로 닿지 않으며 용이하게 융착되어진다.Next, the solder ball 29, which is an input / output terminal, is fused to the ball land 24 of the redistribution line 20, and the redistribution line 20 and the ball land 24 extend outwardly of each die 10. Since the solder ball 29 has a fan-out arrangement structure, the solder balls 29 do not touch the ball lands 24 of the redistribution line 20 and are easily fused.

이후, 한꺼번에 몰딩된 상태인 각 다이들은 개개의 단위로 소잉되어, 낱개의 반도체 패키지로 완성된다.Thereafter, each of the dies, which are molded at one time, is sawed into individual units, thereby completing a single semiconductor package.

이와 같은 구조로 제조되는 종래의 반도체 패키지는 다음과 같은 문제점이 있다.The conventional semiconductor package manufactured in such a structure has the following problems.

첫째, 레이저 드릴링 장비의 드릴링시, 몰딩 컴파운드 수지의 상면에 별도의 인식수단이 없기 때문에 몰딩수지 관통 비아를 형성하는 위치를 정확하게 파악하지 못하여 자동화 공정이 실현되지 못하는 문제점이 있었다.First, when drilling the laser drilling equipment, there is a problem that the automated process is not realized because there is no separate recognition means on the upper surface of the molding compound resin to accurately determine the position to form the molding resin through via.

즉, 레이저 드릴링 장비에 구비된 패턴 인식 시스템에서 몰딩수지 관통 비아를 형성하는 위치를 정확하게 인식하지 못하여, 레이저 드릴링 장비가 정확한 좌표대로 움직이지 못함에 따라, 드릴링 공정의 자동화 실현에 어려움이 있었다.That is, in the pattern recognition system provided in the laser drilling equipment, the position where the molding resin through-via is formed is not accurately recognized, and thus the laser drilling equipment does not move at the exact coordinates, which makes it difficult to realize the automation of the drilling process.

둘째, 몰딩 공정후 몰딩 컴파운드 수지의 상부 표면이 고르지 못하여, 어떤 몰딩수지 관통 비아의 깊이는 깊고, 또 다른 쪽의 몰딩수지 관통 비아의 깊이는 낮게 가공되는 등 몰딩수지 관통 비아의 깊이를 일정하게 제어하는데 어려움이 있고, 또한 후공정에서 이루어지는 재배선 및 절연층이 균일하게 형성되지 못하여 패키지 불량을 야기할 수 있는 소지가 있다.
Second, after the molding process, the upper surface of the molding compound resin is uneven, so that some molding resin through vias are deep, and another molding resin through via is processed low. There is a difficulty in that, and there is a possibility that the wiring and the insulating layer made in a later step may not be formed uniformly, which may cause package failure.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로서, 다이들 사이에 투명한 형태의 기준점 인식용 다이를 배치하여 함께 몰딩한 후, 몰딩 컴파운드 수지를 백그라인딩하여 기준점 인식용 다이를 노출시킴으로써, 후공정의 장비들에서 기준점 인식용 다이를 기준 좌표위치로 용이하게 인식하면서 후공정인 드릴링 공정과, 재배선 및 절연층 형성 공정 등이 용이하게 진행될 수 있도록 한 기준점 인식용 다이를 이용한 반도체 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.
The present invention has been made to solve the above-mentioned conventional problems, by placing a die for the reference point recognition of the transparent form between the die and molding together, by backgrinding the molding compound resin to expose the die for recognition of the reference point , The semiconductor package using the die for the reference point recognition to facilitate the drilling process, the rewiring and the insulating layer forming process, etc., while the die for the reference point recognition is easily recognized as the reference coordinate position in the equipment of the post-process. And the manufacturing method thereof.

상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 다수의 다이들 사이에 배열되는 보다 높은 두께의 기준점 인식용 다이와; 상기 다수의 다이 및 기준점 인식용 다이를 함께 봉지하되, 기준점 인식용 다이의 상면을 노출시킨 채 봉지하는 몰딩 컴파운드 수지와; 상기 기준점 인식용 다이를 기준 좌표위치로 인식하는 레이저 드릴링 장비에 의하여 형성된 비아홀로서, 몰딩 컴파운드 수지의 표면에서 각 다이의 본딩패드까지 관통 형성되는 몰딩수지 관통 비아와; 상기 몰딩수지 관통 비아에 도금된 전도성금속과 도전 가능하게 연결되면서 몰딩 컴파운드 수지의 표면에 형성되는 재배선라인과; 상기 재배선라인의 끝단을 볼랜드로 노출시키면서 몰딩 컴파운드 수지의 표면에 걸쳐 코팅되는 솔더 레지스트; 를 포함하여 구성된 것을 특징으로 하는 기준점 인식용 다이를 이용한 반도체 패키지를 제공한다.One embodiment of the present invention for achieving the above object is a die for recognition of a higher thickness of the reference point arranged between a plurality of dies; A molding compound resin encapsulating the plurality of dies and the reference point recognition die together and encapsulating the upper surface of the die for reference point recognition; A via hole formed by a laser drilling apparatus for recognizing the reference point recognition die as a reference coordinate position, the molding resin through via penetrating from a surface of the molding compound resin to a bonding pad of each die; A redistribution line formed on the surface of the molding compound resin while being conductively connected to the conductive metal plated on the molding resin through-via; A solder resist coated over the surface of the molding compound resin while exposing the ends of the redistribution lines to borland; It provides a semiconductor package using a die for reference point recognition, characterized in that configured to include.

바람직한 일 구현예로서, 상기 기준점 인식용 다이는 투명한 글래스 재질로 채택된 것을 특징으로 한다.In a preferred embodiment, the reference point die is characterized in that it is adopted as a transparent glass material.

더욱 바람직한 일 구현예로서, 상기 기준점 인식용 다이의 저부에 인식용 금속패턴이 일체로 내장된 것을 특징으로 한다.In a more preferred embodiment, the recognition metal pattern is integrally embedded at the bottom of the reference point recognition die.

상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 소정 면적의 캐리어프레임상에 다수의 다이를 등간격으로 부착시키되, 각 다이들 사이에 더 높은 두께를 가지면서 인식용 금속패턴이 내장된 투명 재질의 기준점 인식용 다이를 함께 부착시키는 단계와; 각 다이들 및 기준점 인식용 다이가 봉지되도록 캐리어프레임의 상면에 걸쳐 몰딩 컴파운드 수지로 몰딩하는 단계와; 상기 몰딩 컴파운드 수지의 상면을 그라인딩시키되, 기준점 인식용 다이의 표면이 노출될 때까지 그라인딩하는 단계와; 상기 기준점 인식용 다이를 기준 좌표로 인식하는 레이저 드릴링 장비에 의하여, 상기 몰딩 컴파운드 수지에 몰딩수지 관통 비아를 형성하는 드릴링이 이루어지되, 각 다이의 본딩패드가 노출될 때까지 드릴링이 이루어지는 단계와; 상기 몰딩수지 관통 비아내에 전도성금속이 도금되어 충진되는 단계와; 상기 전도성금속과 도전 가능하게 연결되는 재배선라인을 몰딩 컴파운드 수지의 표면에서 외부방향으로 연장 형성하는 단계와; 상기 몰딩 컴파운드 수지의 전체 표면에 걸쳐, 볼랜드가 되는 재배선라인의 끝단을 노출시키면서 솔더 레지스트를 코팅하는 단계와; 상기 재배선라인의 볼랜드에 솔더볼을 융착시키는 단계; 를 포함하는 것을 특징으로 하는 기준점 인식용 다이를 이용한 반도체 패키지 제조 방법을 제공한다.Another embodiment of the present invention for achieving the above object is: attaching a plurality of dies at equal intervals on a carrier frame of a predetermined area, but having a higher thickness between each die is embedded with a recognition metal pattern Attaching together a reference point die made of a transparent material; Molding with a molding compound resin over the upper surface of the carrier frame such that each die and the reference point recognition die are encapsulated; Grinding the upper surface of the molding compound resin, but grinding until the surface of the die for identifying the reference point is exposed; Drilling is performed to form a molding resin through-via in the molding compound resin by laser drilling equipment for recognizing the reference point recognition die as reference coordinates, and drilling is performed until the bonding pads of each die are exposed; Plating and filling a conductive metal into the molding resin through via; Forming a redistribution line conductively connected to the conductive metal in an outward direction from a surface of a molding compound resin; Coating a solder resist over the entire surface of the molding compound resin, exposing the ends of the redistribution lines to be borland; Welding solder balls to the ball lands of the redistribution line; It provides a method for manufacturing a semiconductor package using a die for reference point recognition comprising a.

본 발명의 다른 구현예로서, 상기 몰딩수지 관통 비아내에 전도성금속이 도금에 의하여 충진되도록 몰딩 컴파운드 수지의 상면에 걸쳐 전도성금속을 도금하는 단계와; 몰딩 컴파운드 수지의 상면에 도금된 전도성금속을 그라인딩을 통하여 제거하여, 기준점 인식용 다이의 상면을 다시 노출시키는 단계; 를 통하여, 다시 노출된 기준점 인식용 다이를 기준 좌표로 인식하면서 재배선라인의 형성 및 솔더 레지스트의 코팅이 이루어지는 것을 특징으로 한다.
In another embodiment of the invention, the step of plating the conductive metal over the upper surface of the molding compound resin so that the conductive metal is filled in the molding resin through via by plating; Removing the conductive metal plated on the upper surface of the molding compound resin through grinding to expose the upper surface of the die for recognizing the reference point; Through, while re-recognizing the exposed reference point die for reference coordinates is characterized in that the formation of the redistribution line and the coating of the solder resist.

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.Through the above problem solving means, the present invention provides the following effects.

본 발명에 따르면, 다이들 사이에 투명한 형태의 기준점 인식용 다이를 배치하여 함께 몰딩한 다음, 몰딩 컴파운드 수지를 백그라인딩하여 기준점 인식용 다이를 노출시킴으로써, 후공정을 위한 레이저 드릴링 장비 등에서 기준점 인식용 다이를 기준 좌표위치로 용이하게 인식하면서, 몰딩수지 관통 비아가 형성되는 정확한 위치에 드릴링이 이루어질 수 있다.According to the present invention, by placing a die for the reference point recognition in a transparent form between the die and molding together, and then back-grinding the molding compound resin to expose the reference point recognition die, for the reference point recognition in laser drilling equipment for the post-process While easily recognizing the die as a reference coordinate position, drilling can be done at the exact location where the molding resin through vias are formed.

또한, 재배선을 위한 도금장비 및 솔더 레지스트 코팅장비에서 기준점 인식용 다이를 기준 좌표위치로 용이하게 인식하여, 재배선 및 솔더 레지스트로 정확한 위치에 형성될 수 있다.In addition, the die for the reference point recognition in the plating equipment and solder resist coating equipment for redistribution can be easily recognized as a reference coordinate position, it can be formed in the correct position with the redistribution and solder resist.

또한, 기준점 인식용 다이가 노출될 때까지, 몰딩 컴파운드 수지의 상면을 그라인딩함에 따라, 몰딩 컴파운드 수지의 두께 및 높이를 균일한 수준으로 유지시킬 수 있고, 이에 몰딩수지 관통 비아들의 깊이도 서로 동일하게 제어할 수 있다.In addition, as the upper surface of the molding compound resin is ground until the die for identifying the reference point is exposed, the thickness and height of the molding compound resin can be maintained at a uniform level, and thus the depths of the molding resin through vias are the same. Can be controlled.

또한, 그라인딩에 의하여 몰딩 컴파운드 수지의 표면 거칠기가 부드러운 수준이 됨에 따라, 전도성금속을 몰딩 컴파운드 수지의 표면에 보이드 현상없이 용이하게 도금시킬 수 있다.
In addition, as the surface roughness of the molding compound resin becomes smooth by grinding, the conductive metal can be easily plated on the surface of the molding compound resin without voiding.

도 1a 및 도 1b는 본 발명에 따른 반도체 패키지 제조 방법을 설명하는 단면도,
도 2는 종래의 반도체 패키지 제조 방법을 설명하는 단면도.1A and 1B are cross-sectional views illustrating a method of manufacturing a semiconductor package according to the present invention;
2 is a cross-sectional view illustrating a conventional semiconductor package manufacturing method.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

첨부한 도 1a 및 도 1b는 본 발명에 따른 반도체 패키지 제조 방법을 순서대로 나타낸 단면도이다.1A and 1B are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor package according to the present invention.

먼저, 소정 면적의 캐리어프레임(30)상에 다이 어태치 필름(32)을 이용하여 다수의 다이(10: 반도체 칩)를 등간격으로 부착시키는 동시에 다수의 다이(10)들 사이에 보다 높은 두께를 갖는 기준점 인식용 다이(12)도 함께 부착시킨다.First, a plurality of dies 10 (semiconductor chips) are attached at regular intervals using a die attach film 32 on a carrier frame 30 having a predetermined area, and a higher thickness between the plurality of dies 10. Also attached together is a reference point die 12 having a reference.

상기 기준점 인식용 다이(12)는 투명한 글래스 재질로 만들어진 일종의 더미 칩으로서, 레이저 드릴링 장비를 비롯하여 재배선 도금 장비 및 솔더 레지스트와 같은 절연층 코팅 장비 등에서 기준점 인식용 다이(12)를 기준 좌표 지점으로 더욱 용이하게 인식할 수 있도록 기준점 인식용 다이(12)의 저부에는 인식용 금속패턴(28)이 일체로 더 내장된다.The reference point recognition die 12 is a kind of dummy chip made of a transparent glass material, and the reference point recognition die 12 is used as a reference coordinate point in laser drilling equipment, redistribution plating equipment, and insulation layer coating equipment such as solder resist. Recognition metal patterns 28 are further integrated into the bottom of the reference point recognition die 12 so as to be more easily recognized.

이어서, 상기 캐리어프레임(30)의 상면에 걸쳐 몰딩 컴파운드 수지(14)에 의한 몰딩 단계가 진행되어, 캐리어프레임(30)에 부착된 각 다이(10)들 및 기준점 인식용 다이(12)가 외부로부터 보호되며 봉지되는 상태가 된다.Subsequently, a molding step by the molding compound resin 14 is performed over the upper surface of the carrier frame 30, so that the dies 10 and the reference point recognition die 12 attached to the carrier frame 30 are external. It is protected from and sealed.

다음으로, 몰딩 컴파운드 수지의 경화 후, 캐리어프레임(30)을 떼어내어 제거시킴으로써, 각 다이(10)와 기준점 인식용 다이(12)의 저면이 노출되는 상태가 된다.Next, after the molding compound resin is cured, the carrier frame 30 is removed and removed, whereby the bottom surface of each die 10 and the reference point recognition die 12 are exposed.

이어서, 상기 몰딩 컴파운드 수지(14)의 상면을 그라인딩시키는 단계가 진행된다.Subsequently, grinding of the upper surface of the molding compound resin 14 is performed.

즉, 몰딩 컴파운드 수지(14)의 상면을 그라인딩시키되, 기준점 인식용 다이(12)의 상면이 노출될 때까지 그라인딩하게 된다.That is, while grinding the upper surface of the molding compound resin 14, the upper surface of the die 12 for the reference point recognition is ground.

이에, 기준점 인식용 다이(12)의 상면이 노출됨에 따라, 레이저 드릴링 장비를 비롯하여 재배선 도금 장비 및 솔더 레지스트와 같은 절연층 코팅 장비 등에서 기준점 인식용 다이(12)를 기준 좌표 지점으로 인식할 수 있는 상태가 된다.Accordingly, as the upper surface of the reference point recognition die 12 is exposed, the reference point recognition die 12 may be recognized as a reference coordinate point in laser drilling equipment, redistribution plating equipment, and insulation layer coating equipment such as solder resist. It is in a state.

다음으로, 상기 기준점 인식용 다이(12)를 기준 좌표로 인식하는 레이저 드릴링 장비의 레이저 드릴링이 진행된다.Next, laser drilling of the laser drilling equipment for recognizing the reference point recognition die 12 as reference coordinates is performed.

보다 상세하게는, 상기 몰딩 컴파운드 수지(14)에 몰딩수지 관통 비아(18)를 형성하는 레이저 드릴링이 이루어지되, 각 다이(10)의 본딩패드(16)가 노출될 때까지 레이저 드릴링이 이루어지게 되며, 레이저 드릴링 장비에서 기준점 인식용 다이(12)를 기준 좌표로 인식하면서 레이저 드릴링을 실시함에 따라, 몰딩 관통 비아가 형성되는 정확한 위치에 레이저 드릴링이 이루어질 수 있다.More specifically, laser drilling is performed to form molding resin through vias 18 in the molding compound resin 14, but laser drilling is performed until the bonding pads 16 of each die 10 are exposed. As the laser drilling is performed while the laser drilling equipment recognizes the reference point recognition die 12 as the reference coordinate, laser drilling may be performed at the exact position where the molding through via is formed.

상기와 같이, 기준점 인식용 다이(12)가 노출될 때까지 몰딩 컴파운드 수지(14)의 상면을 그라인딩함으로써, 몰딩 컴파운드 수지의 두께 및 높이를 균일한 수준으로 제어할 수 있고, 또한 레이저 드릴링에 의한 몰딩수지 관통 비아들의 깊이도 서로 동일한 깊이로 형성시킬 수 있다.As described above, by grinding the upper surface of the molding compound resin 14 until the die 12 for the reference point recognition is exposed, the thickness and height of the molding compound resin can be controlled to a uniform level, and also by laser drilling Depths of the molding resin through vias may be formed to the same depth.

이어서, 상기 몰딩수지 관통 비아(18)내에 전도성금속(22)이 도금되어 충진되는 단계가 진행된다.Subsequently, the conductive metal 22 is plated and filled in the molding resin through via 18.

즉, 상기 몰딩 컴파운드 수지(14)의 상면에 걸쳐 전도성금속을 도금하되, 한 번의 도금 공정을 위하여 기준점 인식용 다이(12)의 상면에도 전도성금속이 도금되어 가려지는 상태가 되고, 동시에 몰딩수지 관통 비아(18)내에 전도성금속(22)이 도금되며 충진된 상태가 된다.That is, the conductive metal is plated on the upper surface of the molding compound resin 14, but the conductive metal is also plated and covered on the upper surface of the reference point recognition die 12 for one plating process, and at the same time penetrates the molding resin. The conductive metal 22 is plated and filled in the via 18.

다음으로, 상기 몰딩 컴파운드 수지(14)의 상면에 재배선라인(20) 및 솔더 레지스트(26)를 형성하기 위하여, 몰딩 컴파운드 수지(14)의 상면에 도금된 전도성금속(22)을 그라인딩을 통하여 제거함으로써, 기준점 인식용 다이(12)의 상면이 다시 노출되도록 한다.Next, in order to form the redistribution line 20 and the solder resist 26 on the upper surface of the molding compound resin 14, the conductive metal 22 plated on the upper surface of the molding compound resin 14 is ground through grinding. By removing, the upper surface of the die 12 for reference point recognition is exposed again.

이에, 다시 노출된 기준점 인식용 다이(12)를 재배선라인을 형성하기 위한 도금장비에서 기준 좌표로 인식하면서 재배선라인(20)이 정확한 위치에 형성되어진다.Accordingly, the redistribution line 20 is formed at the correct position while re-exposed the reference point recognition die 12 as the reference coordinate in the plating equipment for forming the redistribution line.

이때, 상기 재배선라인(20)은 전도성금속(22)과 도전 가능하게 연결되면서 몰딩 컴파운드 수지(14)의 표면에서 외부방향으로 연장 형성된다. At this time, the redistribution line 20 is formed to extend outward from the surface of the molding compound resin 14 while being conductively connected to the conductive metal 22.

연이어, 다시 노출된 기준점 인식용 다이(12)를 솔더 레지스트 코팅장비에서 기준 좌표로 인식하면서 솔더 레지스트(26)가 정확한 코팅영역에 도포되며, 이때 재배선라인(20)의 끝단에는 솔더 레지스트(26)가 코팅되지 않도록 하여 솔더볼(29)을 융착시키기 위한 볼랜드(24)가 되도록 한다.Subsequently, the re-exposed reference point recognition die 12 is recognized as a reference coordinate by the solder resist coating equipment, and the solder resist 26 is applied to the correct coating area, where the solder resist 26 is applied at the end of the redistribution line 20. ) Is not coated so that the ball land 24 for fusion welding the solder ball (29).

따라서, 상기 재배선라인(20)의 볼랜드(24)에 솔더볼(29)을 융착시킨 후, 각 다이를 몰딩 컴파운드 수지와 함께 개개의 단위로 소잉시키는 단계를 통하여, 낱개 단위의 반도체 패키지가 완성된다.Accordingly, after the solder balls 29 are fused to the ball lands 24 of the redistribution line 20, the semiconductor packages of individual units are completed through the step of sawing each die in individual units together with the molding compound resin. .

한편, 상기 재배선라인(20)의 볼랜드(24)에 입출력단자인 솔더볼(29)이 융착되는 바, 재배선라인(20) 및 볼랜드(24)가 각 다이(10)의 외곽쪽으로 연장된 팬-아웃 배열 구조를 이루고 있기 때문에 각 솔더볼(29)들은 재배선라인(20)의 볼랜드(24)에 서로 닿지 않으며 용이하게 융착될 수 있다.Meanwhile, the solder balls 29, which are input / output terminals, are welded to the ball lands 24 of the redistribution line 20, and the fan in which the redistribution line 20 and the ball lands 24 extend outwardly of each die 10 is provided. Since the solder ball 29 has a structure of the out-of-array structure, the solder balls 29 do not touch the ball lands 24 of the redistribution line 20 and may be easily fused.

이와 같이, 본 발명에 따르면, 다이(actual die)들 사이에 기준점 인식용 다이를 배치하여 함께 몰딩한 후, 몰딩 컴파운드 수지를 백그라인딩하여 기준점 인식용 다이를 노출시킴으로써, 레이저 드릴링 장비가 기준점 인식용 다이를 기준 좌표위치로 용이하게 인식하면서 몰딩수지 관통 비아를 정확한 위치에 드릴링시킬 수 있고, 또한 재배선라인 도금장비, 솔더 레지스트 코팅장비도 기준점 인식용 다이를 기준 좌표위치로 용이하게 인식하면서 재배선 및 솔더 레지스트로 정확한 위치에 형성시킬 수 있다.
As described above, according to the present invention, by placing a die for the reference point recognition between the die (actual die) and molding together, by backgrinding the molding compound resin to expose the reference point recognition die, the laser drilling equipment for the reference point recognition Molding resin through-via can be drilled at the correct position while easily recognizing the die as the reference coordinate position, and redistribution line plating equipment and solder resist coating equipment can also easily recognize the reference point die as the reference coordinate position. And solder resist can be formed in the correct position.

10 : 다이 12 : 기준점 인식용 다이
14 : 몰딩 컴파운드 수지 16 : 본딩패드
18 : 몰딩수지 관통 비아 20 : 재배선라인
22 : 전도성금속 24 : 볼랜드
26 : 솔더 레지스트 28 : 인식용 금속패턴
29 : 솔더볼 30 : 캐리어프레임
32 : 다이 어태치 필름10: die 12: die for reference point recognition
14 molding compound resin 16 bonding pad
18: molding resin through via 20: redistribution line
22: conductive metal 24: Borland
26 solder resist 28 metal pattern for recognition
29 solder ball 30 carrier frame
32: die attach film

Claims (5)

저부에 인식용 금속패턴(28)이 일체로 내장된 투명 재질로 구비되어, 다수의 다이(10)들 사이에 보다 높은 두께로 배열되는 기준점 인식용 다이(12)와;
상기 다수의 다이(10) 및 기준점 인식용 다이(12)를 함께 봉지하되, 기준점 인식용 다이(12)의 상면을 노출시킨 채 봉지하는 몰딩 컴파운드 수지(14)와;
상기 기준점 인식용 다이(12)를 기준 좌표위치로 인식하는 레이저 드릴링 장비에 의하여 형성된 비아홀로서, 몰딩 컴파운드 수지(14)의 표면에서 각 다이(10)의 본딩패드(16)까지 관통 형성되는 몰딩수지 관통 비아(18)와;
상기 몰딩수지 관통 비아(18)에 도금된 전도성금속(22)과 도전 가능하게 연결되면서 몰딩 컴파운드 수지(14)의 표면에 형성되는 재배선라인(20)과;
상기 재배선라인(20)의 끝단을 볼랜드(24)로서 노출시키면서 몰딩 컴파운드 수지(14)의 표면에 걸쳐 코팅되는 솔더 레지스트(26)와;
상기 볼랜드(24)에 융착되는 솔더볼(29);
을 포함하여 구성된 것을 특징으로 하는 기준점 인식용 다이를 이용한 반도체 패키지.
A reference point recognition die 12 provided with a transparent material having a recognition metal pattern 28 integrally embedded in a bottom thereof, and arranged at a higher thickness between the plurality of dies 10;
A molding compound resin 14 encapsulating the plurality of dies 10 and the reference point recognition die 12 together, and encapsulating the upper surface of the reference point recognition die 12 while being exposed;
A molding hole formed by laser drilling equipment that recognizes the reference point recognition die 12 as a reference coordinate position, and is formed through a molding compound 14 penetrating from the surface of the molding compound resin 14 to the bonding pads 16 of each die 10. Through vias 18;
A redistribution line 20 formed on the surface of the molding compound resin 14 while being conductively connected to the conductive metal 22 plated on the molding resin through-via 18;
A solder resist 26 coated over the surface of the molding compound resin 14 while exposing the end of the redistribution line 20 as a ball land 24;
A solder ball 29 fused to the ball land 24;
Semiconductor package using a die for reference point recognition, characterized in that configured to include.
청구항 1에 있어서,
상기 기준점 인식용 다이(12)는 투명한 글래스 재질로 채택된 것을 특징으로 하는 기준점 인식용 다이를 이용한 반도체 패키지.
The method according to claim 1,
The reference point recognition die 12 is a semiconductor package using a reference point die, characterized in that the transparent glass material is adopted.
삭제delete 소정 면적의 캐리어프레임(30)상에 다수의 다이(10)를 등간격으로 부착시키되, 각 다이(10)들 사이에 더 높은 두께를 가지면서 인식용 금속패턴(28)이 내장된 투명 재질의 기준점 인식용 다이(12)를 함께 부착시키는 단계와;
각 다이(10)들 및 기준점 인식용 다이(12)가 봉지되도록 캐리어프레임(30)의 상면에 걸쳐 몰딩 컴파운드 수지(14)로 몰딩하는 단계와;
상기 몰딩 컴파운드 수지(14)의 상면을 그라인딩시키되, 기준점 인식용 다이(12)의 표면이 노출될 때까지 그라인딩하는 단계와;
상기 기준점 인식용 다이(12)를 기준 좌표로 인식하는 레이저 드릴링 장비에 의하여, 상기 몰딩 컴파운드 수지(14)에 몰딩수지 관통 비아(18)를 형성하는 드릴링이 이루어지되, 각 다이(10)의 본딩패드(16)가 노출될 때까지 드릴링이 이루어지는 단계와;
상기 몰딩수지 관통 비아(18)내에 전도성금속(22)이 도금되어 충진되는 단계와;
상기 전도성금속과 도전 가능하게 연결되는 재배선라인(20)을 몰딩 컴파운드 수지(14)의 표면에서 외부방향으로 연장 형성하는 단계와;
상기 몰딩 컴파운드 수지(14)의 전체 표면에 걸쳐, 볼랜드(24)가 되는 재배선라인(20)의 끝단을 노출시키면서 솔더 레지스트(26)를 코팅하는 단계와;
상기 재배선라인(20)의 볼랜드(24)에 솔더볼(29)을 융착시키는 단계;
를 포함하는 것을 특징으로 하는 기준점 인식용 다이를 이용한 반도체 패키지 제조 방법.
While attaching a plurality of dies 10 at equal intervals on the carrier frame 30 of a predetermined area, but having a higher thickness between each die 10, a transparent material having a metal pattern 28 for recognition embedded therein Attaching a reference point die 12 together;
Molding the molding compound resin 14 over the upper surface of the carrier frame 30 so that each die 10 and the reference point recognition die 12 are encapsulated;
Grinding the upper surface of the molding compound resin (14), but grinding until the surface of the reference point die (12) is exposed;
Drilling is performed to form a molding resin through-via 18 in the molding compound resin 14 by laser drilling equipment for recognizing the reference point recognition die 12 as reference coordinates. Drilling is performed until the pad 16 is exposed;
Plating and filling the conductive metal (22) in the molding resin through-via (18);
Extending outwardly from the surface of the molding compound resin 14 a redistribution line 20 conductively connected to the conductive metal;
Coating a solder resist (26) over the entire surface of the molding compound resin (14), exposing the ends of the redistribution lines (20) to be borland (24);
Welding solder balls 29 to the ball lands 24 of the redistribution line 20;
Method of manufacturing a semiconductor package using a die for reference point recognition, characterized in that it comprises a.
청구항 4에 있어서,
상기 몰딩수지 관통 비아(18)내에 전도성금속이 도금에 의하여 충진되도록 몰딩 컴파운드 수지(14)의 상면에 걸쳐 전도성금속을 도금하는 단계와;
몰딩 컴파운드 수지(14)의 상면에 도금된 전도성금속을 그라인딩을 통하여 제거하여, 기준점 인식용 다이(12)의 상면을 다시 노출시키는 단계;
를 통하여, 다시 노출된 기준점 인식용 다이(12)를 기준 좌표로 인식하면서 재배선라인(20)의 형성 및 솔더 레지스트(26)의 코팅이 이루어지는 것을 특징으로 하는 기준점 인식용 다이를 이용한 반도체 패키지 제조 방법.The method of claim 4,
Plating the conductive metal over the upper surface of the molding compound resin (14) such that the conductive metal is filled in the molding resin through via (18) by plating;
Removing the conductive metal plated on the upper surface of the molding compound resin 14 through grinding to expose the upper surface of the reference point die 12 again;
Through the semiconductor package manufacturing using the reference point die, characterized in that the formation of the redistribution line 20 and the coating of the solder resist 26 is made while re-exposed the reference point recognition die 12 as reference coordinates Way.
KR20100033656A 2010-04-13 2010-04-13 Semiconductor package and method for manufacturing the same KR101151258B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR20100033656A KR101151258B1 (en) 2010-04-13 2010-04-13 Semiconductor package and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20100033656A KR101151258B1 (en) 2010-04-13 2010-04-13 Semiconductor package and method for manufacturing the same

Publications (2)

Publication Number Publication Date
KR20110114165A KR20110114165A (en) 2011-10-19
KR101151258B1 true KR101151258B1 (en) 2012-06-14

Family

ID=45029298

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20100033656A KR101151258B1 (en) 2010-04-13 2010-04-13 Semiconductor package and method for manufacturing the same

Country Status (1)

Country Link
KR (1) KR101151258B1 (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101371331B1 (en) * 2012-10-30 2014-03-10 주식회사 고려반도체시스템 Method of inspecting solderballs array and positions attached on chip for speedy and precise stacking process and apparatus using same
US9391043B2 (en) 2012-11-20 2016-07-12 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US9543242B1 (en) 2013-01-29 2017-01-10 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
US9721872B1 (en) 2011-02-18 2017-08-01 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101947722B1 (en) 2012-06-07 2019-04-25 삼성전자주식회사 stack semiconductor package and method of manufacturing the same
KR101647559B1 (en) 2014-11-07 2016-08-10 앰코 테크놀로지 코리아 주식회사 Method of manufactuing semiconductor package and semiconductor package
US10580728B2 (en) 2016-06-23 2020-03-03 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US10593563B2 (en) * 2017-04-13 2020-03-17 Invensas Corporation Fan-out wafer level package with resist vias

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060065964A1 (en) 2004-09-30 2006-03-30 Takashi Ohsumi Semiconductor device comprising light-emitting element and light-receiving element, and manufacturing method therefor
US20060094161A1 (en) 2002-12-30 2006-05-04 Advanced Semiconductor Engineering, Inc. Thermal enhance package and manufacturing method thereof
US20090039508A1 (en) 2007-08-09 2009-02-12 Broadcom Corporation Larger than die size wafer-level redistribution packaging process
US20090160053A1 (en) 2007-12-19 2009-06-25 Infineon Technologies Ag Method of manufacturing a semiconducotor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060094161A1 (en) 2002-12-30 2006-05-04 Advanced Semiconductor Engineering, Inc. Thermal enhance package and manufacturing method thereof
US20060065964A1 (en) 2004-09-30 2006-03-30 Takashi Ohsumi Semiconductor device comprising light-emitting element and light-receiving element, and manufacturing method therefor
US20090039508A1 (en) 2007-08-09 2009-02-12 Broadcom Corporation Larger than die size wafer-level redistribution packaging process
US20090160053A1 (en) 2007-12-19 2009-06-25 Infineon Technologies Ag Method of manufacturing a semiconducotor device

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11488892B2 (en) 2011-02-18 2022-11-01 Amkor Technology Singapore Holding Pte. Ltd. Methods and structures for increasing the allowable die size in TMV packages
US10347562B1 (en) 2011-02-18 2019-07-09 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
US9721872B1 (en) 2011-02-18 2017-08-01 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
KR101371331B1 (en) * 2012-10-30 2014-03-10 주식회사 고려반도체시스템 Method of inspecting solderballs array and positions attached on chip for speedy and precise stacking process and apparatus using same
US9728514B2 (en) 2012-11-20 2017-08-08 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US10679952B2 (en) 2012-11-20 2020-06-09 Amkor Technology, Inc. Semiconductor device having an encapsulated front side and interposer and manufacturing method thereof
US11527496B2 (en) 2012-11-20 2022-12-13 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device comprising semiconductor die and interposer and manufacturing method thereof
US9391043B2 (en) 2012-11-20 2016-07-12 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US9543242B1 (en) 2013-01-29 2017-01-10 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
US9852976B2 (en) 2013-01-29 2017-12-26 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
US10943858B2 (en) 2013-11-19 2021-03-09 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor package and fabricating method thereof
US10192816B2 (en) 2013-11-19 2019-01-29 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
US11652038B2 (en) 2013-11-19 2023-05-16 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor package with front side and back side redistribution structures and fabricating method thereof
US10490716B2 (en) 2016-09-06 2019-11-26 Amkor Technology, Inc. Semiconductor device with optically-transmissive layer and manufacturing method thereof
US10784422B2 (en) 2016-09-06 2020-09-22 Amkor Technology, Inc. Semiconductor device with optically-transmissive layer and manufacturing method thereof
US11437552B2 (en) 2016-09-06 2022-09-06 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device with transmissive layer and manufacturing method thereof
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US11942581B2 (en) 2016-09-06 2024-03-26 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device with transmissive layer and manufacturing method thereof

Also Published As

Publication number Publication date
KR20110114165A (en) 2011-10-19

Similar Documents

Publication Publication Date Title
KR101151258B1 (en) Semiconductor package and method for manufacturing the same
US11152312B2 (en) Packages with interposers and methods for forming the same
CN107275294B (en) Thin chip stack package structure and manufacturing method thereof
US11417620B2 (en) Semiconductor device encapsulated by molding material attached to redestribution layer
US10276509B2 (en) Integrated fan-out package
US9985005B2 (en) Chip package-in-package
US8993380B2 (en) Structure and method for 3D IC package
KR101236798B1 (en) wafer level stack package and method for manufacturing the same
KR101548426B1 (en) Alignment in the packaging of integrated circuits
US8580608B2 (en) Fabrication method of package structure having embedded semiconductor component
US20130270682A1 (en) Methods and Apparatus for Package on Package Devices with Reversed Stud Bump Through Via Interconnections
US20150130054A1 (en) Semiconductor package structure and manufacturing method thereof
US11309255B2 (en) Very thin embedded trace substrate-system in package (SIP)
TW201828370A (en) Method of forming package-on-package structure
CN103915414A (en) Flip-chip wafer level package and methods thereof
US20140077366A1 (en) Wafer Level Fan-Out Package With a Fiducial Die
TW201434097A (en) Method of packaging a semiconductor device and packaging device
TW201624641A (en) Semiconductor package assembly
CN103904057A (en) PoP structure and manufacturing technology
KR101478508B1 (en) Wafer level fan out package and method for manufacturing the same
TW201921630A (en) Method of manufacturing a package-on-package type semiconductor package
KR101332859B1 (en) Semiconductor package having one-layer substrate and, fan-out semiconductor package and method for manufacturing the same
KR20110105159A (en) Stacked semiconductor package and method for forming the same
KR20200026344A (en) Semiconductor package
CN106531644B (en) Chip packaging process and packaging structure

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160503

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170511

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190513

Year of fee payment: 8