KR101147266B1 - Thin Film Transistor of Poly-type And Method of Fabricating The Same - Google Patents

Thin Film Transistor of Poly-type And Method of Fabricating The Same Download PDF

Info

Publication number
KR101147266B1
KR101147266B1 KR1020050094040A KR20050094040A KR101147266B1 KR 101147266 B1 KR101147266 B1 KR 101147266B1 KR 1020050094040 A KR1020050094040 A KR 1020050094040A KR 20050094040 A KR20050094040 A KR 20050094040A KR 101147266 B1 KR101147266 B1 KR 101147266B1
Authority
KR
South Korea
Prior art keywords
layer
gate
source
drain
silicon nitride
Prior art date
Application number
KR1020050094040A
Other languages
Korean (ko)
Other versions
KR20070038767A (en
Inventor
강수혁
이대윤
박용인
김영주
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020050094040A priority Critical patent/KR101147266B1/en
Publication of KR20070038767A publication Critical patent/KR20070038767A/en
Application granted granted Critical
Publication of KR101147266B1 publication Critical patent/KR101147266B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits

Abstract

본 발명은 고해상도 패널에서 요구되는 저저항 배선을 구현할 수 있는 폴리형 TFT 기판 및 그 제조 방법을 제공하는 것이다.The present invention provides a poly-type TFT substrate capable of implementing low resistance wiring required in a high resolution panel and a method of manufacturing the same.

본 발명에 따른 폴리형 TFT 기판은 하부 기판 상에 형성된 버퍼막과, 상기 버퍼막 상에 형성되며 불순물이 도핑된 소스 영역 및 드레인 영역을 포함하는 액티브층과, 상기 액티브층이 형성된 버퍼막 상에 형성된 게이트 절연막과, 상기 게이트 절연막을 사이에 두고 상기 액티브층과 부분적으로 중첩되며 게이트 라인과 접속된 게이트 전극 및 스토리지 전극을 포함하는 게이트 패턴과, 상기 게이트 패턴이 형성된 게이트 패턴 상에 형성되는 산화실리콘층과, 상기 산화실리콘층 상에 형성되는 질화실리콘층과, 상기 게이트 절연막, 산화실리콘층 및 질화실리콘층을 관통하는 소스 및 드레인 컨택홀을 통해 상기 액티브층의 소스 및 드레인 영역과 각각 접속되는 소스 및 드레인 전극을 포함하는 데이터 패턴과, 상기 데이터 패턴이 형성된 질화실리콘층 상에 형성되는 보호막과, 상기 보호막을 관통하는 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 구비하는 것을 특징으로 한다.According to an embodiment of the present invention, a poly-type TFT substrate includes an active layer including a buffer film formed on a lower substrate, a source region and a drain region formed on the buffer film and doped with impurities, and a buffer film on which the active layer is formed. A gate pattern including a gate insulating film formed, a gate electrode including a gate electrode and a storage electrode partially overlapping the active layer with the gate insulating film interposed therebetween, and a silicon oxide formed on the gate pattern on which the gate pattern is formed; A source connected to the source and drain regions of the active layer through a layer, a silicon nitride layer formed on the silicon oxide layer, and source and drain contact holes penetrating through the gate insulating film, the silicon oxide layer, and the silicon nitride layer, respectively. And a data pattern including a drain electrode and a silicon nitride layer on which the data pattern is formed. And a pixel electrode connected to the drain electrode through a pixel contact hole penetrating the protective film.

Description

폴리형 박막 트랜지스터 기판 및 제조 방법{Thin Film Transistor of Poly-type And Method of Fabricating The Same}Thin Film Transistor of Poly-type And Method of Fabricating The Same

도 1은 종래의 폴리 실리콘을 이용한 액정 표시 패널을 개략적으로 도시한 도면.1 is a view schematically showing a liquid crystal display panel using a conventional polysilicon.

도 2는 도 1에 도시된 액정 표시 패널에 포함되는 박막 트랜지스터 기판을 도시한 단면도.FIG. 2 is a cross-sectional view illustrating a thin film transistor substrate included in the liquid crystal display panel illustrated in FIG. 1.

도 3은 본 발명의 실시 예에 따른 폴리 실리콘을 이용한 박막 트랜지스터 기판을 부분적으로 도시한 평면도.3 is a plan view partially showing a thin film transistor substrate using polysilicon according to an exemplary embodiment of the present invention.

도 4는 도 3에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도.4 is a cross-sectional view of the thin film transistor substrate of FIG. 3 taken along the line II ′.

< 도면의 주요부분에 대한 설명><Description of Main Parts of Drawing>

1, 101 : 기판 2, 102 : 게이트 라인1, 101: substrate 2, 102: gate line

4, 104 : 데이터 라인 6, 106 : 게이트 전극4, 104: data line 6, 106: gate electrode

8, 108 : 소스 전극 10, 110 : 드레인 전극8, 108: source electrode 10, 110: drain electrode

12, 112 : 게이트 절연막 14, 114 : 액티브층12, 112: gate insulating film 14, 114: active layer

16, 116 : 버퍼층 18, 118 : 보호막16, 116: buffer layer 18, 118: protective film

22, 122 : 화소 전극 26 : 층간 절연막22, 122: pixel electrode 26: interlayer insulating film

30, 130 : 박막 트랜지스터 160 : 스토리지 캐패시터30, 130: thin film transistor 160: storage capacitor

92 : 데이터 드라이버 94 : 게이트 드라이버92: data driver 94: gate driver

96 : 화상 표시부 172 : 산화실리콘층96: image display unit 172: silicon oxide layer

174 : 질화실리콘층174 silicon nitride layer

본 발명은 고해상도 패널에서 요구되는 저저항 배선을 구현할 수 있는 폴리형 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.The present invention relates to a poly-type thin film transistor substrate capable of implementing low resistance wiring required in a high resolution panel and a method of manufacturing the same.

통상, 액정 표시 장치(Liquid Crystal Display; LCD)는 액정 패널에 매트릭스 형태로 배열된 액정셀들 각각이 비디오 신호에 따라 광투과율을 조절하게 함으로써 화상을 표시하게 된다. In general, a liquid crystal display (LCD) displays an image by allowing each of the liquid crystal cells arranged in a matrix form on a liquid crystal panel to adjust light transmittance according to a video signal.

액정셀들 각각에는 비디오 신호를 독립적으로 공급하기 위한 스위칭 소자로 박막 트랜지스터(Thin Film Transistor; 이하, TFT)가 이용된다. 이러한 TFT의 액티브층으로는 아몰퍼스 실리콘(Amorphous-Si) 또는 폴리 실리콘(Poly-Si)이 이용된다. 여기서, 폴리 실리콘을 이용하는 경우 아몰퍼스 실리콘보다 전하 이동도가 약 100배 정도 빠름에 따라 높은 응답 속도를 필요로 하는 구동 회로를 액정 패널에 내장할 수 있게 한다.Each liquid crystal cell uses a thin film transistor (TFT) as a switching element for independently supplying a video signal. As the active layer of the TFT, amorphous silicon (Amorphous-Si) or polysilicon (Poly-Si) is used. Here, in the case of using polysilicon, as the charge mobility is about 100 times faster than that of amorphous silicon, a driving circuit requiring a high response speed can be embedded in the liquid crystal panel.

도 1은 종래의 폴리 TFT를 이용한 액정 패널을 개략적으로 도시한 것이다.1 schematically shows a liquid crystal panel using a conventional poly TFT.

도 1에 도시된 액정 패널은 액정셀 매트릭스를 포함하는 화상 표시부(96), 화상 표시부(96)의 데이터 라인(4)을 구동하기 위한 데이터 드라이버(92), 화상 표시부(96)의 게이트 라인(2)을 구동하기 위한 게이트 드라이버(94)를 구비한다.The liquid crystal panel illustrated in FIG. 1 includes an image display unit 96 including a liquid crystal cell matrix, a data driver 92 for driving the data line 4 of the image display unit 96, and a gate line of the image display unit 96. And a gate driver 94 for driving 2).

화상 표시부(96)는 액정셀들(LC)이 매트릭스 형태로 배열되어 화상을 표시한다. 액정셀들(LC) 각각은 게이트 라인(2) 및 데이터 라인(4)과 접속된 TFT(30)를 구비한다. TFT(30)는 게이트 라인(2)의 스캔 신호에 응답하여 데이터 라인(4)으로부터의 비디오 신호를 액정셀(LC)에 충전한다. 액정셀(LC)은 충전된 비디오 신호에 의해 유전 이방성을 갖는 액정이 반응하여 광투과율을 제어함으로써 계조를 구현한다.In the image display unit 96, liquid crystal cells LC are arranged in a matrix to display an image. Each of the liquid crystal cells LC includes a TFT 30 connected to a gate line 2 and a data line 4. The TFT 30 charges the liquid crystal cell LC with the video signal from the data line 4 in response to the scan signal of the gate line 2. In the liquid crystal cell LC, a liquid crystal having dielectric anisotropy reacts by a charged video signal to control grayscale.

게이트 드라이버(94)는 게이트 라인(2)을 순차적으로 구동한다.The gate driver 94 drives the gate line 2 sequentially.

데이터 드라이버(92)는 게이트 라인(2)이 구동될 때마다 데이터 라인(4)에 비디오 신호를 공급한다.The data driver 92 supplies a video signal to the data line 4 every time the gate line 2 is driven.

이러한 액정 패널은 액정셀(LC)의 TFT(30)와 함께 데이터 드라이버(92) 및 게이트 드라이버(94)가 형성된 TFT 기판과, 공통 전극 및 칼러 필터 등이 형성된 칼라 필터 기판이 액정을 사이에 두고 접합되어 형성된다.The liquid crystal panel includes a TFT substrate on which the data driver 92 and the gate driver 94 are formed together with the TFT 30 of the liquid crystal cell LC, and a color filter substrate on which the common electrode and the color filter are formed, with the liquid crystal interposed therebetween. It is formed by bonding.

도 2를 참조하면, 종래의 TFT 기판은 하부 기판(1) 상에 형성된 버퍼막(16)과, 버퍼막(16) 상에 형성된 액티브층(14)과, 액티브층(14)이 형성된 버퍼막(16) 상에 형성된 게이트 절연막(12)과, 게이트 절연막(12) 상에 형성된 게이트 전극(6) 및 스토리지 라인(52)을 포함하는 게이트 패턴과, 게이트 패턴이 형성된 게이트 절연막(12) 상에 형성된 층간 절연막(interlayer, 26)과, 층간 절연막(26) 및 게이트 절연막(12)을 관통하는 소스 및 드레인 콘택홀(24S, 24D)을 통해 액티브층(14)과 접속되는 소스 및 드레인 전극(8, 10)과, 소스 및 드레인 전극(8, 10)이 형성된 층간 절연막(26) 상에 형성된 보호막(18)과, 보호막(18)을 관통하는 화소 컨택홀(20)을 통해 드레인 전극(10)과 접속하는 화소 전극(22)을 구비한다.Referring to FIG. 2, a conventional TFT substrate includes a buffer film 16 formed on the lower substrate 1, an active layer 14 formed on the buffer film 16, and a buffer film on which the active layer 14 is formed. On the gate insulating film 12 formed on the gate insulating film 12, the gate pattern including the gate electrode 6 and the storage line 52 formed on the gate insulating film 12, and the gate insulating film 12 on which the gate pattern is formed The source and drain electrodes 8 connected to the active layer 14 through the formed interlayer 26 and source and drain contact holes 24S and 24D passing through the interlayer 26 and the gate insulating layer 12. , 10, the passivation layer 18 formed on the interlayer insulating layer 26 on which the source and drain electrodes 8 and 10 are formed, and the drain electrode 10 through the pixel contact hole 20 penetrating the passivation layer 18. And a pixel electrode 22 to be connected thereto.

버퍼막(16)은 하부 기판(1) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다. The buffer layer 16 is formed by depositing an inorganic insulating material such as SiO 2 on the lower substrate 1.

액티브층(14)은 버퍼막(16) 상에 아몰퍼스 실리콘을 증착한 후 레이저로 결정화하여 폴리 실리콘이 되게 한 다음, 포토리소그래피 공정과 식각 공정으로 패터닝함으로써 형성된다.The active layer 14 is formed by depositing amorphous silicon on the buffer film 16, crystallizing with a laser to become polysilicon, and then patterning the photolithography and etching processes.

게이트 절연막(12)은 액티브층(14)이 형성된 버퍼막(16) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다. The gate insulating layer 12 is formed by depositing an inorganic insulating material such as SiO 2 on the buffer layer 16 on which the active layer 14 is formed.

게이트 전극(6)은 버퍼막(16) 상에 형성된 액티브층(14)의 채널 영역(14C)과 게이트 절연막(12)을 사이에 두고 중첩되게 형성된다. 게이트 전극(6)은 게이트 금속층을 형성한 후, 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다. 게이트 금속으로는 알루미늄(Al), 알루미늄/네오듐(Al/Nd) 등을 포함하는 알루미늄계 금속이 주로 이용된다.The gate electrode 6 is formed to overlap the channel region 14C of the active layer 14 formed on the buffer film 16 with the gate insulating film 12 interposed therebetween. The gate electrode 6 is formed by forming a gate metal layer and then patterning the photolithography process and the etching process. As the gate metal, an aluminum-based metal containing aluminum (Al), aluminum / nedium (Al / Nd), or the like is mainly used.

층간 절연막(26)은 게이트 전극(6) 및 스토리지 전극(52)을 포함하는 게이트 패턴이 형성된 게이트 절연막(12) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다. The interlayer insulating layer 26 is formed by depositing an inorganic insulating material such as SiO 2 on the gate insulating layer 12 on which the gate pattern including the gate electrode 6 and the storage electrode 52 is formed.

소스 및 드레인 전극(8, 10)은 게이트 전극(6)과 층간 절연막(26)을 사이에 두고 절연되게 형성된다. 그리고, 소스 및 드레인 전극(8, 10)은 층간 절연막(26) 및 게이트 절연막(12)을 관통하는 소스 콘택홀(24S) 및 드레인 콘택홀(24D) 각각을 통해 n+ 불순물이 주입된 액티브층(14)의 소스 및 드레인 영역(14S 및 14D) 각각과 접속된다. 또한, 액티브층(14)은 오프 전류를 감소시키기 위하여 채널 영역(14C)과 소스 및 드레인 영역(14S, 14D) 사이에 n- 불순물이 주입된 엘디디(Lightly Doped Drain ; 이하 LDD) 영역을 더 구비하기도 한다.The source and drain electrodes 8 and 10 are formed to be insulated with the gate electrode 6 and the interlayer insulating film 26 therebetween. In addition, the source and drain electrodes 8 and 10 may include an active layer in which n + impurity is injected through each of the source contact hole 24S and the drain contact hole 24D that pass through the interlayer insulating layer 26 and the gate insulating layer 12. And source and drain regions 14S and 14D, respectively. In addition, the active layer 14 further includes a lightly doped drain (LDD) region in which n- impurity is injected between the channel region 14C and the source and drain regions 14S and 14D to reduce the off current. It may be provided.

이러한 소스 및 드레인 전극(8, 10)을 포함하는 데이터 패턴은 구리(Cu) 또는 구리 합금(Cu alloy)로 형성된다.The data pattern comprising these source and drain electrodes 8, 10 is formed of copper (Cu) or copper alloy (Cu alloy).

스토리지 캐패시터는 화소 전극(22)에 충전된 비디오 신호가 안정적으로 유지되게 한다. 이를 위하여, 스토리지 캐패시터는 화소 전극(22)을 가로지르는 스토리지 라인(52)과, 스토리지 하부 전극 역할을 하는 스토리지 라인(52)과 중첩되는 영역의 액티브층(14)으로 이루어진다.The storage capacitor keeps the video signal charged in the pixel electrode 22 stable. To this end, the storage capacitor includes a storage line 52 crossing the pixel electrode 22 and an active layer 14 in an area overlapping the storage line 52 serving as a storage lower electrode.

보호막(18)은 데이터 패턴이 형성된 층간 절연막(26) 상에 무기 절연 물질 또는 유기 절연 물질을 전면 증착되어 형성된다.The passivation layer 18 is formed by depositing an inorganic insulating material or an organic insulating material on the interlayer insulating film 26 on which the data pattern is formed.

화소 전극(22)은 보호막(18) 상에 투명 도전 물질을 증착한 후, 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다. 이러한 화소 전극(22)은 화소 컨택홀(20)을 통해 TFT의 드레인 전극(10)과 접속된다.The pixel electrode 22 is formed by depositing a transparent conductive material on the passivation layer 18 and then patterning the photoresist process and etching process. The pixel electrode 22 is connected to the drain electrode 10 of the TFT through the pixel contact hole 20.

그런데, 이와 같은 종래의 폴리형 TFT 기판에서 데이터 패턴을 구리 또는 구리 합금을 사용하는 경우, 소스 및 드레인 전극(8, 10)과 층간 절연막(26) 사이의 인접 계면에서 구리 확산(diffusion) 현상이 발생한다. 다시 말하면, 소스 및 드레인 전극(8, 10)의 금속인 구리가 층간 절연막(26) 내부로 확산되어 층간 절연막(26)이 절연층 역할을 제대로 하지 못하여 소자 특성이 나빠지는 문제가 생기게 된다. However, in the case of using a copper or copper alloy as a data pattern in such a conventional poly-type TFT substrate, a copper diffusion phenomenon occurs at an adjacent interface between the source and drain electrodes 8 and 10 and the interlayer insulating film 26. Occurs. In other words, copper, which is a metal of the source and drain electrodes 8 and 10, is diffused into the interlayer insulating layer 26, so that the interlayer insulating layer 26 does not function properly as an insulating layer, thereby deteriorating device characteristics.

따라서, 본 발명의 목적은 층간 절연막을 이중막으로 구성함으로써 고해상도 패널에서 요구되는 저저항 배선을 구현할 수 있는 폴리형 TFT 기판 및 그 제조 방법을 제공하는 것이다.Accordingly, it is an object of the present invention to provide a poly-type TFT substrate capable of realizing low resistance wiring required in a high resolution panel by forming an interlayer insulating film as a double film and a manufacturing method thereof.

상기 목적을 달성하기 위하여, 본 발명에 따른 폴리형 TFT 기판은 하부 기판 상에 형성된 버퍼막과, 상기 버퍼막 상에 형성되며 불순물이 도핑된 소스 영역 및 드레인 영역을 포함하는 액티브층과, 상기 액티브층이 형성된 버퍼막 상에 형성된 게이트 절연막과, 상기 게이트 절연막을 사이에 두고 상기 액티브층과 부분적으로 중첩되며 게이트 라인과 접속된 게이트 전극 및 스토리지 전극을 포함하는 게이트 패턴과, 상기 게이트 패턴이 형성된 게이트 패턴 상에 형성되는 산화실리콘층과, 상기 산화실리콘층 상에 형성되는 질화실리콘층과, 상기 게이트 절연막, 산화실리콘층 및 질화실리콘층을 관통하는 소스 및 드레인 컨택홀을 통해 상기 액티브층의 소스 및 드레인 영역과 각각 접속되는 소스 및 드레인 전극을 포함하는 데이터 패턴과, 상기 데이터 패턴이 형성된 질화실리콘층 상에 형성되는 보호막과, 상기 보호막을 관통하는 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 구비하는 것을 특징으로 한다.In order to achieve the above object, a poly-type TFT substrate according to the present invention is an active layer including a buffer film formed on a lower substrate, a source region and a drain region formed on the buffer film doped with impurities, and the active A gate pattern formed on the layered buffer layer, a gate pattern including a gate electrode and a storage electrode partially overlapping the active layer with the gate insulating layer interposed therebetween and connected to a gate line, and a gate on which the gate pattern is formed A source of the active layer through a silicon oxide layer formed on the pattern, a silicon nitride layer formed on the silicon oxide layer, and source and drain contact holes penetrating through the gate insulating film, the silicon oxide layer, and the silicon nitride layer; A data pattern comprising a source and a drain electrode connected to a drain region, respectively; And a pixel electrode connected to the drain electrode through a pixel contact hole penetrating through the passivation layer.

상기 산화실리콘층은 5000 ~ 7500Å의 두께인 것을 특징으로 한다.The silicon oxide layer is characterized in that the thickness of 5000 ~ 7500Å.

상기 질화실리콘층은 1000 ~ 2000Å의 두께인 것을 특징으로 한다.The silicon nitride layer is characterized in that the thickness of 1000 ~ 2000Å.

상기 데이터 패턴은 구리(Cu) 또는 구리 합금(Cu alloy) 중 어느 하나로 형성되는 것을 특징으로 한다.The data pattern is formed of one of copper (Cu) and a copper alloy (Cu alloy).

상기 데이터 패턴 아래층에 몰리브덴(Mo), 타이타늄(Ti), MoTi 중 어느 하나가 형성되는 것을 특징으로 한다.Molybdenum (Mo), titanium (Ti), MoTi is formed on the lower layer of the data pattern.

또한, 본 발명에 따른 폴리형 TFT 기판의 제조방법은 하부 기판 상에 버퍼막을 형성하는 단계와, 상기 버퍼막 상에 불순물이 도핑된 소스 및 드레인 영역을 포함하는 액티브층을 형성하는 단계와, 상기 액티브층이 형성된 버퍼막 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막을 사이에 두고 상기 액티브층과 부분적으로 중첩되며 게이트 라인과 접속된 게이트 전극 및 스토리지 전극을 포함하는 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴이 형성된 게이트 패턴 상에 산화실리콘층을 형성하는 단계와, 상기 산화실리콘층 상에 질화실리콘층을 형성하는 단계와, 상기 게이트 절연막, 산화실리콘층 및 질화실리콘층을 관통하는 소스 및 드레인 컨택홀을 통해 상기 액티브층의 소스 및 드레인 영역과 각각 접속되는 소스 및 드레인 전극을 포함하는 데이터 패턴을 형성하는 단계와, 상기 데이터 패턴이 형성된 질화실리콘층 상에 보호막을 형성하는 단계와, 상기 보호막을 관통하는 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the method of manufacturing a poly-type TFT substrate according to the present invention includes the steps of forming a buffer film on a lower substrate, forming an active layer including a source and a drain region doped with impurities on the buffer film; Forming a gate insulating layer on the buffer layer on which the active layer is formed, and forming a gate pattern including a gate electrode and a storage electrode partially overlapping the active layer with the gate insulating layer interposed therebetween and connected to the gate line; And forming a silicon oxide layer on the gate pattern on which the gate pattern is formed, forming a silicon nitride layer on the silicon oxide layer, and a source penetrating the gate insulating layer, the silicon oxide layer, and the silicon nitride layer. And source and drain electrodes connected to the source and drain regions of the active layer through drain contact holes, respectively. Forming a data pattern including a data pattern, forming a protective film on the silicon nitride layer on which the data pattern is formed, and forming a pixel electrode connected to the drain electrode through a pixel contact hole penetrating the protective film Characterized in that it comprises a.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will become apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

이하, 본 발명의 바람직한 실시 예를 도 3 및 도 4를 참조하여 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 3 and 4.

도 3 및 도 4를 참조하면, 본 발명의 실시 예에 따른 폴리형 TFT 기판은 종래의 층간 절연막을 이중막으로 구성하는 것을 특징으로 한다.3 and 4, the poly-type TFT substrate according to the embodiment of the present invention is characterized in that the conventional interlayer insulating film is composed of a double film.

폴리형 TFT 기판의 화상 표시부는 게이트 라인(102) 및 데이터 라인(104)과 접속된 TFT(130)와, TFT(130)와 접속된 화소 전극(122) 및 스토리지 캐패시터(160)를 구비한다. TFT(130)는 N형 또는 P형으로 형성되지만, 이하에서는 N형으로 형성된 경우만을 설명하기로 한다. The image display portion of the poly-type TFT substrate includes a TFT 130 connected with the gate line 102 and the data line 104, a pixel electrode 122 connected with the TFT 130, and a storage capacitor 160. The TFT 130 is formed of an N type or a P type, but only a case where the TFT 130 is formed of an N type will be described below.

게이트 드라이버 및 데이터 드라이버는 CMOS 구조로 연결된 P형 TFT와 구동 N형 TFT를 포함하게 된다. The gate driver and the data driver will include a P-type TFT and a driving N-type TFT connected in a CMOS structure.

화상 표시부의 N형 TFT는 화소 전극(122)에 비디오 신호를 충전한다. 이를 위하여, N형 TFT는 게이트 라인(102)과 접속된 게이트 전극(106), 데이터 라인(104)과 접속된 소스 전극(108), 화소 전극(122)과 보호막(118)을 관통하는 화소 콘택홀(120)을 통해 접속된 드레인 전극(110)을 구비한다. 게이트 전극(106)은 버퍼막(116) 상에 형성된 액티브층(114)의 채널 영역(114C)과 게이트 절연막(112)을 사이에 두고 중첩되게 형성된다. 소스 전극(108) 및 드레인 전극(110)은 게이트 전극(106)과 산화실리콘층(172) 및 질화실리콘층(174)을 사이에 두고 절연되게 형성된다. 그리고, 소스 전극(108) 및 드레인 전극(110)은 산화실리콘층(172), 질화실리콘층(174) 및 게이트 절연막(112)을 관통하는 소스 콘택홀(124S) 및 드레인 콘택홀(124D) 각각을 통해 n+ 불순물이 주입된 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D) 각각과 접속된다. 또한, 액티브층(114)은 오프 전류를 감소시키기 위하여 채널 영역(114C)과 소스 및 드레인 영역(114S, 114D) 사이에 n- 불순물이 주입된 LDD 영역을 더 구비하기도 한다.The N-type TFT of the image display unit charges the video signal to the pixel electrode 122. To this end, the N-type TFT has a pixel contact penetrating through the gate electrode 106 connected to the gate line 102, the source electrode 108 connected to the data line 104, the pixel electrode 122, and the passivation layer 118. A drain electrode 110 connected through the hole 120 is provided. The gate electrode 106 is formed to overlap the channel region 114C of the active layer 114 formed on the buffer layer 116 and the gate insulating layer 112 therebetween. The source electrode 108 and the drain electrode 110 are formed to be insulated from each other with the gate electrode 106, the silicon oxide layer 172, and the silicon nitride layer 174 interposed therebetween. The source electrode 108 and the drain electrode 110 are respectively a source contact hole 124S and a drain contact hole 124D passing through the silicon oxide layer 172, the silicon nitride layer 174, and the gate insulating layer 112. The n + impurity is connected to each of the source region 114S and the drain region 114D through which the n + impurity is implanted. In addition, the active layer 114 may further include an LDD region in which n− impurities are implanted between the channel region 114C and the source and drain regions 114S and 114D to reduce the off current.

스토리지 캐패시터(160)는 화소 전극(122)에 충전된 비디오 신호가 안정적으로 유지되게 한다. 이를 위하여, 스토리지 캐패시터(160)는 화소 전극(122)을 가로지르는 스토리지 라인(152)과, 스토리지 하부 전극 역할을 하는 스토리지 라인(152)과 중첩되는 영역의 액티브층(114)으로 이루어진다.The storage capacitor 160 keeps the video signal charged in the pixel electrode 122 stable. To this end, the storage capacitor 160 includes a storage line 152 crossing the pixel electrode 122 and an active layer 114 in an area overlapping the storage line 152 serving as the storage lower electrode.

이러한 본 발명의 TFT 기판의 단면도는 도 4에 도시되어 있다. A cross-sectional view of this TFT substrate of the present invention is shown in FIG.

본 발명에 따른 TFT 기판은 하부 기판(101) 상에 형성된 버퍼막(116)과, 버퍼막(116) 상에 형성된 액티브층(114)과, 액티브층(114)이 형성된 버퍼막(116) 상에 형성된 게이트 절연막(112)과, 게이트 절연막(112) 상에 형성된 게이트 전극(106) 및 스토리지 라인(152)을 포함하는 게이트 패턴과, 게이트 패턴이 형성된 게이트 절연막(112) 상에 형성되며 산화실리콘층(172) 및 질화실리콘층(174)으로 구 성되는 층간 절연막과, 층간 절연막 및 게이트 절연막(112)을 관통하는 소스 및 드레인 콘택홀(124S, 124D)을 통해 액티브층(14)과 접속되는 소스 및 드레인 전극(108, 110)을 포함하는 데이터 패턴과, 데이터 패턴을 덮도록 질화실리콘층(174) 상에 형성된 보호막(118)과, 보호막(118)을 관통하는 화소 컨택홀(120)을 통해 드레인 전극(110)과 접속하는 화소 전극(122)을 구비한다.The TFT substrate according to the present invention has a buffer film 116 formed on the lower substrate 101, an active layer 114 formed on the buffer film 116, and a buffer film 116 on which the active layer 114 is formed. A silicon oxide formed on the gate insulating film 112 formed on the gate insulating film 112, the gate pattern including the gate electrode 106 and the storage line 152 formed on the gate insulating film 112, and the gate insulating film 112 on which the gate pattern is formed. Connected to the active layer 14 through the interlayer insulating film composed of the layer 172 and the silicon nitride layer 174, and the source and drain contact holes 124S and 124D passing through the interlayer insulating film and the gate insulating film 112. A data pattern including the source and drain electrodes 108 and 110, a passivation layer 118 formed on the silicon nitride layer 174 to cover the data pattern, and a pixel contact hole 120 passing through the passivation layer 118. The pixel electrode 122 connected to the drain electrode 110 is provided.

버퍼막(116)은 하부 기판(101) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다. The buffer layer 116 is formed by depositing an inorganic insulating material such as SiO 2 on the lower substrate 101.

액티브층(114)은 버퍼막(116) 상에 아몰퍼스 실리콘을 증착한 후 레이저로 결정화하여 폴리 실리콘이 되게 한 다음, 포토리소그래피 공정과 식각 공정으로 패터닝함으로써 형성된다.The active layer 114 is formed by depositing amorphous silicon on the buffer film 116, crystallizing with a laser to become polysilicon, and then patterning the photolithography and etching processes.

게이트 절연막(112)은 액티브층(114)이 형성된 버퍼막(116) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다. The gate insulating layer 112 is formed by depositing an inorganic insulating material such as SiO 2 on the buffer layer 116 on which the active layer 114 is formed.

게이트 전극(106)은 버퍼막(116) 상에 형성된 액티브층(114)의 채널 영역(114C)과 게이트 절연막(112)을 사이에 두고 중첩되게 형성된다. 게이트 전극(106)은 게이트 금속층을 형성한 후, 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다. 게이트 금속으로는 알루미늄(Al), 알루미늄/네오듐(Al/Nd) 등을 포함하는 알루미늄계 금속이 주로 이용된다.The gate electrode 106 is formed to overlap the channel region 114C of the active layer 114 formed on the buffer layer 116 and the gate insulating layer 112 therebetween. The gate electrode 106 is formed by forming a gate metal layer and then patterning it by a photolithography process and an etching process. As the gate metal, an aluminum-based metal containing aluminum (Al), aluminum / nedium (Al / Nd), or the like is mainly used.

층간 절연막은 게이트 전극 및 스토리지 라인(106, 152)을 포함하는 게이트 패턴이 형성된 게이트 절연막(112) 상에 형성된 이중막으로서, 산화실리콘층(SiO2, 172) 상에 질화실리콘층(SiNx, 174)이 증착되어 형성된다. The interlayer insulating layer is a double layer formed on the gate insulating layer 112 on which the gate pattern including the gate electrode and the storage lines 106 and 152 is formed, and the silicon nitride layer (SiNx, 174) on the silicon oxide layer (SiO 2 , 172). ) Is deposited and formed.

여기서, 질화실리콘층(174)은 소스 및 드레인 전극(108, 110)을 포함하는 데이터 패턴층이 구리(Cu) 또는 구리 합금으로 형성되는 경우, 데이터 패턴의 금속이 확산되는 것을 방지하는 역할을 한다. 이 질화실리콘층(174)의 질화실리콘은 결함(defect)이 많이 존재하여 데이터 패턴의 구리(Cu)가 확산되지 못하도록 구리 이온을 캡쳐(capture)한다. 이와 같이, 종래의 층간 절연막을 산화실리콘층(172) 및 질화실리콘층(174)으로 구성하게 되면, 산화실리콘층(174)이 노출되는 소스 및 드레인 콘택홀(24S, 24D)의 사이드 영역을 제외하고는 데이터 패턴과 층간 절연막 사이의 인접 부위는 모두 질화실리콘층(174)에 의하여 구리(Cu) 확산 현상을 방지하게 된다. 이때, 산화실리콘층(172)의 두께는 5000 ~ 7500Å, 질화실리콘층(174)의 두께는 1000 ~ 2000Å 정도로 형성된다. Here, the silicon nitride layer 174 serves to prevent the metal of the data pattern from being diffused when the data pattern layer including the source and drain electrodes 108 and 110 is formed of copper (Cu) or a copper alloy. . The silicon nitride of the silicon nitride layer 174 captures copper ions so that a large number of defects exist and copper (Cu) of the data pattern is not diffused. As such, when the conventional interlayer insulating film is formed of the silicon oxide layer 172 and the silicon nitride layer 174, the side regions of the source and drain contact holes 24S and 24D to which the silicon oxide layer 174 is exposed are excluded. Therefore, all the adjacent portions between the data pattern and the interlayer insulating film are prevented from spreading copper (Cu) by the silicon nitride layer 174. At this time, the thickness of the silicon oxide layer 172 is 5000 ~ 7500Å, the thickness of the silicon nitride layer 174 is formed to about 1000 ~ 2000Åm.

소스 및 드레인 전극(108, 110)은 게이트 전극(106)과 산화실리콘층(172) 및 질화실리콘층(174)을 사이에 두고 절연되게 형성된다. 그리고, 소스 전극(108) 및 드레인 전극(110)은 산화실리콘층(172), 질화실리콘층(174) 및 게이트 절연막(112)을 관통하는 소스 콘택홀(124S) 및 드레인 콘택홀(124D) 각각을 통해 n+ 불순물이 주입된 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D) 각각과 접속된다. The source and drain electrodes 108 and 110 are formed to be insulated from each other with the gate electrode 106, the silicon oxide layer 172, and the silicon nitride layer 174 interposed therebetween. The source electrode 108 and the drain electrode 110 are respectively a source contact hole 124S and a drain contact hole 124D passing through the silicon oxide layer 172, the silicon nitride layer 174, and the gate insulating layer 112. The n + impurity is connected to each of the source region 114S and the drain region 114D through which the n + impurity is implanted.

이러한 소스 및 드레인 전극(108, 110)을 포함하는 데이터 패턴은 구리(Cu) 또는 구리 합금(Cu alloy)로 형성된다. 또한, 데이터 패턴은 액티브층(114)과의 접촉저항을 낮추기 위하여 구리와 몰리브덴(Mo)의 이중층으로 구성된다. 여기서, 몰리브덴 대신에 타이타늄(Ti) 또는 MoTi로도 형성될 수 있다.The data pattern including the source and drain electrodes 108 and 110 is formed of copper (Cu) or a copper alloy (Cu alloy). In addition, the data pattern is formed of a double layer of copper and molybdenum (Mo) to lower the contact resistance with the active layer 114. Here, instead of molybdenum, it may also be formed of titanium (Ti) or MoTi.

스토리지 캐패시터(160)는 화소 전극(122)에 충전된 비디오 신호가 안정적으로 유지되게 한다. 이를 위하여, 스토리지 캐패시터는 화소 전극(122)을 가로지르는 스토리지 라인(152)과, 스토리지 하부 전극 역할을 하는 액티브층(114)이 게이트 절연막(112)을 사이에 두고 중첩되어 형성된다. The storage capacitor 160 keeps the video signal charged in the pixel electrode 122 stable. To this end, the storage capacitor is formed by overlapping the storage line 152 crossing the pixel electrode 122 and the active layer 114 serving as the storage lower electrode with the gate insulating layer 112 interposed therebetween.

보호막(118)은 데이터 패턴이 형성된 질화실리콘층(174) 상에 무기 절연 물질 또는 유기 절연 물질을 전면 증착되어 형성된다.The passivation layer 118 is formed by depositing an inorganic insulating material or an organic insulating material on the silicon nitride layer 174 on which the data pattern is formed.

화소 전극(122)은 보호막(118) 상에 투명 도전 물질을 증착한 후, 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다. 이러한 화소 전극(122)은 화소 컨택홀(120)을 통해 TFT의 드레인 전극(110)과 접속된다.The pixel electrode 122 is formed by depositing a transparent conductive material on the passivation layer 118 and then patterning the photolithography process and the etching process. The pixel electrode 122 is connected to the drain electrode 110 of the TFT through the pixel contact hole 120.

상술한 바와 같이, 본 발명에 따른 폴리형 TFT 기판은 종래의 층간 절연막을 질화실리콘층과 산화실리콘층의 이중막으로 형성함으로써 데이터 배선으로 구리 또는 구리 합금을 사용하는 경우 발생하는 구리 확산 현상을 방지할 수 있다. 이에 따라, 본 발명에 따른 폴리형 TFT 기판은 고해상도 LTPS 패널에서 요구되는 저저항 배선을 구현하여 패널 품질을 향상시킬 수 있다.As described above, the poly-type TFT substrate according to the present invention forms a conventional interlayer insulating film as a double layer of a silicon nitride layer and a silicon oxide layer to prevent the copper diffusion phenomenon that occurs when using copper or copper alloy as data wiring. can do. Accordingly, the poly-type TFT substrate according to the present invention can improve the panel quality by implementing the low resistance wiring required in the high resolution LTPS panel.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (10)

하부 기판 상에 형성된 버퍼막과,A buffer film formed on the lower substrate, 상기 버퍼막 상에 형성되며 불순물이 도핑된 소스 영역 및 드레인 영역을 포함하는 액티브층과,An active layer formed on the buffer layer and including a source region and a drain region doped with impurities; 상기 액티브층이 형성된 버퍼막 상에 형성된 게이트 절연막과, A gate insulating film formed on the buffer film on which the active layer is formed; 상기 게이트 절연막을 사이에 두고 상기 액티브층과 부분적으로 중첩되며 게이트 라인과 접속된 게이트 전극 및 스토리지 전극을 포함하는 게이트 패턴과,A gate pattern partially overlapping the active layer with the gate insulating layer interposed therebetween, the gate pattern including a gate electrode and a storage electrode connected to a gate line; 상기 게이트 패턴이 형성된 게이트 패턴 상에 형성되는 산화실리콘층과,A silicon oxide layer formed on the gate pattern on which the gate pattern is formed; 상기 산화실리콘층 상에 형성되는 질화실리콘층과, A silicon nitride layer formed on the silicon oxide layer; 상기 게이트 절연막, 산화실리콘층 및 질화실리콘층을 관통하는 소스 및 드레인 컨택홀을 통해 상기 액티브층의 소스 및 드레인 영역과 각각 접속되는 소스 및 드레인 전극을 포함하는 데이터 패턴과,A data pattern including source and drain electrodes connected to source and drain regions of the active layer through source and drain contact holes penetrating through the gate insulating layer, the silicon oxide layer, and the silicon nitride layer; 상기 데이터 패턴이 형성된 질화실리콘층 상에 형성되는 보호막과,A protective film formed on the silicon nitride layer on which the data pattern is formed; 상기 보호막을 관통하는 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 구비하고,A pixel electrode connected to the drain electrode through a pixel contact hole penetrating the protective film; 상기 산화실리콘층의 두께는 5000 ~ 7500Å이고, 상기 질화실리콘층의 두께는 1000 ~ 2000Å이며,The thickness of the silicon oxide layer is 5000 ~ 7500Å, the thickness of the silicon nitride layer is 1000 ~ 2000Å, 상기 데이터 패턴은 구리(Cu) 또는 구리 합금(Cu alloy) 중 하나로 형성되고, 상기 데이터 패턴 아래층에는 몰리브덴(Mo), 타이타늄(Ti) 및 MoTi 중 선택된 하나가 더 형성되는 것을 특징으로 하는 폴리형 박막 트랜지스터 기판.The data pattern is formed of one of copper (Cu) or copper alloy (Cu alloy), and a poly-type thin film further comprising one selected from molybdenum (Mo), titanium (Ti), and MoTi under the data pattern. Transistor substrate. 삭제delete 삭제delete 삭제delete 삭제delete 하부 기판 상에 버퍼막을 형성하는 단계와,Forming a buffer film on the lower substrate; 상기 버퍼막 상에 불순물이 도핑된 소스 및 드레인 영역을 포함하는 액티브층을 형성하는 단계와,Forming an active layer including a source and a drain region doped with impurities on the buffer layer; 상기 액티브층이 형성된 버퍼막 상에 게이트 절연막을 형성하는 단계와, Forming a gate insulating film on the buffer film on which the active layer is formed; 상기 게이트 절연막을 사이에 두고 상기 액티브층과 부분적으로 중첩되며 게이트 라인과 접속된 게이트 전극 및 스토리지 전극을 포함하는 게이트 패턴을 형성하는 단계와,Forming a gate pattern partially overlapping the active layer with the gate insulating layer interposed therebetween, the gate pattern including a gate electrode and a storage electrode connected to a gate line; 상기 게이트 패턴이 형성된 게이트 패턴 상에 산화실리콘층을 형성하는 단계와,Forming a silicon oxide layer on the gate pattern on which the gate pattern is formed; 상기 산화실리콘층 상에 질화실리콘층을 형성하는 단계와, Forming a silicon nitride layer on the silicon oxide layer; 상기 게이트 절연막, 산화실리콘층 및 질화실리콘층을 관통하는 소스 및 드레인 컨택홀을 통해 상기 액티브층의 소스 및 드레인 영역과 각각 접속되는 소스 및 드레인 전극을 포함하는 데이터 패턴을 형성하는 단계와,Forming a data pattern including source and drain electrodes respectively connected to the source and drain regions of the active layer through source and drain contact holes penetrating the gate insulating layer, the silicon oxide layer, and the silicon nitride layer; 상기 데이터 패턴이 형성된 질화실리콘층 상에 보호막을 형성하는 단계와,Forming a protective film on the silicon nitride layer on which the data pattern is formed; 상기 보호막을 관통하는 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 형성하는 단계를 포함하고,Forming a pixel electrode connected to the drain electrode through a pixel contact hole penetrating the passivation layer; 상기 산화실리콘층의 두께는 5000 ~ 7500Å이고, 상기 질화실리콘층의 두께는 1000 ~ 2000Å이며,The thickness of the silicon oxide layer is 5000 ~ 7500Å, the thickness of the silicon nitride layer is 1000 ~ 2000Å, 상기 데이터 패턴은 구리(Cu) 또는 구리 합금(Cu alloy) 중 하나로 형성되고, 상기 데이터 패턴 아래층에는 몰리브덴(Mo), 타이타늄(Ti) 및 MoTi 중 선택된 하나가 형성되는 것을 특징으로 하는 폴리형 박막 트랜지스터 기판의 제조방법.The data pattern is formed of one of copper (Cu) and copper alloy (Cu alloy), and a poly-type thin film transistor, wherein one selected from molybdenum (Mo), titanium (Ti), and MoTi is formed under the data pattern. Method of manufacturing a substrate. 삭제delete 삭제delete 삭제delete 삭제delete
KR1020050094040A 2005-10-06 2005-10-06 Thin Film Transistor of Poly-type And Method of Fabricating The Same KR101147266B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050094040A KR101147266B1 (en) 2005-10-06 2005-10-06 Thin Film Transistor of Poly-type And Method of Fabricating The Same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050094040A KR101147266B1 (en) 2005-10-06 2005-10-06 Thin Film Transistor of Poly-type And Method of Fabricating The Same

Publications (2)

Publication Number Publication Date
KR20070038767A KR20070038767A (en) 2007-04-11
KR101147266B1 true KR101147266B1 (en) 2012-05-18

Family

ID=38159954

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050094040A KR101147266B1 (en) 2005-10-06 2005-10-06 Thin Film Transistor of Poly-type And Method of Fabricating The Same

Country Status (1)

Country Link
KR (1) KR101147266B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100847846B1 (en) * 2007-08-01 2008-07-23 실리콘 디스플레이 (주) Manufacturing method of thin film transistor by local-doppong and apparatus by the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050051446A (en) * 2003-11-27 2005-06-01 삼성에스디아이 주식회사 Tft, oled having the tft and fabrication method of the tft
KR20050054264A (en) * 2003-12-04 2005-06-10 삼성전자주식회사 Thin film transistor array panel and manufacturing method thereof
KR20050084497A (en) * 2002-12-27 2005-08-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method for manufacturing display

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050084497A (en) * 2002-12-27 2005-08-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method for manufacturing display
KR20050051446A (en) * 2003-11-27 2005-06-01 삼성에스디아이 주식회사 Tft, oled having the tft and fabrication method of the tft
KR20050054264A (en) * 2003-12-04 2005-06-10 삼성전자주식회사 Thin film transistor array panel and manufacturing method thereof

Also Published As

Publication number Publication date
KR20070038767A (en) 2007-04-11

Similar Documents

Publication Publication Date Title
US8310612B2 (en) Thin film transistor liquid crystal display panel having gate line and data line formed on same layer and method of fabricating the same
US6800873B2 (en) Semiconductor device and electronic device
KR100898773B1 (en) Active matrix display device
US10186529B2 (en) Thin film transistor substrate and display using the same
KR101131793B1 (en) Thin Film Transistor Of Poly Sillicon Type, Thin Film Transistor Substrate Having The Same, And Method of Fabricating The Same
EP1041641A2 (en) A method for manufacturing an electrooptical device
US20080197356A1 (en) Thin film transistor substrate and method of manufacturing the same
US9954014B2 (en) Thin film transistor substrate and display using the same
JP2008041865A (en) Display, and manufacturing method thereof
US6713825B2 (en) Poly-crystalline thin film transistor and fabrication method thereof
US8279389B2 (en) Liquid crystal display device having storage lines overlapping active layers formed of polysilicon material
KR20070072207A (en) Liquid crystal display device using poly-silicon tft and fabrication method thereof
KR100900404B1 (en) Method Of Fabricating Liquid Crystal Display
WO2010050161A1 (en) Semiconductor device, method for manufacturing same, and display device
JPH11282012A (en) Active matrix substrate and liquid crystal display device
US7834397B2 (en) Thin film transistor, method of fabricating the same, and a display device including the thin film transistor
US6278502B1 (en) Pixel capacitor formed from multiple layers
KR101147266B1 (en) Thin Film Transistor of Poly-type And Method of Fabricating The Same
KR20060121480A (en) Liquid crystal display and method of fabricating the same
KR101429914B1 (en) Liquid Crystal Display Device and Method For Fabricating the Same
US8754418B2 (en) Semiconductor device, and method for producing same
KR101057902B1 (en) Manufacturing method of liquid crystal display device
KR100959989B1 (en) Liquid crystal display panel and fabricating method thereof
KR20070040017A (en) Thin film transistor and fabrication method of the same
KR100939918B1 (en) Liquid crystal display panel and fabricating method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150429

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160428

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170413

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180416

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190417

Year of fee payment: 8