KR101145802B1 - 낸드 플래시 메모리 소자의 메모리 셀 및 그 제조방법 - Google Patents
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Abstract
본 발명은 메모리 셀 간의 간섭효과를 최소화할 수 있는 낸드 플래시 메모리 소자의 메모리 셀 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 형성된 터널 산화막과, 상기 터널 산화막에 형성되고, 중앙부에는 제1 도전형 불순물 이온이 도핑되며, 양측벽에는 제2 도전형 불순물 이온이 도핑되어 공핍 영역이 형성된 플로팅 게이트와, 상기 플로팅 게이트 상에 형성된 유전체막과, 상기 유전체막 상에 형성된 콘트롤 게이트를 포함하는 낸드 플래시 메모리 소자의 메모리 셀을 제공한다.
낸드 플래시 메모리 소자, 간섭 효과, 공핍 영역
Description
도 1 내지 도 6은 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 메모리 셀 제조방법을 설명하기 위하여 도시한 공정 단면도.
도 7은 도 6의 공정을 통해 폴리실리콘막의 측벽에 형성된 공핍층을 도시한 단면도.
도 8은 본 발명의 실시예에 따른 작용 원리를 설명하기 위하여 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판 11 : 트리플 N웰
12 : P웰 13 : 터널 산화막
14 : 폴리실리콘막 15 : 완충 산화막
16 : 패드 질화막 17 : 하드 마스크
18 : 트렌치 19 : 측벽 산화막
20 : 소자 분리막 22 : 공핍층
본 발명은 반도체 제조 기술에 관한 것으로, 특히 비휘발성 메모리 소자의 메모리 셀 제조방법, 더욱 상세하게는 낸드 플래시 메모리 소자의 메모리 셀 제조방법에 관한 것이다.
낸드 플래시 메모리 소자는 데이터(data)를 저장하기 위한 다수의 셀(16개 또는 32개)이 직렬 연결되어 하나의 스트링(string)을 구성하며, 셀 스트링과 드레인(drain) 및 셀 스트링과 소오스(source) 사이에 각각 드레인 선택 트랜지스터(drain select transistor) 및 소오스 선택 트랜지스터(source select transisotr)가 접속된다.
이러한 낸드 플래시 메모리 소자의 단위 메모리 셀은 STI(Shallow Trench Isolation) 공정으로 소자 분리막을 형성한 후, 반도체 기판 상부에 터널 산화막(tunnel oxide), 플로팅 게이트(floating gate), 유전체막 및 콘트롤 게이트(control gate)가 순차적으로 적층된 스택 게이트를 형성한 다음 상기 스택 게이트 구조물의 양측으로 노출되는 기판 내에 소스 및 드레인 영역을 형성함으로써 형성된다.
이러한 낸드 플래시 메모리 소자는 셀의 상태가 인접한 주변 셀의 동작에 의해 영향을 받기 때문에 셀의 상태를 일정하게 유지하는 것이 매우 중요하다. 이와 같이 인접한 주변 셀의 동작, 특히 프로그램(program) 동작으로 인해 셀의 상태가 변하게 되는 것을 간섭 효과(interference effect)라 한다. 즉, 간섭 효과란 독출(read)하려는 제1 셀과 인접한 제2 셀에 대해 프로그램 동작을 수행하게 되면, 제2 셀의 플로팅 게이트의 차지(charge) 변화로 인한 캐패시턴스(capacitance) 작용으로 인해 제1 셀의 독출시 제1 셀의 문턱전압보다 높은 문턱전압이 독출되는 현상이 발생되는데 이러한 현상을 일컫는 것으로, 독출 셀의 플로팅 게이트의 차지는 변화하지 않지만, 인접 셀의 상태 변화에 의해 실제 셀의 상태가 왜곡되어 보이는 현상을 일컫는다.
전술한 바와 같이, 간섭 효과에 의한 메모리 셀의 상태 변화는 곧 소자의 불량율을 증가시켜 결국에는 소자의 수율을 저하시키는 결과를 초래한다. 따라서, 간섭 효과를 최소화하는 것이 셀의 상태를 일정하게 유지하는데 효과적이라 할 수 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 메모리 셀 간의 간섭효과를 최소화할 수 있는 낸드 플래시 메모리 소자의 메모리 셀을 제공하는데 그 목적이 있다.
둘째, 본 발명은 상기한 낸드 플래시 메모리 소자의 제조방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명에서는, 기판 상에 형성된 터널 산화막과, 상기 터널 산화막에 형성되고, 중앙부에는 제1 도전형 불순물 이온이 도핑되며, 양측벽에는 제2 도전형 불순물 이온이 도핑되어 공핍 영역을 갖는 플로팅 게이트와, 상기 플로팅 게이트 상에 형성된 유전체막과, 상기 유전체막 상에 형성된 콘트롤 게이트를 포함하는 낸드 플래시 메모리 소자의 메모리 셀을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명에서는, 터널 산화막과, 제1 도전형 불순물 이온이 도핑된 폴리실리콘막이 형성된 기판을 제공하는 단계와, 상기 폴리실리콘막, 상기 터널 산화막 및 상기 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되는 소자 분리막을 형성하는 단계와, 상기 폴리실리콘막의 측벽 중 일부가 노출되도록 상기 소자 분리막을 식각하는 단계와, 상기 노출되는 폴리실리콘막의 측벽에 제2 도전형 불순물 이온을 주입하여 공핍 영역을 형성하는 단계를 포함하는 낸드 플래시 메모리 소자의 메모리 셀 제조방법을 제공한다.
일반적으로, 셀 간 간섭을 감소시키기 위해서는 게이트 간의 캐패시턴스에 의하여 간섭 양이 결정된다. 즉, 캐패시턴스는 접촉면의 면적과 접촉면 간의 간격에 비례한다.
따라서, 본 발명에서는 셀 간 간섭 효과를 줄이기 위하여 접촉면의 거리-이웃하는 플로팅 게이트 간의 거리-를 물리적으로 줄이기보다는 효과적으로 줄이는 방법을 사용하였다. 그 예로 n형 불순물로 도핑된 플로팅 게이트용 폴리실리콘막의 양측벽에 반대 도전형인 p형 불순물 이온을 주입시켜 공핍 영역을 형성한다. 즉, 폴리실리콘막의 양측벽에 주입된 p형 불순물 이온은 상대적으로 고농도 n형 불순물로 도핑된 폴리실리콘막의 양측벽에 분포하여 공핍 영역을 형성한다. 이온 주입공정시 도핑 농도가 작은 곳의 공핍 깊이가 커지기 때문에 실제로 폴리실리콘막 내부의 공핍 영역은 증가하게 되어 실질적인 게이트 간의 간격은 넓어지는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 1 내지 도 6은 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 메모리 셀 및 그 제조방법을 설명하기 위하여 도시한 공정 단면도로서, 여기서는 설명의 편의를 위해 5개의 메모리 셀에 대해서만 도시하였으며, 일례로 ASA-STI(Advanced Self Aligned-Shallow Trench Isolation) 공정을 적용하여 실시한다.
먼저, 도 1에 도시된 바와 같이, 전처리 세정공정 처리된 반도체 기판(10)으이 제공된다. 여기서, 전처리 세정공정은 DHF(Diluted HF; 예를 들면, 50:1의 비율로 H20로 희석된 HF용액)로 세정한 후 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)으로 세정하거나, BOE(Buffer Oxide Etchant; 예컨대, 100:1 또는 300:1의 비율로 H2O로 희석된 HF와 NH4F의 혼합용액[HF와 NH4F의 비는 1:4 내지 1:7])로 세정한 후 SC-1로 세정할 수 있다.
이어서, 반도체 기판(10) 상에 스크린 산화막(screen oxide, 미도시)을 형성한다. 여기서, 상기 스크린 산화막은 후속 공정에서 실시되는 웰 또는 문턱전압 형성용 이온주입공정에 의해 반도체 기판(10)의 계면이 손상되는 것을 방지하기 위하여 형성한다.
이어서, 반도체 기판(10) 내에는 이온주입공정을 실시하여 트리플 N웰(Triple N-well, 이하, TN-웰이라 함)(11)을 형성한다. 이때, 반도체 기판(10)이 p형 기판인 경우 TN-웰(11)은 인(Phosphorus, P)을 이용한 이온주입공정을 실시하여 형성한다.
이어서, TN-웰(11) 내에 P-웰(12)을 형성한다. 이때, P-웰(12)은 보론(Boron, B)을 이용한 이온주입공정으로 형성한다.
이어서, 채널(channel)을 형성하기 위하여 반도체 기판(10)에 문턱전압 이온주입공정을 실시한다.
이어서, 반도체 기판(10) 상에 터널 산화막(13)을 형성한다. 여기서, 터널 산화막(13)은 셀 영역과 미도시된 저전압 영역에 비해 고전압 영역에서 더 두껍게 형성된다.
일례로, 터널 산화막(13)의 형성방법을 간략하게 설명하면 다음과 같다. 우선, 습식산화공정을 실시하여 셀 영역, 저전압 영역 및 고전압 영역을 포함하는 전체 구조 상부에 얇게 산화막을 형성한 후 고전압 영역이 개방되는 마스크(mask)를 이용한 습식산화공정을 다시 한번 실시하여 고전압 영역에 두껍게 산화막을 형성한다. 이러한 산화막은 750℃ 내지 800℃의 온도범위 내에서 습식산화공정을 실시한 후 900℃ 내지 910℃ 온도범위에서 N2를 이용한 어닐공정을 실시하여 형성할 수 있다.
이어서, 터널 산화막(13) 상부에 플로팅 게이트용 폴리실리콘막(14)을 증착한다. 여기서, 폴리실리콘막(14)은 그레인(grain) 크기(size)가 최소화되어 전계 집중을 방지할 수 있도록 530~680℃의 온도범위에서 0.1~3torr의 낮은 압력으로 증착한다. 한편, 폴리실리콘막(14)은 산화 저항성이 낮은 언도프트(undoped) 실리콘막으로 증착하거나, 도핑 농도가 낮은 저농도 도프트(doped) 실리콘막으로 증착할 수 있으며, 바람직하게는 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 Si2H6와 PH3 가스를 이용한 도프트 실리콘막으로 형성한다.
이어서, 폴리실리콘막(14) 상에 완충 산화막(15)을 형성한다. 여기서, 완충 산화막(15)을 형성하는 이유는 패드 질화막(16)을 직접 폴리실리콘막(14) 상에 형성하는 경우 질화막 증착공정시 플라즈마에 의해 폴리실리콘막(14)이 손상되기 때 문이다.
이어서, 완충 산화막(15) 상에 패드 질화막(16)을 형성한다. 이때, 패드 질화막(16)은 LPCVD 방식으로 100~500Å두께로 증착한다.
이어서, 패드 질화막(16) 상에 하드 마스크(hard mask, 17)를 200Å 두께로 증착한다.
이어서, 하드 마스크(17) 상에 감광막을 도포한 후, 포토 마스크(photo mask)를 이용한 노광 및 현상공정을 실시하여 감광막 패턴(미도시)을 형성한다. 여기서, 상기 감광막 패턴은 셀 영역에 트렌치를 형성하기 위한 식각 마스크로 사용된다.
이어서, 상기 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 셀 영역의 하드 마스크(17)을 우선적으로 식각한 후 식각된 하드 마스크(17)을 식각 장벽층으로 사용하여 순차적으로 패드 질화막(16), 완충 산화막(15), 폴리실리콘막(14), 터널 산화막(13) 및 반도체 기판(10)의 일부를 식각하여 트렌치(trench, 18)을 형성한다.
이어서, 스트립(strip) 공정을 실시하여 상기 감광막 패턴을 제거한다.
한편, 셀 영역에서와 마찬가지로, 주변회로 영역에서도 포토리소그래피(photolithography) 공정 및 식각공정을 순차적으로 실시하여 트렌치(미도시)를 형성한다.
이어서, 도 2에 도시된 바와 같이, 셀 영역 및 주변회로 영역에 각각 형성된 트렌치 내부에 월(wall) 산화공정을 실시하여 측벽 산화막(19)을 형성한다. 이때, 월 산화공정은 트렌치 형성공정시 손상된 트렌치의 측벽을 보상하기 위하여 라디컬 산화공정(radical oxidation)공정으로 실시하여 27~33Å 정도의 두께로 형성할 수 있다.
이어서, 측벽 산화막(19) 상에 라이너 산화막(liner oxide, 미도시)을 형성할 수도 있다. 여기서, 라이너 산화막은 DCSHTO(Dichlorosilane(SiH2Cl2) High Temperature Oxide)를 30Å 정도의 두께로 트렌치의 내측벽에 증착한 후 800℃ 내지 850℃ 온도에서 어닐공정을 진행하여 형성할 수 있다. 라이너 산화막은 액티브 영역의 모서리(edge) 부위에서 터널 산화막(13)이 후속 공정 HDP(High Density Plasma) 산화막 증착공정시 플라즈마(plasma)에 그대로 노출되어 손상되는 것을 방지하기 위함이다.
이어서, 도 3에 도시된 바와 같이, 트렌치(18, 도 1참조)가 매립되도록 소자 분리막(20)을 증착한다. 이때, 소자 분리막(20)은 HDP(High Density Plasma) 단일막 또는 HDP/SOG(Spin On Glass)/HDP 적층막으로 형성하며, 그 증착방법은 다음과 같다.
일례로, HDP/SOG/HDP 적층막으로 형성하는 경우, 트렌치(18)의 일부가 매립되도록 매립 특성이 우수한 HDP 산화막을 먼저 증착한 후 트렌치(18)가 완전히 매립되도록 PSZ(PoliSilaZane)막을 도포한 다음 PSZ막을 리세스(recess)시켜 트렌치(18)의 내측벽 중 일부를 노출시킨다. 그런 다음, 다시 HDP 산화막을 증착하는 방식으로 진행된다.
한편, 소자 분리막(20)을 형성한 후 큐어링(curing) 공정과 같은 열처리 공정을 이용한 치밀화공정을 실시할 수도 있다. 그 이유는 후속 화학적기계적연마(Chemcial Mechanical Polishing, CMP) 공정시 안정적으로 소자 분리막(20)을 연마하기 위함이다.
이어서, 도 4에 도시된 바와 같이, 소자 분리막(20)을 화학적기계적연마공정을 실시하여 연마한다. 이때, 화학기계적연마공정은 과도 연마를 진행하여 하드 마스크(17, 도 3참조)가 제거되도록 실시한다. 이로써, 연마공정 후 패드 질화막(16)은 노출되며, 소자 분리막(20)은 이웃하는 것끼리 분리되어 트렌치(18, 도 1참조) 내부에 고립된다.
이어서, 도 5에 도시된 바와 같이, 셀 영역에서의 소자 분리막(20)의 유효 높이(Effective Field oxide Height, EFH)를 조정하기 위해 식각공정을 실시하여 셀 영역에 형성된 소자 분리막(20)을 일정 깊이로 리세스시킨다. 이때, 상기 식각공정은 주변회로영역은 닫히고, 셀 영역은 개방되는 식각 마스크를 이용하여 건식식각 또는 습식식각공정, 바람직하게는 습식식각공정으로 실시하여 폴리실리콘막(14)의 측벽 중 일부를 노출시킨다. 이 과정에서 패드 질화막(16)은 10~30Å 정도로 식각된다.
이어서, 도 6에 도시된 바와 같이, 도 5에서 실시되는 식각공정에 의한 소자 분리막(20)의 리세스에 따라 일부가 노출되는 폴리실리콘막(14)의 양측벽에 폴리실리콘막(14)에 도핑된 n형 불순물과 반대 특성을 갖는 p형 불순물 이온주입공정(21)을 실시하여 폴리실리콘막(14)의 양측벽에 분포된 공핍영역(22, 도 7참조)을 형성 한다. 이때, p형 불순물 이온주입공정(21)은 보론 또는 BF2 이온을 이용하여 500eV~20keV 정도의 이온주입에너지와, 1.0E11~5.0E13Atoms/cm2 정도의 도즈량(dose)으로 한다.
이어서, 도시되진 않았지만, 인산(H3PO4)을 이용한 식각공정을 실시하여 패드 질화막(16)을 제거한다.
이어서, 완충 산화막(15)을 제거한다.
이어서, 전체 구조 상부면을 따라 유전체막(미도시)을 증착한다. 이때, 유전체막은 산화막/질화막/산화막(Oxide/Nitride/Oxide, ONO)으로 형성할 수 있다. 예컨대, 상기 산화막은 DCS-HTO으로 800℃ 내지 850℃의 온도범위에서 40Å 내지 60Å의 두께로 형성하고, 질화막은 600℃ 내지 700℃의 온도범위에서 40Å 내지 80Å의 두께로 형성한다.
이어서, 유전체막 상에 콘트롤 게이트용 폴리실리콘막을 형성한다. 이때 콘트롤 게이트용 폴리실리콘막은 플로팅 게이트용 폴리실리콘막(14)과 동일한 방법으로 형성할 수 있다.
이하, 도 8을 결부시켜 셀 간 간섭 효과를 방지할 수 있는 원리를 설명하기로 한다.
도 8을 참조하면, n형 불순물로 도핑된 플로팅 게이트용 폴리실리콘막(14)의 양측벽에 반대 도전형인 p형 불순물 이온을 주입시켜 공핍 영역(22)을 형성한다. 즉, 폴리실리콘막(14)의 양측벽에 주입된 p형 불순물 이온은 상대적으로 고농도 n 형 불순물로 도핑된 폴리실리콘막(14)의 양측벽에 분포하여 공핍 영역(22)을 형성한다. 이러한 공핍 영역(22)은 후속 플로팅 게이트에 대한 산화 공정시 산화도가 증가되고, 결국에는 플로팅 게이트의 양측벽에 산화막이 더 많이 증착 또는 성장되어 물리적으로도 실질적인 플로팅 게이트 간의 간격(S)이 넓어지는 효과를 얻을 수 있다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 실시예에서 적용하고 있는 ASA-STI 공정 대신에 이와 유사한 SA-STI 공정에도 그대로 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, n형 불순물로 도핑된 플로팅 게이트용 폴리실리콘막의 양측벽에 반대 도전형인 p형 불순물 이온을 주입시켜 공핍 영역을 형성함으로써, 실질적인 플로팅 게이트 간의 간격을 넓혀 셀 간 간섭 효과를 줄일 수 있다.
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- 기판 상에 터널 산화막 및 제1 도전형 불순물 이온이 도핑된 플로팅 게이트용 폴리실리콘막을 순차적으로 형성하는 단계;상기 폴리실리콘막, 상기 터널 산화막 및 상기 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치에 매립되는 소자 분리막을 형성하는 단계;상기 폴리실리콘막의 측벽 중 일부가 노출되도록 상기 소자 분리막을 식각하는 단계;상기 노출되는 폴리실리콘막의 측벽에 제2 도전형 불순물 이온을 주입하여 공핍 영역을 형성하는 단계; 및결과물 상에 유전체막 및 콘트롤 게이트를 순차적으로 형성하는 단계를 포함하는 낸드 플래시 메모리 소자의 메모리 셀 제조방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 5 항에 있어서,
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 6 항에 있어서,상기 제2 도전형 불순물 이온은 p형 불순물 이온인 낸드 플래시 메모리 소자의 메모리 셀 제조방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 7 항에 있어서,상기 p형 불순물 이온으로는 B 또는 BF2을 사용하는 낸드 플래시 메모리 소자의 메모리 셀 제조방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 5 항에 있어서,상기 소자 분리막은 HDP/SOG/HDP 적층막으로 형성하는 낸드 플래시 메모리 소자의 메모리 셀 제조방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.상기 트렌치를 형성하는 단계 전, 상기 폴리실리콘막 상에 완충 산화막과 패드 질화막을 형성하는 단계를 더 포함하는 낸드 플래시 메모리 소자의 메모리 셀 제조방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 10 항에 있어서,상기 패드 질화막을 형성하는 단계 후, 상기 패드 질화막 상에 하드 마스크를 형성하는 단계를 더 포함하는 낸드 플래시 메모리 소자의 메모리 셀 제조방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 5 항에 있어서,상기 폴리실리콘막의 측벽에 공핍영역을 형성하는 단계 후, 상기 공핍 영역을 산화시키는 단계를 더 포함하는 낸드 플래시 메모리 소자의 메모리 셀 제조방법.
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Citations (4)
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| KR20050070860A (ko) * | 2003-12-31 | 2005-07-07 | 동부아남반도체 주식회사 | 플래쉬 메모리 소자 및 이를 이용한 프로그램 및 소거 방법 |
| KR20050085064A (ko) * | 2002-11-27 | 2005-08-29 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 실리콘 질화물 전하 포획 메모리 장치 |
| US20060186461A1 (en) * | 2005-02-18 | 2006-08-24 | Wakako Takeuchi | Semiconductor device and method of manufacturing the same |
-
2006
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010013621A1 (en) | 1999-12-09 | 2001-08-16 | Kazuo Nakazato | Memory Device |
| KR20050085064A (ko) * | 2002-11-27 | 2005-08-29 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 실리콘 질화물 전하 포획 메모리 장치 |
| KR20050070860A (ko) * | 2003-12-31 | 2005-07-07 | 동부아남반도체 주식회사 | 플래쉬 메모리 소자 및 이를 이용한 프로그램 및 소거 방법 |
| US20060186461A1 (en) * | 2005-02-18 | 2006-08-24 | Wakako Takeuchi | Semiconductor device and method of manufacturing the same |
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