KR101139207B1 - 메모리 시스템 및 그 동작 방법 - Google Patents

메모리 시스템 및 그 동작 방법 Download PDF

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Abstract

메모리 시스템은 CAM 리드 동작에 따라 CAM(Content Addressed Memory) 블록으로부터 동작 조건과 관련된 파라미터를 레지스터에 저장하고, 레지스터에 저장된 파라미터에 따라 설정된 동작 조건으로 데이터의 입출력 동작을 수행하도록 구성된 메모리 장치, 및 메모리 장치의 파라미터를 저장하기 위한 제2 레지스터를 포함하고, 상태 모드가 변경되면 제2 레지스터에 저장된 파라미터를 제1 레지스터에 저장된 파라미터와 비교하여 메모리 장치의 CAM 리드 동작의 수행 여부를 결정하도록 구성된 메모리 컨트롤러를 포함한다.

Description

메모리 시스템 및 그 동작 방법{Memory system and method of operation the same}
본 발명은 메모리 시스템 및 그 동작 방법에 관한 것으로, 소비 전력을 줄일 수 있는 메모리 시스템 및 그 동작 방법에 관한 것이다.
일반적인 메모리 시스템은 메모리 장치와 메모리 장치의 동작을 제어하기 위한 메모리 컨트롤러를 포함한다. 메모리 장치는 제조 공정에 따라 동작 특성이 달라진다. 이로 인해, 메모리 장치는 자체 동작 특성과 같은 동작 조건과 관련된 파라미터를 불휘발 상태로 메모리 영역에 저장하고, 전원이 인가되면 메모리 영역으로부터 파리미터를 독출하여 메모리 장치 내부의 제어 회로에 포함된 레지스터로 저장한다. 그리고, 메모리 장치는 레지스터에 저장된 파라미터에 따라 설정된 조건으로 동작하게 된다.
NAND 플래시 메모리 장치의 경우, 동작 특성과 관련된 파라미터가 CAM(Content Addressed Memory) 블록에 저장되며, 전원 인가 시 CAM 블록으로부터 파라미터를 독출 한 후 제어 회로의 내부 레지스터에 저장한다. 이후, 프로그램 동작, 소거 동작 또는 리드 동작 시 제어 회로는 내부 레지스터에 저장된 파라미터에 따라서 메모리 셀들의 데이터 저장, 데이터 독출 또는 데이터 소거를 위한 동작을 제어한다.
이렇게, 전원 인가 시 CAM 블록의 파라미터를 제어 회로의 내부 레지스터로 저장하는 것을 CAM 리드 동작이라고 하는데, CAM 리드 동작에 의해 소비 전력이 증가하게 된다.
메모리 시스템에서, 메모리 컨트롤러와 메모리 장치가 모두 액티브 모드인 제1 상태의 경우 소비 전력이 가장 크고, 메모리 컨트롤러가 대기 모드이면서 메모리 장치가 액티브 모드인 제2 상태의 경우 소비 전력이 그 다음으로 크고, 메모리 컨트롤러가 대기 모드이면서 메모리 장치가 턴오프된 제3 상태인 경우 소비 전력이 가장 작다.
일반적인 메모리 시스템이 제1 내지 제3 상태 중 어느 하나의 상태에서 다른 상태로 변하게 되면, 항상 메모리 장치의 CAM 리드 동작이 수행된다. 즉, CAM 리드 동작이 필요하지 않은 상태 변화에서도 CAM 리드 동작이 수행됨에 따라 소비 전력이 증가하게 된다.
본 발명의 실시예는 메모리 컨트롤러와 메모리 장치의 상태 변화를 감지하고, 상태 변화에 따라 메모리 장치의 CAM 리드 동작이 필요한 경우에만 CAM 리드 동작을 실시함으로써, 전체적인 소비 전력을 줄일 수 있다.
본 발명의 실시예에 따른 메모리 시스템은 CAM 리드 동작에 따라 CAM(Content Addressed Memory) 블록으로부터 동작 조건과 관련된 파라미터를 레지스터에 저장하고, 레지스터에 저장된 파라미터에 따라 설정된 동작 조건으로 데이터의 입출력 동작을 수행하도록 구성된 메모리 장치, 및 메모리 장치의 파라미터를 저장하기 위한 제2 레지스터를 포함하고, 상태 모드가 변경되면 제2 레지스터에 저장된 파라미터를 제1 레지스터에 저장된 파라미터와 비교하여 메모리 장치의 CAM 리드 동작의 수행 여부를 결정하도록 구성된 메모리 컨트롤러를 포함한다.
본 발명의 다른 실시예에 따른 메모리 시스템은 CAM 리드 동작에 따라 CAM(Content Addressed Memory) 블록으로부터 동작 조건과 관련된 파라미터를 제1 레지스터에 저장하고, 제1 레지스터에 저장된 파라미터에 따라 설정된 동작 조건으로 데이터의 입출력 동작을 수행하도록 구성된 다수의 메모리 장치, 및 메모리 장치들의 제1 파라미터들을 저장하기 위한 제2 레지스터들을 포함하고, 상태 모드가 변경되면 제2 레지스터들에 저장된 파라미터들을 메모리 장치들의 제1 레지스터들에 저장된 파라미터들과 각각 비교하여 메모리 장치들의 CAM 리드 동작의 수행 여부를 결정하도록 구성된 메모리 컨트롤러를 포함한다.
본 발명의 실시예에 따른 메모리 시스템의 동작 방법은 동작 조건과 관련된 파라미터를 제1 레지스터에 저장하기 위하여 메모리 장치의 CAM 리드 동작을 수행하는 단계와, 레지스터에 저장된 파라미터가 메모리 컨트롤러의 제2 레지스터에 저장되는 단계와, 메모리 장치 또는 메모리 컨트롤러의 상태 모드가 변화되는 것이 감지되면 메모리 컨트롤러가 제1 레지스터에 저장된 파라미터와 제2 레지스터에 저장된 파라미터를 비교하는 단계와, 제1 레지스터에 저장된 파라미터와 제2 레지스터에 저장된 파라미터가 일치하지 않으면, 메모리 장치의 CAM 리드 동작을 수행한 후 메모리 컨트롤러의 제2 레지스터에 저장된 파라미터를 갱신하는 단계를 포함한다.
본 발명의 실시예는 메모리 컨트롤러와 메모리 장치의 상태 변화를 감지하고, 상태 변화에 따라 메모리 장치의 CAM 리드 동작이 필요한 경우에만 CAM 리드 동작을 실시함으로써, 전체적인 소비 전력을 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 본 발명의 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 흐름도이다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 메모리 시스템은 메모리 컨트롤러(100)와 메모리 장치(200)를 포함한다.
메모리 장치(200)는 CAM 리드 동작에 따라 CAM(Content Addressed Memory) 블록(210C)으로부터 동작 조건과 관련된 파라미터를 레지스터(235)에 저장하고, 레지스터(235)에 저장된 파라미터에 따라 설정된 동작 조건으로 데이터의 입출력 동작을 수행하도록 구성된다. 메모리 컨트롤러(100)는 메모리 장치(200)의 파라미터를 저장하기 위한 제2 레지스터(120)를 포함하고, 상태 모드가 변경되면 제2 레지스터(120)에 저장된 파라미터를 제1 레지스터(235)에 저장된 파라미터와 비교하여 메모리 장치(200)의 CAM 리드 동작의 수행 여부를 결정하도록 구성된다. 보다 더 구체적으로 설명하면 다음과 같다.
메모리 장치(200)는 메모리 어레이(210), 동작 회로 그룹(220, 240, 250, 260, 270) 및 제어 회로(230)를 포함한다.
메모리 어레이(210)는 데이터를 저장하기 위한 메모리 셀 블록들(210M)과 동작 조건과 관련된 파라미터를 저장하기 위한 CAM 블록(210C)을 포함한다. 여기서, 파라미터는 불량 셀을 포함하는 불량 컬럼의 어드레스와 데이터 입출력 동작을 위해 생성되는 동작 전압들의 레벨에 대한 데이터를 포함할 수 있다. NAND 플래시 메모리 장치의 경우, 각각의 메모리 셀 블록들(210M)은 비트라인들과 공통 소스 라인 사이에 연결된 다수의 메모리 스트링들을 포함한다. NAND 플래시 메모리 장치에서 메모리 셀 블록의 구조는 이미 널리 알려져 있으므로 구체적인 설명은 생략하기로 한다. 한편, CAM 블록(210C)도 메모리 셀 블록(210M)과 동일한 구조로 이루어질 수 있다.
동작 회로 그룹은 전압 공급 회로(240, 250), 페이지 버퍼 그룹(260), 열선택 회로(270) 및 입출력 회로(220)를 포함한다.
전압 공급 회로(240, 250)는 메모리 셀 블록(210M)에 포함된 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록으로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(240) 및 로우 디코더(250)를 포함한다.
전압 발생 회로(240)는 제어 회로(230)의 내부 명령 신호에 응답하여 메모리 셀 블록(210M)의 메모리 셀들 또는 CAM 블록(210C)의 CAM 셀들의 프로그램 동작, 리드 동작 또는 소거 동작을 위한 동작 전압들을 출력한다.
로우 디코더(250)는 제어 회로(230)의 로우 어드레스 신호들에 응답하여, 전압 발생 회로(240)에서 발생된 동작 전압들을 메모리 어레이(210)의 메모리 블록들 중 선택된 메모리 블록(210M)으로 전달한다.
페이지 버퍼 그룹(260)은 메모리 셀 블록(210M)의 메모리 셀들에 저장된 데이터 또는 CAM 블록(210C)의 CAM 셀들에 저장된 파라미터들을 래치하기 위한 다수의 페이지 버퍼들을 포함한다.
열선택 회로(270)는 제어 회로(230)에서 출력된 컬럼 어드레스 신호에 응답하여 페이지 버퍼 그룹(260)에 포함된 페이지 버퍼들을 순차적으로 선택하며, 선택된 페이지 버퍼의 래치된 데이터를 출력한다.
입출력 회로(220)는 메모리 컨트롤러(100)로부터 입력되는 명령 신호 및 어드레스 신호를 제어 회로(230)로 전달하거나, 제어 회로(230)의 레지스터(235)에 저장된 파라미터를 메모리 컨트롤러(100)로 전달한다. 또한, 입출력 회로(220)는 외부로부터 입력된 데이터를 페이지 버퍼 그룹(260)으로 입력하기 위하여 데이터를 열선택 회로(270)에 전달한다. 또한, 리드 동작 시 입출력 회로(220)는 페이지 버퍼 그룹(260)의 페이지 버퍼들로부터 열선택 회로(270)를 통해 전달된 데이터를 외부로 출력한다.
제어 회로(230)는 CAM 블록(210C)으로부터 독출된 파라미터를 저장하기 위한 레지스터를 포함하고, 파라미터에 의해 설정된 동작 조건에 따라 동작 회로 그룹(220, 240, 250, 260, 270)을 제어한다. 기본적으로 제어 회로(230)는 메모리 장치에 전원이 인가되기 시작할 때 CAM 블록(210C)으로부터 파라미터를 독출하여 레지스터(235)에 저장하기 위해 CAM 리드 동작이 실시되도록 동작 회로 그룹(220, 240, 250, 260, 270)을 제어한다. 또한, 메모리 컨트롤러(100)의 요청에 따라, 제어 회로(230)는 레지스터(235)에 저장된 파라미터를 메모리 컨트롤러(100)로 출력하거나, CAM 리드 동작을 실시한 후 CAM 동작에 의해 독출된 파라미터를 메모리 컨트롤러(100)로 출력할 수 있다.
메모리 컨트롤러(100)는 중앙 처리 장치(110), 레지스터(120), 메모리 인터페이스(130) 및 호스트 인터페이스(140)를 포함할 수 있다. 호스트 인터페이스(140)는 메모리 시스템과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 메모리 인터페이스(130)는 메모리 장치(200)와 인터페이싱한다.
레지스터(120)는 메모리 장치(200)로부터 출력되는 파라미터를 저장할 수 있다. 중앙 처리 장치(100)는 메모리 컨트롤러(100) 또는 메모리 장치(200)의 상태 모드가 변경되면 레지스터들(120, 235)에 저장된 파라미터들을 비교하고, 그 결과에 따라 메모리 장치(200)의 CAM 리드 동작의 실시 여부를 제어한다. 예를 들어, 메모리 컨트롤러(100)나 메모리 장치(200)가 대기 모드에서 활성 모드(Active mode)로 변경되면, 메모리 컨트롤러(100)의 중앙 처리 장치(CPU)는 레지스터들(120, 235)에 저장된 파라미터들을 비교하고, 비교 결과 일치하지 않으면 메모리 장치(200)의 CAM 리드 동작이 실시되도록 메모리 장치(200)를 제어한다.
상기의 구성으로 이루어진 메모리 시스템의 동작 방법을 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 흐름도이다.
도 1 및 도 2를 참조하면, 단계(S202)에서, 메모리 장치(200)에 전원이 공급되기 시작하면 제어 회로(230)는 CAM 리드 동작을 실시하기 위하여 동작 회로 그룹(220, 240, 250, 260, 270)을 제어한다. CAM 리드 동작에 의해, CAM 블록(210C)에 저장된 파라미터가 제어 회로(230)의 레지스터(235)에 저장된다.
단계(S204)에서, 제어 회로(230)의 레지스터(235)에 저장된 파라미터는 입출력 회로(220)와 메모리 인터페이스(130)를 거쳐 메모리 컨트롤러(100)의 레지스터(120)에 저장된다.
이후, 호스트의 요청에 따라 메모리 컨트롤러(100)와 메모리 장치(200)가 동작하며, 동작이 완료된 후 더 이상 호스트의 요청이 없으면 대기 모드로 진입한다.
단계(S206)에서, 호스트의 새로운 명령이 입력되는 것과 같은 이유로 인하여 대기 모드에서 활성 모드로 변경되는 것과 같이 메모리 컨트롤러(100)나 메모리 장치(200)의 상태 모드가 변경되면 메모리 컨트롤러(100)의 중앙 처리 장치(CPU)는 이를 감지한다. NAND 플래시 메모리 장치와 같은 메모리 장치(200)가 전자 기기의 슬롯에 장착되는 순간에도 메모리 컨트롤러(100)의 중앙 처리 장치(CPU)는 이를 상태 모드가 변경된 것으로 감지할 수 있다.
단계(S208)에서, 상태 모드의 변화가 감지되면, 메모리 컨트롤러(100)의 중앙 처리 장치(110)는 메모리 컨트롤러(100)의 레지스터(120)와 메모리 장치(200)의 레지스터(235)에 저장된 파라미터들을 비교한다. 이를 위하여, 메모리 컨트롤러(100)는 상태 모드 변화가 감지되면 메모리 장치(200)의 제어 회로(230)로 파라미터의 전송을 요청할 수 있다.
단계(S210)에서, 메모리 컨트롤러(100)의 중앙 처리 장치(110)는 메모리 컨트롤러(100)의 레지스터(120)와 메모리 장치(200)의 레지스터(235)에 저장된 파라미터들이 일치하는지를 판단한다.
단계(S212)에서, 파라미터들이 일치하지 않으면, 메모리 장치(200)가 변경된 것으로 판단하고 메모리 컨트롤러(100)는 메모리 장치(200)의 CAM 리드 동작이 수행한 후, CAM 리드 동작에 의해 독출된 파라미터가 전송되도록 메모리 장치(200)를 제어한다. 그리고, 메모리 컨트롤러(100)는 레지스터(120)에 저장된 파라미터를 새롭게 전송된 파라미터로 갱신한다.
한편, 메모리 장치(200)는 전원이 공급되기 시작하면 자동적으로 CAM 리드 동작을 수행하여 파라미터를 제어 회로(230)의 레지스터(235)로 저장하므로, 파라미터들이 일치하지 않으면, 메모리 컨트롤러(100)는 CAM 리드 동작을 수행하지 않고 메모리 장치(200)의 레지스터(235)에 저장된 파라미터를 전송하도록 메모리 장치(200)를 제어할 수도 있다.
여기서, 메모리 장치(200)의 상태 모드가 전원 차단 상태(power off state)로부터 변경된 것이라면 메모리 장치(200) 내의 레지스터에 저장된 파라미터 값이 변경되거나 파라미터 값의 신뢰성이 낮아진다. 또한, 메모리 컨트롤러(100)가 대기 모드에서 활성 모드로 변경되는 경우에도 마찬가지이다. 따라서, 보다 정확한 파라미터를 확보하기 위해서는 레지스터들(120, 235)에 저장된 파라미터들을 비교한 후 일치하지 않으면 메모리 장치(200)의 CAM 리드 동작을 수행하도록 메모리 컨트롤러(100)가 메모리 장치(200)를 제어하는 것이 바람직하다.
단계(S214)에서, 메모리 장치(200)의 CAM 리드 동작이 완료된 후 호스트의 요청에 따라 메모리 컨트롤러(100)는 메모리 장치(200)를 제어하여 데이터의 입출력 동작을 수행한다.
만일, 단계(S210)에서 파라미터들이 일치하는 것으로 판단되면, 메모리 장치(200)의 CAM 리드 동작을 생략하고, 호스트의 요청에 따라 메모리 컨트롤러(100)는 메모리 장치(200)를 제어하여 데이터의 입출력 동작을 수행한다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 3을 참조하면, 멀티 칩 패키지에서와 같이, 하나의 메모리 컨트롤러(300)가 다수의 메모리 장치들(400-1 ~ 400-n)을 제어할 수 있다. 이러한 경우에도 도 1 및 도 2에서 설명한 구성과 방법에 따라 메모리 장치들(400-1 ~ 400-n)의 CAM 리드 동작 수행 여부를 메모리 컨트롤러(300)가 제어할 수 있다.
다만, 하나의 메모리 컨트롤러(300)가 다수의 메모리 장치들(400-1 ~ 400-n)을 제어하기 위해서는, 메모리 장치들(400-1 ~ 400-n)의 파라미터들을 각각 저장하기 위하여 레지스터(도 1의 120 참조)가 다수개 구비될 수 있다. 또한, 메모리 컨트롤러, 메모리 장치들 또는 메모리 시스템 전체의 상태 모드가 변화되는 것이 감지되면, 메모리 컨트롤러(300)는 저장된 파라미터들과 메모리 장치들(400-1 ~ 400-n)의 파라미터들을 각각 비교한다. 비교 결과, 파라미터들이 일치하지 않는 메모리 장치의 CAM 리드 동작만 선택적으로 수행하도록 메모리 컨트롤러(300)가 메모리 장치들(400-1 ~ 400-n)을 제어할 수 있다.
일반적으로, 메모리 장치들(400-1 ~ 400-n)이 동시에 CAM 리드 동작을 수행하면 소비 전류가 급격하게 증가하기 때문에, 메모리 장치들(400-1 ~ 400-n)의 CAM 리드 동작을 순차적으로 실시한다. 하지만, 이 경우 메모리 장치들(400-1 ~ 400-n)의 모든 CAM 리드 동작이 완료될때까지 소요되는 시간이 증가하게 된다. 하지만, 파라미터들을 비교하고 일치하지 않는 메모리 장치들의 CAM 리드 동작만을 선택적으로 동시에 실사함으로써, 소비 전류의 급격한 증가를 방지하면서 CAM 리드 동작에 소요되는 시간이 증가하는 것을 방지할 수 있다.
100, 300 : 메모리 컨트롤러 110 : CPU
120 : 레지스터 130 : 메모리 인터페이스
140 : 호스트 인터페이스 200, 400-1 ~ 400-n : 메모리 장치
210 : 메모리 어레이 210M : 메모리 셀 블록
210C : CAM 블록 220 : 입출력 회로
230 : 제어 회로 235 : 레지스터
240 : 전압 발생 회로 250 : 로우 디코더
260 : 페이지 버퍼 그룹 270 : 열선택 회로

Claims (14)

  1. CAM 리드 동작에 따라 CAM(Content Addressed Memory) 블록으로부터 동작 조건과 관련된 파라미터를 제1 레지스터에 저장하고, 상기 제1 레지스터에 저장된 파라미터에 따라 설정된 동작 조건으로 데이터의 입출력 동작을 수행하도록 구성된 메모리 장치; 및
    상기 메모리 장치의 상기 파라미터를 저장하기 위한 제2 레지스터를 포함하고, 상태 모드가 변경되면 상기 제2 레지스터에 저장된 파라미터를 상기 제1 레지스터에 저장된 파라미터와 비교하고, 상기 제1 레지스터와 상기 제2 레지스터에 저장된 파라미터들이 일치하지 않으면 상기 CAM 리드 동작이 수행되도록 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하며,
    상기 CAM 리드 동작이 수행된 후 상기 메모리 컨트롤러가 상기 제2 레지스터에 저장된 파라미터를 상기 메모리 장치의 상기 제1 레지스터에 저장된 파라미터로 갱신하도록 구성되는 메모리 시스템.
  2. CAM 리드 동작에 따라 CAM(Content Addressed Memory) 블록으로부터 동작 조건과 관련된 파라미터를 제1 레지스터에 저장하고, 상기 제1 레지스터에 저장된 파라미터에 따라 설정된 동작 조건으로 데이터의 입출력 동작을 수행하도록 구성된 다수의 메모리 장치; 및
    상기 메모리 장치들의 상기 파라미터들을 저장하기 위한 제2 레지스터들을 포함하고, 상태 모드가 변경되면 상기 제2 레지스터들에 저장된 파라미터들을 상기 제1 레지스터들에 저장된 파라미터들과 각각 비교하고, 파라미터가 일치하지 않는 메모리 장치의 상기 CAM 리드 동작이 수행되도록 상기 메모리 장치들을 제어하는 메모리 컨트롤러를 포함하며,
    상기 CAM 리드 동작이 수행된 후 상기 메모리 컨트롤러가 상기 제2 레지스터들에 저장된 파라미터를 상기 메모리 장치들의 상기 제1 레지스터들에 저장된 파라미터들로 갱신하도록 구성되는 메모리 시스템.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 메모리 장치는,
    데이터를 저장하기 위한 메모리 어레이;
    상기 파라미터를 저장하기 위한 CAM 블록;
    상기 데이터의 입력 동작, 소거 동작 또는 출력 동작을 수행하도록 구성된 동작 회로 그룹; 및
    상기 데이터의 입력 동작, 소거 동작 또는 출력 동작을 수행하기 위해 상기 파라미터에 설정된 동작 조건에 따라 상기 동작 회로 그룹을 제어하도록 구성된 제어 회로를 포함하는 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 제1 레지스터는 상기 제어 회로에 포함되는 메모리 시스템.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 메모리 장치는 전원이 인가되기 시작할 때 상기 CAM 리드 동작을 수행하거나, 상기 상태 모드가 변경되는 것이 감지되면 상기 메모리 컨트롤러의 요청에 따라 상기 CAM 리드 동작을 수행하도록 구성된 메모리 시스템.
  6. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 상태 모드가 대기 모드에서 활성 모드로 변경되면 상기 제2 레지스터에 저장된 파라미터를 상기 메모리 장치의 상기 제1 레지스터에 저장된 파라미터와 비교하도록 구성된 메모리 시스템.
  7. 삭제
  8. 삭제
  9. 제 2 항에 있어서,
    상기 메모리 컨트롤러는 상기 상태 모드가 대기 모드에서 활성 모드로 변경되면 상기 제2 레지스터들에 저장된 파라미터들을 상기 메모리 장치들의 상기 제1 레지스터들에 저장된 파라미터들과 각각 비교하도록 구성된 메모리 시스템.
  10. 제 2 항 또는 제 9 항에 있어서,
    상기 메모리 컨트롤러는 상기 제2 레지스터에 저장된 파라미터와 상기 제1 레지스터에 저장된 파라미터 일치하지 않는 메모리 장치가 검출되면 검출된 메모리 장치의 상기 CAM 리드 동작을 실시하기 위해 상기 메모리 장치들을 제어하도록 구성된 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 메모리 컨트롤러의 요청에 따라 검출된 메모리 장치가 상기 CAM 리드 동작을 수행한 후, 상기 메모리 컨트롤러가 검출된 메모리 장치의 상기 제1 레지스터에 저장된 파라미터를 상기 제2 레지스터로 저장하는 기능을 수행하도록 구성된 메모리 시스템.
  12. 동작 조건과 관련된 파라미터를 제1 레지스터에 저장하기 위하여 메모리 장치의 CAM 리드 동작을 수행하는 단계;
    상기 제1 레지스터에 저장된 상기 파라미터가 메모리 컨트롤러의 제2 레지스터에 저장되는 단계;
    상기 메모리 장치 또는 상기 메모리 컨트롤러의 상태 모드가 변화되는 것이 감지되면 상기 메모리 컨트롤러가 상기 제1 레지스터에 저장된 파라미터와 상기 제2 레지스터에 저장된 파라미터를 비교하는 단계;
    상기 제1 레지스터에 저장된 파라미터와 상기 제2 레지스터에 저장된 파라미터가 일치하지 않으면, 상기 메모리 장치의 CAM 리드 동작을 수행한 후 상기 메모리 컨트롤러의 상기 제2 레지스터에 저장된 파라미터를 갱신하는 단계를 포함하는 메모리 시스템의 동작 방법.
  13. 제 12 항에 있어서, 상기 CAM 리드 동작을 수행하는 단계에서,
    상기 CAM 리드 동작은 상기 메모리 장치에 전원이 인가되기 시작할 때 실시되는 메모리 시스템의 동작 방법.
  14. 제 12 항에 있어서,
    상기 상태 모드가 대기 모드에서 활성 모드로 변경되면, 상기 메모리 컨트롤러가 상기 제1 레지스터에 저장된 파라미터와 상기 제2 레지스터에 저장된 파라미터를 비교하는 메모리 시스템의 동작 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11372563B2 (en) 2019-01-11 2022-06-28 SK Hynix Inc. Storage device and operating method thereof

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180114746A (ko) * 2017-04-11 2018-10-19 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US10930350B2 (en) * 2018-12-20 2021-02-23 SK Hynix Inc. Memory device for updating micro-code, memory system including the memory device, and method for operating the memory device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008533569A (ja) * 2005-03-03 2008-08-21 クゥアルコム・インコーポレイテッド 周知のプロセッサーステートに基いてｃａｍリネーミングレジスタファイルにおいてコンパレーターを選択的にイネーブルにするための電力節約方法および装置
JP2010049722A (ja) * 2008-08-19 2010-03-04 Nec Corp 連想メモリデータエラー検出装置及び連想メモリデータエラー検出方法並びにプログラム

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5010516A (en) * 1988-01-11 1991-04-23 Texas Instruments Incorporated Content addressable memory
JP2007080325A (ja) * 2005-09-12 2007-03-29 Matsushita Electric Ind Co Ltd 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008533569A (ja) * 2005-03-03 2008-08-21 クゥアルコム・インコーポレイテッド 周知のプロセッサーステートに基いてｃａｍリネーミングレジスタファイルにおいてコンパレーターを選択的にイネーブルにするための電力節約方法および装置
JP2010049722A (ja) * 2008-08-19 2010-03-04 Nec Corp 連想メモリデータエラー検出装置及び連想メモリデータエラー検出方法並びにプログラム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11372563B2 (en) 2019-01-11 2022-06-28 SK Hynix Inc. Storage device and operating method thereof

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