KR101138838B1 - Method for forming semiconductor device - Google Patents

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Abstract

본 발명은 듀얼 다마신 패턴 내 팬스와 같은 결함이 발생하는 것을 방지할 수 있는 반도체 장치 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 장치 제조방법은, 도전층이 형성된 기판상에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 불순물이 도핑된 제2층간절연막을 형성하되, 상기 제2층간절연막 내 불순물 도핑농도가 구배를 갖도록 형성하는 단계; 상기 제2 및 제1층간절연막 선택적으로 식각하여 비아홀을 형성하는 단계; 상기 제2층간절연막을 선택적으로 식각하여 상기 비아홀과 연결된 트렌치를 형성하는 단계; 및 상기 비아홀 아래 상기 식각정지막을 식각하여 상기 도전층을 노출시키는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, 식각제에 대한 절연막의 습식식각속도 차이를 이용하여 듀얼 다마신 패턴을 형성함으로써, 비아홀 주변에 팬스와 같은 결함이 발생하는 것을 원천적으로 방지할 수 있는 효과가 있다. The present invention is to provide a method for manufacturing a semiconductor device that can prevent the occurrence of defects, such as a pan in the dual damascene pattern, the semiconductor device manufacturing method of the present invention for this, the etch stop on the substrate on which the conductive layer is formed Forming a film; Forming a first interlayer insulating film on the etch stop film; Forming a second interlayer insulating film doped with impurities on the first interlayer insulating film, wherein the impurity doping concentration in the second interlayer insulating film has a gradient; Selectively etching the second and first interlayer dielectric layers to form via holes; Selectively etching the second interlayer insulating layer to form a trench connected to the via hole; And etching the etch stop layer under the via hole to expose the conductive layer. According to the present invention described above, by forming a dual damascene pattern using a difference in wet etch rates of an insulating film with respect to an etchant, There is an effect to prevent the occurrence of defects, such as pans around the via hole.

Description

반도체 장치 제조방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}Semiconductor device manufacturing method {METHOD FOR FORMING SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 듀얼 다마신 패턴(Dual Damascene Pattern)을 구비하는 반도체 장치의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing technology of a semiconductor device, and more particularly, to a manufacturing method of a semiconductor device having a dual damascene pattern.

최근, 반도체 장치가 고집적화됨에 따라 금속배선을 형성함에 있어서, 구리(Cu)가 각광받고 있다. 구리를 이용하여 금속배선을 형성함에 있어서, 구리는 식각특성이 매우 열악하기 때문에 통상적으로 다마신 공정(damascene process)을 사용하여 구리배선을 형성한다. In recent years, as semiconductor devices have been highly integrated, copper (Cu) has been in the spotlight in forming metal wiring. In forming metal interconnections using copper, since copper has very poor etching characteristics, copper interconnects are typically formed using a damascene process.

다마신 공정으로는 싱글 다마신 공정(Single damascene process) 또는 듀얼 다마신 공정(Dual Damascene process)을 사용하고 있으며, 도전라인과 콘택을 동시에 형성할 수 있어 경제적인 듀얼 다마신 공정을 주로 사용하고 있다. 듀얼 다마신 공정을 통해 형성된 다마신패턴은 하부의 도전층과 연결을 위한 비아홀(Via Hole)과 도전라인이 형성될 트렌치(Trench)로 이루어져 있다. The damascene process uses either the single damascene process or the dual damascene process, and the economical dual damascene process is mainly used because the conductive line and the contact can be formed at the same time. . The damascene pattern formed through the dual damascene process includes a via hole for connecting to a lower conductive layer and a trench in which a conductive line is to be formed.

하지만, 전통적인 패터닝공정을 통해 금속배선을 형성하는 기술보다 다마신 공정을 사용하여 금속배선을 형성하는 기술이 공정스탭(process step)이 더 복잡하여 반도체 장치의 제조비용이 증가하는 문제점이 있다.However, there is a problem in that a manufacturing process of a semiconductor device increases because a process step is more complicated in a process of forming a metal wiring using a damascene process than a technology of forming a metal wiring through a traditional patterning process.

또한, 종래기술에 따른 듀얼 다마신 패턴을 나타낸 이미지인 도 1a에 나타난 바와 같이, 트렌치를 형성하기 위한 식각공정시 비아홀 주변에 발생한 팬스(Fence)가 형성되는 문제점이 있다. 또한, 비아홀이 많은 영역에 트렌치를 형성할 때 비아홀 주변으로 크라운(Crown)이 생기게 되는데, 도 1b는 그러한 것들이 서로 중첩됨으로써 발생하는 형태의 모습을 나타낸 것이다. In addition, as shown in Figure 1a, an image showing a dual damascene pattern according to the prior art, there is a problem that a fence generated around the via hole during the etching process for forming the trench. In addition, when trenches are formed in areas where many via holes are formed, crowns are formed around the via holes, and FIG. 1B shows a state in which they are formed by overlapping each other.

비아홀 주변에 발생된 팬스 또는 크라운은 절연막을 건식식각하여 비아홀을 형성한 후에 비아홀 내부를 희생막으로 매립한 후 다시 절연막을 건식식각하여 트렌치를 형성하는 과정에서 발생된 부산물에 의하여 형성된다. The pans or crowns generated around the via holes are formed by the by-products generated in the process of forming the trench by dry etching the insulating film to fill the via hole with the sacrificial film and then dry etching the insulating film again.

이처럼, 비아홀 주변에 팬스 또는 크라운이 형성되면 후속 듀얼 다마신 패턴내에 금속막을 매립하는 과정에서 금속막 내 보이드(void)와 같은 결함이 발생하거나, 금속막의 확산을 방지하는 확산방지막이 비정상적으로 형성되어 듀얼 다마신 패턴에 매립된 금속막이 외부로 확산되는 문제점을 유발한다. As such, when a fan or a crown is formed around the via hole, defects such as voids in the metal film may occur in the process of embedding the metal film in the subsequent dual damascene pattern, or an diffusion barrier may be abnormally formed to prevent diffusion of the metal film. It causes a problem that the metal film embedded in the dual damascene pattern is diffused to the outside.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 듀얼 다마신 패턴의 형성이 용이한 반도체 장치 제조방법을 제공하는데 그 목적이 있다. The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method of manufacturing a semiconductor device in which a dual damascene pattern is easily formed.

또한, 본 발명은 듀얼 다마신 패턴 내 팬스와 같은 결함이 발생하는 것을 방지할 수 있는 반도체 장치 제조방법을 제공하는데 다른 목적이 있다. In addition, another object of the present invention is to provide a method for manufacturing a semiconductor device that can prevent a defect such as a fan in a dual damascene pattern from occurring.

상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 도전층이 형성된 기판상에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 불순물이 도핑된 제2층간절연막을 형성하되, 상기 제2층간절연막의 하부영역에서 상부영역으로 갈수록 상기 제2층간절연막 내 도핑된 불순물의 도핑농도가 증가하도록 형성하는 단계; 상기 제2 및 제1층간절연막 선택적으로 식각하여 비아홀을 형성하는 단계; 상기 제2층간절연막을 선택적으로 식각하여 상기 비아홀과 연결된 트렌치를 형성하는 단계; 및 상기 비아홀 아래 상기 식각정지막을 식각하여 상기 도전층을 노출시키는 단계를 포함한다. According to one aspect of the present invention, a method of manufacturing a semiconductor device includes: forming an etch stop layer on a substrate on which a conductive layer is formed; Forming a first interlayer insulating film on the etch stop film; Forming a second interlayer dielectric layer doped with impurities on the first interlayer dielectric layer, wherein the doping concentration of the doped impurities in the second interlayer dielectric layer increases from the lower region to the upper region of the second interlayer dielectric layer; ; Selectively etching the second and first interlayer dielectric layers to form via holes; Selectively etching the second interlayer insulating layer to form a trench connected to the via hole; And etching the etch stop layer under the via hole to expose the conductive layer.

상기 제2층간절연막을 형성하는 단계는, 상기 제2층간절연막 형성공정시 챔버에 주입되는 불순물의 유량을 조절하여 형성하거나, 또는 서로 다른 불순물 도핑농도를 갖는 절연막들을 적층하여 형성할 수 있다. 이때, 상기 제2층간절연막을 구성하는 복수의 절연막들은 각각 1Å ~ 500Å 범위의 두께를 갖도록 형성할 수 있다. The forming of the second interlayer insulating film may be performed by controlling the flow rate of impurities injected into the chamber during the second interlayer insulating film forming process, or by stacking insulating films having different impurity doping concentrations. In this case, the plurality of insulating films constituting the second interlayer insulating film may be formed to have a thickness in the range of 1 kV to 500 kV.

상기 비아홀을 형성하는 단계는, 건식식각법을 사용하여 실시할 수 있고, 상기 트렌치를 형성하는 단계는, 습식식각법을 사용하여 실시할 수 있다. 이때, 상기 트렌치를 형성하는 단계는, R 습식식각(H2SO4+H2O2), O 습식식각(BOE) 및 N 습식식각(NH4OH+H2O2)을 순차적으로 실시하는 RON 습식식각으로 실시할 수 있다. The forming of the via hole may be performed by using a dry etching method, and the forming of the trench may be performed by using a wet etching method. At this time, the step of forming the trench, R wet etching (H 2 SO 4 + H 2 O 2 ), O wet etching (BOE) and N wet etching (NH 4 OH + H 2 O 2 ) to perform sequentially It can be done by RON wet etching.

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상기 식각정지막은 상기 제1 및 제2층간절연막에 대하여 식각선택비를 갖는 물질로 형성할 수 있다. 구체적으로, 상기 제1층간절연막 및 상기 제2층간절연막은 산화막을 포함하고, 상기 식각정지막은 질화막을 포함할 수 있다. The etch stop layer may be formed of a material having an etch selectivity with respect to the first and second interlayer insulating layers. In detail, the first interlayer dielectric layer and the second interlayer dielectric layer may include an oxide layer, and the etch stop layer may include a nitride layer.

상기 제1층간절연막은 불순물이 도핑된 산화막 또는 불순물이 도핑되지 않은 산화막으로 형성하고, 상기 제2층간절연막은 불순물이 도핑된 산화막으로 형성할 수 있다. 이때, 상기 제1 및 제2층간절연막을 불순물이 도핑된 산화막으로 형성하는 경우에 상기 제1층간절연막의 불순물 도핑농도가 상기 제2층간절연막의 불순물 도핑농도보다 낮게 형성할 수 있다. The first interlayer insulating film may be formed of an oxide film doped with impurities or an oxide film not doped with impurities, and the second interlayer insulating film may be formed of an oxide film doped with impurities. In this case, when the first and second interlayer insulating films are formed of an oxide film doped with impurities, the impurity doping concentration of the first interlayer insulating film may be lower than the impurity doping concentration of the second interlayer insulating film.

상기 불순물이 도핑된 산화막은 PSG(Phosphorus Silicate Glass), BSG(Boron Silicate Glass) 및 BPSG(Boron Phosphorus Silicate Glass)로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다. The impurity doped oxide layer may include any one selected from the group consisting of Phosphorus Silicate Glass (PSG), Boron Silicate Glass (BSG), and Boron Phosphorus Silicate Glass (BPSG).

상술한 과제 해결 수단을 바탕으로 하는 본 발명은 식각제에 대한 절연막의 습식식각속도 차이를 이용하여 듀얼 다마신 패턴을 형성함으로써, 비아홀 주변에 팬스와 같은 결함이 발생하는 것을 원천적으로 방지할 수 있는 효과가 있다. 이로써, 듀얼 다마신 패턴 내 팬스와 같은 결함에 기인한 반도체 장치의 신뢰성 저하를 방지할 수 있다. The present invention based on the above-described problem solving means to form a dual damascene pattern using the difference in the wet etching rate of the insulating film to the etchant, which can prevent the occurrence of defects such as pan around the via hole It works. Thereby, the fall of the reliability of the semiconductor device resulting from defects, such as a pan in a dual damascene pattern, can be prevented.

또한, 본 발명은 트렌치를 형성하기 위한 식각공정시 비아홀 내부를 매립하는 희생막 형성 및 제거, 비아홀 주변에 형성된 팬스와 같은 결함을 제거하기 위한 후처리공정을 생략할 수 있으므로, 반도체 장치의 생산성을 향상시킬 수 있는 효과가 있다. In addition, the present invention can omit the productivity of the semiconductor device by eliminating the formation and removal of a sacrificial film filling the inside of the via hole during the etching process for forming the trench, and the post-treatment process for removing defects such as a pan formed around the via hole. There is an effect that can be improved.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

후술할 본 발명은 듀얼 다마신 패턴의 형성이 용이하고, 듀얼 다마신 패턴 내 팬스와 같은 결함이 발생하는 것을 방지할 수 있는 반도체 장치 제조방법을 제공한다. The present invention to be described later provides a method for manufacturing a semiconductor device, which can easily form a dual damascene pattern and can prevent a defect such as a pan in the dual damascene pattern.

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 듀얼 다마신 패턴을 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다. 2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device having a dual damascene pattern according to an embodiment of the present invention.

도 2a에 도시된 바와 같이, 도전층(12)이 형성된 기판(11) 전면에 식각정지막(13)을 형성한다. 식각정지막(13)은 후속 공정간 도전층(12) 및 기판(11)을 보호하는 역할을 수행하는 것으로, 질화막으로 형성할 수 있다. As shown in FIG. 2A, an etch stop layer 13 is formed on the entire surface of the substrate 11 on which the conductive layer 12 is formed. The etch stop layer 13 serves to protect the conductive layer 12 and the substrate 11 between subsequent processes, and may be formed of a nitride layer.

다음으로, 식각정지막(13) 상에 제1층간절연막(14)을 형성한다. 이때, 제1층간절연막(14)은 후속 공정을 통해 듀얼 다마신 패턴의 비아홀이 형성될 영역으로, 형성될 비아홀의 높이를 고려하여 증착두께를 조절하는 것이 바람직하다. 예컨대, 제1층간절연막(14)은 2000Å ~ 100000Å 범위의 두께를 갖도록 형성할 수 있다. Next, a first interlayer insulating film 14 is formed on the etch stop film 13. At this time, the first interlayer insulating film 14 is a region where the via holes of the dual damascene pattern are to be formed through a subsequent process, and the deposition thickness may be adjusted in consideration of the height of the via holes to be formed. For example, the first interlayer insulating film 14 may be formed to have a thickness in the range of 2000 kV to 100000 kV.

또한, 제1층간절연막(14)은 식각정지막(13)과 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 구체적으로, 식각정지막(13)을 질화막으로 형성한 경우에 제1층간절연막은 산화막으로 형성하는 것이 바람직하다. 이때, 제1층간절연막(14)은 불순물이 도핑된 산화막(doped oxide)으로 형성하거나, 또는 불순물이 도핑되지 않은 산화막(undoped oxide)으로 형성할 수 있다. 불순물이 도핑된 산화막으로는 PSG(Phosphorus Silicate Glass), BSG(Boron Silicate Glass), BPSG(Boron Phosphorus Silicate Glass)등을 사용할 수 있으며, 불순물이 도핑되지 않은 산화막으로는 TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass) 등을 사용할 수 있다. In addition, the first interlayer insulating film 14 may be formed of a material having an etching selectivity with the etch stop film 13. Specifically, when the etch stop film 13 is formed of a nitride film, the first interlayer insulating film is preferably formed of an oxide film. In this case, the first interlayer insulating layer 14 may be formed of an oxide doped with an impurity or an undoped oxide. Phosphorus Silicate Glass (PSG), Boron Silicate Glass (BSG), Boron Phosphorus Silicate Glass (BPSG), etc. may be used as the dopant-doped oxide film. USG (Un-doped Silicate Glass) and the like can be used.

도 2b에 도시된 바와 같이, 제1층간절연막(14) 상에 불순물이 도핑된 제2층간절연막(15)을 형성한다. 제2층간절연막(15)은 후속 공정을 통해 듀얼 다마신 패턴의 트렌치가 형성될 영역으로, 형성될 트렌치의 높이를 고려하여 증착두께를 조절하는 것이 바람직하다. 예컨대, 제2층간절연막은 1000Å ~ 5000Å 범위의 두께를 갖도록 형성할 수 있다. As shown in FIG. 2B, a second interlayer insulating film 15 doped with impurities is formed on the first interlayer insulating film 14. The second interlayer insulating layer 15 is a region where a trench of the dual damascene pattern is to be formed through a subsequent process, and the deposition thickness may be adjusted in consideration of the height of the trench to be formed. For example, the second interlayer insulating film may be formed to have a thickness in the range of 1000 kV to 5000 kPa.

여기서, 본 발명의 일실시예는 제2층간절연막(15)이 불순물을 함유하도록 형성하되, 제2층간절연막(15) 내 불순물의 도핑농도가 구배를 갖도록 형성하는 것을 특징으로 한다. 구체적으로, 제2층간절연막(15)은 막내 불순물의 도핑농도가 하부영역에서 상부영역으로 갈수록 불순물의 도핑농도가 증가하도록 형성하는 것을 특징으로 한다. Here, an embodiment of the present invention is characterized in that the second interlayer insulating film 15 is formed to contain impurities, and the doping concentration of the impurities in the second interlayer insulating film 15 has a gradient. In detail, the second interlayer insulating layer 15 may be formed such that the doping concentration of the impurities increases from the lower region to the upper region.

또한, 제2층간절연막(15)은 어느 하나의 절연막으로 이루어진 단일막으로 형성하거나, 또는 도면에 도시된 바와 같이 서로 다른 불순물 도핑농도를 갖는 복수의 절연막들(15A, 15B, 15C, 15D)이 적층된 적층막으로 형성할 수 있다. 여기서, 제2층간절연막(15)을 어느 하나의 절연막으로 이루어진 단일막으로 형성할 경우에는 제2층간절연막(15)을 형성하는 과정에서 챔버에 주입되는 불순물의 유량을 조절하여 막내 불순물의 도핑농도가 구배를 갖도록 형성할 수 있다. 그리고, 제2층간절연막(15)을 서로 다른 불순물 도핑농도를 갖는 복수의 절연막들(15A, 15B, 15C, 15D)이 적층된 적층막으로 형성하는 경우에는 각각의 절연막은 서로 동일한 절연물질이고, 각각의 절연막 두께가 500Å이하 예컨대, 1Å ~ 500Å 범위의 두께를 갖도록 형성하는 것이 바람직하다. 이는 후속 공정을 통해 형성될 트렌치의 측벽 프로파일이 완만하도록 형성하기 위함이다.In addition, the second interlayer insulating film 15 may be formed of a single film made of any one insulating film, or as shown in the drawing, a plurality of insulating films 15A, 15B, 15C, and 15D having different impurity doping concentrations may be used. It can be formed as a laminated film laminated. Here, when the second interlayer insulating film 15 is formed of a single film made of any one insulating film, the doping concentration of the impurities in the film is controlled by adjusting the flow rate of the impurities injected into the chamber in the process of forming the second interlayer insulating film 15. Can be formed to have a gradient. In the case where the second interlayer insulating film 15 is formed of a laminated film in which a plurality of insulating films 15A, 15B, 15C, and 15D having different impurity doping concentrations are stacked, the respective insulating films are the same insulating material. It is preferable that the thickness of each insulating film is 500 두께 or less, for example, to have a thickness in the range of 1 Å to 500 Å. This is to form a smooth sidewall profile of the trench to be formed through a subsequent process.

또한, 제2층간절연막(15)은 제1층간절연막(14)과 동일한 절연막으로 형성할 수 있다. 즉, 제2층간절연막(15)은 산화막 구체적으로, 불순물이 도핑된 산화막으로 형성할 수 있으며, 불순물이 도핑된 산화막으로는 PSG, BSG, BPSG등을 사용할 수 있다. 예컨대, 도면에 도시된 바와 같이 서로 다른 복수의 절연막들이 적층된 적층막으로 제2층간절연막(15)을 형성하는 경우에는 제1PSG(15A), 제1PSG(15A)보다 불순물 도핑농도가 큰 제2PSG(15B), 제2PSG(15B)보다 불순물 도핑농도가 큰 제3PSG(15C), 제3PSG(15C)보다 불순물 도핑농도가 큰 제4PSG(15D)가 적층된 구조일 수 있다.The second interlayer insulating film 15 may be formed of the same insulating film as the first interlayer insulating film 14. That is, the second interlayer insulating film 15 may be formed of an oxide film, specifically, an oxide film doped with impurities, and PSG, BSG, BPSG, or the like may be used as the oxide film doped with impurities. For example, when the second interlayer insulating film 15 is formed of a laminated film in which a plurality of different insulating films are stacked, as shown in the drawing, the second PSG having a higher impurity doping concentration than the first PSG 15A and the first PSG 15A. 15B, a third PSG 15C having a higher impurity doping concentration than the second PSG 15B, and a fourth PSG 15D having a higher impurity doping concentration than the third PSG 15C may be stacked.

한편, 제1층간절연막(14)을 불순물이 도핑된 산화막으로 형성하는 경우에 제2층간절연막(15)은 제1층간절연막(14)의 불순물 도핑농도보다 큰 불순물 도핑농도를 갖도록 형성하는 것이 바람직하다. 즉, 제1층간절연막(14)은 제2층간절연막(15)의 가장 낮은 불순물 도핑농도보다도 낮은 불순물 도핑농도를 갖도록 형성하는 것이 바람직하다. On the other hand, when the first interlayer insulating film 14 is formed of an oxide film doped with impurities, the second interlayer insulating film 15 is preferably formed to have an impurity doping concentration greater than that of the first interlayer insulating film 14. Do. That is, the first interlayer insulating film 14 is preferably formed to have an impurity doping concentration lower than the lowest impurity doping concentration of the second interlayer insulating film 15.

도 2c에 도시된 바와 같이, 제2층간절연막(15) 상에 듀얼 다마신 패턴의 비아홀을 형성하기 위한 제1하드마스크패턴(16)을 형성한다. As illustrated in FIG. 2C, a first hard mask pattern 16 is formed on the second interlayer insulating layer 15 to form via holes having a dual damascene pattern.

다음으로, 제1하드마스크패턴(16)을 식각장벽(etch barrier)으로 제2층간절연막(15) 및 제1층간절연막(14)을 식각하여 도전층(12) 상부의 식각정지막(13)을 노출시키는 비아홀(H)을 형성한다. Next, the second interlayer insulating layer 15 and the first interlayer insulating layer 14 are etched using the first hard mask pattern 16 as an etch barrier to etch stop 13 on the conductive layer 12. To form a via hole (H) to expose.

여기서, 비아홀(H)을 형성하기 위한 식각공정은 비아홀(H)의 측벽이 수직 프로파일을 갖도록 건식식각법(dry etch)을 사용하여 실시하는 것이 바람직하다. 구체적으로, 제1 및 제2절연막(14, 15)이 산화막일 경우에 비아홀(H)을 형성하기 위한 식각공정은 불소(F)를 포함하는 가스, 아르곤가스(Ar) 및 산소가스(O2)가 혼합된 혼합가스를 사용하여 실시할 수 있다. 여기서, 불소를 포함하는 가스로는 CF4, CHF4 등을 사용할 수 있다.Here, the etching process for forming the via hole (H) is preferably performed using a dry etch (dry etch) so that the sidewall of the via hole (H) has a vertical profile. Specifically, in the case where the first and second insulating layers 14 and 15 are oxide layers, an etching process for forming the via hole H may include a gas containing fluorine (F), argon gas (Ar), and oxygen gas (O 2). Can be carried out using a mixed gas. Here, CF 4 , CHF 4 , or the like may be used as the gas containing fluorine.

한편, 건식식각공정은 식각대상막 즉, 제1 및 제2층간절연막(14, 15)의 불순물 도핑 여부에 영향을 받지 않는다. 즉, 불순물이 도핑된 산화막과 불순물이 도핑되지 않은 산화막이 동일하게 식각되며, 절연막 내 불순물 도핑농도가 서로 다르더라도 동일하게 식각된다. On the other hand, the dry etching process is not affected by the doping of the etching target film, that is, the first and second interlayer insulating films 14 and 15. That is, the oxide film doped with impurities and the oxide film not doped with impurities are etched identically, and even if the impurity doping concentration in the insulating film is different from each other.

도 2d에 도시된 바와 같이, 제1하드마스크패턴(16)을 제거한 후에 제2층간절연막(15) 상에 듀얼 다마신 패턴의 트렌치를 형성하기 위한 제2하드마스크패턴(17)을 형성한다. 이때, 제2하드마스크패턴(17)은 식각용액 예컨대, BOE(Buffered Oxide Etchant)용액에 대하여 제1 및 제2층간절연막(14, 15)과 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 따라서, 제2하드마스크패턴(17)은 질화막으로 형성할 수 있다. As shown in FIG. 2D, after removing the first hard mask pattern 16, a second hard mask pattern 17 is formed on the second interlayer insulating layer 15 to form a trench of the dual damascene pattern. In this case, the second hard mask pattern 17 may be formed of a material having an etch selectivity with respect to the etching solution, for example, a buffered oxide etchant (BOE) solution. Therefore, the second hard mask pattern 17 may be formed of a nitride film.

다음으로, 제2하드마스크패턴(17)을 식각장벽으로 제2층간절연막(15)을 식각하여 비아홀(H)과 연결된 트렌치(T)를 형성한다. 이때, 트렌치(T)를 형성하기 위한 식각공정은 비아홀(H) 주변에 팬스와 같은 결함이 발생하는 것을 방지하기 위하여 습식식각법으로 실시한다. Next, the second interlayer insulating layer 15 is etched using the second hard mask pattern 17 as an etch barrier to form a trench T connected to the via hole H. At this time, the etching process for forming the trench (T) is performed by a wet etching method in order to prevent the occurrence of defects such as a pan around the via hole (H).

여기서, 제2층간절연막(15)은 막내 불순물의 도핑농도가 구배 즉, 하부영역에서 상부영역으로 갈수록 불순물의 도핑농도가 증가하기 때문에 트렌치(T)를 형성하기 위한 식각공정시 식각제에 대한 습식식각 속도 차이로 인해 상부영역에서 하 부영역으로 갈수록 천천히 식각된다. 즉, 제2층간절연막(15)의 고농도영역은 빠르게 식각되고, 저농도영역은 천천히 식각되어 도면에 도시된 바와 같이 전체적으로 측벽이 완만한 경사를 갖는 트렌치(T)를 형성할 수 있다.Here, the second interlayer insulating layer 15 is wetted with an etchant during the etching process to form the trench T because the doping concentration of impurities in the film increases, that is, the doping concentration of impurities increases from the lower region to the upper region. Due to the difference in etching speed, it is slowly etched from the upper region to the lower region. That is, the high concentration region of the second interlayer insulating layer 15 may be etched quickly, and the low concentration region may be slowly etched to form a trench T having a gentle slope of the sidewall as a whole.

제2층간절연막(15)을 산화막으로 형성한 경우에 트렌치(T)를 형성하기 위한 습식식각공정은 RON 습식식각으로 실시할 수 있으며, 2초 내지 120초 범위의 시간동안 실시할 수 있다. 여기서, R 습식식각은 황산(H2SO4)과 과산화수소(H2O2)가 혼합된 혼합용액을 식각제로 사용하고, O 습식식각은 BOE 용액을 식각제로 사용하며, N 습식식각은 암모늄(NH4OH)과 과산화수소(H2O2)가 혼합된 혼합용액을 식각제로 사용하는 습식식각공정이다. When the second interlayer insulating film 15 is formed of an oxide film, the wet etching process for forming the trench T may be performed by RON wet etching, and may be performed for a time ranging from 2 seconds to 120 seconds. Here, R wet etching uses a mixed solution of sulfuric acid (H 2 SO 4 ) and hydrogen peroxide (H 2 O 2 ) as an etchant, O wet etching uses a BOE solution as an etchant, N wet etching is ammonium ( It is a wet etching process using a mixed solution of NH 4 OH) and hydrogen peroxide (H 2 O 2 ) as an etchant.

한편, 도면에 도시하지는 않았지만, 트렌치(T)를 형성하기 위한 습식식각공정시 제1층간절연막(14)도 일부 식각되며, 이로 인하여 비아홀(H)의 선폭이 일부 증가할 수 있다. Although not shown in the drawings, a portion of the first interlayer insulating layer 14 may also be etched during the wet etching process for forming the trench T, which may increase the line width of the via hole H.

도 2e에 도시된 바와 같이, 제2하드마스크패턴(17)을 제거하고, 비아홀(H) 아래 식각정지막(13)을 제거하여 도전층(12)을 노출시킨다. 이때, 제2하드마스크패턴(17)과 식각정지막(13)은 동시에 식각할 수 있으며, 건식식각법 또는 인산용액을 이용한 습식식각법을 이용하여 식각할 수 있다. As illustrated in FIG. 2E, the second hard mask pattern 17 is removed, and the etch stop layer 13 is removed below the via hole H to expose the conductive layer 12. In this case, the second hard mask pattern 17 and the etch stop layer 13 may be simultaneously etched, and may be etched using a dry etching method or a wet etching method using a phosphoric acid solution.

상술한 공정과정을 통해 비아홀(H)과 트렌치(T)로 이루어진 듀얼 다마신 패턴을 완성할 수 있다. Through the above-described process, the dual damascene pattern including the via hole H and the trench T may be completed.

이와 같이, 본 발명은 식각제에 대한 절연막의 습식식각속도 차이를 이용하 여 듀얼 다마신 패턴을 형성함으로써, 비아홀 주변에 팬스와 같은 결함이 발생하는 것을 원천적으로 방지할 수 있다. 이를 통해, 듀얼 다마신 패턴 내 팬스와 같은 결함에 기인한 반도체 장치의 신뢰성 저하를 방지할 수 있다. As described above, the present invention forms a dual damascene pattern using the difference in the wet etching rates of the insulating film with respect to the etchant, thereby preventing the occurrence of defects such as pans around the via holes. As a result, it is possible to prevent a decrease in reliability of the semiconductor device due to a defect such as a fan in the dual damascene pattern.

또한, 트렌치(T)를 형성하기 위한 식각공정시 비아홀 내부를 매립하는 희생막 형성 및 제거, 비아홀 주변에 형성된 팬스와 같은 결함을 제거하기 위한 후처리공정을 생략할 수 있으므로, 반도체 장치의 생산성을 향상시킬 수 있다. In addition, in the etching process for forming the trench T, a sacrificial film forming and removing the via hole may be omitted, and a post-processing step for removing defects such as a pan formed around the via hole may be omitted. Can be improved.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will appreciate that various embodiments within the scope of the technical idea of the present invention are possible.

도 1a 및 도 1b는 종래기술에 따른 듀얼 다마신 패턴을 나타낸 이미지.1A and 1B are images showing a dual damascene pattern according to the prior art.

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 듀얼 다마신 패턴을 구비한 반도체 장치의 제조방법을 도시한 공정단면도.2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device having a dual damascene pattern according to an embodiment of the present invention.

*도면 주요 부분에 대한 부호 설명** Description of symbols on the main parts of the drawings *

11 : 기판 12 : 도전층11 substrate 12 conductive layer

13 : 식각정지막 14 : 제1층간절연막13 etching stop film 14 first interlayer insulating film

15 : 제2층간절연막 16 : 제1하드마스크패턴15: second interlayer insulating film 16: the first hard mask pattern

17 : 제2하드마스크패턴 H : 비아홀17: second hard mask pattern H: via hole

T : 트렌치T: Trench

Claims (13)

도전층이 형성된 기판상에 식각정지막을 형성하는 단계;Forming an etch stop layer on the substrate on which the conductive layer is formed; 상기 식각정지막 상에 제1층간절연막을 형성하는 단계;Forming a first interlayer insulating film on the etch stop film; 상기 제1층간절연막 상에 불순물이 도핑된 제2층간절연막을 형성하되, 상기 제2층간절연막의 하부영역에서 상부영역으로 갈수록 상기 제2층간절연막 내 도핑된 불순물의 도핑농도가 증가하도록 형성하는 단계;Forming a second interlayer dielectric layer doped with impurities on the first interlayer dielectric layer, wherein the doping concentration of the doped impurities in the second interlayer dielectric layer increases from the lower region to the upper region of the second interlayer dielectric layer; ; 상기 제2 및 제1층간절연막 선택적으로 식각하여 비아홀을 형성하는 단계;Selectively etching the second and first interlayer dielectric layers to form via holes; 상기 제2층간절연막을 선택적으로 식각하여 상기 비아홀과 연결된 트렌치를 형성하는 단계; 및Selectively etching the second interlayer insulating layer to form a trench connected to the via hole; And 상기 비아홀 아래 상기 식각정지막을 식각하여 상기 도전층을 노출시키는 단계Etching the etch stop layer under the via hole to expose the conductive layer 를 포함하는 반도체 장치 제조방법. Semiconductor device manufacturing method comprising a. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서, The method of claim 1, 상기 제2층간절연막을 형성하는 단계는, Forming the second interlayer insulating film, 상기 제2층간절연막 형성공정시 챔버에 주입되는 불순물의 유량을 조절하는 반도체 장치 제조방법. And controlling a flow rate of impurities injected into the chamber during the second interlayer insulating film forming process. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제1항에 있어서, The method of claim 1, 상기 제2층간절연막을 형성하는 단계는, Forming the second interlayer insulating film, 서로 다른 불순물 도핑농도를 갖는 절연막들을 적층하여 형성하는 반도체 장치 제조방법. A method of manufacturing a semiconductor device, formed by stacking insulating films having different impurity doping concentrations. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제3항에 있어서, The method of claim 3, 상기 제2층간절연막을 구성하는 복수의 절연막들은 각각 1Å ~ 500Å 범위의 두께를 갖도록 형성하는 반도체 장치 제조방법. And a plurality of insulating films constituting the second interlayer insulating film so as to have a thickness in the range of 1 kV to 500 kV. 삭제delete 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제1항에 있어서, The method of claim 1, 상기 비아홀을 형성하는 단계는, Forming the via hole, 건식식각법을 사용하여 실시하는 반도체 장치 제조방법. A method for manufacturing a semiconductor device using dry etching. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제1항에 있어서, The method of claim 1, 상기 트렌치를 형성하는 단계는, Forming the trench, 습식식각법을 사용하여 실시하는 반도체 장치 제조방법. A semiconductor device manufacturing method performed by using a wet etching method. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제1항에 있어서, The method of claim 1, 상기 트렌치를 형성하는 단계는,Forming the trench, R 습식식각(H2SO4+H2O2), O 습식식각(BOE) 및 N 습식식각(NH4OH+H2O2)을 순차적으로 실시하는 RON 습식식각으로 실시하는 반도체 장치 제조방법. Method for manufacturing a semiconductor device using RON wet etching sequentially performing R wet etching (H 2 SO 4 + H 2 O 2 ), O wet etching (BOE), and N wet etching (NH 4 OH + H 2 O 2 ) . 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제1항에 있어서, The method of claim 1, 상기 식각정지막은 상기 제1 및 제2층간절연막에 대하여 식각선택비를 갖는 물질로 형성하는 반도체 장치 제조방법. And the etch stop layer is formed of a material having an etch selectivity with respect to the first and second interlayer dielectric layers. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee. 제1항에 있어서, The method of claim 1, 상기 제1층간절연막 및 상기 제2층간절연막은 산화막을 포함하고, 상기 식각 정지막은 질화막을 포함하는 반도체 장치 제조방법. The first interlayer insulating film and the second interlayer insulating film include an oxide film, and the etch stop film comprises a nitride film. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제1항에 있어서, The method of claim 1, 상기 제1층간절연막은 불순물이 도핑된 산화막 또는 불순물이 도핑되지 않은 산화막으로 형성하고, 상기 제2층간절연막은 불순물이 도핑된 산화막으로 형성하는 반도체 장치 제조방법. And the first interlayer insulating film is formed of an oxide film doped with impurities or an oxide film not doped with impurities, and the second interlayer insulating film is formed of an oxide film doped with impurities. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 is abandoned in setting registration fee. 제11항에 있어서, The method of claim 11, 상기 제1 및 제2층간절연막을 불순물이 도핑된 산화막으로 형성하는 경우에 상기 제1층간절연막의 불순물 도핑농도가 상기 제2층간절연막의 불순물 도핑농도보다 낮게 형성하는 반도체 장치 제조방법. And wherein the impurity doping concentration of the first interlayer insulating film is lower than the impurity doping concentration of the second interlayer insulating film when the first and second interlayer insulating films are formed of an oxide film doped with impurities. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 제11항에 있어서, The method of claim 11, 상기 불순물이 도핑된 산화막은 PSG(Phosphorus Silicate Glass), BSG(Boron Silicate Glass) 및 BPSG(Boron Phosphorus Silicate Glass)로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 반도체 장치 제조방법.The impurity doped oxide film comprises any one selected from the group consisting of PSG (Phosphorus Silicate Glass), BSG (Boron Silicate Glass) and BPSG (Boron Phosphorus Silicate Glass).
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