KR101135589B1 - Solar Cell - Google Patents
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Abstract
본 발명은 태양전지에 관한 것이다.
본 발명에 따른 태양전지는 제 1 불순물이 도핑되며, 금속불순물을 포함하는 다결정 실리콘 기판인 반도체 기판, 상기 반도체 기판에 배치되며 상기 제 1 불순물과는 다른 극성을 갖는 제 2 불순물이 도핑된 에미터(Emitter), 상기 에미터에 형성되며 상기 반도체 기판의 일면으로부터 상기 반도체 기판을 관통해 상기 반도체 기판의 타면까지 연장되는 제 1 전극 및 상기 반도체 기판의 타면에 배치되며, 상기 제 1 전극과 전기적으로 분리된 제 2 전극을 포함할 수 있다.The present invention relates to a solar cell.
The solar cell according to the present invention is a semiconductor substrate which is a polycrystalline silicon substrate doped with a first impurity and a metal impurity, and an emitter doped with a second impurity disposed on the semiconductor substrate and having a different polarity than the first impurity. An emitter formed on the emitter and disposed on one surface of the semiconductor substrate, the first electrode extending from one surface of the semiconductor substrate to the other surface of the semiconductor substrate, and disposed on the other surface of the semiconductor substrate, and electrically connected to the first electrode. It may include a separate second electrode.
Description
본 발명은 태양전지에 관한 것이다.The present invention relates to a solar cell.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양 에너지로부터 전기 에너지를 생산하는 전지로서, 에너지 자원이 풍부하고 환경오염에 대한 문제점이 없어 주목 받고 있다.Recently, as the prediction of depletion of existing energy sources such as oil and coal is increasing, interest in alternative energy to replace them is increasing. Among them, solar cells are producing electric energy from solar energy, and are attracting attention because they are rich in energy resources and have no problems with environmental pollution.
일반적인 태양전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)의 반도체로 이루어진 기판(substrate) 및 에미터부(emitter layer), 그리고 기판과 에미터부에 각각 연결된 전극을 구비한다. 기판과 에미터부의 계면에는 p-n 접합이 형성되어 있다.A typical solar cell includes a substrate and an emitter layer made of semiconductors of different conductive types, such as p-type and n-type, and electrodes connected to the substrate and the emitter, respectively. The p-n junction is formed in the interface of a board | substrate and an emitter part.
이러한 태양 전지에 빛이 입사되면 반도체에서 복수의 전자-정공 쌍이 생성되고, 생성된 전자-정공 쌍은 광기전력 효과(photovoltaic effect)에 의해 전하인 전자와 정공으로 각각 분리되어 전자와 정공은 n형의 반도체와 p형 반도체 쪽으로, 예를 들어 에미터부와 기판 쪽으로 이동하고, 기판과 에미터부와 전기적으로 연결된 전극에 의해 수집되며, 이 전극들을 전선으로 연결하여 전력을 얻는다.When light is incident on the solar cell, a plurality of electron-hole pairs are generated in the semiconductor, and the generated electron-hole pairs are separated into electrons and holes charged by the photovoltaic effect, respectively, and the electrons and holes are n-type. Move toward the semiconductor and the p-type semiconductor, for example toward the emitter portion and the substrate, and are collected by electrodes electrically connected to the substrate and the emitter portion, which are connected by wires to obtain power.
본 발명의 태양전지는 용융법으로 제조된 반도체기판을 사용한 태양전지의 구조를 고효율 구조로 변경하여 반도체 기판의 불순물에 따른 효율저하를 방지하는 태양전지 구조에 관한 것이다.The solar cell of the present invention relates to a solar cell structure that prevents a decrease in efficiency due to impurities of a semiconductor substrate by changing the structure of the solar cell using the semiconductor substrate manufactured by the melting method to a high efficiency structure.
본 발명에 따른 태양전지는 제 1 불순물이 도핑되며, 금속불순물을 포함하는 다결정 실리콘 기판인 반도체 기판, 상기 반도체 기판에 배치되며 상기 제 1 불순물과는 다른 극성을 갖는 제 2 불순물이 도핑된 에미터(Emitter), 상기 에미터에 형성되며 상기 반도체 기판의 일면으로부터 상기 반도체 기판을 관통해 상기 반도체 기판의 타면까지 연장되는 제 1 전극 및 상기 반도체 기판의 타면에 배치되며, 상기 제 1 전극과 전기적으로 분리된 제 2 전극을 포함할 수 있다.The solar cell according to the present invention is a semiconductor substrate which is a polycrystalline silicon substrate doped with a first impurity and a metal impurity, and an emitter doped with a second impurity disposed on the semiconductor substrate and having a polarity different from that of the first impurity. An emitter formed on the emitter and disposed on one surface of the semiconductor substrate, the first electrode extending from one surface of the semiconductor substrate to the other surface of the semiconductor substrate, and disposed on the other surface of the semiconductor substrate, and electrically connected to the first electrode. It may include a separate second electrode.
본 발명에 따른 태양전지는 제 1 불순물이 도핑되며, 금속불순물을 포함하는 다결정 실리콘 기판인 반도체 기판, 상기 반도체 기판에 배치되며 상기 제 1 불순물과는 다른 극성을 갖는 제 2 불순물이 서로 다른 농도로 도핑된 고농도 영역 및 저농도 영역을 갖는 에미터(Emitter), 상기 에미터의 고농도영역에 형성되는 제 1 전극 및 상기 반도체 기판의 후면에 배치되며, 상기 제 1 전극과 전기적으로 분리된 제 2 전극을 포함할 수 있다.In the solar cell according to the present invention, a semiconductor substrate, which is a polycrystalline silicon substrate doped with a first impurity and includes a metal impurity, is disposed on the semiconductor substrate and has a second impurity having a different polarity than that of the first impurity. An emitter having a doped high concentration region and a low concentration region, a first electrode formed in the high concentration region of the emitter, and a second electrode disposed on the rear surface of the semiconductor substrate and electrically separated from the first electrode. It may include.
본 발명에 따른 태양전지는 제 1 불순물이 도핑되며, 금속불순물을 포함하는 다결정 실리콘 기판인 반도체 기판, 상기 반도체 기판의 후면에 배치되며 상기 제 1 불순물과는 다른 극성을 갖는 제 2 불순물이 도핑된 에미터(Emitter), 상기 에미터에 형성되는 제 1 전극 및 상기 반도체 기판의 후면에 배치되며, 상기 제 1 전극과 전기적으로 분리된 제 2 전극을 포함할 수 있다.The solar cell according to the present invention is a semiconductor substrate which is doped with a first impurity, a polycrystalline silicon substrate including metal impurities, and a second impurity disposed on a rear surface of the semiconductor substrate and doped with a second impurity having a different polarity than the first impurity. The emitter may include an emitter, a first electrode formed on the emitter, and a second electrode disposed on a rear surface of the semiconductor substrate and electrically separated from the first electrode.
또한, 반도체 기판의 Bulk Lifetime은 0.1㎲~2㎲일 수 있다.Also, the bulk lifetime of the semiconductor substrate may be 0.1 ms to 2 ms.
또한, 상기 반도체 기판의 붕소(Boron)의 농도는 3×1016~5×1018atoms/cm3일 수 있다.In addition, the concentration of boron in the semiconductor substrate may be 3 × 10 16 to 5 × 10 18 atoms / cm 3 .
또한, 상기 반도체 기판의 산소(Oxygen)의 농도는 1×1018~1×1019atoms/cm3일 수 있다.In addition, the concentration of oxygen in the semiconductor substrate may be 1 × 10 18 to 1 × 10 19 atoms / cm 3 .
또한, 반도체 기판의 탄소(Carbon)의 농도는 1×1016~1×1019atoms/cm3일 수 있다.In addition, the concentration of carbon in the semiconductor substrate may be 1 × 10 16 to 1 × 10 19 atoms / cm 3 .
또한, 상기 제 1 전극은 상기 반도체 기판의 일면에 배치되는 제 1 전극 라인부(First Electrode Line Portion)와, 상기 반도체 기판의 타면에 배치되며 상기 제 1 전극 라인부와 교차하는 제 2 전극 라인부(Second Electrode Line Portion)를 포함할 수 있다.The first electrode may include a first electrode line portion disposed on one surface of the semiconductor substrate, and a second electrode line portion disposed on the other surface of the semiconductor substrate and intersecting the first electrode line portion. (Second Electrode Line Portion) may be included.
또한, 제 1 전극 라인부는 복수개의 핑거 전극(Finger electrode)을 포함할 수 있다.In addition, the first electrode line part may include a plurality of finger electrodes.
또한, 상기 제 2 전극 라인부는 적어도 하나의 버스 바 전극(Bus bar electrode)을 포함할 수 있다.In addition, the second electrode line part may include at least one bus bar electrode.
또한, 제 1 전극 라인부와 상기 제 2 전극 라인부는 상기 반도체 기판에 형성된 적어도 하나의 관통홀을 통해 서로 연결될 수 있다.In addition, the first electrode line part and the second electrode line part may be connected to each other through at least one through hole formed in the semiconductor substrate.
또한, 제 1 라인부의 선폭은 상기 제 2 라인부의 선폭보다 작을 수 있다.In addition, the line width of the first line portion may be smaller than the line width of the second line portion.
또한, 반도체 기판의 일면에는 반사방지층이 더 배치될 수 있다.In addition, an anti-reflection layer may be further disposed on one surface of the semiconductor substrate.
또한, 반사방지층은 굴절률이 서로 다른 제 1 반사방지층과 제 2 반사방지층을 포함할 수 있다.In addition, the antireflection layer may include a first antireflection layer and a second antireflection layer having different refractive indices.
또한, 상기 반도체 기판은 건식 식각법에 의해 텍스처링(Texturing)된 표면을 갖는 것이 가능하다.In addition, the semiconductor substrate may have a surface that is textured by a dry etching method.
또한, 상기 반도체 기판은 표면에 복수의 돌출부를 갖고, 상기 돌출부의 크기는 100㎚ 내지 500㎚의 지름과 높이를 갖는 것이 가능하다.In addition, the semiconductor substrate may have a plurality of protrusions on a surface thereof, and the size of the protrusions may have a diameter and a height of 100 nm to 500 nm.
또한, 상기 제 2 전극과 상기 반도체 기판의 사이에 배치되는 후면 패시베이션층(Passivation Layer)을 더 포함할 수 있다.The semiconductor device may further include a rear passivation layer disposed between the second electrode and the semiconductor substrate.
또한, 후면 패시베이션층은 복수의 층 구조를 갖는 것이 가능하다.In addition, the back passivation layer may have a plurality of layer structures.
또한, 제 2 전극은 상기 후면 패시베이션층을 관통하여 상기 반도체 기판과 전기적으로 연결될 수 있다.In addition, the second electrode may be electrically connected to the semiconductor substrate through the rear passivation layer.
또한, 상기 제 2 전극과 상기 반도체 기판이 연결되는 부분에는 상기 반도체 기판보다 상기 제 1 불순물의 농도가 높은 후면 전계층(Back Surface Field, BSF)이 형성될 수 있다.In addition, a back surface field (BSF) having a higher concentration of the first impurity than the semiconductor substrate may be formed at a portion where the second electrode and the semiconductor substrate are connected.
또한, 반도체 기판의 순도(Purity Level)는 2N~5N일 수 있다.In addition, the purity level of the semiconductor substrate may be 2N to 5N.
또한, 본 발명에 따른 다른 태양전지는 수광면인 일면으로부터 타면까지 관통하는 관통홀(Hole)이 형성되고 제 1 도전형의 불순물이 도핑되며, 노(Furnace)에서 실리콘 원재료(Raw Material)와 반응 재료를 함께 용융하여 상기 실리콘 원재료에서 불순물을 제거하는 방법으로 제조되는 반도체 기판, 상기 반도체 기판에 배치되며 상기 제 1 불순물과는 다른 극성을 갖는 제 2 불순물이 도핑된 에미터(Emitter), 상기 에미터에 형성되며 상기 반도체 기판의 일면으로부터 상기 반도체 기판을 관통해 상기 반도체 기판의 타면까지 연장되는 제 1 전극 및 상기 반도체 기판의 타면에 배치되며, 상기 제 1 전극과 전기적으로 분리된 제 2 전극을 포함할 수 있다.In addition, another solar cell according to the present invention is formed with a through hole (Hole) penetrating from one surface to the other surface, which is a light receiving surface, doped with impurities of the first conductivity type, and reacts with a raw material (Raw Material) in the furnace (Furnace) A semiconductor substrate manufactured by melting materials together to remove impurities from the silicon raw material, an emitter doped with a second impurity disposed on the semiconductor substrate and doped with a second impurity having a different polarity than the first impurity; A first electrode formed on the surface of the semiconductor substrate and extending from one surface of the semiconductor substrate to the other surface of the semiconductor substrate and disposed on the other surface of the semiconductor substrate and electrically separated from the first electrode. It may include.
또한, 본 발명에 따른 또 다른 태양전지는 제 1 불순물이 도핑된 메탈로지칼 급 실리콘 기판(metallurgical grade silicon Substrate)인 반도체 기판, 상기 반도체 기판에 배치되며 상기 제 1 불순물과는 다른 극성을 갖는 제 2 불순물이 도핑된 에미터(Emitter), 상기 에미터에 형성되며 상기 반도체 기판의 일면으로부터 상기 반도체 기판을 관통해 상기 반도체 기판의 타면까지 연장되는 제 1 전극 및 상기 반도체 기판의 타면에 배치되며, 상기 제 1 전극과 전기적으로 분리된 제 2 전극을 포함할 수 있다.In addition, another solar cell according to the present invention is a semiconductor substrate which is a metallurgical grade silicon substrate doped with a first impurity, a semiconductor material disposed on the semiconductor substrate and having a different polarity than the
또한, 상기 반도체 기판은 금속 재질의 불순물을 포함할 수 있다.In addition, the semiconductor substrate may include impurities of a metal material.
또한, 상기 금속 재질의 불순물은 알루미늄(Al) 및 철(Fe) 중 적어도 하나를 포함할 수 있다.In addition, the impurity of the metal material may include at least one of aluminum (Al) and iron (Fe).
또한, 금속 재질의 불순물의 농도는 0.001~1ppmw일 수 있다.In addition, the concentration of impurities of the metal material may be 0.001 ~ 1ppmw.
또한, 본 발명에 따른 또 다른 태양전지는 제 1 불순물이 도핑되며, Bulk Lifetime이 0.1㎲~2㎲인 다결정 실리콘 기판인 반도체 기판, 상기 반도체 기판에 배치되며 상기 제 1 불순물과는 다른 극성을 갖는 제 2 불순물이 도핑된 에미터(Emitter), 상기 에미터에 형성되며 상기 반도체 기판의 일면으로부터 상기 반도체 기판을 관통해 상기 반도체 기판의 타면까지 연장되는 제 1 전극 및 상기 반도체 기판의 타면에 배치되며, 상기 제 1 전극과 전기적으로 분리된 제 2 전극을 포함할 수 있다.In addition, another solar cell according to the present invention is a semiconductor substrate which is a polycrystalline silicon substrate doped with a first impurity, and has a bulk life time of 0.1 ms to 2 ms, which is disposed on the semiconductor substrate and has a different polarity than the first impurities. An emitter doped with a second impurity, formed on the emitter, and disposed on the first electrode extending from one surface of the semiconductor substrate to the other surface of the semiconductor substrate and the other surface of the semiconductor substrate; And a second electrode electrically separated from the first electrode.
또한, 본 발명에 따른 또 다른 태양전지는 제 1 불순물이 도핑되며, 알루미늄(Al) 재질을 포함하는 다결정 실리콘 기판인 반도체 기판, 상기 반도체 기판에 배치되며 상기 제 1 불순물과는 다른 극성을 갖는 제 2 불순물이 도핑된 에미터(Emitter), 상기 에미터에 형성되며 상기 반도체 기판의 일면으로부터 상기 반도체 기판을 관통해 상기 반도체 기판의 타면까지 연장되는 제 1 전극 및 상기 반도체 기판의 타면에 배치되며, 상기 제 1 전극과 전기적으로 분리된 제 2 전극을 포함할 수 있다.In addition, another solar cell according to the present invention is a semiconductor substrate, which is a polycrystalline silicon substrate doped with a first impurity, and includes an aluminum (Al) material, and is disposed on the semiconductor substrate and has a polarity different from that of the first impurity. 2 an emitter doped with impurities, formed on the emitter, the first electrode extending from one surface of the semiconductor substrate to the other surface of the semiconductor substrate, and disposed on the other surface of the semiconductor substrate, It may include a second electrode electrically separated from the first electrode.
본 발명은 기상법이 아닌 용융법으로 제조된 반도체 기판을 이용하여 태양전지를 제작함으로써 제조 단가를 낮출 수 있으며, 아울러 반도체 기판의 Bulk Lifetime, 반도체 기판의 붕소(Boron), 산소(Oxygen), 탄소(Carbon)의 함량을 조절함으로써 태양전지의 효율이 과도하게 저하되는 것을 방지할 수 있다.The present invention can reduce the manufacturing cost by manufacturing a solar cell using a semiconductor substrate manufactured by the melting method rather than the vapor phase method, and also the bulk lifetime of the semiconductor substrate, boron (oxygen), carbon ( By adjusting the content of carbon) it can be prevented that the efficiency of the solar cell is excessively reduced.
또한, 본 발명은 제 1 전극을 반도체 기판을 관통하게 형성하거나 건식 식각법으로 반도체 기판의 표면을 텍스처링함으로써 용융법으로 제조된 반도체 기판을 사용하더라도 태양전지의 효율이 과도하게 저하되는 것을 방지할 수 있다.In addition, the present invention can prevent the efficiency of the solar cell from being excessively reduced even when using a semiconductor substrate manufactured by melting by forming the first electrode through the semiconductor substrate or by texturing the surface of the semiconductor substrate by dry etching. have.
도 1 내지 도 7은 본 발명에 따른 태양전지의 구조에 대해 설명하기 위한 도면;
도 8 내지 도 9는 본 발명에 따른 태양전지의 제조방법의 일례를 설명하기 위한 도면;
도 10 내지 도 14는 제 1 전극에 대해 보다 상세히 설명하기 위한 도면;
도 15 내지 도 16은 본 발명에 따른 태양전의 또 다른 구조에 대해 설명하기 위한 도면;
도 17은 선택적 에미터 구조에 대해 설명하기 위한 도면;
도 18은 후면접합 구조에 대해 상세히 설명하기 위한 도면;
도 19 내지 도 21은 본 발명에 따른 태양전지 모듈에 대해 설명하기 위한 도면; 및
도 22 내지 도 25는 반도체 기판의 텍스처링 표면 구조 및 그의 제조방법에 대해 상세히 설명하기 위한 도면이다.1 to 7 are views for explaining the structure of the solar cell according to the present invention;
8 to 9 are views for explaining an example of a manufacturing method of a solar cell according to the present invention;
10 to 14 are views for explaining the first electrode in more detail;
15 to 16 are views for explaining another structure of the solar field according to the present invention;
17 is a diagram for explaining a selective emitter structure;
18 is a view for explaining the back junction structure in detail;
19 to 21 are views for explaining a solar cell module according to the present invention; And
22 to 25 are diagrams for explaining in detail a texturing surface structure of a semiconductor substrate and a method of manufacturing the same.
도 1 내지 도 7은 본 발명에 따른 태양전지의 구조에 대해 설명하기 위한 도면이다.1 to 7 are views for explaining the structure of the solar cell according to the present invention.
도 1과 같이, 본 발명에 따른 태양전지(10)는 반도체부(100)와, 제 1 전극(110)과 제 2 전극(120)을 포함할 수 있다.As illustrated in FIG. 1, the
반도체부(100)는 제 1 불순물이 도핑된 반도체 기판(101), 반도체 기판(101)의 일면에 배치되며 제 1 불순물과 다른 전기적 극성을 갖는 제 2 불순물이 도핑된 에미터부(Emitter, 102)를 포함할 수 있다. 여기서, 제 1 불순물 및 제 2 불순물 중 어느 하나는 n형 불순물일 수 있고, 다른 하나는 p형 불순물일 수 있다. 또한, 제 1 불순물은 제 1 도전형 불순물이라 할 수 있고, 제 2 불순물은 제 1 도전형 불순물과 다른 제 2 도전형 불순물이라고 할 수 있다.The
제 1 전극(110)은 에미터부(102)에 형성되며, 반도체 기판(101)의 일면으로부터 타면까지 관통하여 반도체 기판(101)의 타면까지 연장될 수 있다.The
제 2 전극(120)은 반도체 기판(101)의 타면에 배치되며 제 1 전극(110)과 전기적으로 분리될 수 있다. 제 2 전극(120)은 반도체 기판(101)의 후면에 배치되기 때문에 후면 전극이라 할 수 있다.The
반도체 기판(101)의 일면은 외부로부터 광이 입사되는 수광면이고, 반도체 기판(101)의 타면은 일면의 반대방향에 배치되는 면일 수 있다.One surface of the
반도체부(100)의 반도체 기판(101)과 에미터부(102)는 p-n접합을 이룰 수 있다. 예컨대, 반도체 기판(101)은 p형 반도체이고, 에미터부(102)는 n형 반도체일 수 있다. 또는, 반도체부(100)는 복수개의 n형 반도체부를 포함하거나, 혹은 복수개의 p형 반도체부를 포함하는 것도 가능하다. 또는, 반도체 기판(101)은 n형 반도체이고, 에미터(102)는 p형 반도체인 것이 가능할 수 있다.The
반도체 기판(101)은 노(Furnace)에서 실리콘 원재료(Raw Material)와 반응 재료를 함께 용융하여 실리콘 원재료에서 불순물을 제거하는 방법으로 제조될 수 있다. 또한, 반도체 기판(101)은 순도(Purity Level)가 낮은 다결정 실리콘 기판일 수 있다. 즉, 통상의 공정을 사용한 웨이퍼의 경우가 6N급이상인데, 본 발명에서 사용하는 반도체 기판(101)은 이보다 불순물이 많은 5N이하일 수 있다. 또는, 반도체 기판(101)의 순도(Purity Level)는 2N~5N일 수 있다.The
또는, 반도체 기판(101)은 메탈로지칼 급 실리콘 기판(metallurgical grade silicon Substrate)일 수 있다. 아울러, 반도체 기판(101)은 금속 재질의 불순물을 포함할 수 있다.Alternatively, the
이러한 반도체 기판(101)을 사용함에 따라, 반도체 기판(101)의 제조 단가를 낮출 수 있고, 태양전지의 제조 단가를 낮출 수 있다. 여기서, 반도체 기판(101)의 순도가 5N이라는 것은 반도체 기판(101)의 실리콘(Si)의 함량이 99.999%(5개의 Nine, 예컨대 99.999~99.9998%)이상인 것을 의미할 수 있다. 다르게 표현하면, 반도체 기판(101)의 순도가 5N이라는 것은 반도체 기판(101)의 실리콘(Si)의 함량이 99.999%급인 것을 의미할 수 있다. 만약, 반도체 기판(101)의 순도가 7N이라면 반도체 기판(101)의 실리콘(Si)의 함량이 99.99999%이상인 것을 의미할 수 있다.By using the
제 1 전극(130)은 에미터(102)와 전기적으로 연결될 수 있다. 이에 따라, 제 1 전극(130)은 입사되는 광에 의해 생성된 캐리어 중 하나, 예컨대 정공을 수집하여 출력할 수 있다.The
이러한 제 1 전극(130)은 광입사면에 배치되는 부분을 포함하기 때문에 제 1 전극(130)을 전면전극이라고 할 수 있다.Since the
제 2 전극(150)은 반도체 기판(101)과 전기적으로 연결되어 입사되는 광에 의해 생성된 캐리어 중 하나, 예컨대 전자를 수집하여 출력할 수 있다.The second electrode 150 may collect and output one of the carriers, for example, electrons, generated by the light incident and electrically connected to the
이러한 제 2 전극(150)은 광입사면의 반대측에 배치되고, 이에 따라 제 2 전극(150)을 후면전극이라고 할 수 있다.The second electrode 150 is disposed on the opposite side of the light incident surface, and thus the second electrode 150 may be referred to as a rear electrode.
반도체부(100)는 외부로부터 입사되는 광을 전기로 변환할 수 있다.The
외부로부터 광이 입사되면 반도체부(100)의 반도체 기판(101)과 에미터(102)의 접합면에서 광 에너지를 이용하여 전자와 정공을 형성하고, 이러한 전자와 정공을 제 1 전극(130) 및 제 2 전극(150)을 이용하여 수집함으로써 전력을 생산할 수 있다.When light is incident from the outside, electrons and holes are formed at the junction surface of the
반도체 기판(101)의 제조 방법에 대해 도 2를 참조하여 살펴보면 아래와 같다.A method of manufacturing the
먼저, (a)와 같이 노(Furnace, 12)에 실리콘 원재료(Raw Material, 10)와 반응 재료(11)를 넣은 이후에, (b)와 같이 노(12)에서 실리콘 원재료(10)와 반응 재료(11)를 함께 용융할 수 있다. 여기서 실리콘 원재료(10)는 실리카(Silica, SiO2) 재질을 포함할 수 있다. 또한, 반응 재료(11)는 금속 재질을 포함할 수 있다. 바람직하게는, 반응 재료(110)는 알루미늄(Al) 재질을 포함할 수 있다. 알루미늄(Al)은 녹는점이 실리콘(Si)에 비해 충분히 낮기 때문에 실리콘 원재료(10)에 포함된 불순물을 효과적으로 흡수하여 제거할 수 있다.First, the silicon
알루미늄(Al)의 녹는점은 대략 660℃이고, 실리콘(Si)의 녹는점은 대략 1400℃로서 알루미늄(Al)의 녹는점보다 충분히 높다. 이에 따라, 도 2의 (b)의 용융단계에서는 대략 660℃의 온도에서 실리콘 원재료(10)와 반응 재료(11)의 혼합물에서 반응재료(11)의 알루미늄(Al)이 먼저 용융된다. 아울러, 용융된 알루미늄(Al)은 실리콘 원재료(10)에서 녹는점이 낮은 불순물을 우선적으로 흡수할 수 있다.The melting point of aluminum (Al) is approximately 660 ° C, and the melting point of silicon (Si) is approximately 1400 ° C, which is sufficiently higher than the melting point of aluminum (Al). Accordingly, in the melting step of FIG. 2B, aluminum (Al) of the
이후, 도 2의 (b)의 용융단계에서 대략 1400℃의 온도에서 실리콘 원재료(10)의 실리콘(Si)이 용융되기 시작한다. 여기서, 실리콘 원재료(10)의 내부에 잔존하는 불순물이 용융된 상태의 알루미늄(Al)에 의해 흡수될 수 있다.Thereafter, the silicon (Si) of the silicon
이후, 도 2의 (b)의 용융단계에서 온도를 점진적으로 낮출 수 있다. 여기서, 온도가 1400℃이하가 되면, 용융된 실리콘(Si)이 서서히 굳으면서 실리콘(Si) 결정이 생성될 수 있고, 불순물은 여전히 용융된 상태를 유지하는 알루미늄(Al)에 의해 흡수된 상태를 유지할 수 있다.Thereafter, the temperature may be gradually lowered in the melting step of FIG. Herein, when the temperature is 1400 ° C. or lower, molten silicon (Si) may gradually harden to form silicon (Si) crystals, and impurities may be absorbed by aluminum (Al), which is still in a molten state. I can keep it.
이후, 도 2의 (c)와 같이 용융된 상태의 알루미늄(Al)을 제거할 수 있다.Thereafter, as illustrated in FIG. 2C, aluminum (Al) in a molten state may be removed.
그러면, 알루미늄(Al)이 제거되면서 불순물도 함께 제거되고, 도 2의 (d)와 같이 실리콘(Si) 결정이 남게 된다. 이러한 실리콘(Si) 결정으로 다결정 실리콘 재질의 반도체 기판(101)을 제조할 수 있다.Then, impurities are also removed while aluminum (Al) is removed, and silicon (Si) crystals remain as shown in FIG. The
상기와 같이, 실리콘 원재료(10)와 반응 재료(11)를 함께 용융하여 불순물을 제거하는 방법으로 실리콘(Si) 결정을 제조하고, 제조한 실리콘(Si)을 이용하여 반도체 기판(101)을 제조하게 되면, 반도체 기판(101)의 제조 공정에 소요되는 시간을 줄이고, 아울러 제조 공정에 필요한 장비를 단순화하여 제조 단가를 충분히 낮출 수 있으며, 반도체 기판(101)의 순도를 5N이하로 할 수 있다.As described above, a silicon (Si) crystal is manufactured by melting the silicon
한편, 상기와 같은 용융법을 사용하여 반도체 기판(101)을 제조하는 경우에도 공정조건을 정밀하게 조절하게 되면 순도가 6N인 반도체 기판(101)을 제조하는 것이 가능할 수 있다.Meanwhile, even when the
한편, 이상에서는 반응 재료(11)로서 알루미늄을 사용하는 경우만을 설명하고 있지만, 녹는점이 실리콘(Si)에 비해 낮은 재질이면 반응 재료(11)로서 적용이 가능할 수 있다.Meanwhile, although only the case where aluminum is used as the
반응 재료(11)는 정제된 이후에도 반도체 기판(101)에 잔존할 수 있다. 즉, 반응 재료(11)를 사용하여 정제한 반도체 기판(101)은 반응 재료(11)를 불순물로 포함할 수 있다. 반도체 기판(101)에 포함되는 불순물을 금속 재질의 불순물일 수 있다. 아울러, 반도체 기판(101)에 포함되는 금속 재질의 불순물의 함량은 정제 공정에 따라 달라질 수 있다. 바람직하게는, 반도체 기판(101)에 포함되는 금속 재질의 불순물의 함량은 대략 0.001~1.0ppmw일 수 있다. 예를 들면, 반응 재료(11)로서 알루미늄(Al)을 사용하는 경우 반도체 기판(101)에 포함되는 알루미늄(Al) 재질의 함량은 대략 0.001~1.0ppmw일 수 있다.The
아울러, 반도체 기판(101)은 철(Fe) 등의 다른 금속 재질의 불순물을 포함하는 것이 가능하다. 예를 들면, 반도체 기판(101)은 대략 0.001~1.0ppmw의 철(Fe)을 포함할 수 있다.In addition, the
한편, 기상법을 이용하여 반도체 기판(101)을 제조하는 방법을 살펴보면 아래와 같다.Meanwhile, a method of manufacturing the
기상법은 실리콘(Si)을 기화시켜 실리콘(Si) 가스를 생성하고, 생선한 실리콘(Si) 가스를 수집하여 결정성장시키는 방법이다. 이러한 경우에는 순도(Purity Level)가 6N이상의 실리콘(Si) 결정 및 반도체 기판을 제조할 수 있다.The vapor phase method is a method in which silicon (Si) is vaporized to generate silicon (Si) gas, and the collected silicon (Si) gas is collected and crystal grown. In this case, a silicon (Si) crystal and a semiconductor substrate having a purity level of 6N or more can be manufactured.
그러나 기상법의 경우에는 제조 공정이 매우 복잡하고, 또한 제조 장비도 매우 정밀해야 하기 때문에 반도체 기판의 제조 단가가 과도하게 높을 수 있다.However, in the case of the vapor phase method, since the manufacturing process is very complicated and the manufacturing equipment must be very precise, the manufacturing cost of the semiconductor substrate may be excessively high.
한편, 도 2와 같은 용융법으로 제조된 반도체 기판(101)은 기상법으로 제조된 반도체 기판에 비해 불순물의 함량이 높고, 이에 따라 용융법으로 제조된 반도체 기판(101)을 사용하는 태양전지의 효율이 기상법으로 제조된 반도체 기판을 사용하는 태양전지의 효율보다 낮을 수 있다.Meanwhile, the
본 발명에서는 도 2와 같은 용융법으로 제조된 반도체 기판(101)을 사용하는 태양전지의 효율의 과도한 저하를 방지하기 위해 반도체 기판(101)의 Bulk Lifetime을 0.1㎲~2㎲로 설정할 수 있다. 여기서, 반도체 기판(101)의 Bulk Lifetime은 입사되는 광에 의해 반도체 기판(101)에서 캐리어가 생성된 시점부터 생성된 캐리어가 재결합에 의해 소멸되기까지의 시간이다.In the present invention, in order to prevent excessive decrease in efficiency of the solar cell using the
도 3과 같이, 반도체 기판(101)의 Bulk Lifetime이 0.1㎲이하로 과도하게 짧은 경우에는 제 1 전극(130)과 제 2 전극(150)이 전자와 정공을 수집할 수 있는 시간이 짧기 때문에 효율이 과도하게 낮을 수 있다.As shown in FIG. 3, when the bulk lifetime of the
한편, 반도체 기판(101)의 Bulk Lifetime을 길게 하기 위해서는 반도체 기판(101)의 순도를 높여야 하는데 이러한 경우에는 앞서 상세히 설명한 바와 같이 제조 단가가 과도하게 높아지는 결과를 초래할 수 있다.On the other hand, in order to lengthen the bulk lifetime of the
제조 단가를 낮추면서도 용융법으로 제조된 반도체 기판(101)을 사용하는 태양전지의 효율의 과도한 저하를 방지하기 위해 반도체 기판(101)의 Bulk Lifetime을 0.1㎲~2㎲로 설정하는 것이 바람직할 수 있는 것이다.It may be desirable to set the bulk lifetime of the
이상에서 설명한 반도체 기판(101)의 Bulk Lifetime은 Bare 실리콘 웨이퍼(Silicon Wafer) 상태의 반도체 기판(101)의 Bulk Lifetime을 의미할 수 있다.The bulk lifetime of the
한편, 반도체 기판(101)의 Bulk Lifetime은 반도체 기판(101)의 케미컬 패시베이션(Passivation) 처리 여부에 달라질 수 있다. 반도체 기판(101)을 케미컬 패시베이션 처리하면 반도체 기판(101)의 Bulk Lifetime은 증가할 수 있다.Meanwhile, the bulk lifetime of the
예컨대, 반도체 기판(101)을 케미컬 패시베이션 처리하게 되면 반도체 기판(101)의 Bulk Lifetime은 대략 5㎲이상일 수 있다. 바람직하게는, 본 발명에 따른 용융법으로 제조된 반도체 기판(101)을 케미컬 패시베이션 처리하는 경우 반도체 기판(101)의 Bulk Lifetime은 대략 5~15㎲일 수 있다.For example, when the
이하의 반도체 기판(101)의 Bulk Lifetime은 실리콘 웨이퍼(Silicon Wafer) 상태의 반도체 기판(101)의 Bulk Lifetime이다.The bulk lifetime of the
또한, 반도체 기판(101)의 붕소(B)의 함량이 과도하게 낮은 경우에는 반도체 기판(101)에서 생성되는 캐리어의 양이 과도하게 적어져서 효율이 저하될 수 있다. 아울러, 반도체 기판(101)의 붕소(B)의 함량이 과도하게 높은 경우에는 반도체 기판(101)의 총 불순물 함량이 과도하게 높아져서 오히려 효율이 저하될 수 있다.In addition, when the boron (B) content of the
이에 따라, 용융법으로 제조된 반도체 기판(101)을 사용하는 태양전지의 효율의 과도한 저하를 방지하기 위해 도 4와 같이 반도체 기판(101)의 붕소(B)의 농도를 3×1016~5×1018atoms/cm3의 범위 내에서 설정하는 것이 바람직할 수 있다.Accordingly, in order to prevent excessive degradation of the efficiency of the solar cell using the
아울러, 반도체 기판(101)에 포함된 산소(Oxygen) 및 탄소(Carbon)는 반도체 기판(101)의 전기적 특성을 향상시킬 수 있지만, 산소(Oxygen) 및 탄소(Carbon)의 함량이 과도하게 높은 경우에는 산소(Oxygen) 및 탄소(Carbon)가 불순물로서 작용하여 캐리어의 생성량이 과도하게 낮아질 수 있으며 반도체 기판(101)의 Bulk Lifetime이 과도하게 짧아질 수 있다. 이에 따라, 반도체 기판(101)의 산소(Oxygen)의 농도는 1×1018~1×1019atoms/cm3의 범위 내에서 설정되는 것이 바람직할 수 있고, 아울러 반도체 기판(101)의 탄소(Carbon)의 농도는 1×1016~1×1019atoms/cm3의 범위 내에서 설정되는 것이 바람직할 수 있다.In addition, oxygen and carbon included in the
반도체 기판(101)의 저항과 효율의 관계에 대해 도 5를 참조하여 살펴보면 아래와 같다. 도 5는 순도가 5N이하이고, Bulk Lifetime은 0.1㎲~2㎲, 붕소의 농도는 3×1016~5×1018atoms/cm3, 산소의 농도는 1×1018~1×1019atoms/cm3, 탄소의 농도는 1×1016~1×1019atoms/cm3인 반도체 기판(101)의 저항과 효율에 대한 데이터이다.The relationship between the resistance and the efficiency of the
도 5를 살펴보면, 본 발명에 따른 반도체 기판(101)의 저항이 0.1[Ωㆍcm]인 경우 효율은 대략 13%이고, 반도체 기판(101)의 저항이 0.5[Ωㆍcm]인 경우 효율은 대략 15%이고, 반도체 기판(101)의 저항이 0.1[Ωㆍcm]인 경우 효율은 대략 13%인 것을 알 수 있다.Referring to FIG. 5, when the resistance of the
이처럼, 순도가 5N이하인 반도체 기판(101)을 사용하더라도 반도체 기판(101)의 Bulk Lifetime을 0.1㎲~2㎲, 붕소의 농도를 3×1016~5×1018atoms/cm3, 산소의 농도를 1×1018~1×1019atoms/cm3, 탄소의 농도를 1×1016~1×1019atoms/cm3로 설정하게 되면, 0.5[Ωㆍcm]의 저항에서 대략 15%의 효율을 얻을 수 있다.Thus, even when the
또한, 도 5와 같이, 본 발명에 따른 반도체 기판(101)의 저항이 대략 1.8[Ωㆍcm]이상에서는 효율이 대략 17%까지 상승한 이후에 포화될 수 있다.In addition, as shown in FIG. 5, when the resistance of the
만약, 용융법으로 순도가 6N인 반도체 기판(101)을 제조하고, 이를 사용하는 경우에는 효율을 더욱 향상시킬 수 있다.If the
또는, 순도가 2N~5N인 반도체 기판(101)을 사용하는 경우에도 효율의 과도한 저하를 충분히 방지할 수 있다.Or even when using the
한편, 상기와 같이 에미터(102)에 형성되는 제 1 전극(110)이 반도체 기판(101)의 일면으로부터 타면까지 연장될 수 있다.Meanwhile, as described above, the
바람직하게는, 반도체 기판(101)에는 일면부터 타면까지 관통하는 관통홀(Hole, 번호미지정)이 형성되고, 이러한 관통홀에 제 1 전극(110)의 일부 또는 전체가 배치될 수 있다. 이에 따라, 제 1 전극(110)이 반도체 기판(101)의 일면으로부터 타면까지 연장될 수 있는 것이다.Preferably, the
이처럼, 제 1 전극(110)이 반도체 기판(101)의 일면으로부터 타면까지 관통하도록 형성하면, 태양전지(10)의 광입사면(수광면) 중 제 1 전극(110)에 의해 가려지는 부분의 면적을 줄일 수 있다. 그러면, 태양전지(10)가 태양광을 수광할 수 있는 부분의 면적이 증가함으로써 순도가 5N이하인 반도체 기판(101)을 사용하는 경우에도 효율의 과도한 저하를 방지할 수 있다.As such, when the
보다 상세히 설명하면, 용융법으로 제조된 반도체 기판(101)을 사용하는 경우에는 기상법으로 제조한 반도체 기판을 사용하는 경우에 비해 단락전류(Short Cirsuit Current, Jsc)가 낮아지는 경향이 있다. 이는 기상법으로 제조된 반도체 기판에 비해 용융법으로 제조된 반도체 기판(101)은 불순물을 더 많이 포함하기 때문이다. 이에 따라 용융법으로 제조된 반도체 기판(101)을 사용하는 경우에는 기상법으로 제조한 반도체 기판을 사용하는 경우에 비해 효율이 낮은 경향이 있다.In more detail, when the
반면에, 제 1 전극(110)이 반도체 기판(101)의 일면으로부터 타면까지 관통하도록 형성하면, 광입사면의 면적을 증가시킴으로써 Jsc를 증가시킬 수 있다. 이에 따라, 용융법으로 제조된 반도체 기판(101)을 사용하더라도 효율의 과도한 저하를 방지할 수 있는 것이다.On the other hand, if the
다음, 도 6을 살펴보면 본 발명에 따른 태양전지(10)는 반도체 기판(101)의 일면에는 반사방지층(130)이 더 배치될 수 있다.Next, referring to FIG. 6, in the
반도체 기판(101)의 일면에 반사방지층(130)이 배치되면 외부로부터 반도체 기판(101)으로 입사되는 광의 반사를 억제함으로써, 태양전지(10)의 광 반사율을 낮출 수 있고, 이에 따라 태양전지(10)의 효율을 향상시키는 것이 가능하다.When the
또한, 반사방지층(130)은 단일층(Single Layer) 구조를 갖는 것도 가능하지만, 복수층(Multi Layer) 구조를 갖는 것도 가능할 수 있다.In addition, the
예를 들면, 도 6의 (b)와 같이 반사 방지층(130)은 제 1 반사 방지층(131)과 제 2 반사 방지층(132)을 포함할 수 있다. 제 1 반사 방지층(131)과 제 2 반사 방지층(132)은 굴절률이 서로 다를 수 있다. 바람직하게는, 제 1 반사 방지층(131)의 굴절률은 제 2 반사 방지층(132)의 굴절률보다 작을 수 있다.For example, as illustrated in FIG. 6B, the
아울러, 제 2 반사방지층(132)의 굴절률은 반도체 기판(101)의 굴절률보다는 작은 것이 바람직할 수 있다. 즉, 외부로부터 광이 입사되는 순서에 따라, 즉 제 1 반사방지층(131), 제 2 반사방지층(132), 반도체 기판(101)의 순서로 굴절률이 증가할 수 있는 것이다.In addition, the refractive index of the
이와 같이, 제 2 반사방지층(132)의 굴절률이 제 1 반사방지층(131)의 굴절률보다 큰 경우에는 외부로부터 입사된 광의 진행방향이 굴절률의 변화에 광의 반사율이 저감될 수 있는 방향으로 따라 변경됨으로써 태양전지의 반사율이 저감되는 것이다.As such, when the refractive index of the
또한, 제 2 전극(120)과 반도체 기판(101)의 사이에 후면 전계층(Back Surface Field : BSF, 140)이 더 구비되는 것도 가능하다. 이러한, 후면 전계층(140)은 p+ 특성을 가지며, 캐리어의 전달 저항을 감소시킴으로써 태양전지(10)의 효율을 향상시킬 수 있다.In addition, a back
후면 전계층(140)과 제 2 전극(120) 사이에 후면 패시베이션층(미도시)을 추가로 형성하여 제 2 전극(120)이 반도체 기판(101)과 부분적으로 접촉하도록 하는 구조도 가능한다.A back passivation layer (not shown) may be further formed between the back
다음, 도 7의 경우와 같이 반도체 기판(101)의 표면은 텍스처링(Texturing)될 수 있다. 바람직하게는, 반도체 기판(101)은 건식 식각법에 의해 텍스처링된 표면을 갖는 것이 바람직할 수 있다. 건식 식각법에 대해서는 이하에서 상세히 설명하기로 한다.Next, as in the case of FIG. 7, the surface of the
또한, 반도체 기판(101)의 텍스처링된 표면에는 복수의 돌출부가 형성되고, 형성된 돌출부의 크기는 100㎚ 내지 500㎚의 지름과 높이를 갖는 것이 바람직할 수 있다. 이에 대해서는 이후에 상세히 설명하기로 한다.In addition, a plurality of protrusions may be formed on the textured surface of the
이처럼, 반도체 기판(101)이 텍스처링되는 경우에는 수광면의 면적이 증가함으로써 태양전지의 효율이 향상될 수 있다.As such, when the
도 8 내지 도 9는 본 발명에 따른 태양전지의 제조방법의 일례를 설명하기 위한 도면이다.8 to 9 are views for explaining an example of a manufacturing method of a solar cell according to the present invention.
먼저, 도 8의 (a)와 같이 반도체 기판(101)의 표면에 요철을 형성할 수 있다.First, irregularities may be formed on the surface of the
이후, (b)와 같이 반도체 기판(101)에 관통홀(510)을 형성할 수 있다. 바람직하게는, 레이저(Laser)를 이용하여 반도체부(101)에 관통홀(510)을 형성하는 것이 가능하다.Thereafter, a through
이러한 (b) 과정에서는 반도체 기판(101)에 관통홀(510)을 형성하면서 반도체 기판(101)의 일면의 일부 및 타면의 일부를 함께 식각함으로써, 제 1 전극의 핑거 전극(Finger Electrode) 및 버스 바 전극(Bus Bar Electrode)이 배치될 수 있는 공간을 함께 마련하는 것도 가능한 것이다. 이에 따라, 반도체 기판(101)의 일면에서 관통홀(510)의 가장자리에는 주위보다 높이가 낮은 제 1 영역(800)이 형성되고, 반도체 기판(101)의 타면에서 관통홀(510)의 가장자리에는 주위보다 높이가 낮은 제 2 영역(810)이 형성될 수 있다. 제 1 영역(800)에는 제 1 전극의 핑거 전극이 배치될 수 있고, 제 2 영역(810)에는 제 1 전극의 버스 바 전극이 배치될 수 있다. 여기서, 반도체 기판(101)의 광 입사면의 면적을 넓게 하기 위해서는 제 1 영역(800)의 폭은 제 2 영역(810)의 폭보다 작은 것이 바람직할 수 있다.In the process (b), the through
반도체 기판(101)에 관통홀(510)을 형성한 이후에, 식각 공정에 의해 손상된 반도체 기판(101)의 일부를 제거하는 공정이 더 추가되는 것도 가능할 수 있다. 예를 들면, 레이저를 이용하여 반도체 기판(101)에 관통홀(510)을 형성하는 공정 이후에 KOH, NaOH, TMAH와 같은 염기 용액을 이용하여 레이저에 의해 반도체 기판(101)의 표면에 생성된 손상층(Damage Layer)을 제거하는 것이 가능하다.After the through
이후, (c)와 같이 반도체 기판(101)에 불순물을 도핑할 수 있다.Thereafter, impurities may be doped into the
예를 들면, 반도체 기판(101)이 p형 반도체인 경우에, n형 불순물인 POCl3을 반도체 기판(101)의 표면에서 확산시킴으로써 반도체 기판(101)에 n형의 에미터부(102)를 형성하는 것이 가능하다.For example, when the
상기한 불순물의 도핑 공정 이후에 불순물의 도핑에 따라 생성된 PSG(Phospho Silicate glass)를 제거하는 공정이 더 추가될 수 있다.After the impurity doping process, a process of removing the PSG (Phospho Silicate glass) generated by the doping of the impurity may be further added.
이후, 도 9의 (a)와 같이 반도체 기판(101)의 일면에 반사방지층(130)을 형성할 수 있다. 이러한, 반사방지층(130)은 질화실리콘(SiXNY) 재질 및 산화실리콘 재질(SiXOY) 중 적어도 하나를 포함하는 것이 가능하다.Thereafter, as shown in FIG. 9A, an
이후, 도 9의 (b)와 같이 반도체 기판(101)에 형성된 관통홀(510)에 전극 재료를 충진할 수 있다. 그러면, 관통홀(510)에 제 1 전극(110)의 버스 바 전극(410)과 연결 전극(420)이 형성될 수 있다.Thereafter, as shown in FIG. 9B, an electrode material may be filled in the through
아울러, 반도체 기판(101)의 후면에 후면 전극, 즉 제 2 전극(120)을 형성할 수 있다. 여기서, 제 1 전극(110)은 은(Ag) 재질을 포함하는 것이 가능하고, 제 2 전극(120)은 알루미늄(Al) 재질을 포함하는 것이 가능하다.In addition, a rear electrode, that is, a
이러한 버스 바 전극(410), 연결 전극(420) 및 제 2 전극(120)은 스크린 프린팅(Screen Printing) 법으로 형성되는 것이 가능하다.The
이후, 도 9의 (c)와 같이 연결 전극(420)의 상부에 제 1 전극(110)의 핑거 전극(400)을 형성할 수 있다.Thereafter, as illustrated in FIG. 9C, the
이후, 도 9의 (d)와 같이 후면 제 1 전극(110)과 제 2 전극(120)을 열처리하여 반도체부(100)와 전기적으로 연결되도록 하고, 이후, Edge Isolation 공정을 수행할 수 있다. 아울러, 열처리 공정에 따라 제 2 전극(120)과 반도체 기판(101)의 사이에 후면 전계층(Back Surface Field, BSF, 140)층이 형성될 수 있다.Thereafter, as illustrated in FIG. 9D, the
한편, 도시하지는 않았지만 본 발명에 따른 태양전지는 후면 패시베이션층(Passivation Layer)을 더 포함하는 것이 가능하다. 예를 들면, 제 2 전극(120)과 반도체 기판(101)의 사이에 후면 패시베이션층이 배치될 수 있다.Although not shown, the solar cell according to the present invention may further include a back passivation layer. For example, a back passivation layer may be disposed between the
후면 패시베이션층은 후면 반사율(Back Surface Reflection : BSR)을 높이고, 후면 재결합 속도(Back Surface Recombination Velocity : BSRV)를 낮출 수 있다.The back passivation layer may increase back surface reflection (BSR) and reduce back surface recombination velocity (BSRV).
이와 같이, 후면 패시베이션층이 후면 반사율(BSR)을 높이고 후면 재결합 속도(BSRV)를 낮출 수 있기 때문에 반도체 기판(101)의 두께가 얇은 경우에도 안정적인 광전변환 효율을 달성하는 것이 가능하다.As such, since the rear passivation layer may increase the rear reflectance BSR and lower the rear recombination rate BSRV, it is possible to achieve stable photoelectric conversion efficiency even when the thickness of the
이러한 경우, 제 2 전극(120)의 일부는 후면 패시베이션층을 관통하여 반도체 기판(101)과 전기적으로 연결될 수 있다. 또한, 후면 패시베이션층을 관통하는 제 2 전극(120)의 일부와 반도체 기판(101)의 사이에는 BSF층이 형성될 수 있다.In this case, a portion of the
또한, 후면 패시베이션층은 복수의 층 구조를 갖는 것이 가능하다.In addition, the back passivation layer may have a plurality of layer structures.
도 10 내지 도 14는 제 1 전극에 대해 보다 상세히 설명하기 위한 도면이다.10 to 14 are views for explaining the first electrode in more detail.
먼저, 도 10을 살펴보면 본 발명에 따른 태양전지(10)는 반도체 기판의 수광면인 일면, 즉 전면에는 제 1 전극의 제 1 전극 라인부(First Electrode Line Portion, 400)가 형성된 것을 알 수 있다. 여기서, 제 1 전극 라인부(400)는 제 1 전극(110)의 핑거 전극(Finger electrode)이고, 이러한 핑거 전극이 라인 형태로 형성된 것으로 볼 수 있다.First, referring to FIG. 10, it can be seen that the
다르게 표현하면, 제 1 전극 라인부(400)는 복수개의 핑거 전극을 포함하는 것으로 볼 수 있다.In other words, the first
아울러, 반도체 기판의 일면에서는 복수의 제 1 전극 라인부(400)는 각각 독립적으로 배치될 수 있다. 즉, 복수의 제 1 전극 라인부(400)는 서로 연결되지 않고 서로 이격되도록 배치될 수 있는 것이다.In addition, the plurality of first
아울러, 도 13을 살펴보면 본 발명에 따른 태양전지(10)는 반도체 기판의 수광면의 반대면인 타면에는 제 1 전극 라인부(400)와 교차하는 제 1 전극의 제 2 전극 라인부(Second Electrode Line Portion, 410)가 형성된 것을 알 수 있다. 여기서, 제 2 전극 라인부(410)는 제 1 전극(110) 중 버스 바 전극(Bus bar electrode)이고, 이러한 버스 바 전극이 핑거 전극과 교차하는 라인 형태로 형성된 것으로 볼 수 있다.In addition, referring to FIG. 13, the
다르게 표현하면, 제 2 전극 라인부(410)는 적어도 하나의 버스 바 전극을 포함하는 것으로 볼 수 있다.In other words, the second
상기한 도 10 및 도 11에 도시한 식별번호 510은 반도체 기판에 형성된 관통부로서 실제로는 보이지 않으나, 관통홀(510)과 제 1, 2 전극 라인부(400, 410)와의 관계를 나타내기 위해 표시하였다. 즉, 관통홀(510)은 제 1 전극 라인부(400)와 제 2 전극 라인부(410)가 교차하는 부분에 형성된다.10 and 11, the
아울러, 앞선 도 9의 (c) 및 (d)와 같이 관통홀(510)에도 제 1 전극의 일부, 예컨대 연결전극이 형성될 수 있기 때문에 제 1 전극 라인부(400)와 제 2 전극 라인부(410)는 교차하는 부분에서 서로 연결되는 것으로 볼 수 있다.In addition, since the first
아울러, 태양전지의 수광면의 면적을 증가시켜 효율을 향상시키기 위해서는 제 1 전극 라인부(400)의 선폭(W1)은 제 2 전극 라인부(410)의 선폭(W2)보다 작은 것이 바람직할 수 있다.In addition, in order to increase the area of the light receiving surface of the solar cell to improve efficiency, the line width W1 of the first
상기와 같은 제 1 전극의 구조를 고려하면, 반도체 기판(101)은 도 12의 (a) 및(b)와 같은 형상을 갖는 것이 가능하다.Considering the structure of the first electrode as described above, the
도 12의 (a)를 살펴보면 반도체 기판(101)의 일면에는 제 1 전극 라인부(400), 즉 핑거 전극이 배치되는 제 1 영역(800)이 형성되는 것을 알 수 있다. 또한, 제 1 전극 라인부(400)와 제 2 전극 라인부(410)의 연결을 위해 제 1 영역(800)에 관통홀(510)이 형성될 수 있다.Referring to FIG. 12A, it can be seen that a first
아울러, Shunt를 방지하기 위해 제 1 영역(800)의 폭(W10)은 제 1 전극 라인부(400)의 선폭(W1)보다는 넓을 수 있다.In addition, in order to prevent shunt, the width W10 of the
또한, 도 12의 (b)를 살펴보면, 반도체 기판(101)의 타면에는 제 2 전극 라인부(410), 즉 버스 바 전극이 배치되는 제 2 영역(810)이 형성되는 것을 알 수 있다. 아울러, Shunt를 방지하기 위해 제 2 영역(810)의 폭(W20)은 제 2 전극 라인부(410)의 선폭(W2)보다는 넓을 수 있고, 아울러 제 2 영역(810)의 폭(W20)은 제 1 영역(800)의 폭(W10)보다 클 수 있다.12B, it can be seen that the second
상기한 내용을 고려하면, 제 1 전극(110)은 다음 도 13의 경우와 같이 버스 바(Bus bar) 전극(410), 핑거(Finger) 전극(400) 및 연결 전극(420)으로 구분되는 것으로 볼 수 있다.In consideration of the above, the
여기서, 연결 전극(420)은 제 1 전극 라인부(400), 즉 핑거 전극과 제 2 전극 라인부(410), 즉 버스 바 전극을 전기적으로 연결하는 전극일 수 있다. 이러한 연결 전극(420)은 제 1 전극 라인부(400)와 제 2 전극 라인부(410)가 교차하는 지점에 배치될 수 있다.The
여기서, 제 2 전극 라인부(410)는 반도체 기판(101)의 타면에 배치되며, 도 14와 같이 후면 전극, 즉 제 2 전극(120)과 이격됨으로써 전기적으로 분리될 수 있다. 도 14에는 태양전지의 후면에 배치되는 제 1 전극(110)의 버스 바 전극(410)과 제 2 전극(120)의 위치관계에 대해 개념적으로 도시되어 있다.Here, the second
도 15 내지 도 16은 본 발명에 따른 태양전의 또 다른 구조에 대해 설명하기 위한 도면이다.15 to 16 are views for explaining another structure of the solar field according to the present invention.
도 15 내지 도 16을 살펴보면, 반도체 기판(101)의 후면에는 후면 전극(1510)과 후면 버스 바 전극(1500)이 배치되고, 제 1 전극(110)의 전면 버스 바 전극(410)이 배치될 수 있다. 여기서 전면 버스 바 전극(410)은 앞서 상세히 설명한 제 1 전극(110)의 제 2 전극 라인부이다. 여기서, 전면 버스 바 전극(410)을 제 1 도전형 버스 바 전극이라 하고, 후면 버스 바 전극(1500)을 제 2 도전형 버스 바 전극이라 하는 것이 가능하다.15 to 16, a
다르게 표현하면, 반도체 기판(101)의 후면에 배치되는 제 2 전극(120)은 제 1 전극(110)과 전기적으로 분리되는 후면 전극(1510)과, 후면 전극(1510)과 연결되는 후면 버스 바 전극(1500)을 포함하는 것으로 볼 수 있다.In other words, the
여기서, 후면 버스 바 전극(1500)은 은(Ag) 등의 금속 재질을 포함할 수 있다. 아울러 후면 버스 바 전극(1500)은 후면 전극(1510)과는 다른 금속 재질을 포함하고, 전면 버스 바 전극(410)과는 동일한 금속 재질을 포함하는 것이 가능하다.Here, the rear
후면 버스 바 전극(1500)은 적어도 2개의 태양전지 셀을 전기적으로 연결하기 위한 단자로 사용될 수 있다.The rear
이처럼, 본 발명에 따른 태양전지는 전면 버스 바 전극(410)과 후면 버스 바 전극(1500)이 모두 반도체 기판(101)의 후면에 배치될 수 있다.As such, in the solar cell according to the present invention, both the front
상기와 같이 제 1 전극(110)을 반도체 기판(101)의 일면으로부터 타면까지 관통하도록 형성하면, 본 발명에서와 같이 금속불순물을 포함하는 기판을 사용하는 태양전지에서도 전면에서의 새도잉에 의해 손실되는 광을 감소시켜 태양전지의 효율을 보상할 수 있으므로, 효율이 향상된 태양전지를 제조할 수 있다.If the
이와 같은 제 1 전극(110)이 반도체 기판(101)의 일면으로부터 타면까지 관통하는 구조 대신에 선택적 에미터(Selective Emitter) 구조를 채용하는 경우에도 효율을 보상할 수 있는데 이에 대해 이하에서 상세히 설명한다.Efficiency may be compensated even when the
도 17은 선택적 에미터 구조에 대해 설명하기 위한 도면이다. 이하에서는 이상에서 상세히 설명한 부분의 설명은 생략한다.17 is a diagram for explaining a selective emitter structure. Hereinafter, the description of the parts described in detail above will be omitted.
도 17을 살펴보면, 본 발명에 따른 태양전지는 제 1 불순물이 도핑되며, 금속불순물을 포함하는 다결정 실리콘 기판인 반도체 기판(101), 반도체 기판(101)에 배치되며 제 1 불순물과는 다른 극성을 갖는 제 2 불순물이 서로 다른 농도로 도핑된 고농도 영역(920) 및 저농도 영역(910)을 갖는 에미터(Emitter, 102), 에미터(102)의 고농도영역(920)에 형성되는 제 1 전극(110), 반사방지층(900) 및 반도체 기판(101)의 후면에 배치되며, 제 1 전극(110)과 전기적으로 분리된 제 2 전극(120)을 포함할 수 있다. 여기서, 반도체 기판(101)에 대해서는 앞서 상세히 설명한 바 있다.Referring to FIG. 17, the solar cell according to the present invention is disposed on the
이처럼, 에미터(102)는 불순물의 도핑 농도가 서로 다른 고농도 영역(920)과 저농도 영역(910)을 포함할 수 있다. 여기서, 고농도 영역(920)이 제 1 불순물이 제 1 농도로 도핑된 부분이라고 하면, 저농도 영역(910)은 제 1 불순물이 제 1 농도보다 낮은 제 2 농도로 도핑된 부분이라고 할 수 있다.As such, the
제 1 불순물은 n형 반도체부를 형성하기 위한 불순물로서, 바람직하게는 인(P)일 수 있다. 아울러, 고농도 영역(920)은 n++형 도핑 영역인 것이 바람직할 수 있고, 저농도 영역(910)은 n+형 도핑 영역이거나 혹은 n형 도핑 영역일 수 있다.The first impurity is an impurity for forming the n-type semiconductor part, and preferably, may be phosphorus (P). In addition, the
제 1 전극(110)은 고농도 영역(920)과 접촉하도록 형성될 수 있다.The
이와 같이, 에미터(102)에 고농도 영역(920)과 저농도 영역(910)을 형성하고, 고농도 영역(920)에 제 1 전극(110)을 형성한 구조를 선택적 에미터(Selective Emitter) 구조라고 할 수 있다.As such, the structure in which the
이와 같이, 제 1 전극(110)과 고농도 영역(920)이 접촉하게 되면, 제 1 전극(110)과 고농도 영역(920) 사이의 접촉저항이 감소할 수 있고, 이에 따라 태양전지의 효율이 향상될 수 있다. 즉, 태양전지의 저항값을 낮춤으로써,태양전지의 효율을 향상시키는 것이다.As such, when the
아울러, 저농도 영역(910)에서는 불순물이 저농도로 도핑되도록 하면, 반도체 기판(101) 내부에 불순물이 과도하게 존재하는 것을 방지함으로써, 태양전지의 수명저하를 억제할 수 있다.In addition, when the impurities are lightly doped in the
여기서, 고농도 영역(920)과 제 1 전극(110)이 접촉한다는 것은 고농도 영역(920)과 제 1 전극(110)이 중첩(Overlap)되는 것을 의미할 수 있다. 또는, 고농도 영역(920)의 상면에 제 1 전극(110)이 형성되는 것을 의미할 수 있다.Here, the contact between the
한편, 반도체 기판(101)의 일면 방향에는 반사방지층(900)이 더 배치될 수 있다.Meanwhile, an
반사방지층(900)이 배치되면 외부로부터 반도체 기판(101)으로 입사되는 광의 반사를 억제함으로써, 태양전지의 광 반사율을 낮출 수 있고, 이에 따라 태양전지의 효율을 향상시키는 것이 가능하다.When the
반사방지층(900)은 단일층(Single Layer) 구조를 갖는 것도 가능하지만, 복수층(Multi Layer) 구조를 갖는 것도 가능할 수 있다.The
도 17과 같은 선택적 에미터 구조는 광전특성이 좋은 저농도 영역(910)과, 전기적 특성이 좋은 고농도 영역(920)을 구비한 에미터(102)을 형성하고, 고농도 영역(920)에만 제 1 전극(110)을 형성함으로써 효율을 향상시킨 구조라고 할 수 있다.The selective emitter structure as shown in FIG. 17 forms the
선택적 에미터를 구성한 태양전지는 고농도로 에미터(102)를 형성한 후, 선택적으로 제 1 전극(110)이 형성되는 영역이외의 영역을 에칭하여 형성하는 방법을 사용하거나, 마스크등을 사용하여 고농도 영역(920)과 저농도 영역(910)을 구현하는 방법등이 가능하다.The solar cell constituting the selective emitter uses a method of forming the
선택적 에미터 구조를 갖는 경우에도 역시 금속불순물을 사용하는 반도체 기판(101)을 사용하는 태양전지에서의 효율을 향상시킬수 있다. Even in the case of having a selective emitter structure, the efficiency in a solar cell using the
한편, 본 발명의 다른 실시예에서는 상기과 같은 금속불순물을 사용하는 반도체 기판(101)을 채용한 태양전지 구조에서 전극을 모두 반도체 기판(101)의 후면에 형성하는 후면접합 구조에 의해 효율을 향상시키는 것도 가능하다. 이에 대해 상세히 설명하면 아래와 같다.On the other hand, in another embodiment of the present invention in the solar cell structure employing the
도 18은 후면접합 구조에 대해 상세히 설명하기 위한 도면이다. 이하에서는 이상에서 상세히 설명한 부분의 설명은 생략한다.18 is a view for explaining the back junction structure in detail. Hereinafter, the description of the parts described in detail above will be omitted.
도 18을 살펴보면, 본 발명에 따른 태양전지는 제 1 불순물이 도핑되며, 금속불순물을 포함하는 다결정 실리콘 기판인 반도체 기판(101), 반도체 기판(101)의 후면에 배치되며 제 1 불순물과는 다른 극성을 갖는 제 2 불순물이 도핑된 에미터(Emitter, 102), 에미터(102)에 형성되는 제 1 전극(110) 및 반도체 기판(101)의 후면에 배치되며, 제 1 전극(101)과 전기적으로 분리된 제 2 전극(120)을 포함할 수 있다. 또한, 본 발명에 따른 태양전지는 반사방지층(900) 및 패시베이션(Passivation)층(1800)을 포함할 수 있다. 여기서, 후면전계층(900)에는 반도체 기판(101)에 도핑된 불순물과 동일한 불순물이 도핑될 수 있다.Looking at Figure 18, the solar cell according to the present invention An emitter doped with a first impurity, a
반도체 기판(101)의 일면에는 제 1 부분(1810)이 배치될 수 있는데, 제 1 부분(1810)은 후면전계층일 수 있다. 제 1 부분(1810)은 불순물의 도핑 농도가 반도체 기판(101)의 불순물 도핑 농도보다 높을 수 있다.The
아울러, 에미터(102)는 제 1 부분(1810)에 도핑된 불순물과는 전기적으로 다른 불순물이 도핑된 영역이며, 그 도핑 농도는 반도체 기판(101)의 불순물 도핑 농도보다 높을 수 있다.In addition, the
예컨대, 제 1 부분(1810)은 p형 불순물이 도핑된 영역이고, 에미터(102)는 n형 불순물이 도핑된 영역일 수 있다. 또는, 제 1 부분(1810)은 p+ 불순물 도핑 영역이고, 에미터(102)는 n+ 불순물 도핑 영역일 수 있다.For example, the
아울러, 제 1 부분(1810) 및 에미터(102)의 상부에는 패시베이션층(1800)이 배치될 수 있다. 이러한 패시베이션층(1800)은 제 1 부분(1810), 에미터(102) 및 반도체 기판(101)을 보호할 수 있다.In addition, a
아울러, 제 1 부분(1810)의 상부에는 제 2 전극(120)이 배치되고, 에미터(102)의 상부에는 제 1 전극(110)이 배치될 수 있다.In addition, the
여기서, 제 1 전극(110)과 제 2 전극(120)은 패시베이션층(1800)에 의해 전기적으로 분리될 수 있다.Here, the
이와 같이, 반도체 기판(101)의 수광면의 반대면, 즉 반도체 기판(101)의 후면에 제 1 전극(110)과 제 2 전극(120)을 함께 배치하면 태양전지의 수광면을 넓히는 효과를 획득할 수 있기 때문에 효율이 향상될 수 있다.As such, when the
이와 같이, 반도체 기판(101)의 후면에 제 1 전극(110) 및 제 2 전극(120)을 함께 배치하는 구조를 후면 접합 태양전지(Back Contact Solar Cell)라고 할 수 있다.As such, the structure in which the
또한, 반도체 기판(101)의 전면에는 전면전계층이 추가로 형성될 수도 있다.In addition, a front field layer may be further formed on the front surface of the
상기와 같은 후면접합 구조에서도 역시 금속불순물을 사용하는 반도체 기판(101)을 사용하는 태양전지에서의 효율을 향상시킬수 있다.In the back junction structure as described above, the efficiency in the solar cell using the
도 19 내지 도 21은 본 발명에 따른 태양전지 모듈에 대해 설명하기 위한 도면이다. 이하에서는 이상에서 상세히 설명한 부분에 대해서는 중복되는 설명을 생략하기로 한다. 아래의 제 1, 2, 3 태양전지 셀((1700, 1710, 1720) 또는 (1701, 1711, 1721))은 앞서 상세히 설명한 바와 같은 구조를 갖는다.19 to 21 are views for explaining the solar cell module according to the present invention. Hereinafter, overlapping descriptions of the parts described above in detail will be omitted. The first, second, and third
이하의 도 19 내지 도 20은 앞선 도 1과 같이 제 1 전극(110)이 반도체 기판(101)의 일면으로부터 타면까지 관통하는 구조를 적용했을 경우 또는 앞선 도 18과 같이 제 1 전극(110)과 제 2 전극(120)을 반도체 기판(101)의 후면에 배치한 구조를 적용했을 경우의 모듈의 실시예이다.19 to 20 below show a case in which the
도 19를 살펴보면, 본 발명에 따른 태양전지 모듈에서는 임의의 적어도 2개의 태양전지 셀, 예컨대 제 1 태양전지 셀(1700), 제 2 태양전지 셀(1710), 제 3 태양전지 셀(1720)은 도전형 리본(1730)에 의해 전기적으로 연결될 수 있다.19, in the solar cell module according to the present invention, at least two solar cells, for example, the first
자세하게는, 제 1 태양전지 셀(1700)의 후면에 배치되는 제 2 도전형 버스 바 전극(1500)은 인접하는 제 2 태양전지 셀(1710)의 제 1 도전형 버스 바 전극(410)과 리본(1730)에 의해 연결되고, 제 2 태양전지 셀(1710)의 제 2 도전형 버스 바 전극(1500)은 인접하는 제 3 태양전지 셀(1720)의 제 1 도전형 버스 바 전극(410)과 리본(1730)에 의해 연결될 수 있다.In detail, the second conductive
아울러, 본 발명에 따른 제 1, 2, 3 태양전지 셀(1700, 1710, 1720)은 제 1, 2 도전형 버스 바 전극(410, 1500)이 모두 후면에 배치되기 때문에 도 20과 같이 제 1, 2 도전형 버스 바 전극(410, 1500)을 연결하기 위한 리본(1730)도 제 1, 2, 3 태양전지 셀(1700, 1710, 1720)의 후면에 배치될 수 있다.In addition, the first, second, and third
이에 따라, 태양전지의 수광면이 리본(1730)에 의해 가려지는 것을 방지함으로써 태양전의 효율을 증가시킬 수 있다.Accordingly, the efficiency of the solar field can be increased by preventing the light receiving surface of the solar cell from being blocked by the
도 19 내지 도 20과 같이 반도체 기판(101)의 후면에 버스 바 전극(410, 1500)이 모두 있는 경우에는 반도체 기판(101)의 후면에만 도전성 리본(1730)을 연결하여 모듈을 구성하는 것이다.19 to 20, when the
이러한 경우에는 도시하지는 않았지만 제 1 전극(110)의 도전성 리본과 제 2 전극(120)의 도전성 리본을 반도체 기판(101)의 후면에 모두 형성하므로 서로 겹치지 않도록 설계하는 것이 필요하다.In this case, although not shown, since both the conductive ribbon of the
도 21을 살펴보면, 본 발명의 금속 불순물을 포함한 반도체 기판(101)을 사용하는 태양전지를 직렬연결한 모듈구성의 다른 경우이다.Referring to FIG. 21, another example of a module configuration in which a solar cell using a
앞선, 도 17의 경우와 같이 반도체 기판(101)의 전면에는 제 1 전극(110)이 배치되고 후면에는 제 2 전극(120)이 배치되는 경우에는 도 21과 같은 형태로 제 1 전극(110)과 제 2 전극(120)을 도전성 리본(1731)에 의해 연결할 수 있다.As shown in FIG. 17, when the
아울러, 실링용 충진재(1750, 1760), 백시트(1770), 유리기판(1740)을 도 21과 같은 형태로 배치할 수 있다.In addition, the sealing
상기와 같은 본 발명의 실시예에서는 모두 표면텍스처링을 하여 태양전지의 표면으로 입사되는 빛의 반사도를 낮추어 효율을 향상시킬 수 있다.In the embodiments of the present invention as described above, all of the surface texturing can improve the efficiency by lowering the reflectance of light incident on the surface of the solar cell.
도 22 내지 도 25는 반도체 기판의 텍스처링 표면 구조 및 그의 제조방법에 대해 상세히 설명하기로 한다. 이하에서는 이상에서 상세히 설명한 부분에 대해서는 그에 대한 설명을 생략하기로 한다.22 to 25 will be described in detail with respect to the textured surface structure of the semiconductor substrate and its manufacturing method. Hereinafter, a description thereof will be omitted for the parts described above in detail.
도 22를 살펴보면, 반도체 기판(101)은 텍스처링(texturing)되어 복수의 돌출부(1000)를 구비한 텍스처링 표면(texturing surface)을 갖는다.Referring to FIG. 22, the
텍스처링 표면에서 각 돌출부(1000)의 하부면 지름(최대 지름)(d1)은 대략 100㎚ 내지 대략 500㎚이고, 각 돌출부(1000)의 높이(d2)는 대략 100㎚ 내지 대략 500㎚이다.The bottom surface diameter (maximum diameter) d1 of each
이러한 반도체 기판(101)을 텍스처링하는 방법에 대해 살펴보면 아래와 같다. 통상 텍스처링은 습식식각법이나 건식식각법이 모두 가능하나, 본 발명에서는 건식식각법에 의한 텍스처링을 예로 들어 설명하고자 한다.A method of texturing the
먼저, 도 23과 같이, 반응성 이온 식각법(reaction ion etching, RIE) 등과 같은 건식 식각법을 이용하여 노출된 기판(101)의 일면, 예를 들어 광입사면인 반도체 기판(101)의 전면을 식각하여 복수의 돌출부(1000)를 갖는 텍스처링 표면을 형성한다.First, as shown in FIG. 23, one surface of the exposed
반응성 이온 시각법(RIE)을 이용하여 반도체 기판(101)의 광입사면을 텍스처링하기 위해, 공정실(도시하지 않음)에 반도체 기판(101)을 위치시킨 후, SF6와 O2의 혼합 가스인 식각 가스를 공정실에 주입할 수 있다. 그런 다음, 반도체 기판(101) 사이에 설치된 두 개의 전극(도시하지 않음)에 해당 크기의 전력을 인가하여, 두 전극 사이의 공간에 원료 가스에 기초한 플라즈마를 생성하여 반도체 기판(101)을 식각할 수 있다.In order to texture the light incident surface of the
그런 다음, 도 24에 도시한 것처럼, 플루오린계 가스(SF6)만을 이용하여 텍스처링 표면을 식각하여 플라즈마에 함유된 이온들로 인한 손상 부분을 제거함으로써, 반도체 기판(101)의 텍스처링 표면을 완성한다. 이 경우에도 반도체 기판(101) 표면에 매우 얇게 존재하는 손상 부분만 제거되므로 반도체 기판(101)의 두께 감소는 거의 발생하지 않지만, 도 24에 도시한 것처럼, 텍스처링 표면의 완만도가 증가한다.Then, as shown in FIG. 24, the texturing surface is etched using only fluorine-based gas SF 6 to remove the damage caused by the ions contained in the plasma, thereby completing the texturing surface of the
다음, 도 25에 도시한 것처럼, 기판(110)에 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 포함하는 물질, 예를 들어, POCl3이나 H3PO4 등을 고온에서 열처리하여 5가 원소의 불순물을 기판(110)에 확산시켜 반도체 기판(101)에 에미터(102a)를 형성할 수 있다.Next, as shown in FIG. 25, a material containing impurities of pentavalent elements such as phosphorus (P), arsenic (As), antimony (Sb), and the like, for example, POCl 3 or H 3 PO in the
상기와 같이, 본 실시예에 경우, 에미터부(102a)가 형성되기 전에 반도체 기판(101)의 텍스처링 표면 형성 시 텍스처링 표면에 형성된 손상 부분은 이미 건식 식각법을 이용하여 제거된다.As described above, in the present embodiment, before the
상기와 같이, 건식 식각법을 이용하여 기판(101)의 텍스처링 표면을 형성할 때, 텍스처링 표면에 발생하는 손상 부분 역시 건식 식각법으로 제거되어, 반도체 기판(101)의 텍스처링 표면 형성 시간이 줄어들어, 태양 전지의 제조 시간이 감소한다. 또한, 손상 부분을 제거한 후 에미터부 형성이 행해지므로, 에미터부의 동작 특성 변화가 없어 태양 전지의 동작 효율이 향상된다.As described above, when the texturing surface of the
이에 따라, 용융법으로 제조된 메탈로지칼 급 실리콘 기판(metallurgical grade silicon Substrate)인 반도체 기판(101)을 사용하거나 혹은 순도가 5N이하인 반도체 기판(101)을 사용하더라도 효율의 과도한 저하를 방지할 수 있는 것이다.Accordingly, even if the
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.As described above, it is to be understood that the technical structure of the present invention can be embodied in other specific forms without departing from the spirit and essential characteristics of the present invention.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 전술한 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Therefore, the exemplary embodiments described above are to be understood as illustrative and not restrictive in all respects, and the scope of the present invention is indicated by the appended claims rather than the foregoing detailed description, and the meaning and scope of the claims are as follows. And all changes or modifications derived from the equivalent concept should be interpreted as being included in the scope of the present invention.
Claims (28)
상기 다결정 반도체 기판에 배치되며 상기 제 1 불순물과는 다른 극성을 갖는 제 2 불순물이 도핑된 에미터(Emitter);
상기 에미터와 연결되어 있는 제 1 전극; 및
상기 다결정 반도체 기판과 전기적으로 연결되어 있는 제 2 전극;
을 포함하고,
상기 다결정 반도체 기판은 붕소, 산소 및 탄소를 함유하고 있고, 상기 붕소의 농도는 3×1016~5×1018atoms/cm3이고, 상기 산소의 농도는 1×1018~1×1019atoms/cm3이며, 상기 탄소의 농도는 1×1016~1×1019atoms/cm3인
태양전지.A polycrystalline semiconductor substrate which is a metallurgical grade silicon substrate doped with a first impurity;
An emitter disposed on the polycrystalline semiconductor substrate and doped with a second impurity having a polarity different from that of the first impurity;
A first electrode connected to the emitter; And
A second electrode electrically connected to the polycrystalline semiconductor substrate;
Including,
The polycrystalline semiconductor substrate contains boron, oxygen, and carbon, and the concentration of boron is 3 × 10 16 to 5 × 10 18 atoms / cm 3 , and the concentration of oxygen is 1 × 10 18 to 1 × 10 19 atoms. / cm 3 , and the carbon concentration is 1 × 10 16 to 1 × 10 19 atoms / cm 3
Solar cells.
상기 다결정 반도체 기판의 벌크 라이프 타임(Bulk Lifetime)은 0.1㎲~2㎲인 태양전지.The method of claim 1,
A bulk cell of the polycrystalline semiconductor substrate (Bulk Lifetime) is 0.1㎲ ~ 2㎲ solar cell.
상기 다결정 반도체 기판은 상기 다결정 반도체 기판을 관통하는 관통홀을 구비하고 있고,
상기 제 1 전극은 상기 다결정 반도체 기판의 일면에 배치되는 핑거 전극과, 상기 다결정 반도체 기판의 타면에 배치되며 상기 핑거 전극과 교차하는 버스바 전극을 포함하고,
상기 핑거 전극과 상기 버스바 전극은 상기 관통홀을 통해 서로 연결되어 있는 태양전지.The method of claim 1,
The polycrystalline semiconductor substrate has a through hole penetrating the polycrystalline semiconductor substrate,
The first electrode includes a finger electrode disposed on one surface of the polycrystalline semiconductor substrate, and a busbar electrode disposed on the other surface of the polycrystalline semiconductor substrate and intersecting the finger electrode.
The finger electrode and the bus bar electrode are connected to each other through the through hole.
상기 핑거 전극의 선폭은 상기 버스바 전극의 선폭보다 작은 태양전지.The method according to claim 6,
The line width of the finger electrode is smaller than the line width of the bus bar electrode.
상기 다결정 반도체 기판의 수광면 위에 반사방지층을 더 포함하는 태양전지.The method of claim 1,
The solar cell further comprises an anti-reflection layer on the light receiving surface of the polycrystalline semiconductor substrate.
상기 반사방지층은 굴절률이 서로 다른 제 1 반사방지층과 제 2 반사방지층을 포함하는 태양전지.The method of claim 11,
The anti-reflection layer includes a first anti-reflection layer and a second anti-reflection layer having different refractive indices.
상기 다결정 반도체 기판의 수광면은 복수의 돌출부를 갖는 텍스처링(Texturing)된 표면을 갖는 태양전지.The method of claim 1,
And a light receiving surface of the polycrystalline semiconductor substrate having a textured surface having a plurality of protrusions.
상기 복수의 돌출부 각각은 100㎚ 내지 500㎚의 지름과 높이를 갖는 태양전지.The method of claim 13,
Each of the plurality of protrusions has a diameter and height of 100 nm to 500 nm.
상기 제 2 전극과 상기 다결정 반도체 기판의 사이에 배치되는 후면 패시베이션층(Passivation Layer)을 더 포함하고,
상기 제2 전극은 상기 후면 패시베이션층을 관통하여 상기 다결정 반도체 기판과 접하여 전기적으로 연결되는 태양전지.The method of claim 1,
Further comprising a back passivation layer disposed between the second electrode and the polycrystalline semiconductor substrate,
And the second electrode penetrates through the rear passivation layer and is electrically connected to the polycrystalline semiconductor substrate.
상기 후면 패시베이션층은 복수의 층 구조를 갖는 태양전지.The method of claim 15,
The back passivation layer is a solar cell having a plurality of layer structure.
상기 제 2 전극이 접하는 상기 다결정 반도체 기판의 부분에 위치하고, 상기 다결정 반도체 기판보다 상기 제 1 불순물의 농도가 높은 후면 전계층(Back Surface Field, BSF)을 더 포함하는 태양전지.The method of claim 15,
And a back surface field (BSF) positioned on a portion of the polycrystalline semiconductor substrate in contact with the second electrode and having a higher concentration of the first impurity than the polycrystalline semiconductor substrate.
상기 다결정 반도체 기판은 2N~5N의 순도를 갖는 태양전지.The method of claim 1,
The polycrystalline semiconductor substrate is a solar cell having a purity of 2N ~ 5N.
상기 다결정 반도체 기판은 5N 이하의 순도를 갖는 태양전지.The method of claim 1,
The polycrystalline semiconductor substrate is a solar cell having a purity of 5N or less.
상기 다결정 반도체 기판은 금속 재질의 불순물을 포함하는 태양전지.The method of claim 1,
The polycrystalline semiconductor substrate includes a solar cell impurities.
상기 금속 재질의 불순물은 알루미늄(Al) 및 철(Fe) 중 적어도 하나를 포함하는 태양전지.The method of claim 22,
The impurities of the metal material include at least one of aluminum (Al) and iron (Fe).
상기 금속 재질의 불순물의 농도는 0.001~1ppmw인 태양전지.The method of claim 22,
The concentration of impurities of the metal material is 0.001 ~ 1ppmw solar cell.
상기 에미터는 제1 불순물 도핑 농도를 갖는 제1 영역과 상기 제1 불순물 도핑 농도보다 낮은 제2 불순물 도핑 농도를 갖는 제2 영역을 구비하고 있고,
상기 제1 전극은 상기 제1 영역과 연결되어 있는 태양전지.The method of claim 1,
The emitter includes a first region having a first impurity doping concentration and a second region having a second impurity doping concentration lower than the first impurity doping concentration.
The first electrode is connected to the first region.
상기 에미터는 상기 다결정 반도체 기판의 후면에 위치하고,
상기 제1 전극과 상기 제2 전극은 상기 다결정 반도체 기판의 후면에 위치하며 전기적으로 분리되어 있는 태양전지.The method of claim 1,
The emitter is located on the rear side of the polycrystalline semiconductor substrate,
The first electrode and the second electrode is located on the back of the polycrystalline semiconductor substrate and electrically separated from the solar cell.
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