KR101134191B1 - Surface Plasmon Resonance-based Light Emitting Diode Using Core-Shell Nanoparticles - Google Patents

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Abstract

본 발명은 LED 구조 내 활성층과 금속 코어-절연체 쉘 구조를 갖는 나노입자 간의 표면 플라즈몬 공명에 의하여 개선된 발광 효율을 구현할 수 있는 발광 다이오드에 관한 것이다. The present invention relates to a light emitting diode capable of realizing improved luminous efficiency by surface plasmon resonance between an active layer in an LED structure and nanoparticles having a metal core-insulator shell structure.

Description

코어-쉘 나노입자를 이용한 표면 플라즈몬 공명-기반 발광 다이오드{Surface Plasmon Resonance-based Light Emitting Diode Using Core-Shell Nanoparticles}Surface Plasmon Resonance-based Light Emitting Diode Using Core-Shell Nanoparticles

본 발명은 코어-쉘 나노입자를 이용한 표면 플라즈몬 공명-기반 발광 다이오드(light emitting diode; LED)에 관한 것이다. 보다 구체적으로, 본 발명은 LED 구조 내 활성층과 금속 코어-절연체 쉘 구조를 갖는 나노입자 간의 표면 플라즈몬 공명에 의하여 개선된 발광 효율을 구현할 수 있는 발광 다이오드에 관한 것이다.The present invention relates to surface plasmon resonance-based light emitting diodes (LEDs) using core-shell nanoparticles. More specifically, the present invention relates to a light emitting diode capable of realizing improved luminous efficiency by surface plasmon resonance between an active layer in an LED structure and nanoparticles having a metal core-insulator shell structure.

반도체 발광 소자로서 화합물 반도체의 특성을 이용하여 백라이트 광원, 표시 광원, 일반광원과 풀 칼라 디스플레이 등에 응용되는 LED가 널리 각광받고 있다. 이러한 LED의 재료로서 대표적으로 GaN(Gallium Nitride), AlN(Aluminum Nitride), InN(Indium Nitride) 등와 같은 Ⅲ-V족 질화물 반도체가 알려져 있는 바, 상기 재료는 직접 천이형의 큰 에너지 밴드 갭(band gap)을 가지고 있어 질화물의 조성에 따라 거의 전파장 영역의 빛을 얻을 수 있다. 또한, ZnO 역시 LED 재료로서 주목받고 있는 바, 60 meV의 높은 엑시톤(exciton) 결합 에너지를 갖고 있어 실온에서도 엑시톤의 재결합을 이용하여 고효율 발광소자를 제조할 수 있기 때문이다. BACKGROUND ART As a semiconductor light emitting device, LEDs applied to backlight light sources, display light sources, general light sources and full color displays, etc. are widely used by using the characteristics of compound semiconductors. Typical materials of such LEDs are group III-V nitride semiconductors such as GaN (Gallium Nitride), AlN (Aluminum Nitride), InN (Indium Nitride), and the like, and the materials are directly transition-type large energy band gaps. gap), it is possible to obtain almost full-wavelength light depending on the composition of the nitride. In addition, ZnO also attracts attention as an LED material, because it has a high exciton (enciton) binding energy of 60 meV, it is possible to manufacture a high-efficiency light emitting device using the recombination of exciton even at room temperature.

한편, GaN를 기반으로 하는 질화물 반도체는 (0001) 면 위에 소자 구조를 제작할 경우 성장 방향 [0001]으로 자발 분극(spontaneous polarization)이 형성된다. 특히, 대표적인 InGaN/GaN의 양자우물 구조를 갖는 LED는 (0001)면에 구조를 성장할 경우 양자우물구조에 격자 부정합 등에 기인하는 내부 스트레인(strain)이 발생하고 이에 따른 압전기장(piezoelectric fields)에 의하여 양자 구속된 스타크 효과(quantum-confined Stark effect; QCSE)가 야기되므로 내부 양자 효율을 높이는데 한계가 존재한다.On the other hand, nitride semiconductors based on GaN are spontaneous polarization is formed in the growth direction when the device structure is fabricated on the (0001) plane. In particular, an LED having a typical InGaN / GaN quantum well structure generates internal strain due to lattice mismatch in the quantum well structure when the structure is grown on the (0001) plane, and thus, due to piezoelectric fields. There is a limit to increasing the internal quantum efficiency since a quantum-confined Stark effect (QCSE) is caused.

이에 대하여, 최근에는 빛과 금속 간의 상호 작용에 의한 표면 플라즈몬 공명(surface plasmon resonance)을 이용하여 내부양자효율을 개선하려는 시도가 이루어지고 있다. 표면 플라즈몬은 금속 박막의 표면에서 일어나는 전자들의 집단적 진동(collective charge density oscillation)으로서, 금속과 유전체(공기 또는 반도체 등)의 경계, 즉 두 물질의 경계면인 아주 작은 영역에 국한되어 그 경계면을 따라 진행하는 표면 전자기파로 알려져 있다. In recent years, attempts have been made to improve the internal quantum efficiency by using surface plasmon resonance due to interaction between light and metal. Surface plasmons are collective charge density oscillations of electrons that occur on the surface of a thin metal film, and are confined to a boundary between the metal and the dielectric (such as air or semiconductors), that is, a very small area that is the boundary between two materials. Known as surface electromagnetic waves.

이와 같이 발생된 표면 전자기파는 금속 종류에 따라 공명을 일으키는 에너지가 다르며, LED 내부에 존재하는 활성층과 충분히 가깝고 표면 전자기파의 에너지가 매칭(matching)될 때 에너지 커플링이 일어난다. 이때 활성층에서 일어나는 발광 재결합 에너지뿐만 아니라 비발광 재결합 에너지까지 에너지 커플링이 일어나 표면 플라즈몬에 의하여 발광하므로 내부양자효율이 증가하는 것이다. 일반적으로, UV 발광 영역에서는 Pd과 Al, 가시광 영역에서는 Ag, Pt, Cu, Au 등과 같은 금속들이 주로 사용되고 있다.The surface electromagnetic waves generated in this way have different energy causing resonance depending on the type of metal, and energy coupling occurs when the energy of the surface electromagnetic waves is sufficiently close to the active layer existing inside the LED. In this case, energy coupling occurs not only to the light emitting recombination energy occurring in the active layer but also to the non-light emitting recombination energy, thereby emitting light by the surface plasmon, thereby increasing the internal quantum efficiency. In general, metals such as Pd and Al in the UV light emission region and Ag, Pt, Cu, Au, etc. are mainly used in the visible light region.

이처럼, 금속에 존재하는 자유전자의 집단진동에 따라 형성되는 표면 플라즈몬과 활성층 간의 상호결합을 통하여 LED 내부에 존재하는 운반자들의 재결합 속도를 향상시킨다. 현재, 표면 플라즈몬 공명 현상을 이용한 LED 소자의 경우, 효과적인 활성층-표면 플라즈몬 결합을 위하여는 기판 상에 n-형 GaN층(또는 p-형 GaN층), 활성층(다중 양자 우물 구조) 및 특정 두께의 p-형 GaN 층(또는 n-형 GaN층)을 순차적층하고, 금속층이 상기 p-형 GaN 층(또는 n-형 GaN층) 위에 부착되는 방식으로 제작되고 있다. As such, the recombination rate of the carriers present inside the LED is improved through the mutual coupling between the surface plasmon and the active layer formed by the collective vibration of free electrons present in the metal. Currently, in the case of LED devices using surface plasmon resonance phenomena, an effective active layer-surface plasmon coupling requires an n-type GaN layer (or p-type GaN layer), an active layer (multi-quantum well structure) and a specific thickness on the substrate. A p-type GaN layer (or n-type GaN layer) is sequentially formed, and a metal layer is fabricated in such a manner that it is attached on the p-type GaN layer (or n-type GaN layer).

예를 들면, 국내특허공개번호 제2008-74474호는 제1 및 제2 도전형 반도체층과, 상기 제1 및 제2 도전형 반도체층 사이에 형성된 활성층 및 상기 제2 도전형 반도체층의 노출면 상에 형성되고, 상기 활성층에서 방출된 광에 의해 상기 제2 도전형 반도체층과의 계면에 존재하는 표면 플라즈몬이 여기되도록 상기 활성층으로부터 소정 거리 이격되어 배치되며, 상기 여기된 표면 플라즈몬이 상기 활성층 방향으로 방출되도록 상기 계면에 형성된 주기적인 요철구조를 갖는 금속층을 포함하는 표면 플라즈몬 공명을 이용한 반도체 발광소자를 개시하고 있다. For example, Korean Patent Publication No. 2008-74474 discloses exposed surfaces of first and second conductive semiconductor layers, an active layer formed between the first and second conductive semiconductor layers, and the second conductive semiconductor layer. Formed on the substrate and spaced apart from the active layer by a predetermined distance so that the surface plasmons present at the interface with the second conductivity-type semiconductor layer are excited by the light emitted from the active layer, and the excited surface plasmons are oriented in the direction of the active layer. Disclosed is a semiconductor light emitting device using surface plasmon resonance including a metal layer having a periodic concave-convex structure formed at the interface to be emitted to the surface.

상술한 바와 같이, 표면 플라즈몬 공명을 이용한 종래의 LED 소자 대부분의 경우, 박막 형태의 금속층을 LED 소자 내 상부 도전형 반도체 층의 상면에만 형성시켜야 하는 제한이 있으며, 더 나아가 활성층과 금속층의 표면 플라즈몬이 공명을 일으키기 위하여는 상부 도전형 반도체 층의 두께를 작게 유지해야 한다. 따라서, LED 소자 구성의 유연성 및 전기적 성능 개선에 있어서 한계가 존재한다.As described above, in most conventional LED devices using surface plasmon resonance, there is a limitation that a thin metal layer should be formed only on the upper surface of the upper conductive semiconductor layer in the LED device. Furthermore, the surface plasmons of the active layer and the metal layer In order to cause resonance, the thickness of the upper conductive semiconductor layer must be kept small. Therefore, there is a limit in improving the flexibility and electrical performance of the LED device configuration.

이와 다른 구조로서, 단일 또는 다중 양자 우물 구조의 활성층의 상측면 또는 하측면 상에 박막 형태의 금속층을 구비함으로써, 상기 금속층의 표면 플라즈몬이 상기 활성층의 우물층과 공명을 일으키는 LED 소자의 구성도 알려져 있다. As another structure, a structure of an LED device in which the surface plasmon of the metal layer causes resonance with the well layer of the active layer by providing a thin metal layer on the upper side or the lower side of the active layer of the single or multiple quantum well structure is known. have.

그러나, 하부 도전형 반도체 층과 활성층 사이, 또는 상부 도전형 반도체 층과 활성층 사이에 금속 박막층을 형성할 경우에는 이후 활성층 및/또는 상부 도전형 반도체 층의 고온 성장 조건 하에서 금속이 손실되는 현상이 발생된다. 또한, 금속을 활성층 영역 내에 위치하거나 이와 직접 접촉하는 경우에는 금속 누설(leakage) 현상 역시 발생할 수 있다.However, when the metal thin film layer is formed between the lower conductive semiconductor layer and the active layer, or between the upper conductive semiconductor layer and the active layer, metal loss occurs under high temperature growth conditions of the active layer and / or the upper conductive semiconductor layer. do. In addition, metal leakage may also occur when the metal is located in or in direct contact with the active layer region.

더 나아가, 박막 형태의 금속층을 도입하는 방식을 채택하는 종래기술은 그 구성의 경직성으로 인하여 다양한 파장 영역에 걸친 표면 플라즈몬 공명 효과를 달성하기가 용이하지 않다. Furthermore, the prior art adopting the method of introducing a thin film-like metal layer is not easy to achieve the surface plasmon resonance effect over various wavelength ranges due to the rigidity of the configuration.

따라서, 종래에 알려진 표면 플라즈몬 공명-기반 LED 소자가 갖는 기술적 한계를 해소하는 방안이 요구되고 있다.Therefore, there is a need for a solution to the technical limitations of the conventionally known surface plasmon resonance-based LED device.

따라서, 본 발명은 종래 기술의 문제점을 극복하고, 보다 향상된 표면 플라즈몬 공명 효과를 달성할 수 있는 LED 소자를 제공하고자 한다. Accordingly, the present invention seeks to provide an LED device that overcomes the problems of the prior art and can achieve an improved surface plasmon resonance effect.

본 발명의 제1 면(aspect)에 따르면, According to the first aspect of the invention,

제1 도전형 반도체 영역;A first conductivity type semiconductor region;

제2 도전형 반도체 영역; A second conductivity type semiconductor region;

상기 제1 도전형 반도체 영역과 제2 도전형 반도체 영역 사이에 형성된 활성층 영역; 및An active layer region formed between the first conductive semiconductor region and the second conductive semiconductor region; And

금속 코어-절연체 쉘 구조의 나노입자 함유 영역;Nanoparticle containing regions of a metal core-insulator shell structure;

을 포함하고,Including,

상기 나노입자의 금속 코어와 상기 활성층 영역 간에 표면 플라즈몬 공명이 일어나는 것을 특징으로 하는 LED 소자가 제공된다.Provided is an LED device characterized in that surface plasmon resonance occurs between the metal core of the nanoparticles and the active layer region.

본 발명의 제2 면에 따르면,According to a second aspect of the invention,

아래로부터 제1 도전형 반도체 영역; A first conductivity type semiconductor region from below;

활성층 영역; 및Active layer region; And

제2 도전형 반도체 영역;A second conductivity type semiconductor region;

을 포함하고, Including,

(i) 상기 제2 도전형 반도체 영역 위, (ii) 상기 제1 도전형 반도체 영역과 상기 활성층 영역 사이, 또는 (iii) 상기 활성층 영역과 상기 제2 도전형 반도체 영역 사이에 형성된 금속 코어-절연체 쉘 구조의 나노입자 함유 영역을 포함하며,a metal core-insulator formed on (i) the second conductivity type semiconductor region, (ii) between the first conductivity type semiconductor region and the active layer region, or (iii) between the active layer region and the second conductivity type semiconductor region. A nanoparticle containing region of a shell structure,

상기 나노입자의 금속 코어와 상기 활성층 영역 간에 표면 플라즈몬 공명이 일어나는 것을 특징으로 하는 LED 소자가 제공된다.Provided is an LED device characterized in that surface plasmon resonance occurs between the metal core of the nanoparticles and the active layer region.

본 발명의 제3 면에 따르면,According to a third aspect of the invention,

상호 이격되어 배열되고, 아래로부터 순차적으로 제1 도전형 반도체 영역, 활성층 영역 및 제2 도전형 반도체 영역을 포함하는 복수의 로드 구조;A plurality of rod structures arranged spaced apart from each other and sequentially comprising a first conductive semiconductor region, an active layer region, and a second conductive semiconductor region;

상기 복수의 로드 사이 또는 로드 상에 형성된 금속 코어-절연체 쉘 구조의 나노입자 함유 영역을 포함하고,A nanoparticle containing region of a metal core-insulator shell structure formed between or on the plurality of rods,

상기 나노입자의 금속 코어와 상기 활성층 영역 간에 표면 플라즈몬 공명이 일어나는 것을 특징으로 하는 LED 소자가 제공된다.Provided is an LED device characterized in that surface plasmon resonance occurs between the metal core of the nanoparticles and the active layer region.

본 발명에 따른 발광 다이오드(LED) 소자는 금속 코어(metal core)-절연체 쉘(insulator shell) 구조의 나노입자(특히, 금속 코어)를 이용하여 LED 구조 내의 활성층과 표면 플라즈몬 공명 현상을 유발시킴으로써 개선된 양자효율을 나타낼 수 있다. 구체적으로, (i) 절연체 쉘에 의하여 표면 플라즈몬 공명 현상에 참여하는 금속 코어를 외부 자극 또는 외부 환경에 의한 산화로부터 보호할 수 있고; (ii) 활성층, 특히 양자우물에 금속이 직접 접촉할 경우에 야기될 수 있는 금속 누설을 방지할 수 있으며; (iii) 절연체 쉘로 인하여 고온 성장시 금속이 증발되거나 손실되는 현상을 억제할 수 있고; 그리고 (iv) 금속 코어와 절연체 쉘의 형태와 크기에 따라 흡수 그래프가 파장대에 따라 변하므로, 이를 이용하면 가시광 영역의 단파장 영역에서 장파장 영역까지 표면 플라즈몬 공명(에너지 커플링) 효과를 응용할 수 있다. The light emitting diode (LED) device according to the present invention is improved by using nanoparticles (especially metal core) having a metal core-insulator shell structure to cause an active layer and surface plasmon resonance in the LED structure. Quantum efficiency can be shown. Specifically, (i) the insulator shell can protect the metal core participating in the surface plasmon resonance phenomenon from oxidation by external stimulus or external environment; (ii) prevent metal leakage that can occur when metal is in direct contact with the active layer, in particular quantum wells; (iii) it is possible to suppress the phenomenon of metal evaporation or loss during high temperature growth due to the insulator shell; And (iv) the absorption graph varies with the wavelength band according to the shape and size of the metal core and insulator shell, so that the surface plasmon resonance (energy coupling) effect can be applied from the short wavelength region to the long wavelength region of the visible light region.

따라서, 향후 광범위한 상용화가 기대된다.Therefore, broad commercialization is expected in the future.

도 1은 본 발명의 일 구체예에 따른 표면 플라즈몬 공명-기반 LED 소자의 제작 과정을 도시하는 도면이고;
도 2는 본 발명의 다른 구체예에 따른 표면 플라즈몬 공명-기반 LED 소자의 제작 과정을 도시하는 도면이고;
도 3은 도 2에 도시된 구체예에서 나노로드 구조를 형성하는 공정을 순차적으로 도시하는 도면이고;
도 4는 본 발명의 또 다른 구체예에 따른 표면 플라즈몬 공명-기반 LED 소자의 제작 과정을 도시하는 도면이고;
도 5는 임베디드 방식의 표면 플라즈몬 공명-기반 LED 소자의 다른 구체예를 도시하는 도면이고;
도 6a는 실시예 2에 따라 나노입자(Ag/SiO2 코어-쉘 나노입자)가 도입된 LED 소자와 상기 나노입자가 도입되지 않은 대조군(Ref)에 대한 PL(photoluminescence) 그래프이고(후면);
도 6b는 실시예 2에 따라 제작된 LED 소자와 대조군(Ref)에 대한 시분해발광(time resolved photoluminescence; TRPL) 측정 결과를 나타내는 그래프이고(후면);
도 7a는 나노입자가 도입되지 않거나(Ref), 은 입자가 도입된 나노로드 구조의 LED 소자에 대한 PL 그래프이고; 그리고
도 7b는 나노입자가 도입된 나노로드 구조의 LED 소자 및 나노입자가 도입되지 않은 대조군(Ref)에 대한 PL 및 흡수 스펙트럼이다.1 is a diagram illustrating a fabrication process of a surface plasmon resonance-based LED device according to an embodiment of the present invention;
2 is a diagram illustrating a fabrication process of a surface plasmon resonance-based LED device according to another embodiment of the present invention;
FIG. 3 is a diagram sequentially illustrating a process of forming a nanorod structure in the embodiment shown in FIG. 2; FIG.
4 is a diagram illustrating a fabrication process of a surface plasmon resonance-based LED device according to another embodiment of the present invention;
FIG. 5 is a diagram illustrating another embodiment of an embedded scheme surface plasmon resonance-based LED device; FIG.
FIG. 6A is a photoluminescence (PL) graph for an LED device in which nanoparticles (Ag / SiO 2 core-shell nanoparticles) are introduced and a control (Ref) in which the nanoparticles are not introduced (rear) according to Example 2; FIG.
Figure 6b is a graph showing the time resolved photoluminescence (TRPL) measurement results for the LED device and the control (Ref) manufactured according to Example 2 (rear);
FIG. 7A is a PL graph for an LED device having a nanorod structure in which no nanoparticles are introduced (Ref) or silver particles are introduced; FIG. And
FIG. 7B is PL and absorption spectra for a nanorod-structured LED device with nanoparticles introduced and a control (Ref) without nanoparticles introduced. FIG.

본 발명은 첨부된 도면을 참고로 하여 하기의 설명에 의하여 모두 달성될 수 있다. 하기의 설명은 본 발명의 바람직한 구체예를 기술하는 것으로 이해되어야 하며, 본 발명이 반드시 이에 한정되는 것은 아님을 이해해야 한다. 또한, 첨부된 도면은 이해를 돕기 위하여 실제 층의 두께(또는 높이) 또는 다른 층과의 비율에 비하여 다소 과장되게 표현된 것일 수 있으며, 그 의미는 후술하는 관련 기재의 구체적 취지에 비추어 바르게 이해될 수 있다.The present invention can be achieved by the following description with reference to the accompanying drawings. It is to be understood that the following description describes preferred embodiments of the invention, and the invention is not necessarily limited thereto. In addition, the accompanying drawings may be somewhat exaggerated relative to the thickness (or height) of the actual layer or the ratio with other layers to facilitate understanding, the meaning of which will be properly understood in view of the specific gist of the related description to be described later Can be.

본 명세서에서 언급된 적층 구조는 예시적인 의미로 이해되어야 하며, 본 발명이 이러한 특정 적층 구조로 한정되는 것은 아니다.The laminate structure mentioned herein is to be understood in an illustrative sense, and the invention is not limited to this particular laminate structure.

본 명세서에 있어서, "상에" 또는 "위에"라는 표현은 상대적인 위치 개념을 언급하기 위하여 사용될 수 있는 바, 언급된 영역에 다른 구성 요소 또는 층이 직접적으로 존재하는 경우뿐만 아니라, 그 사이에 다른 영역(중간층) 또는 구성 요소가 개재되거나 존재할 수 있고, 또한 언급된 영역과의 관계에서 상부에 존재하기는 하나 언급된 영역의 표면을 완전히 덮지 않은 경우도 포함할 수 있다. 따라서, 별도로 "직접적으로"라는 표현을 사용하지 않는 한, 상술한 바와 같이 상대적 개념으로 이해될 수 있다. 이와 유사하게, "하측에", "하부에" 및 "아래에"라는 표현 역시 위치에 대한 상대적 개념으로 이해될 수 있을 것이다. "사이에"라는 표현 역시 전술한 바와 같이 상대적으로 이해될 수 있는 바, 언급된 2가지 영역 사이 중 어느 한 쪽 또는 양쪽 영역에 임베디드된(embedded) 형태를 포함할 수 있으며, 또한 종적 또는 횡적 위치 개념으로 파악될 수 있다. In the present specification, the expression "on" or "on" may be used to refer to a relative positional concept, in which another component or layer is directly present in the mentioned region, as well as other between them. Areas (intermediate layers) or components may be interposed or present, and may also include cases where they exist on top in relation to the mentioned areas but do not completely cover the surface of the mentioned areas. Thus, unless otherwise used, the expression "directly" may be understood as a relative concept as described above. Similarly, the expressions "below", "below" and "below" may also be understood as a relative concept of position. The expression "between" may also be relatively understood as described above, and may include an embedded form in either or both of the two regions mentioned, and may also include longitudinal or transverse positions. It can be understood as a concept.

본 명세서에 있어서, "제1 도전형 반도체" 및 "제2 도전형 반도체" 각각은 "n-형" 또는 "p-형"을 의미할 수 있으며, 전형적으로는 상호 반대되는 도전 특성을 갖는다. 이때, 제1 도전형 반도체로서 의도하지 않은 도핑이 된(unintentionally doped) GaN와 같은 반도체도 가능하다. 예를 들면, 상기 제1 도전형 반도체가 상대적으로 하측에 위치하는 경우(즉, 하부 도전형 반도체 영역인 경우)에는 p-형(또는 n-형) 반도체일 수 있는 한편, 상기 제2 도전형 반도체(즉, 상부 도전형 반도체 영역)는 n-형(또는 p-형) 반도체일 수 있다. In the present specification, each of the "first conductivity type semiconductor" and the "second conductivity type semiconductor" may mean "n-type" or "p-type", and typically has opposite conductivity characteristics. At this time, a semiconductor such as unintentionally doped GaN may be used as the first conductivity type semiconductor. For example, when the first conductivity type semiconductor is located at a lower side (ie, in the case of a lower conductivity type semiconductor region), the second conductivity type may be a p-type (or n-type) semiconductor. The semiconductor (ie, top conductive semiconductor region) may be an n-type (or p-type) semiconductor.

또한, "영역"이라는 용어는 넓은 의미로 이해될 수 있는 바, 예를 들면 "연속적인 층" 구조뿐만 아니라, 다양한 입체 구조물(로드 형상 등) 또는 이의 구성 부위를 전체적으로 통칭하는 의미로 이해될 수 있으며, 더 나아가 특정 성분 또는 입자가 함유되어 있거나 특정 성분 또는 입자가 규칙적/불규칙적, 그리고 연속적/불연속적으로 분포 또는 형성되어 있는 경우도 포함할 수 있다. In addition, the term "region" can be understood in a broad sense, for example, not only a "continuous layer" structure, but also a generic term for various three-dimensional structures (such as rod shapes) or components thereof. In addition, the present invention may further include a case in which a specific component or particle is contained or a specific component or particle is distributed or formed regularly, irregularly, and continuously / discontinuously.

본 발명에 따르면, 표면 플라즈몬 공명에 의한 LED 소자의 내부 양자 효율 증대를 위하여 금속 코어-절연체 쉘 구조를 갖는 나노입자가 도입된다. 이러한 코어-쉘 구조 입자 자체는 종래에 알려져 있기는 하나, 주로 항박테리아 특성을 확보하기 위한 것일 뿐, 본 발명에서와 같이 LED 소자에 적용되지 않았다. According to the present invention, nanoparticles having a metal core-insulator shell structure are introduced to increase the internal quantum efficiency of the LED device by surface plasmon resonance. Such core-shell structured particles themselves are known in the prior art, but mainly for securing antibacterial properties, and have not been applied to LED devices as in the present invention.

본 발명에 있어서, "나노입자"는 나노 스케일(예를 들면, 약 1,000 nm 이하)의 사이즈(직경)를 갖는 입자를 의미할 수 있다.In the present invention, "nanoparticle" may refer to particles having a size (diameter) of nanoscale (eg, about 1,000 nm or less).

한편, 상기 LED 소자는 기본적으로 제1 도전형 반도체 영역, 제2 도전형 반도체 영역, 및 상기 제1 도전형 반도체 영역과 제2 도전형 반도체 영역 사이에 형성된 활성층 영역을 포함한다. 이때, 상기 활성층에서 방출된 광에 의하여 금속 코어-절연체 쉘 구조의 나노입자(구체적으로, 금속 코어)에 존재하는 표면 플라즈몬이 활성층 영역(특히, 양자우물구조의 활성층)과 상호 작용하여 활성층에서 전자와 정공의 결합을 촉진할 수 있다. 이처럼, 금속과 활성층 간의 표면 플라즈몬 공명 효과를 얻기 위하여는 다양한 인자(예를 들면, 입사광의 파장, 금속과 접촉하는 물질의 굴절률 등)가 고려될 수 있으나, 활성층과 금속 코어 간의 거리를 일정 거리 이내로 유지하는 것이 중요하다.Meanwhile, the LED element basically includes a first conductive semiconductor region, a second conductive semiconductor region, and an active layer region formed between the first conductive semiconductor region and the second conductive semiconductor region. At this time, the surface plasmon present in the nanoparticles (specifically, the metal core) of the metal core-insulator shell structure interacts with the active layer region (particularly, the active layer of the quantum well structure) by the light emitted from the active layer. And can promote the bonding of holes. As such, in order to obtain the surface plasmon resonance effect between the metal and the active layer, various factors (for example, the wavelength of incident light, the refractive index of the material in contact with the metal, etc.) may be considered, but the distance between the active layer and the metal core may be considered within a certain distance. It is important to keep.

본 발명의 바람직한 구체예에 따르면, 상기 금속 코어(즉, 금속 코어의 표면)와 활성층 영역 간의 거리는 전형적으로 약 5 내지 300 nm, 보다 전형적으로는 약 30 내지 80 nm 범위일 수 있다. 다만, 금속의 종류를 고려하여 거리를 조절하는 것이 바람직한 바, 예를 들면 코어 재질이 Ag의 경우에는 약 42 내지 50 nm, Al의 경우에는 약 70 내지 80 nm, 그리고 Au의 경우에는 약 30 내지 35 nm 범위에서 바람직한 표면 플라즈몬 효과를 얻을 수 있다.According to a preferred embodiment of the invention, the distance between the metal core (ie the surface of the metal core) and the active layer region may typically range from about 5 to 300 nm, more typically from about 30 to 80 nm. However, it is preferable to adjust the distance in consideration of the type of metal, for example, the core material is about 42 to 50 nm in case of Ag, about 70 to 80 nm in case of Al, and about 30 to about case of Au. A desirable surface plasmon effect can be obtained in the 35 nm range.

상기 나노입자의 코어를 구성하는 금속으로서 활성층의 양자 우물과 결합(coupling)하여 표면 플라즈몬 공명을 발생하는데 적합한 금속을 사용할 수 있는 바, 표면 플라즈몬 에너지 커플링 효율을 고려하여, 예를 들면 팔라듐(Pd), 알루미늄(Al), 은(Ag), 백금(Pt), 구리(Cu), 금(Au), 크롬(Cr) 등을 단독으로 또는 조합하여 사용할 수 있다. 바람직하게는, 은(Ag) 또는 금(Au), 가장 바람직하게는 은(Ag)을 사용할 수 있다. 상기 나열된 금속은 예시적 목적을 위한 것으로, 본 발명이 반드시 이에 한정되는 것은 아님은 명백하다. As a metal constituting the core of the nanoparticles, a metal suitable for generating surface plasmon resonance by coupling with a quantum well of an active layer may be used. In consideration of surface plasmon energy coupling efficiency, for example, palladium (Pd) may be used. ), Aluminum (Al), silver (Ag), platinum (Pt), copper (Cu), gold (Au), chromium (Cr) and the like can be used alone or in combination. Preferably, silver (Ag) or gold (Au), most preferably silver (Ag) can be used. It is apparent that the metals listed above are for illustrative purposes and the invention is not necessarily limited thereto.

또한, 경우에 따라서는 서로 다른 금속을 복수의 층으로 구성할 수도 있다. 상기 금속 코어의 사이즈(직경)는 특별히 한정되는 것은 아니나, 나노입자의 흡수율(absorbance)을 고려하면, 전형적으로 약 10 내지 300 nm, 보다 전형적으로는 약 30 내지 100 nm 범위일 수 있다.In some cases, different metals may be composed of a plurality of layers. The size (diameter) of the metal core is not particularly limited, but considering the absorption of nanoparticles, it may typically be in the range of about 10 to 300 nm, more typically about 30 to 100 nm.

한편, 상기 나노입자의 쉘을 구성하는 절연체(insulator 또는 non-conductive material)는 전형적으로 코어를 구성하는 금속 및 반도체보다는 높은 에너지 밴드갭, 예를 들면 적어도 약 3 eV의 에너지 밴드갭을 갖는 것이 바람직하다. 또한, 절연체는 코어를 형성하는 금속보다 높은 융점을 갖는 것이 바람직하다.On the other hand, the insulator or non-conductive material constituting the shell of the nanoparticles typically has a higher energy bandgap, for example at least about 3 eV, than the metals and semiconductors constituting the core. Do. In addition, the insulator preferably has a higher melting point than the metal forming the core.

상술한 절연체로서, 예를 들면 실리카(SiO2), 티타니아(TiO2), 지르코니아(ZrO2), 알루미나(Al2O3) 등을 단독으로 또는 조합하여 사용할 수 있다. 바람직하게는 실리카를 사용할 수 있다. 또한, 쉘 층은 내면에 존재하는 금속 코어가 활성층과 표면 플라즈몬 공명을 발생시키는데 적합한 치수(dimension)를 갖는 것이 바람직하다. 상기의 점을 고려할 때, 쉘 층의 두께는 전형적으로 약 5 내지 300 nm, 보다 전형적으로는 약 10 내지 60 nm의 범위일 수 있는 바, 상기 수치는 예시적인 의미로 이해된다. As the insulator described above, for example, silica (SiO 2 ), titania (TiO 2 ), zirconia (ZrO 2 ), alumina (Al 2 O 3 ), or the like may be used alone or in combination. Preferably, silica can be used. In addition, the shell layer preferably has dimensions suitable for the metal core present on the inner surface to generate surface plasmon resonance with the active layer. In view of the above, the thickness of the shell layer may typically be in the range of about 5 to 300 nm, more typically about 10 to 60 nm, which is understood in an illustrative sense.

본 발명에 따르면, 상기 금속 코어-절연체 쉘 구조의 나노입자의 제조방법은 당업계에서 알려진 나노입자 형성 방법을 이용할 수 있다. 예를 들면, 금속 코어의 경우, 환원제를 이용하여 금속 전구체를 액상에서 환원시켜 제조하는 방법을 예시할 수 있고, 이와 같이 얻어진 금속 나노입자(통상적으로 콜로이드) 상에 절연체 쉘을 형성할 수 있는 바, 상기 절연체 쉘 형성 과정에서 졸-겔 공정(실리카 쉘의 경우, 예를 들면 TEOS와 같은 실리카 전구체의 가수분해-축합 반응)이나 분무 열분해법 등이 이용될 수 있다. 본 발명에서 사용되는 코어-쉘 구조의 나노입자가 상술한 특정 방식으로 제한되는 것은 아니지만, 바람직하게는 금속 코어는 액상환원법, 그리고 절연체 쉘은 졸-겔 공정에 의하여 제조될 수 있다. 예를 들면, Ag 코어-실리카 쉘 구조의 나노입자의 제조의 경우, 은 전구체로서는 질산은, 실버 포스파이트(silver phosphite) 등을 사용할 수 있으며, 실리카 전구체로서 테트라에틸오르소실리케이트(TEOS), 아미노프로플리트리메틸옥시실레인(APS), 소듐실리케이트 등을 사용할 수 있다. 이때, 환원제로는 전형적으로 아스코르브산, 포름알데히드 등, 그리고 보호제(protective agent)로서 세틸트리메틸암모늄 브로마이드(CTAB), 양성자성 비이온성 고분자인 폴리비닐피롤리돈 등을 사용할 수 있다. According to the present invention, the method for producing nanoparticles of the metal core-insulator shell structure may use nanoparticle forming methods known in the art. For example, in the case of a metal core, a method of reducing and producing a metal precursor in a liquid phase using a reducing agent can be exemplified, and an insulator shell can be formed on the metal nanoparticles (typically colloid) thus obtained. In the insulator shell forming process, a sol-gel process (eg, a hydrolysis-condensation reaction of a silica precursor such as TEOS) or spray pyrolysis may be used. Although the core-shell structured nanoparticles used in the present invention are not limited in the specific manner described above, preferably, the metal core may be prepared by a liquid reduction method, and the insulator shell may be prepared by a sol-gel process. For example, in the production of nanoparticles having an Ag core-silica shell structure, silver nitrate, silver phosphite, or the like may be used as the silver precursor, and tetraethylorthosilicate (TEOS), aminoprop may be used as the silica precursor. Flitrimethyloxysilane (APS), sodium silicate, etc. can be used. In this case, as a reducing agent, ascorbic acid, formaldehyde, and the like, and cetyltrimethylammonium bromide (CTAB) as a protective agent, polyvinylpyrrolidone which is a protic nonionic polymer, and the like may be used.

또한, 코어-쉘 나노입자의 형상은 특별히 제한되는 것은 아니며, 구(sphere), 로드(rod), 와이어(wire), 피라미드(pyramid) 등 다양한 형상을 가질 수 있다. 다만, 구 형상을 갖는 것이 바람직하다.In addition, the shape of the core-shell nanoparticles is not particularly limited, and may have various shapes such as spheres, rods, wires, pyramids, and the like. However, it is preferable to have a spherical shape.

본 발명의 일 구체예에 있어서, 상기 제1 도전형 반도체, 그리고 활성층 및 제2 도전형 반도체는 특별한 제한 없이 당업계에서 LED 제조용으로 알려진 다양한 반도체 물질(III-V, II-VI 등), 예를 들면 GaN, InN, AlN, InP, InS, GaAs, CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, AlxGa1-xN, InxxGa1-xN, InxGa1-xAs, ZnxCd1-xS 등을 사용할 수 있고, 이들을 단독 또는 조합하여 사용할 수 있다(상기에서, 0<x<1). 또한, 제1 도전형 반도체와 제2 도전형 반도체의 종류를 달리할 수도 있다. 상술한 도전형 반도체의 선정에 대하여는 필요시 별도로 언급하기로 한다. In one embodiment of the present invention, the first conductivity type semiconductor, and the active layer and the second conductivity type semiconductor, without particular limitation, various semiconductor materials (III-V, II-VI, etc.) known in the art for manufacturing LEDs, for example For example, GaN, InN, AlN, InP, InS, GaAs, CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, Al x Ga 1-x N, In x xGa 1-x N, In x Ga 1-x As, Zn x Cd 1-x S and the like can be used, and these can be used alone or in combination (in the above, 0 <x <1). In addition, the type of the first conductivity type semiconductor and the second conductivity type semiconductor may be different. The selection of the above-described conductive semiconductor will be separately mentioned if necessary.

본 발명의 일 구체예에 따르면, LED 소자는 기판 상에서 형성할 수 있는 바, 제1 도전형 반도체 영역을 하부 도전형 반도체 영역이라 할 때, 기판과 제1 도전형 반도체 영역 간의 격자 상수 부정합을 완화하고 2차원적 성장을 유도하기 위하여 선택적으로 완충층(buffer layer)이 그 사이에 형성될 수 있다. 이와 같이 완충층 상에 반도체층을 성장시킬 경우, 이종 기판 상에 직접 성장시킬 경우에 비하여 계면 에너지가 감소하기 때문에 높은 밀도의 핵 생성이 가능하게 되고, 또한 측면 성장(lateral growth)의 촉진으로 인하여 평면성장을 촉진하는 장점이 있어, 격자 부정합을 일정 정도 완화시킬 수 있다. According to one embodiment of the invention, the LED element can be formed on the substrate, when the first conductivity-type semiconductor region is referred to as a lower conductivity-type semiconductor region, to mitigate the lattice constant mismatch between the substrate and the first conductivity-type semiconductor region And a buffer layer may optionally be formed there between to induce two-dimensional growth. As such, when the semiconductor layer is grown on the buffer layer, the interfacial energy is reduced compared to when directly growing on the dissimilar substrate, and thus high density nucleation is possible, and the planar surface is promoted due to the promotion of lateral growth. The advantage of promoting growth can mitigate lattice mismatch to some extent.

이때, 기판은 당업계에서 LED 제조용으로 알려진 기판, 전형적으로는 반도체 단결정 성장용 기판으로서, 예를 들면, 사파이어, 실리콘 카바이드(SiC), 갈륨비소(GaAs), 질화갈륨(GaN), 실리콘(Si), 갈륨인(GaP), 인듐인(InP), 산화아연(ZnO), MgAl2O4 MgO, LiAlO2, LiGaO2 등과 같이 GaN와 같은 반도체를 적층(epitaxially) 성장시킬 수 있는 기판으로부터 선택할 수 있는 바, 보다 전형적으로는 사파이어 기판을 사용할 수 있다. 또한, 기판의 두께는 이하의 기재에서 별도로 언급하지 않는 한, 전형적으로는 약 100 내지 500 ㎛, 보다 전형적으로는 약 250 내지 450 ㎛ 범위일 수 있으나, 이는 예시적인 의미로 이해되어야 한다.At this time, the substrate is a substrate known in the art for manufacturing LEDs, typically a substrate for growing semiconductor single crystals, for example, sapphire, silicon carbide (SiC), gallium arsenide (GaAs), gallium nitride (GaN), silicon (Si) ), A substrate such as GaN, gallium phosphorus (GaP), indium phosphorus (InP), zinc oxide (ZnO), MgAl 2 O 4 MgO, LiAlO 2 , LiGaO 2 and the like that can be grown epitaxially on a semiconductor such as GaN More typically, a sapphire substrate can be used. Further, the thickness of the substrate may typically range from about 100 to 500 μm, more typically from about 250 to 450 μm, unless stated otherwise in the description below, which is to be understood in an illustrative sense.

또한, 본 명세서에서 별도의 언급이 없는 한, 도전형 반도체 영역(및 완충층), 활성층 영역의 형성은 통상적인 LED 제조 과정에서 수반되는 층 형성 또는 성장 방식이 특별한 제한 없이 적용될 수 있는 바, 유기금속화학증착법(MOCVD), 분자빔성장법(MBE), 하이드라이드 기상성장법(HVPE) 등을 예시할 수 있으며, 일정 경우에는 스퍼터링법도 이용될 수 있다. In addition, unless otherwise stated in the present specification, the formation of the conductive semiconductor region (and the buffer layer) and the active layer region may be applied without any particular limitation to the layer formation or growth method involved in a conventional LED manufacturing process. Chemical Vapor Deposition (MOCVD), Molecular Beam Growth (MBE), Hydride Vapor Growth (HVPE) and the like can be exemplified, and in some cases sputtering can also be used.

이하에서는, 본 발명의 다양한 구체예에 따른 표면 플라즈몬 공명-기반 LED 소자를 구체적으로 기술한다. Hereinafter, surface plasmon resonance-based LED devices according to various embodiments of the present invention are described in detail.

도 1은 본 발명의 일 구체예에 따른 표면 플라즈몬 공명-기반 LED 소자의 제작 과정을 도시하는 도면이다.1 is a diagram illustrating a manufacturing process of a surface plasmon resonance-based LED device according to an embodiment of the present invention.

기판(101) 상에 제1 도전형 반도체 층(102)을 형성하는데, 이때 제1 도전형 반도체 층(102)은 바람직하게는 p-형 반도체 층일 수 있다. 상기 제1 도전형 반도체 층의 두께는 전형적으로 약 50 nm 내지 10㎛, 보다 전형적으로 약 100 내지 500 nm 범위일 수 있는 바, 본 발명이 반드시 상기 특정 수치 범위로 한정되는 것은 아니다. 또한. 제1 도전형 반도체 층(102)의 형성에 앞서 완충층(도시되지 않음)이 형성될 수 있음은 전술한 바와 같다.A first conductivity type semiconductor layer 102 is formed on the substrate 101, wherein the first conductivity type semiconductor layer 102 may preferably be a p-type semiconductor layer. The thickness of the first conductivity type semiconductor layer may typically range from about 50 nm to 10 μm, more typically from about 100 to 500 nm, and the present invention is not necessarily limited to the above specific numerical range. Also. As described above, a buffer layer (not shown) may be formed prior to forming the first conductivity type semiconductor layer 102.

그 다음, 제1 도전형 반도체 층(102) 상에 활성층(103)을 형성하는데, 본 발명의 바람직한 구체예에 따르면, 상기 활성층은 GaN, AlN, InN, InGaN, AlGaN, InAlGaN 등으로부터 선택되는 적어도 2가지 재질로 이루어질 수 있다. 이 중 에너지 밴드 갭이 작은 물질을 양자우물(quantum well)로 하고, 에너지 밴드 갭이 큰 물질을 양자 배리어(quantum barrier)로 구성할 수 있으며, 단일 또는 다중양자우물구조 모두 가능하다. Next, an active layer 103 is formed on the first conductive semiconductor layer 102. According to a preferred embodiment of the present invention, the active layer is at least selected from GaN, AlN, InN, InGaN, AlGaN, InAlGaN, or the like. It can be made of two materials. Among them, a material having a small energy band gap may be used as a quantum well, and a material having a large energy band gap may be configured as a quantum barrier, and both single and multi quantum well structures may be used.

상기 활성층(103)은 앞서 언급된 층 형성 방식을 이용하여 단일양자우물 구조의 경우에는 약 1 내지 10 ㎚, 그리고 다중양자우물(예를 들면, 5쌍의 활성층)의 경우에는 약 40 내지 80 ㎚의 두께로 형성될 수 있다. 상기 수치 범위는 예시적 의미로서 본 발명이 반드시 이에 한정되지 않는다. The active layer 103 is about 1 to 10 nm in the case of a single quantum well structure, and about 40 to 80 nm in the case of a multi-quantum well (for example, 5 pairs of active layers) using the above-mentioned layer formation method. It may be formed to a thickness of. The above numerical ranges are exemplary and the present invention is not necessarily limited thereto.

본 발명의 바람직한 구체예에 따르면, 활성층(103) 상에 제2 도전형 반도체층(104)을 형성함으로써 LED 구조에 p-n 접합(junction)을 제공한다. 상기 제2 도전형 반도체층(104)은 후술하는 코어-쉘 구조의 나노입자의 금속 코어와 활성층(103)이 상호 작용하여 표면 플라즈몬 공명이 일어나는데 적합한 거리를 제공할 수 있는 두께로 형성된다. 이를 위하여, 전형적으로는 약 5 내지 250 nm, 보다 전형적으로는 약 10 내지 60 nm 범위로 구성할 수 있는 바, 이는 예시적인 의미로 해석되어야 한다. According to a preferred embodiment of the present invention, the second conductive semiconductor layer 104 is formed on the active layer 103 to provide a p-n junction to the LED structure. The second conductive semiconductor layer 104 is formed to a thickness that can provide a suitable distance for the surface plasmon resonance occurs by the interaction between the metal core of the nano-particles of the core-shell structure and the active layer 103 to be described later. To this end, it may typically be configured in the range of about 5 to 250 nm, more typically about 10 to 60 nm, which should be construed in an illustrative sense.

그 다음, 상기 제2 도전형 반도체층(104) 상에 금속 코어-절연체 쉘 구조의 나노입자층(105)이 형성되는데, 상기 나노입자는 구 형상을 갖는 것이 바람직하다. 상기 도면에 있어서, 상기 제2 도전형 반도체 층(104)의 두께와 상기 나노입자 층의 쉘 두께가 금속 코어 표면과 활성층(103) 간의 거리에 상당한다. 상기 구체예에 있어서, 제2 도전형 반도체 층(104)의 전기적 특성을 최대한 확보하면서, 양호한 표면 플라즈몬 공명 확보, 파장 대역 등을 고려하여 제2 도전형 반도체층의 두께와 쉘 두께의 합, 그리고 양자 간의 비율을 적절히 조절할 수 있다. 예를 들면, 제2 도전형 반도체 층의 두께를 약 10 nm라고 할 때, 쉘의 두께는 약 10 내지 60 nm로 설정할 수 있는 바, 이는 예시적인 것으로 본 발명이 상기 수치 범위로 한정되는 것은 아니다.Next, a nanoparticle layer 105 having a metal core-insulator shell structure is formed on the second conductivity type semiconductor layer 104, and the nanoparticles preferably have a spherical shape. In the figure, the thickness of the second conductivity-type semiconductor layer 104 and the shell thickness of the nanoparticle layer correspond to the distance between the metal core surface and the active layer 103. In the above embodiment, the sum of the thickness and the shell thickness of the second conductive semiconductor layer in consideration of ensuring good surface plasmon resonance, wavelength band, and the like while ensuring the electrical characteristics of the second conductive semiconductor layer 104 to the maximum, and The ratio between them can be adjusted appropriately. For example, when the thickness of the second conductivity-type semiconductor layer is about 10 nm, the thickness of the shell may be set to about 10 to 60 nm, which is illustrative and the present invention is not limited to the above numerical range. .

상기 코어-쉘 나노입자층(105)은 다양한 방식으로 형성될 수 있다. 예를 들면, 나노입자의 분산물(콜로이드)을 액적(droplet) 방식으로 제2 도전형 반도체 층(104) 상에 떨어뜨린 후, 바람직하게는 약 50 내지 300 ℃, 보다 바람직하게는 약 70 내지 150 ℃에서 건조시킨다. 택일적으로, 나노입자 분산물을 사용한 스핀 코팅 방식으로 형성할 수 있다. The core-shell nanoparticle layer 105 may be formed in various ways. For example, after dropping the dispersion (colloid) of the nanoparticles on the second conductivity-type semiconductor layer 104 in a droplet manner, preferably about 50 to 300 ℃, more preferably about 70 to Dry at 150 ° C. Alternatively, it can be formed by spin coating using a nanoparticle dispersion.

상기 코어-쉘 나노입자층(105)의 두께는 전형적으로 약 20 내지 300 nm 범위일 수 있는데, 지나치게 두꺼운 경우에는 상부 측에 존재하는 나노입자가 표면 플라즈몬 공명에 참여하지 못하거나 발광하는 빛을 흡수할 수 있고 전기적 특성에도 영향을 미치기 때문에 바람직하다고 볼 수 없다.The core-shell nanoparticle layer 105 may typically have a thickness in the range of about 20 to 300 nm. If too thick, the nanoparticles present on the upper side may not participate in surface plasmon resonance or absorb light emitted. It is not desirable because it can affect the electrical properties.

상기 도시된 구체예에 있어서, 활성층(103), 특히 양자 우물과 제2 도전형 반도체 층(104)의 상면에 형성된 나노입자 층(105) 중 금속 코어의 표면 플라즈몬 간에 공명이 발생하게 된다. In the illustrated embodiment, resonance occurs between the active layer 103, in particular the surface plasmon of the metal core of the nanoparticle layer 105 formed on the top surface of the quantum well and the second conductivity-type semiconductor layer 104.

상기와 같이 형성된 코어-쉘 구조의 나노입자 층(105) 상에 통상적인 전극 형성 절차가 수행될 수 있는 바, 도 1f 내지 도 1h에 예시되어 있다. 이러한 전극 형성 방식은 예시적인 것으로서, 본 발명에 따른 구체예의 본질을 변경하지 않는 한, 다양한 변형 실시가 가능하다. Conventional electrode formation procedures may be performed on the core-shell structured nanoparticle layer 105 formed as described above, illustrated in FIGS. 1F-1H. This electrode formation method is exemplary, and various modifications can be made without changing the nature of the embodiments according to the present invention.

상기 도 1f에 따르면, 나노입자층(105) 상에, 바람직하게는 투명 전도성 층 또는 영역(106)이 일종의 전극으로서 형성될 수 있다. 상기 투명성 층 또는 영역의 재질로서, 예를 들면 투명 전도성 산화물(transparent conductive oxide; TCO), 바람직하게는 산화인듐주석(indium tin oxide), 산화인듐아연(indium zinc oxide), 산화갈륨아연(gallium zinc oxide), 산화알루미늄 아연(aluminum zinc oxide) 또는 이들의 조합을 사용할 수 있다. 상기 투명성 전극을 형성하는 방법은 특별히 제한되는 것이 아니며, 종래에 알려진 화학증착법(CVD), 스퍼터링법(sputtering), 반응성 증착법(reactive evaporation), 플라즈마 화학증착(PECVD) 등을 이용할 수 있다. According to FIG. 1F, on the nanoparticle layer 105, a transparent conductive layer or region 106 may be formed as a kind of electrode. As a material of the transparent layer or region, for example, transparent conductive oxide (TCO), preferably indium tin oxide, indium zinc oxide, gallium zinc oxide oxide, aluminum zinc oxide, or a combination thereof. The method of forming the transparent electrode is not particularly limited, and conventionally known chemical vapor deposition (CVD), sputtering, reactive evaporation, and plasma chemical vapor deposition (PECVD) may be used.

택일적으로, 투명 전도성 층 또는 영역 대신에 제2 도전형 반도체 층과 동일한 타입의 반도체층 또는 영역을 형성할 수 있는 바, 상기 경우에는 스퍼터링과 같이 저온에서 층 형성이 가능한 반도체 물질, 예를 들면 ZnO를 사용할 수 있을 것이다. 이 경우, 하측의 제2 도전형 반도체는 일종의 스페이서(spacer)로 기능할 수 있다.Alternatively, instead of the transparent conductive layer or region, it is possible to form a semiconductor layer or region of the same type as the second conductive semiconductor layer, in which case a semiconductor material capable of layering at low temperatures, such as sputtering, for example ZnO could be used. In this case, the lower second conductive semiconductor may function as a kind of spacer.

그 다음, 포토레지스트 패턴화-에칭과 같은 통상의 방식에 따라 제1 도전형 반도체 층(102)의 일부까지 상기 LED 구조물을 부분적으로 제거한 다음(1g), 도 1h에 도시된 바와 같이, 오믹 접합을 위하여 패턴화된 금속 전극(107, 108)을 선택적으로 더 형성할 수 있다. 이때, 금속 전극으로서 백금(Pt), 금(Au), 팔라듐(Pd), 니켈/금(Ni/Au) 등을 단독으로 조합하여 사용할 수 있다. 이외에도, 금속 전극(107, 108)을 형성하기에 앞서, 전류 확산층을 선택적으로 도입할 수도 있다. Next, the LED structure is partially removed (1 g) to a portion of the first conductivity-type semiconductor layer 102 in a conventional manner such as photoresist patterning-etching, and then as shown in FIG. Patterned metal electrodes 107 and 108 may optionally be further formed for this purpose. At this time, platinum (Pt), gold (Au), palladium (Pd), nickel / gold (Ni / Au), or the like may be used alone as a metal electrode. In addition, the current diffusion layer may be selectively introduced prior to forming the metal electrodes 107 and 108.

도 2는 본 발명의 다른 구체예에 따른 표면 플라즈몬 공명-기반 LED 소자의 제작 과정을 도시하는 도면이다.2 is a diagram illustrating a manufacturing process of a surface plasmon resonance-based LED device according to another embodiment of the present invention.

상기 구체예는 LED 소자 내에 로드(rod), 바람직하게는 나노로드 구조를 형성한 것으로서, 종래의 평면형(planar) 구조에서 야기되는 양자효율 저하 요인의 영향을 상당 수준 완화시킬 수 있으며, 더 나아가 표면 플라즈몬 현상에 의하여 광추출 효율의 개선 효과를 달성할 수 있다. 본 구체예에 따라 로드 구조가 형성된 표면 플라즈몬 공명-기반 LED 소자의 제조방법은 하기와 같다.The above embodiment forms a rod, preferably a nanorod structure, in the LED device, which can significantly mitigate the effects of quantum efficiency degradation factors caused by conventional planar structures, and furthermore the surface The plasmon phenomenon can achieve the effect of improving the light extraction efficiency. A method of manufacturing a surface plasmon resonance-based LED device having a rod structure according to the present embodiment is as follows.

먼저, 도 2a에 도시된 바와 같이, 기판(201) 상에 아래로부터 제1 도전형 반도체층(202), 활성층(203) 및 제2 도전형 반도체층(204)을 순차적으로 형성한 적층 구조를 포함하는 LED 구조물이 제공된다. 상기 LED 구조물을 구성하는 각각의 층의 치수(dimension)에 대한 예시는 하기 표 1과 같다.
First, as shown in FIG. 2A, a stacked structure in which a first conductive semiconductor layer 202, an active layer 203, and a second conductive semiconductor layer 204 are sequentially formed on a substrate 201 from below. An LED structure is provided that includes. Examples of the dimensions of each layer constituting the LED structure are shown in Table 1 below.

제1 도전형 반도체층First conductive semiconductor layer 활성층(우물:배리어)Active layer (well: barrier) 제2 도전형 반도체층Second conductivity type semiconductor layer 두께thickness 약 50 nm 내지 10 ㎛, 바람직하게는 약 100～500nmAbout 50 nm to 10 μm, preferably about 100 to 500 nm - 우물
약 1～4 nm, 바람직하게는 약 2.5～3 nm

- 배리어
약 4～20 nm, 바람직하게는 약 7～15 nm-Well
About 1 to 4 nm, preferably about 2.5 to 3 nm

-Barrier
About 4-20 nm, preferably about 7-15 nm 약 5～500 nm,
바람직하게는 약 10～300 nm
About 5 to 500 nm,
Preferably about 10 to 300 nm

그 다음, 2b에 도시된 바와 같이, 바람직하게는 LED 구조물을 제1 도전형 반도체층의 일부 두께까지 선택적으로 제거함으로써 복수의 로드, 바람직하게는 나노로드를 형성하는 공정이 수행된다. 본 명세서에 있어서, "나노로드(nanorod)"는 직경이 1,000 nm 이하, 전형적으로는 수 나노미터 내지 수백 나노미터 범위인 막대 형상을 의미할 수 있다.Then, as shown in 2b, a process of forming a plurality of rods, preferably nanorods, is preferably performed by selectively removing the LED structure to a partial thickness of the first conductivity type semiconductor layer. As used herein, "nanorod" may mean a rod shape having a diameter of 1,000 nm or less, typically in the range of several nanometers to several hundred nanometers.

LED 구조물의 선택적 제거를 위하여 대표적으로 나노 패터닝 기술을 이용한 선택적 에칭 공정이 적용될 수 있다. 이러한 선택적 에칭 공정을 위하여, 전자빔 (electron-beam) 리소그래피(lithography), 집속이온빔(focused ion beam, FIB) 리소그래피, 나노 임프린트법(nano-imprint), SiO2 나노 파티클을 이용한 마스크 형성법, 자기 응집성 금속 마스크법(self-assembled metal mask) 등의 마스크 패턴화 방법이 적용 가능하다. 또한, 마스크 형성 후 에칭 방법으로는 건식 에칭법, 예를 들면 반응성 이온 에칭법(reactive ion etching; RIE), 유도 결합 플라즈마 반응성 이온 에칭(inductively coupled plasma reactive ion etching; ICP-RIE), 화학적 이온 빔 에칭(chemically assisted ion beam etching; CAIBE) 등을 이용할 수 있다. For selective removal of the LED structure, a selective etching process using nano patterning technology may be applied. For such selective etching processes, electron-beam lithography, focused ion beam (FIB) lithography, nano-imprint, mask formation using SiO 2 nanoparticles, self-cohesive metals A mask patterning method such as a self-assembled metal mask is applicable. In addition, the etching method after the mask formation is a dry etching method, for example, reactive ion etching (RIE), inductively coupled plasma reactive ion etching (ICP-RIE), chemical ion beam Etching (chemically assisted ion beam etching (CAIBE)) and the like can be used.

도 3은 도 2에 도시된 구체예에서 나노로드 구조를 형성하는 공정을 순차적으로 도시하는 도면이다.3 is a diagram sequentially illustrating a process of forming a nanorod structure in the embodiment shown in FIG.

도 3a에 도시된 바와 같이, 제2 도전형 반도체층(204) 상에 중간층(interlayer; 221) 및 금속층(222)을 순차 형성한다. 상기 중간층(221)은 바람직하게는 하부층으로 영향을 주지 않고, 후속 열처리 과정에서 그 위에 금속 나노 도트(nanodot) 패턴을 용이하게 형성하며, 그리고 추후 쉽게 제거할 수 있는 실리카(SiO2), 질화규소(Si3N4) 등으로 구성할 수 있으며, 보다 바람직하게는 실리카 층이다. 상기 층은 공지의 방법, 예를 들면 플라즈마 화학기상증착법(plasma enhanced chemical vapor deposition; PECVD)에 의하여 형성할 수 있다. 이때, 상기 중간층(221)은 바람직하게는 약 10 내지 1,000 ㎚, 보다 바람직하게는 약 50 내지 100 ㎚ 범위의 두께로 형성할 수 있다. As shown in FIG. 3A, an interlayer 221 and a metal layer 222 are sequentially formed on the second conductive semiconductor layer 204. The intermediate layer 221 preferably does not affect the lower layer, and easily forms a metal nanodot pattern thereon in a subsequent heat treatment process, and may be easily removed later (SiO 2 ) and silicon nitride ( Si 3 N 4 ) and the like, more preferably a silica layer. The layer can be formed by known methods, such as plasma enhanced chemical vapor deposition (PECVD). In this case, the intermediate layer 221 may be preferably formed to a thickness of about 10 to 1,000 nm, more preferably about 50 to 100 nm.

상기 금속층(222)은 바람직하게는 금(Au), 은(Ag), 니켈(Ni), 코발트(Co), 철(Fe), 구리(Cu), 백금(Pt), 팔라듐(Pd), 알루미늄(Al) 또는 이들의 조합, 보다 바람직하게는 니켈(Ni)을 사용하여, 바람직하게는 약 5 내지 100 ㎚, 보다 바람직하게는 약 5 내지 15 ㎚ 두께의 박막(thin film) 형태로 형성할 수 있다. 이때, 금속층의 형성을 위하여 전자-빔 증발 시스템(electron-beam evaporation system), 예를 들면 전자-빔 코터(e-beam coater)을 이용할 수 있다.The metal layer 222 is preferably gold (Au), silver (Ag), nickel (Ni), cobalt (Co), iron (Fe), copper (Cu), platinum (Pt), palladium (Pd), aluminum (Al) or a combination thereof, more preferably nickel (Ni), can be formed into a thin film, preferably about 5 to 100 nm, more preferably about 5 to 15 nm thick. have. In this case, an electron-beam evaporation system, for example, an e-beam coater may be used to form the metal layer.

도 3b에 도시된 바와 같이, 중간층(221) 및 금속층(222)이 형성된 후에는 중간층(221) 상에 복수의 금속 나노 도트(nanodot; 222')가 분포된 패턴을 형성한다. 즉, 열처리를 하게 되면, 박막 형태로 존재하는 금속층이 용융되어 상기 중간층(221) 상에 나노 사이즈의 자기 응집성 덩어리, 즉 금속 나노 도트(222')를 형성하는 원리를 이용한 것이다. 이러한 열처리 과정은 어닐링(annealing), 보다 전형적으로는 RTA(rapid thermal annealing) 과정으로서, 상기 금속층(222)을 구성하는 금속의 융점 등을 고려하여, 바람직하게는 약 500 내지 1000 ℃, 보다 바람직하게는 약 700 내지 900 ℃의 온도, 질소 분위기 및 약 1 내지 6 분의 시간 조건 하에서 선정하여 수행될 수 있다. As shown in FIG. 3B, after the intermediate layer 221 and the metal layer 222 are formed, a pattern in which a plurality of metal nano dots 222 ′ are distributed is formed on the intermediate layer 221. In other words, when the heat treatment is performed, the metal layer existing in the form of a thin film is melted to form a nano-sized self-cohesive mass, ie, metal nano dots 222 ′, on the intermediate layer 221. This heat treatment process is annealing, more typically a rapid thermal annealing (RTA) process, taking into account the melting point of the metal constituting the metal layer 222, preferably about 500 to 1000 ° C, more preferably May be carried out by selecting under a temperature of about 700 to 900 ℃, a nitrogen atmosphere and a time condition of about 1 to 6 minutes.

상기와 같이 형성된 복수의 금속 나노 도트(222')는 바람직하게는 약 10 내지 900 nm, 보다 바람직하게는 약 50 내지 300 nm, 더욱 바람직하게는 약 100 내지 200 nm의 폭(직경)을 가지면서 상기 중간층 상에 분포 형성된다. 또한, 각각의 금속 나노 도트(222') 간의 간격은 전형적으로 약 50 내지 500 nm, 보다 전형적으로는 약 100 내지 250 nm 범위이다.The plurality of metal nano dots 222 ′ formed as above preferably have a width (diameter) of about 10 to 900 nm, more preferably about 50 to 300 nm, and more preferably about 100 to 200 nm. Distribution is formed on the intermediate layer. Also, the spacing between each metal nano dot 222 'is typically in the range of about 50 to 500 nm, more typically about 100 to 250 nm.

도 3c에 도시된 바와 같이, 금속 나노 도트를 일종의 마스크로 하여 앞서 언급된 방식을 통하여 수직으로 에칭을 수행한다. 예를 들면, ICP-RIE를 이용하는 경우에는 선택비(selectivity), 식각률(etch rate) 등의 공정 파라미터를 적절히 조절하여 금속 나노 도트(222')의 에칭을 억제하면서 LED 구조물의 구성층을 에칭하는 것이 바람직하다. 예를 들면, 중간층(221)의 에칭의 경우, ICP-F를 사용하여 약 70 내지 120초 동안 수행될 수 있으며, 하부의 제2 도전형 반도체층(204), 활성층(203) 및 제1 도전형 반도체(202)의 경우 ICP-CL을 이용하여 약 200 내지 400초 동안 수행될 수 있다. 이러한 공정 조건은 예시적인 의미로서, 본 발명이 이에 한정되는 것은 아님이 명백하다.As shown in FIG. 3C, etching is performed vertically through the above-mentioned manner using metal nano dots as a kind of mask. For example, in the case of using ICP-RIE, the component layers of the LED structure are etched while suppressing the etching of the metal nano dots 222 'by appropriately adjusting process parameters such as selectivity and etch rate. It is preferable. For example, in the case of etching the intermediate layer 221, it may be performed for about 70 to 120 seconds using ICP-F, and the lower second conductive semiconductor layer 204, the active layer 203, and the first conductive layer may be used. The type semiconductor 202 may be performed for about 200 to 400 seconds using the ICP-CL. These process conditions are by way of example only, and it is obvious that the present invention is not limited thereto.

한편, 에칭되는 깊이에 따라 로드의 길이가 정하여지는데, 이때 기판(201) 위의 제1 도전형 반도체층(202)의 일부 깊이까지만 에칭하는 것이 바람직하다. 이와 같이, 기판(201) 상에서 제1 도전형 반도체 층(202)의 선택적 에칭 처리되지 않은 잔여층의 두께는 소자의 요구 특성을 고려하여 조절할 수 있으며, 예를 들면 약 40 내지 9,500 nm, 바람직하게는 약 100 내지 2,000 nm 범위일 수 있다. On the other hand, the length of the rod is determined according to the depth to be etched. In this case, it is preferable to etch only a part of the depth of the first conductivity-type semiconductor layer 202 on the substrate 201. As such, the thickness of the remaining unetched residual layer of the first conductivity-type semiconductor layer 202 on the substrate 201 may be adjusted in consideration of the required characteristics of the device, for example, about 40 to 9,500 nm, preferably May range from about 100 to 2,000 nm.

상기 과정을 통하여, 개별 금속 나노 도트(222')의 마스크에 대응하는 사이즈를 갖는 로드가 형성되는데, 이와 같이 서로 이격하면서 배열된 복수의 로드의 하측 면이 선택적 제거(에칭) 처리되지 않은 상기 제1 도전형 반도체층의 잔여층과 일체화되어 있는 로드 구조를 갖게 된다. 구체적으로, 로드는 아래로부터 제1 도전형 반도체 영역(202'), 활성층 영역(203') 및 제2 도전형 반도체 영역(204')을 포함하며, 이론상으로는 상기 금속 나노 도트의 폭(직경)에 상당하는 폭을 갖게 된다. 또한, 개별 금속 나노 도트(222') 사이의 거리는 로드 사이의 간격에 상당할 것이다. 또한, 상술한 자기 응집성 금속 마스크 패턴이 형성되지 않은 영역은 상술한 에칭에 의하여 식각되어 추후 오믹 접합용 전극 형성을 위한 영역을 형성할 수 있다. Through the above process, a rod having a size corresponding to a mask of the individual metal nano dots 222 'is formed, wherein the lower surfaces of the plurality of rods arranged while being spaced apart from each other are not selectively removed (etched). It has a rod structure integrated with the remaining layer of the single-conducting semiconductor layer. Specifically, the rod includes a first conductive semiconductor region 202 ', an active layer region 203', and a second conductive semiconductor region 204 'from below, and in theory, the width (diameter) of the metal nano dot. It will have a width equivalent to. Further, the distance between the individual metal nano dots 222 'will correspond to the spacing between the rods. In addition, the region where the above-mentioned self-cohesive metal mask pattern is not formed may be etched by the above-described etching to form a region for forming an electrode for ohmic bonding later.

도 3d에 도시된 바와 같이, 선택적 제거(또는 에칭) 공정이 수행된 후에는 마스크 형성에 관여된 층, 즉 중간층(221') 및 금속 나노 도트(222')를 제거하는 과정이 수행된다. 이를 위하여, 당업계에서 알려진 리프트-오프(lift-off) 방식 등을 이용할 수 있는 바, 예를 들면, HF, 버퍼 산화에칭(Buffered Oxide Etchant, HF+NH4F 혼합물; BOE) 등을 사용하여 중간층(221')을 제거함으로써 마스크 영역을 제거할 수 있다.As shown in FIG. 3D, after the selective removal (or etching) process is performed, a process of removing the layers involved in forming the mask, that is, the intermediate layer 221 ′ and the metal nano dots 222 ′, is performed. To this end, a lift-off method known in the art may be used, for example, using HF, Buffered Oxide Etchant (HF + NH 4 F mixture; BOE), and the like. The mask region may be removed by removing the intermediate layer 221 ′.

상기와 같이 형성된 로드의 치수(dimension)는 사용된 LED 구조물을 구성하는 개별층의 두께, 에칭 공정, 리프트-오프 조건 등에 따라 변할 수 있으며, 예를 들면, 바람직하게는 약 10 내지 900 nm, 보다 바람직하게는 약 50 내지 300 nm의 직경(폭)을 갖고 약 20 nm 내지 5 ㎛ 범위의 길이를 갖는 로드를 제작할 수 있다. 이때, 면 비(로드의 폭에 대한 길이의 비)는 약 1 내지 100의 범위일 수 있다. 이러한 로드의 치수 범위는 예시적인 의미로서 본 발명이 이에 한정되지 않음은 명백하다. The dimensions of the rod formed as described above may vary depending on the thickness of the individual layers constituting the LED structure used, the etching process, the lift-off conditions, and the like, for example, preferably about 10 to 900 nm, more Preferably, a rod having a diameter (width) of about 50 to 300 nm and a length in the range of about 20 nm to 5 μm can be produced. In this case, the plane ratio (ratio of the length to the width of the rod) may range from about 1 to about 100. The dimensional range of this rod is for illustrative purposes only and it is obvious that the present invention is not limited thereto.

그 다음, 상기 로드 구조에, 구체적으로 개별 로드 사이의 공간(영역) 또는 로드의 상면에 코어-쉘 구조의 나노입자 영역(205)을 형성할 수 있다. 상기 나노입자 영역(205)은 대표적으로 나노입자의 분산물(콜로이드)을 사용한 액적(droplet) 방식에 의하여 형성될 수 있다. Next, in the rod structure, specifically, a core-shell structured nanoparticle region 205 may be formed in a space (region) between individual rods or on an upper surface of the rod. The nanoparticle region 205 may be formed by a droplet method using a dispersion (colloid) of the nanoparticles.

상술한 액적 방식의 경우, 구체적으로 로드 구조에 상기 나노입자의 분산물을 떨어뜨린 후, 바람직하게는 약 50 내지 300℃, 보다 바람직하게는 약 70 내지 150 ℃에서 건조시킨다. 택일적으로, 나노입자 분산물을 사용한 스핀 코팅 방식을 이용할 수도 있다. In the case of the above-mentioned droplet method, specifically, the dispersion of the nanoparticles is dropped in the rod structure, and then preferably dried at about 50 to 300 ° C, more preferably about 70 to 150 ° C. Alternatively, spin coating using nanoparticle dispersions may be used.

상기 구체예에 따르면, 나노입자(205)는 개별 로드 사이의 공간에 충진된(또는 로드의 측면에 부착된) 상태로 존재할 수 있으며, 특히 활성층 영역(203')과 직접 접촉하는 형태로 존재할 수 있다. 이와 관련하여, 액적 방식을 이용할 경우에는 나노입자(205)의 일부가 로드 상면에 존재할 수도 있는데, 이와 같이 로드 상면에 존재하는 나노입자를 제거하는 것이 바람직할 경우에는 예를 들면 테이핑 수단으로 제거할 수 있다. According to this embodiment, the nanoparticles 205 may be present in the space between the individual rods (or attached to the sides of the rods), in particular in direct contact with the active layer region 203 ′. have. In this regard, when the droplet method is used, a part of the nanoparticles 205 may exist on the top surface of the rod, and when it is desirable to remove the nanoparticles existing on the top surface of the rod, for example, taping means may be used. Can be.

상기 구체예에 있어서, 바람직하게는, 상기 나노입자 영역(205)은 전체적으로 로드의 상면보다 낮은 높이, 예를 들면 로드의 상면보다 약 1 내지 300 nm 범위 정도로 낮게 조절할 수 있다. 경우에 따라서는 나노입자 영역이 로드 상면보다 다소 높을 수도 있는 바, 이 역시 본 발명의 범위에 포함될 것이다.In this embodiment, preferably, the nanoparticle region 205 can be adjusted to a lower overall height than the top surface of the rod, for example, in the range of about 1 to 300 nm above the top surface of the rod. In some cases, the nanoparticle area may be somewhat higher than the rod top surface, which will also be included in the scope of the present invention.

상술한 나노입자의 도입 방식은 예시적인 목적으로 제공되며, 본 발명이 반드시 이에 한정되는 것은 아니다.The introduction method of the nanoparticles described above is provided for illustrative purposes, and the present invention is not necessarily limited thereto.

이때, 절연체 쉘의 개재없이 금속 입자가 활성층에 직접 접촉할 경우에는 금속의 누설(leakage) 현상이 발생하며, 이는 발광 특성의 저하를 야기할 수 있다. 그러나, 본 발명에서와 같이 절연체 쉘이 금속 코어를 둘러쌀 경우에는 상술한 문제점이 방지될 수 있을 뿐만 아니라, 활성층과 접촉하는 부위에서도 표면 플라즈몬 공명 현상이 유발되어 최종 제작된 LED 소자의 내부 양자 효율이 더욱 향상될 수 있는 것이다. At this time, when the metal particles directly contact the active layer without interposing the insulator shell, leakage of the metal may occur, which may cause deterioration of light emission characteristics. However, when the insulator shell surrounds the metal core as in the present invention, the above-described problem can be prevented, and the surface plasmon resonance phenomenon is caused even in the contacting area with the active layer, thereby causing internal quantum efficiency of the final fabricated LED device. This can be further improved.

이후, 로드 구조 상에 투명 전도성 층 또는 영역(206)이 일종의 전극으로서 형성되어 개별 로드에 p-n 접합을 위한 전류 주입을 가능하게 한다. 본 발명에서 개별 로드마다 독립적인 전극이 형성되는 것을 배제하는 것은 아니지만, 도시된 바와 같이, 투명 전도성 층 또는 영역(206)은 로드 구조의 상측 면, 즉 로드의 제2 도전형 반도체 영역(204') 상에서 횡으로 연장 형성되도록 구성하는 것이 바람직하다. 그 결과, 제2 도전형 반도체 영역(204') 각각은 투명성 전도성 층 또는 영역(206)과 전기적으로 연결될 것이다. 상기 투명 전도성 층 또는 영역의 두께(즉, 로드 상면과 전극 상면 간의 거리)는 전형적으로 약 100 내지 300㎚ 범위 내에서 사용하는 전극 재질을 고려하여 결정할 수 있다. 상기 두께 범위는 예시적 의미로 이해되어야 하며, 최종 나노로드 LED가 적용되는 구체적인 기술 분야의 특성 등을 고려하여 변경될 수도 있다. Thereafter, a transparent conductive layer or region 206 is formed on the rod structure as a kind of electrode to enable current injection for the p-n junction to the individual rods. Although the present invention does not exclude the formation of independent electrodes for each individual rod, as shown, the transparent conductive layer or region 206 is formed on the upper side of the rod structure, i.e., the second conductive semiconductor region 204 'of the rod. It is preferable to configure so as to extend laterally on). As a result, each of the second conductivity type semiconductor regions 204 ′ will be electrically connected with the transparent conductive layer or region 206. The thickness of the transparent conductive layer or region (ie, the distance between the rod top surface and the electrode top surface) can typically be determined in consideration of the electrode material used within the range of about 100-300 nm. The thickness range should be understood in an exemplary manner, and may be changed in consideration of characteristics of the technical field to which the final nanorod LED is applied.

택일적으로, 상기 투명 전도성 층 또는 영역 대신에 제2 도전형 반도체 층과 동일한 타입의 반도체층 또는 영역을 형성할 수 있는 바, 상기 경우에는 스퍼터링과 같이 저온에서 층 형성이 가능한 반도체 물질, 예를 들면 ZnO를 사용할 수 있을 것이다.Alternatively, instead of the transparent conductive layer or region, it is possible to form a semiconductor layer or region of the same type as the second conductive semiconductor layer, in which case a semiconductor material capable of forming a layer at low temperature, such as sputtering, for example For example ZnO could be used.

한편, 본 발명의 다른 구체예에 따르면, 상기 로드 사이에 효과적으로 나노입자를 효과적으로 고정시키고, 로드 사이의 빈 공간을 충진하거나 평탄화하기 위하여, 예를 들면 SOG(spin-on-coating) 테크닉을 선택적으로 이용할 수 있다. SOG는 액상(바람직하게는 투명액체)으로 도포되어 실리카(SiO2)와 유사한 특성을 갖는 글래스 층을 형성하도록 경화될 수 있는 글래스 타입을 의미하며, 통상 반도체 분야에서 유전 물질로 사용되고 있다. Meanwhile, according to another embodiment of the present invention, in order to effectively fix nanoparticles between the rods effectively and fill or planarize empty spaces between the rods, for example, a spin-on-coating (SOG) technique may be selectively used. It is available. SOG refers to a glass type that can be applied in a liquid phase (preferably transparent liquid) to be cured to form a glass layer having properties similar to silica (SiO 2 ), and is commonly used as a dielectric material in the semiconductor field.

상기 구체예에 있어서, SOG 용액은 통상의 SOG 테크닉을 통하여 나노로드 사이에 적용될 수 있다. 예를 들면, 포토레지스트와 동일한 방식으로 SOG를 도포하고(전형적으로, 약 2,500 내지 3,500 rpm에서 스핀 코팅), 베이킹한다. 이때, 베이킹 단계는 전형적으로 약 130 내지 160℃에서 약 0.5 내지 1.5분 동안, 보다 전형적으로는 약 150℃에서 약 1분 동안 수행될 수 있다. 베이킹 단계가 종료되면, 예를 들면 질소 분위기 하에서 경화시킬 수 있다. 상기 경우, 나노입자 영역은 나노입자 및 SOG를 포함할 것이다.In this embodiment, the SOG solution can be applied between nanorods through conventional SOG techniques. For example, SOG is applied (typically spin coating at about 2,500 to 3,500 rpm) and baked in the same manner as photoresist. At this time, the baking step may be typically performed at about 130 to 160 ° C. for about 0.5 to 1.5 minutes, more typically at about 150 ° C. for about 1 minute. At the end of the baking step, for example, it can be cured under a nitrogen atmosphere. In that case, the nanoparticle region will comprise nanoparticles and SOG.

요약하면, 상술한 바와 같이 로드 구조를 형성한 구체예의 경우, 로드 사이에 위치하는 나노입자 함유 영역의 금속 코어가 활성층(203')과 상호 작용하여 표면 플라즈몬 공명 또는 에너지 커플링을 유발할 수 있는 것이다.In summary, in the embodiment in which the rod structure is formed as described above, the metal core of the nanoparticle-containing region located between the rods may interact with the active layer 203 'to cause surface plasmon resonance or energy coupling. .

도 4는 본 발명의 또 다른 구체예에 따른 표면 플라즈몬 공명-기반 LED 소자의 제작 과정을 도시하는 도면이다.4 is a diagram illustrating a fabrication process of a surface plasmon resonance-based LED device according to another embodiment of the present invention.

도 4a 내지 도 4c에 도시된, 기판(301), 제1 도전형 반도체 층(302) 및 활성층(303)의 적층 방식은 전술한 바와 같고, 별도의 설명은 생략하기로 한다.4A to 4C, the stacking method of the substrate 301, the first conductivity-type semiconductor layer 302, and the active layer 303 is as described above, and a separate description thereof will be omitted.

그 다음, 도 4d에 도시된 상기 활성층(303) 상에 나노입자층(305)을 형성하는데, 상기 나노입자층은 전술한 액적 방식 또는 스핀코팅 방식을 이용하여 형성할 수 있다. 이때, 나노입자층의 두께는, 전술한 바와 같이, 예를 들면 약 20 내지 300 nm 범위일 수 있다.Next, a nanoparticle layer 305 is formed on the active layer 303 illustrated in FIG. 4D, which may be formed using the aforementioned droplet method or spin coating method. In this case, as described above, the thickness of the nanoparticle layer may be in the range of about 20 to 300 nm.

다음 단계로서, 도 4f에 도시된 바와 같이, 제2 도전형 반도체 층(304)을 형성하는데, 재질에 따라 앞서 언급된 다양한 성장 또는 형성 방식이 이용될 수 있다. 상기 구체예에 있어서, 활성층(303)의 상면에 분포된 나노입자 사이에 제2 도전형 반도체가 충진되고, 따라서 제2 도전형 반도체 층(304) 하측에 복수의 나노입자가 임베디드된(embedded) 형태를 갖게 된다. 이때, 상기 나노입자의 코어-쉘 구조로 인하여, 제2 도전형 반도체 층(304)을 MOCVD와 같은 고온 성장 방식을 이용할 수 있을 뿐만 아니라, 하측의 활성층과 직접 접촉한다 해도 금속의 누설 등의 문제점은 발생하지 않는다.As a next step, as shown in FIG. 4F, in order to form the second conductivity-type semiconductor layer 304, various growth or formation methods described above may be used, depending on the material. In the above embodiment, the second conductivity type semiconductor is filled between the nanoparticles distributed on the upper surface of the active layer 303, and thus a plurality of nanoparticles are embedded below the second conductivity type semiconductor layer 304. Form. In this case, due to the core-shell structure of the nanoparticles, the second conductivity-type semiconductor layer 304 may not only use a high temperature growth method such as MOCVD, but also have problems such as leakage of metal even when directly contacted with the lower active layer. Does not occur.

상기 제2 도전형 반도체 층의 두께(구체적으로, 나노입자층의 상면에서부터 제2 도전형 반도체층의 상면까지의 거리)는 특별히 한정되는 것은 아니나, 예를 들면 약 80 내지 300 nm일 수 있다.The thickness of the second conductive semiconductor layer (specifically, the distance from the upper surface of the nanoparticle layer to the upper surface of the second conductive semiconductor layer) is not particularly limited, but may be, for example, about 80 to 300 nm.

그 이후의 패턴화된 전극(307, 308)의 형성 등과 같은 후속절차에 관한 세부 사항은 앞서 설명된 바와 동일하므로 생략하기로 한다. Details of subsequent procedures, such as the formation of patterned electrodes 307 and 308 thereafter, are the same as described above and will be omitted.

도 5는 임베디드 방식의 표면 플라즈몬 공명-기반 LED 소자의 다른 구체예를 도시하는 도면이다.FIG. 5 is a diagram showing another embodiment of the surface type plasmon resonance-based LED device of the embedded scheme.

이하에서, 별도로 언급하지 않는 한, 사용 재질 또는 치수는 앞서 설명된 바와 동일하다.In the following, unless otherwise stated, the materials or dimensions used are the same as described above.

상기 도면에 있어서, 기판(401) 상에 제1 도전형 반도체를 일정 두께로 성장 또는 형성한다. 그 다음, 나노입자층(405)을 형성한 후, 다시 제1 도전형 반도체를 재성장시켜 분포된 나노입자 사이의 간격을 채움으로써 제1 도전형 반도체 층(402)을 형성한다. 그 결과, 복수의 나노입자는 제1 도전형 반도체 층의 상측에 임베디드된 형태로 분포된다. In the drawing, the first conductivity type semiconductor is grown or formed to a predetermined thickness on the substrate 401. Next, after the nanoparticle layer 405 is formed, the first conductivity-type semiconductor is regrown to form the first conductivity-type semiconductor layer 402 by filling the gaps between the distributed nanoparticles. As a result, the plurality of nanoparticles are distributed in an embedded form on the upper side of the first conductivity type semiconductor layer.

후속적으로, 활성층(403) 및 제2 도전형 반도체 층(404)을 순차 성장시키고, 패턴화된 전극(407, 408)을 형성한다. Subsequently, the active layer 403 and the second conductivity type semiconductor layer 404 are sequentially grown, and patterned electrodes 407 and 408 are formed.

상기 구체예에서, 상기 임베디드된 나노 입자층(405)은 반드시 활성층(403)과 직접 접촉될 필요는 없으며, 표면 플라즈몬 공명 효과를 얻을 수 있는 한, 재성장되는 제1 도전형 반도체 물질이 개별 나노 입자의 적어도 일부를 덮을 수도 있다.In this embodiment, the embedded nanoparticle layer 405 does not necessarily have to be in direct contact with the active layer 403, and as long as the surface plasmon resonance effect can be obtained, the first conductive semiconductor material to be regrown may be formed of individual nanoparticles. At least a part may be covered.

한편, 상기 제1 도전형 반도체층(402)의 두께(임베디드된 나노입자층의 하면으로부터 제1 도전형 반도체층의 하면까지의 거리)는, 예를 들면 약 10 내지 300 nm 범위일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.Meanwhile, the thickness of the first conductive semiconductor layer 402 (the distance from the lower surface of the embedded nanoparticle layer to the lower surface of the first conductive semiconductor layer) may be, for example, in a range of about 10 to 300 nm. The invention is not limited thereto.

이하, 본 발명의 이해를 돕기 위해 바람직한 실시예를 제시하지만, 하기의 실시예는 본 발명을 보다 쉽게 이해하기 위하여 제공되는 것일 뿐 본 발명이 이에 한정되는 것은 아니다.
Hereinafter, preferred examples are provided to aid in understanding the present invention, but the following examples are provided only for better understanding of the present invention, and the present invention is not limited thereto.

실시예 1Example 1

코어-쉘 구조의 나노입자의 제조
Preparation of Core-Shell Structured Nanoparticles

500ml 비이커 내에 마그네틱 교반 하에서 CTAB(cetyltrimethylammonium bromide; Aldrich사) 0.145g을 함유하는 수용액을 채웠다. 그 다음, 새롭게 제조된 질산은 수용액(0.1몰, 10 ml)를 상기 혼합 수용액에 첨가하였다. 5분 후에 20 ml의 아스코르브산 수용액을 환원제로 하여 상기 혼합 용액에 첨가하였다. 상기 혼합물을 추가적으로 약 10분 동안 교반시킨 후, 수산화나트륨(0.1M)을 첨가하여 반응 속도를 높였으며, 이때 혼합 용액의 pH는 약 5이었다. 후속적으로, 50 ml의 에탄올 및 1 ml의 TEOS를 상기 은 콜로이드에 각각 첨가하였고, 추가 3시간 동안 상온에서 교반하였다.An aqueous solution containing 0.145 g of CTAB (cetyltrimethylammonium bromide; Aldrich) was charged in a 500 ml beaker under magnetic stirring. Then, a newly prepared aqueous solution of silver nitrate (0.1 mol, 10 ml) was added to the mixed aqueous solution. After 5 minutes 20 ml of ascorbic acid aqueous solution was added to the mixed solution as a reducing agent. The mixture was further stirred for about 10 minutes, and then sodium hydroxide (0.1M) was added to increase the reaction rate, wherein the pH of the mixed solution was about 5. Subsequently, 50 ml of ethanol and 1 ml of TEOS were added to the silver colloid, respectively, and stirred for an additional 3 hours at room temperature.

이와 같이 제조된 콜로이드의 입자를 TEM으로 관찰하였으며, UV-흡수 스펙트럼을 이용하여 흡수도(absorbance)를 측정하였다. 상기 결과를 도 5a 및 도 5b에 각각 나타내었다.Particles of the colloid prepared as described above were observed by TEM, and absorbance was measured using a UV-absorption spectrum. The results are shown in FIGS. 5A and 5B, respectively.

도 5a에 따르면, 제조된 나노입자의 크기는 대략 30 내지 70 nm 범위이었는 바, 실리카가 은 입자를 둘러싸고 있는 코어-쉘 구조를 갖고 있음을 확인할 수 있다. 또한, 도 5b에 따르면, 약 443 nm에서 흡수가 가장 높으며, 이 영역이 쉽게 에너지 커플링이 일어나는 영역임을 의미한다.
According to Figure 5a, the size of the prepared nanoparticles ranged from approximately 30 to 70 nm, it can be seen that the silica has a core-shell structure surrounding the silver particles. In addition, according to FIG. 5B, the absorption is highest at about 443 nm, which means that this region is an area where energy coupling easily occurs.

실시예 2Example 2

코어-쉘 나노입자가 도입된 LED의 제작 및 평가
Fabrication and Evaluation of LEDs with Core-Shell Nanoparticles

도 1에 도시된 절차에 따라 LED 소자를 제작하였다(MOCVD). 이때, 기판으로 사파이어 기판을 사용하였고, 제1 도전형 반도체 층으로서 p-형 GaN층(400 nm),, 활성층으로서 3 ㎚ 두께의 InGaN 우물과 7 nm 두께의 GaN 배리어의 5개의 쌍(pair)로 이루어지는 다중양자우물층을 형성하였다. 그리고, 활성층 상에 10nm의 n-형 GaN층(제2 도전형 반도체 층)을 형성한 다음, 실시예 1에서 제조된 나노입자 콜로이드 10㎕를 액적 방식으로 상기 제2 도전형 반도체 층 상에 도포하고, 100 ℃에서 건조시켰다(두께: 30 nm). An LED device was fabricated according to the procedure shown in FIG. 1 (MOCVD). At this time, a sapphire substrate was used as the substrate, and a p-type GaN layer (400 nm) was used as the first conductive semiconductor layer, and 5 pairs of InGaN wells having a thickness of 3 nm and a GaN barrier having a thickness of 7 nm were used as the active layer. A multi-quantum well layer was formed. Then, a 10 nm n-type GaN layer (second conductive semiconductor layer) was formed on the active layer, and then 10 µl of the nanoparticle colloid prepared in Example 1 was applied onto the second conductive semiconductor layer in a droplet manner. And dried at 100 ° C. (thickness: 30 nm).

상기와 같이 제작된 LED 소자에 대한 PL(photoluminescence)을 도 6a에 나타내었다(후면). 이때, "Ref"는 나노입자를 도입하지 않는 경우를 나타낸다. 상기 도 6a에 따르면, 나노입자를 도입할 경우, 약 151%의 PL 증가를 얻을 수 있음을 확인하였다.PL (photoluminescence) for the LED device manufactured as described above is shown in FIG. 6A (rear). At this time, "Ref" represents a case where no nanoparticles are introduced. According to FIG. 6A, when the nanoparticles are introduced, a PL increase of about 151% can be obtained.

상술한 PL 증가가 표면 플라즈몬 공명에 의한 것인지 여부를 확인하기 위하여, 시분해발광(time resolved photoluminescence; TRPL) 측정을 수행하였으며, 그 결과를 도 6b에 나타내었다(후면). 이때, Ref 및 본 실시예에 따른 LED에 대하여 측정된 life time은 각각 139ns 및 104ns이었다(F p : 1.34). 이와 같이 단축된 life time은 표면 플라즈몬 공명에 의한 것임을 의미한다. 결국, 본 실시예 2에 의하여 제작된 LED의 경우, 나노입자의 도입으로 인하여 내부양자효율이 10% 이상 증가하였음을 확인하였다.
In order to confirm whether the above-mentioned PL increase is due to surface plasmon resonance, time resolved photoluminescence (TRPL) measurement was performed, and the result is shown in FIG. 6B (rear). At this time, the life time measured for Ref and the LED according to this embodiment was 139ns and 104ns, respectively ( F p : 1.34). This shortened life time means that it is due to surface plasmon resonance. As a result, in the case of the LED produced according to Example 2, it was confirmed that the internal quantum efficiency increased by more than 10% due to the introduction of nanoparticles.

실시예 3Example 3

코어-쉘 나노입자가 도입된 나노로드 구조의 LED의 제작 및 평가
Fabrication and Evaluation of Nanorod Structured LEDs with Core-Shell Nanoparticles

도 3에 도시된 바와 같이, 나노로드가 형성된 LED 구조를 제작하였다.As shown in FIG. 3, a LED structure in which nanorods were formed was manufactured.

이때, 개별 나노로드는 n-형 GaN 영역(2.5 ㎛), 활성층(QW 5쌍, 총 50 nm), 및 p-형 GaN 영역(150 nm)이 형성된 것이며, SiO2 100 nm를 PECVD에 의하여 증착한 다음, Ni 10 nm를 e-beam evaporator로 증착하였다. 그 다음, 850℃에서 5분 동안 어닐링을 수행하였고(N2, RTA), 마스크 패턴에 따라 SiO2를 100초 동안 에칭하였으며(ICP-F), 그리고 LED 구조물 역시 300초 동안 에칭하였다(ICP-CL). 그 결과, 직경이 약 150 내지 200 nm이고, 높이가 약 700 nm인 나노로드가 형성되었다. At this time, the individual nanorods were formed with an n-type GaN region (2.5 μm), an active layer (5 pairs of QW, 50 nm total), and a p-type GaN region (150 nm), and deposited SiO 2 100 nm by PECVD. Then, Ni 10 nm was deposited with an e-beam evaporator. Then, annealing was performed at 850 ° C. for 5 minutes (N 2 , RTA), SiO 2 was etched for 100 seconds according to the mask pattern (ICP-F), and the LED structure was also etched for 300 seconds (ICP- CL). As a result, nanorods having a diameter of about 150 to 200 nm and a height of about 700 nm were formed.

이후, 실시예 1에서 제조된 코어-쉘 나노입자 콜로이드(10 ㎕)를 상기 나노로드에 액적 방식으로 주입하고 열판(hot plate)을 이용하여 약 175℃에서 건조하였다. Thereafter, the core-shell nanoparticle colloid (10 μl) prepared in Example 1 was injected into the nanorods in a droplet manner and dried at about 175 ° C. using a hot plate.

나노입자가 도입되지 않거나 은 입자 콜로이드(10 ㎕)로 도입된 LED 소자에 대한 PL 특성, 그리고 본 실시예에서 제작된 LED 소자에 대한 PL 특성 및 흡수 스펙트럼을 각각 평가하였으며, 그 결과를 도 7a 및 7b에 나타내었다.  PL properties of the LED device in which no nanoparticles were introduced or introduced into the silver particle colloid (10 μl), and the PL properties and the absorption spectrum of the LED device fabricated in this example were evaluated, respectively. Shown in 7b.

도 7a에 따르면, 은 입자만을 도입한 경우, 도입하지 않은 경우(Ref)에 비하여 PL이 상당히 감소하였는 바, 이는 금속(Ag)이 활성층과 직접 접촉하여 누설되는 현상이 발생되었기 때문으로 판단된다. According to FIG. 7A, when only silver particles are introduced, PL is considerably reduced compared to the case where no silver particles are introduced (Ref), which is considered to be caused by the phenomenon that the metal (Ag) is in direct contact with the active layer and leaks.

한편, 도 7b에 따르면, 나노입자를 도입한 경우가 도입하지 않은 경우(Ref)에 비하여 상당한 PL 강도 증가가 이루어짐을 알 수 있다. 이는 코어-쉘 구조의 나노입자 도입에 의하여 표면 플라즈몬 공명이 일어나고, 절연체 쉘에 의하여 금속 코어의 누설이 방지되어 개선된 발광특성을 얻을 수 있음을 의미한다.On the other hand, according to Figure 7b, it can be seen that a significant increase in PL strength compared to the case where the nanoparticles are not introduced (Ref). This means that surface plasmon resonance occurs due to the introduction of core-shell structured nanoparticles, and that the leakage of the metal core is prevented by the insulator shell, thereby obtaining improved light emission characteristics.

이상에서 살펴본 바와 같이, 금속 코어-절연체 쉘 구조의 나노입자를 LED 구조 내에 도입할 경우, 표면 플라즈몬 공명 효과는 물론, 금속의 누설 또는 손실이 효과적으로 방지됨으로써 보다 개선된 성능의 LED 소자를 구현할 수 있음을 알 수 있다.As described above, when the nanoparticles of the metal core-insulator shell structure are introduced into the LED structure, the surface plasmon resonance effect and the leakage or loss of metal can be effectively prevented, thereby realizing an LED device having improved performance. It can be seen.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로, 본 발명의 구체적인 보호범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.All simple modifications and variations of the present invention fall within the scope of the present invention, and the specific scope of the present invention will be apparent from the appended claims.

101, 201, 301, 401: 기판
102, 202, 302, 402: 제1 도전형 반도체 층 또는 영역
103, 203, 303, 403: 활성층 또는 활성층 영역
104, 204, 304, 404: 제2 도전형 반도체 층 또는 영역
105, 205, 305, 405: 코어-쉘 나노입자 층 또는 영역
106, 206: 투명 전도성 층 또는 영역
107, 108, 207, 208, 307, 308, 407, 408 패턴화된 전극
202': 제1 도전형 반도체 영역
203': 활성층 영역
204': 제2 도전형 반도체 영역
221: 중간층
222: 금속층
222': 금속 나노 도트101, 201, 301, 401: substrate
102, 202, 302, and 402: first conductive semiconductor layer or region
103, 203, 303, 403: active layer or active layer region
104, 204, 304, 404: second conductivity type semiconductor layer or region
105, 205, 305, 405: core-shell nanoparticle layer or region
106, 206: transparent conductive layer or region
107, 108, 207, 208, 307, 308, 407, 408 patterned electrodes
202 ': first conductivity type semiconductor region
203 ': active layer region
204 ′: second conductivity type semiconductor region
221: middle layer
222: metal layer
222 ': metal nano dot

Claims (14)

제1 도전형 반도체 영역;
제2 도전형 반도체 영역;
상기 제1 도전형 반도체 영역과 제2 도전형 반도체 영역 사이에 형성된 활성층 영역; 및
금속 코어-절연체 쉘 구조의 나노입자 함유 영역;
을 포함하고,
상기 나노입자의 금속 코어와 상기 활성층 영역 간에 표면 플라즈몬 공명이 일어나는 것을 특징으로 하는 LED 소자.A first conductivity type semiconductor region;
A second conductivity type semiconductor region;
An active layer region formed between the first conductive semiconductor region and the second conductive semiconductor region; And
Nanoparticle containing regions of a metal core-insulator shell structure;
Including,
Surface plasmon resonance occurs between the metal core of the nanoparticles and the active layer region. 아래로부터 제1 도전형 반도체 영역;
활성층 영역; 및
제2 도전형 반도체 영역;
을 포함하고,
(i) 상기 제2 도전형 반도체 영역 위, (ii) 상기 제1 도전형 반도체 영역과 상기 활성층 영역 사이, 또는 (iii) 상기 활성층 영역과 상기 제2 도전형 반도체 영역 사이에 형성된 금속 코어-절연체 쉘 구조의 나노입자 함유 영역을 포함하고,
상기 나노입자의 금속 코어와 상기 활성층 영역 간에 표면 플라즈몬 공명이 일어나는 것을 특징으로 하는 LED 소자.A first conductivity type semiconductor region from below;
Active layer region; And
A second conductivity type semiconductor region;
Including,
a metal core-insulator formed on (i) the second conductivity type semiconductor region, (ii) between the first conductivity type semiconductor region and the active layer region, or (iii) between the active layer region and the second conductivity type semiconductor region. A nanoparticle containing region of a shell structure,
Surface plasmon resonance occurs between the metal core of the nanoparticles and the active layer region. 상호 이격되어 배열되고, 아래로부터 순차적으로 제1 도전형 반도체 영역, 활성층 영역 및 제2 도전형 반도체 영역을 포함하는 복수의 로드 구조;
상기 복수의 로드 사이 또는 로드 상에 형성된 금속 코어-절연체 쉘 구조의 나노입자 함유 영역을 포함하고,
상기 나노입자의 금속 코어와 상기 활성층 영역 간에 표면 플라즈몬 공명이 일어나는 것을 특징으로 하는 LED 소자.A plurality of rod structures arranged spaced apart from each other and sequentially comprising a first conductive semiconductor region, an active layer region, and a second conductive semiconductor region;
A nanoparticle containing region of a metal core-insulator shell structure formed between or on the plurality of rods,
Surface plasmon resonance occurs between the metal core of the nanoparticles and the active layer region. 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 제1 도전형 반도체 및 상기 제2 도전형 반도체는 각각 n-형 또는 p-형 반도체이고, 상호 반대되는 도전 특성을 갖는 것을 특징으로 하는 LED 소자.4. The method according to any one of claims 1 to 3,
And the first conductivity type semiconductor and the second conductivity type semiconductor are n-type or p-type semiconductors, respectively, and have opposite conductivity characteristics. 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 금속은 팔라듐(Pd), 알루미늄(Al), 은(Ag), 백금(Pt), 구리(Cu), 금(Au), 크롬(Cr) 또는 이의 조합인 것을 특징으로 하는 LED 소자.4. The method according to any one of claims 1 to 3,
The metal is palladium (Pd), aluminum (Al), silver (Ag), platinum (Pt), copper (Cu), gold (Au), chromium (Cr), or a combination thereof. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 금속 코어의 직경이 10 내지 300 nm 범위인 것을 특징으로 하는 LED 소자.The LED device according to any one of claims 1 to 3, wherein the diameter of the metal core is in the range of 10 to 300 nm. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 절연체는 실리카(SiO2), 티타니아(TiO2), 지르코니아(ZrO2), 알루미나(Al2O3) 또는 이의 조합인 것을 특징으로 하는 LED 소자.The method of claim 1, wherein the insulator is silica (SiO 2 ), titania (TiO 2 ), zirconia (ZrO 2 ), alumina (Al 2 O 3 ), or a combination thereof. LED device. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 절연체 쉘의 두께가 5 내지 300 nm 범위인 것을 특징으로 하는 LED 소자.The LED device according to any one of claims 1 to 3, wherein the insulator shell has a thickness in the range of 5 to 300 nm. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 금속 코어와 상기 활성층 영역 간의 거리가 5 내지 300 nm의 범위인 것을 특징으로 하는 LED 소자.The LED device according to any one of claims 1 to 3, wherein the distance between the metal core and the active layer region is in the range of 5 to 300 nm. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 활성층 영역은 다중양자우물 또는 단일양자우물 구조를 갖는 것을 특징으로 하는 LED 소자.The LED device according to any one of claims 1 to 3, wherein the active layer region has a multi-quantum well or a single quantum well structure. 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 제1 도전형 반도체 영역이 하부 도전형 반도체 영역으로서, 그 하측에 기판을 더 포함하는 것을 특징으로 하는 LED 소자.4. The method according to any one of claims 1 to 3,
And the first conductivity type semiconductor region is a lower conductivity type semiconductor region, and further includes a substrate underneath. 제11항에 있어서,
상기 기판은 사파이어, 실리콘 카바이드(SiC), 갈륨비소(GaAs), 질화갈륨(GaN), 실리콘(Si), 갈륨인(GaP), 인듐인(InP), 산화아연(ZnO), MgAl2O4 MgO, LiAlO2, 또는 LiGaO2인 것을 특징으로 하는 LED 소자.The method of claim 11,
The substrate is sapphire, silicon carbide (SiC), gallium arsenide (GaAs), gallium nitride (GaN), silicon (Si), gallium phosphorus (GaP), indium phosphorus (InP), zinc oxide (ZnO), MgAl 2 O 4 An LED device characterized by being MgO, LiAlO 2 , or LiGaO 2 . 제2항에 있어서,
상기 제2 도전형 반도체 영역 위에 금속 코어-절연체 쉘 구조의 나노입자 함유 영역이 형성된 경우, 상기 나노입자 함유 영역 상에 투명 전도성 영역을 더 포함하는 것을 특징으로 하는 LED 소자.The method of claim 2,
When the nano-particle-containing region of the metal core-insulator shell structure is formed on the second conductivity-type semiconductor region, further comprising a transparent conductive region on the nano-particle-containing region. 제3항에 있어서,
상기 복수의 로드 구조 상에 투명 전도성 영역을 더 포함하는 것을 특징으로 하는 LED 소자.The method of claim 3,
And a transparent conductive region on the plurality of rod structures.
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