KR101133120B1 - Maunfacturing method for semiconductor package board - Google Patents

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KR101133120B1 KR1020040102206A KR20040102206A KR101133120B1 KR 101133120 B1 KR101133120 B1 KR 101133120B1 KR 1020040102206 A KR1020040102206 A KR 1020040102206A KR 20040102206 A KR20040102206 A KR 20040102206A KR 101133120 B1 KR101133120 B1 KR 101133120B1
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노형호
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Abstract

본 발명은 반도체칩 패키지용 기판의 제조방법을 개시한다. 상기 반도체 패키지용 기판의 제조방법은 제1 면 및 제1 면과 반대되는 제2 면을 갖는 절연층을 준비하는 단계, 절연층의 제1 면 및 제2 면을 관통하는 적어도 하나 이상의 비아홀을 형성하는 단계, 절연층의 제1 면과 제2 면, 및 비아홀의 벽면 상에 도금 시드층을 형성하는 단계, 및 도금 시드층 상에 도금층을 형성하는 단계를 포함한다. The present invention discloses a method of manufacturing a substrate for a semiconductor chip package. In the method of manufacturing a substrate for a semiconductor package, preparing an insulating layer having a first surface and a second surface opposite to the first surface, and forming at least one via hole penetrating the first and second surfaces of the insulating layer. Forming a plating seed layer on the first and second surfaces of the insulating layer and the wall surface of the via hole; and forming a plating layer on the plating seed layer.

Description

반도체 패키지용 기판의 제조방법 {Maunfacturing method for semiconductor package board}Manufacturing method for semiconductor package board {Maunfacturing method for semiconductor package board}

도 1a 내지 도 1d는 종래기술에 의한 반도체 패키지용 기판의 제조방법을 단계별로 도시한 단면도들, 1A to 1D are cross-sectional views showing step by step a method of manufacturing a substrate for a semiconductor package according to the prior art;

도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 반도체 패키지용 기판의 제조방법을 단계별로 도시한 단면도들, 2A to 2D are cross-sectional views illustrating step-by-step methods of manufacturing a substrate for a semiconductor package according to a first embodiment of the present invention;

도 3a 내지 도 3e는 본 발명의 제2 실시예에 따른 반도체 패키지용 기판의 제조방법을 단계별로 도시한 단면도들. 3A to 3E are cross-sectional views illustrating a method of manufacturing a substrate for a semiconductor package according to a second embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명> <Explanation of symbols for the main parts of the drawings>

110,210...절연층 210a...절연층의 제1 면110,210 ... insulating layer 210a ... first side of insulating layer

210b...절연층의 제2 면 114,214...도금 시드층210b ... Second side of insulating layer 114,214 ... plated seed layer

115,215...도금층 120...회로패턴층115,215 ... plated layer 120 ... circuit pattern layer

130,230...비아홀 130,230 ... Viahall

본 발명은 반도체 패키지용 기판의 제조방법에 관한 것으로, 보다 상세하게 는 화인 피치(fine pitch)로 고집적화됨으로써, 고기능의 반도체 칩을 수용할 수 있는 반도체 패키지용 기판의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor package substrate, and more particularly, to a method for manufacturing a semiconductor package substrate capable of accommodating a semiconductor chip having a high function by being highly integrated at a fine pitch.

반도체 패키지용 기판은 반도체 칩이 탑재되고 몰딩되어 반도체 칩을 외부환경으로부터 보호하는 기능을 하며, 기판 상에 형성된 회로패턴을 통하여 반도체 칩의 내부회로와 반도체 칩의 외부회로를 전기적으로 연결하는 기능을 한다. 이러한 반도체 패키지용 기판으로는, 리드 프레임(Lead Frame), 인쇄회로기판(Printed Circuit Board), 연성 회로기판(Flexible Printed Circuit) 등 다양한 종류가 있다. 반도체 패키지용 기판은 회로패턴층의 적층수에 따라 양면 회로기판, 및 다층 회로기판 등으로 구분되며, 이들 회로패턴층을 상호 전기적으로 연결하기 위하여 기판에는 비아홀(via hole)이 형성된다. The semiconductor package substrate has a function of protecting a semiconductor chip from an external environment by mounting and molding the semiconductor chip, and electrically connecting an internal circuit of the semiconductor chip and an external circuit of the semiconductor chip through a circuit pattern formed on the substrate. do. Such substrates for semiconductor packages include various types such as lead frames, printed circuit boards, and flexible printed circuits. The semiconductor package substrate is classified into a double-sided circuit board, a multilayer circuit board, and the like according to the number of stacked circuit pattern layers. Via holes are formed in the substrate to electrically connect these circuit pattern layers with each other.

최근에는 반도체 칩이 고기능화, 고집적화됨에 따라 반도체 칩의 입출력 단자가 증가하고 있으며, 이에 따라 이들이 실장되는 반도체 패키지용 기판도 고집적화되는 추세에 있다. Recently, as semiconductor chips are highly functionalized and highly integrated, input / output terminals of semiconductor chips are increasing, and accordingly, semiconductor package substrates on which they are mounted are also highly integrated.

도 1a 내지 도 1d에는 종래 반도체 패키지용 기판의 제조방법이 단계별로 도시되어 있다. 먼저, 절연층(10)의 제1 면(10a) 및 제2 면(10b)에 금속 박판을 접착하거나 스퍼터링(sputtering)하여 소정의 두께(t1)를 갖는 전도층(11,12)을 형성한다(도 1a). 다음으로, 전도층(11,12)이 적층된 절연층(10)에 소정의 직경(d`)을 갖는 비아홀(via hole; 30)을 드릴 가공한 후(도 1b), 비아홀(30)의 벽면에 무전해 도금으로 도금 시드층(seed layer; 14)을 형성하고(도 1c), 도금 시드층(14) 상에 전해 도금을 통하여 도금층(15)을 형성한다(도 1d). 마지막으로, 전도층(15) 상에 회로패턴에 대응되는 형상을 가진 보호막(미도시)을 도포한 후, 보호막에 의해 덮이지 않은 부분을 에칭 처리하여 회로패턴층(20)을 형성한다. 1A to 1D illustrate a method of manufacturing a substrate for a conventional semiconductor package step by step. First, conductive layers 11 and 12 having a predetermined thickness t1 are formed by bonding or sputtering a thin metal plate to the first and second surfaces 10a and 10b of the insulating layer 10. (FIG. 1A). Next, after the via hole 30 having a predetermined diameter d ′ is drilled into the insulating layer 10 in which the conductive layers 11 and 12 are laminated (FIG. 1B), the via hole 30 A plating seed layer 14 is formed on the wall by electroless plating (FIG. 1C), and a plating layer 15 is formed on the plating seed layer 14 through electrolytic plating (FIG. 1D). Finally, after applying a protective film (not shown) having a shape corresponding to the circuit pattern on the conductive layer 15, the portion not covered by the protective film is etched to form the circuit pattern layer 20.

도금 시드층(14) 및 도금층(15)을 형성하는 과정에서는 공정의 특성상 비아홀(30)의 벽면에만 도금이 이루어지지 않고, 절연층(10)의 제1, 제2 면(10a,10b)에 형성된 전도층(11,12)의 외표면에도 도금이 이루어짐으로써, 회로패턴층(20)의 두께(t2)가 증가하게 되는데, 보다 구체적으로, 회로패턴층(20)은 전도층(11), 도금 시드층(14) 및 도금층(15)의 두께가 합쳐진 두께(t2)로 형성되는 것이다. 여기서, 전도층(11)의 두께(t1, 도 1a)는 공정상의 한계로 인하여 5μm 이하로 형성되기 어렵고, 일반적으로 12μm의 전도층이 사용되고 있다. In the process of forming the plating seed layer 14 and the plating layer 15, plating is not performed only on the wall surface of the via hole 30 due to the nature of the process, and the first and second surfaces 10a and 10b of the insulating layer 10 are not formed. As the plating is performed on the outer surfaces of the formed conductive layers 11 and 12, the thickness t2 of the circuit pattern layer 20 is increased. More specifically, the circuit pattern layer 20 includes the conductive layer 11, The thickness of the plating seed layer 14 and the plating layer 15 is formed to be a thickness t2. Here, the thickness t1 of the conductive layer 11, FIG. 1A is hardly formed to be 5 μm or less due to process limitations, and a conductive layer of 12 μm is generally used.

그런데, 회로패턴층(20)의 두께(t2)가 증가되면, 증가된 두께에 상응하도록 회로패턴의 폭도 어느 이상으로 확보되어야만 패턴 형상이 안정적으로 유지될 수 있는바, 회로패턴층(20)의 폭이 증가함으로 인하여 화인피치(fine-pitch), 고정밀의 회로패턴을 형성하는데 제약이 따르게 된다. However, when the thickness t2 of the circuit pattern layer 20 is increased, the pattern shape may be stably maintained only when the width of the circuit pattern is secured to correspond to the increased thickness of the circuit pattern layer 20. As the width increases, constraints are placed on forming fine-pitch, high-precision circuit patterns.

이와 함께, 도 1b에 도시된 바와 같은 수지재 등으로 이루어진 절연층(10)과 전도성 소재의 전도층(11,12)이 혼재하는 적층체는 소재특성 상 에칭 등 화학적인 식각을 통한 비아홀(30) 형성이 어렵고, 드릴링(drilling) 등의 기계적인 천공방식을 이용하는 경우에는 정밀가공에 한계가 있어, 비아홀(30)의 직경(d`)을 줄이는데 한계가 있다. 그런데, 화인피치의 회로패턴을 서로 연결하기 위해서는 미세한 비아홀의 형성이 요구되므로, 전술한 문제점은 회로패턴의 집적화를 위한 선결과제로서 그 해결의 필요성이 증대된다. In addition, the laminate in which the insulating layer 10 made of a resin material or the like and the conductive layers 11 and 12 of the conductive material are mixed as shown in FIG. 1B may have a via hole 30 through chemical etching such as etching due to material properties. ) Difficult to form, and in the case of using a mechanical drilling method such as drilling, there is a limit in precision machining, and there is a limit in reducing the diameter d ′ of the via hole 30. However, since fine via holes are required to connect the circuit patterns of the fine pitch to each other, the above-mentioned problem is increased as a prerequisite for the integration of the circuit pattern, and the necessity of the solution is increased.

본 발명은 상기와 같은 문제점 및 그 밖의 문제점을 해결하기 위하여, 고기능의 반도체 칩을 수용할 수 있도록, 고집적화된 반도체 패키지용 기판의 제조방법을 제공하는 것을 그 목적으로 한다. An object of the present invention is to provide a method for manufacturing a highly integrated semiconductor package substrate for accommodating high-performance semiconductor chips in order to solve the above problems and other problems.

본 발명의 다른 목적은 공정이 단순화되어 비용이 절감되는 반도체 패키지용 기판의 제조방법을 제공하는 것이다.It is another object of the present invention to provide a method of manufacturing a substrate for a semiconductor package, in which the process is simplified and the cost is reduced.

상기의 목적을 달성하기 위한 본 발명에 따른 반도체 패키지용 기판의 제조방법은, Method for manufacturing a semiconductor package substrate according to the present invention for achieving the above object,

제1 면 및 상기 제1 면과 반대되는 제2 면을 갖는 절연층을 준비하는 단계; Preparing an insulating layer having a first side and a second side opposite to the first side;

상기 절연층의 제1 면 및 제2 면을 관통하는 적어도 하나 이상의 비아홀을 형성하는 단계;Forming at least one via hole penetrating the first and second surfaces of the insulating layer;

상기 절연층의 제1 면과 제2 면, 및 비아홀의 벽면 상에 걸쳐서 도금 시드층을 형성하는 단계; 및Forming a plating seed layer over the first and second surfaces of the insulating layer and the wall surface of the via hole; And

상기 도금 시드층 상에 도금층을 형성하는 단계;를 포함한다. It includes; forming a plating layer on the plating seed layer.

한편, 본 발명의 다른 측면에 따른 반도체 패키지용 기판의 제조방법은, On the other hand, the manufacturing method of a substrate for a semiconductor package according to another aspect of the present invention,

제1 면 및 상기 제1 면과 반대되는 제2 면을 갖는 절연층을 준비하는 단계; Preparing an insulating layer having a first side and a second side opposite to the first side;

상기 절연층의 제1 면 상에 전도층을 형성하는 단계;Forming a conductive layer on the first surface of the insulating layer;

상기 절연층에 적어도 하나 이상의 비아홀을 형성하는 단계;Forming at least one via hole in the insulating layer;

적어도 상기 절연층의 제2 면, 및 비아홀의 벽면 상에 걸쳐서 도금 시드층을 형성하는 단계; 및 Forming a plating seed layer over at least a second surface of the insulating layer and a wall surface of the via hole; And

상기 도금 시드층 상에 도금층을 형성하는 단계;를 포함한다. It includes; forming a plating layer on the plating seed layer.

여기서, 상기 절연층에 비아홀을 형성하는 것은 레이저 가공으로 이루어지는 것이 바람직하다. 상기 도금 시드층은 상기 절연층의 제2 면, 비아홀의 벽면, 및 상기 전도층의 비아홀을 통한 노출면에 걸쳐서 형성될 수 있다. Here, it is preferable that the via hole is formed in the insulating layer by laser processing. The plating seed layer may be formed over the second surface of the insulating layer, the wall surface of the via hole, and the exposed surface through the via hole of the conductive layer.

상기 도금 시드층은 스퍼터링 또는 무전해 도금에 의해 형성되는 것이 바람직하다.
The plating seed layer is preferably formed by sputtering or electroless plating.

이어서, 본 발명의 바람직한 실시예들에 대해 첨부된 도면들을 참고로 하여 상세히 설명하기로 한다. Next, with reference to the accompanying drawings for the preferred embodiments of the present invention will be described in detail.

도 2a 내지 도 2d에는 본 발명의 제1 실시예에 따른 반도체 패키지용 기판의 제조방법이 단계별로 도시되어 있다. 먼저, 기판의 코어(core)를 형성하는 절연층(110)을 준비하고(도 2a), 절연층(110)에 소정의 직경(d)을 갖는 비아홀(130)을 형성한다(도 2b). 상기 절연층(110)으로는, 예를 들어, 폴리이미드(polyimide) 등 절연성 수지재가 이용될 수 있으며, 비아홀(130)은 기계적인 드릴링(drilling)이나 레이저(laser)로 가공될 수 있다. 여기서, 종래기술과 달리, 단일 절연소재 상에 비아홀(130)을 형성하게 되므로, 100μm 이하의 직경(d)을 갖는 미세한 홀도 가공이 가능하게 된다.2A to 2D illustrate a step-by-step method for manufacturing a substrate for a semiconductor package according to a first embodiment of the present invention. First, an insulating layer 110 forming a core of a substrate is prepared (FIG. 2A), and a via hole 130 having a predetermined diameter d is formed in the insulating layer 110 (FIG. 2B). For example, an insulating resin material such as polyimide may be used as the insulating layer 110, and the via hole 130 may be processed by mechanical drilling or laser. Here, unlike the prior art, since the via hole 130 is formed on a single insulating material, even minute holes having a diameter (d) of 100 μm or less can be processed.

이어서, 전기도금의 전처리 공정으로 비아홀(130)이 형성된 기판에 도금 시드층(seed layer; 114)을 형성한다(도 2c). 도금 시드층(114)은 후술하는 도금공정 에서 전극의 기능을 수행하는데, 도금공정을 위한 한도에서 얇게 형성되는 것이 회로패턴의 집적화, 정밀화에 유리하다. 예를 들어, 도금 시드층(114)의 두께는 대략 수 μm 내의 박형으로 형성되는 것이 바람직하다. 한편, 이러한 도금 시드층(114)은 절연층(110) 상에 구리(Cu) 소재로 스퍼터링(sputtering)하거나, 무전해 도금하여 형성될 수 있다.Subsequently, a plating seed layer 114 is formed on the substrate on which the via hole 130 is formed by an electroplating pretreatment process (FIG. 2C). The plating seed layer 114 performs a function of an electrode in a plating process to be described later. The plating seed layer 114 is formed to be thin in the limit for the plating process, which is advantageous for the integration and precision of circuit patterns. For example, the thickness of the plating seed layer 114 is preferably formed to be thin within approximately several μm. Meanwhile, the plating seed layer 114 may be formed on the insulating layer 110 by sputtering with copper (Cu) material or by electroless plating.

이어서, 도금 시드층(114) 상에 도금층(115)을 형성하여 소정의 두께(t3)를 형성하는데(도 2d), 예를 들어, 전기도금(eletroplating)으로 형성한다. 전기도금 공정에서는, 기판재료를 전착하고자 하는 금속이온이 함유된 전해액 속에 넣고, 도금 시드층(114)을 일 전극으로 하고, 전착금속을 다른 전극으로 하여 시드층(115) 상에 금속이온을 전착하는데, 예를 들어, 구리(Cu) 이온을 전착한다.Subsequently, the plating layer 115 is formed on the plating seed layer 114 to form a predetermined thickness t3 (FIG. 2D), for example, by electroplating. In the electroplating process, the substrate material is placed in an electrolytic solution containing the metal ions to be electrodeposited, and the plating seed layer 114 is used as one electrode and the electrodeposited metal is used as another electrode to electrodeposit the metal ions on the seed layer 115. For example, copper (Cu) ions are electrodeposited.

마지막으로, 이렇게 형성된 도금 시드층(114) 및 도금층(115)의 소정 부분을 식각하여 회로패턴층(120)을 형성한다(도 2d). 이를 위해, 도금층(115) 상에 회로패턴과 동일한 패턴이 형성된 식각 방지막(미도시)을 도포하고, 에칭처리함으로써, 식각 방지막이 도포된 부분만 회로패턴으로 잔존하고 나머지는 제거되도록 한다. Finally, predetermined portions of the plating seed layer 114 and the plating layer 115 thus formed are etched to form the circuit pattern layer 120 (FIG. 2D). To this end, by applying an etching prevention film (not shown) having the same pattern as the circuit pattern on the plating layer 115 and etching, only the portion to which the etching prevention film is applied remains as the circuit pattern and the rest is removed.

도 1d에 도시된 종래기술에서는, 회로패턴층(20)이 전도층(12), 도금 시드층(14), 및 도금층(15)으로 이루어지는 반면에, 본 발명에서는 회로패턴층(120)이 도금 시드층(114), 및 도금층(115)만으로 이루어지므로, 그 만큼 회로패턴층(120)의 두께(t3)를 낮은 수준으로 유지할 수 있어 박형화에 유리하고, 회로패턴의 집적도를 배가시킬 수 있다.In the prior art shown in FIG. 1D, the circuit pattern layer 20 consists of a conductive layer 12, a plating seed layer 14, and a plating layer 15, whereas in the present invention, the circuit pattern layer 120 is plated. Since only the seed layer 114 and the plating layer 115 are formed, the thickness t3 of the circuit pattern layer 120 can be maintained at a low level, which is advantageous for thinning and doubles the degree of integration of the circuit pattern.

또한, 본 발명에서는, 종래기술과 달리, 절연층 상에 전도층을 형성하는 단 계가 생략되므로, 그 만큼 재료비 및 제조공수가 절감되어 결국, 반도체 패키지용 기판의 제조비용을 절감할 수 있다.
In addition, in the present invention, unlike the prior art, the step of forming the conductive layer on the insulating layer is omitted, so that the material cost and manufacturing labor can be reduced by that, it is possible to reduce the manufacturing cost of the semiconductor package substrate.

도 3a 내지 도 3e에는 본 발명의 제2 실시예에 따른 반도체 패키지용 기판의 제조방법이 단계별로 도시되어 있다. 이하에서는 도면들을 참고하여 설명하되, 제1 실시예와 상이한 기술적 사항을 중심으로 설명하기로 한다. 3A to 3E illustrate a step-by-step method of manufacturing a substrate for a semiconductor package according to a second embodiment of the present invention. Hereinafter, a description will be given with reference to the drawings, but will be described based on technical matters different from those of the first embodiment.

먼저, 기판의 코어(core)를 형성하는 절연층(210)을 준비하고(도 3a), 절연층의 제1 면(210a)에 전도층(211)을 형성한다(도 3b). 이어서, 절연층의 제1 면(210a) 및 제2 면(210b)을 관통하는 비아홀(230)을 형성한다(도 3c). 이 때, 비아홀(230)은 절연층(210)의 제2 면 (210b) 상에 레이저(L)를 조사함으로써, 형성될 수 있는데, 통상적으로 사용되는 이산화탄소 레이저(CO2 Laser)를 사용하면, 레이저가 갖는 파장의 특성상 절연층(210)만이 가공되고, 전도층(211)은 가공되지 않는다. 비아홀(230)이 형성된 절연층(210) 상에 스퍼터링이나 무전해 도금으로 도금 시드층(214)을 형성하는데, 도 3d에서 볼 수 있듯이, 도금 시드층(214)은 절연층의 제2 면(210b), 비아홀(230)의 벽면, 및 전도층의 비아홀(230)을 통한 노출면(211a) 상에 걸쳐서 형성될 수 있고, 이와 달리, 절연층의 제2 면 및 비아홀의 벽면 상에만 형성될 수도 있다. 다만, 이 경우에도 도금 시드층, 및 후술하는 도금층은 전도층과 전기적으로 연결되어야 한다.First, an insulating layer 210 forming a core of a substrate is prepared (FIG. 3A), and a conductive layer 211 is formed on the first surface 210a of the insulating layer (FIG. 3B). Subsequently, a via hole 230 penetrating through the first surface 210a and the second surface 210b of the insulating layer is formed (FIG. 3C). In this case, the via hole 230 may be formed by irradiating the laser (L) on the second surface 210b of the insulating layer 210, using a conventionally used carbon dioxide laser (CO 2 Laser), Due to the characteristics of the wavelength of the laser, only the insulating layer 210 is processed, and the conductive layer 211 is not processed. The plating seed layer 214 is formed on the insulating layer 210 on which the via hole 230 is formed by sputtering or electroless plating. As shown in FIG. 3D, the plating seed layer 214 is formed on the second surface of the insulating layer. 210b), on the wall surface of the via hole 230, and on the exposed surface 211a through the via hole 230 of the conductive layer, and may alternatively be formed only on the second surface of the insulating layer and the wall surface of the via hole. It may be. However, even in this case, the plating seed layer, and the plating layer to be described later should be electrically connected to the conductive layer.

이어서, 도금 시드층(214) 상에 전기도금으로 도금층(215)을 형성한다(도 3e). 마지막으로, 절연층의 제1 면(210a) 상에 형성된 전도층(211), 및 제2 면(210b) 상에 형성된 도금 시드층(214), 도금층(215)을 패터닝하여 회로패턴층을 형성하면, 반도체 패키지용 기판이 완성된다.Subsequently, a plating layer 215 is formed on the plating seed layer 214 by electroplating (FIG. 3E). Finally, the circuit pattern layer is formed by patterning the conductive layer 211 formed on the first surface 210a of the insulating layer, the plating seed layer 214 and the plating layer 215 formed on the second surface 210b. The substrate for a semiconductor package is then completed.

본 발명의 반도체 패키지용 기판에 의하면, 다음과 같은 효과를 거둘 수 있다. According to the board | substrate for semiconductor packages of this invention, the following effects can be acquired.

첫째, 고집적, 고기능화된 반도체 패키지가 제공될 수 있다. 즉, 본 발명에 의하면, 회로패턴층의 두께가 감소함으로써, 회로패턴의 폭 및 패턴 사이의 간격이 미세한 화인피치(fine pitch)의 회로패턴이 형성될 수 있다. 따라서, 고기능화된 반도체 칩을 수용할 수 있는 고정밀의 반도체 패키지용 기판이 제공될 수 있다. First, a highly integrated, highly functional semiconductor package can be provided. That is, according to the present invention, by reducing the thickness of the circuit pattern layer, a fine pitch circuit pattern having a fine width and a gap between the patterns can be formed. Thus, a substrate for a high precision semiconductor package capable of accommodating highly functional semiconductor chips can be provided.

둘째, 반도체 패키지용 기판의 제조비용이 절감된다. 본 발명에 의하면, 종래기술에 비하여 제조공수 및 재료비가 절감됨으로써, 저가의 제조비용이 소요되는 반도체 패키지용 기판이 제공된다. Second, the manufacturing cost of the semiconductor package substrate is reduced. According to the present invention, a manufacturing cost and a material cost are reduced compared to the prior art, thereby providing a substrate for a semiconductor package which requires a low manufacturing cost.

본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the accompanying drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Could be. Accordingly, the true scope of protection of the present invention should be defined by the appended claims.

Claims (6)

삭제delete 제1 면 및 상기 제1 면과 반대되는 제2 면을 갖는 절연성 수지재 재질의 절연층을 준비하는 단계; Preparing an insulating layer made of an insulating resin material having a first surface and a second surface opposite to the first surface; 상기 절연층의 제1 면 상에 전도층을 형성하는 단계;Forming a conductive layer on the first surface of the insulating layer; 상기 절연층을 레이저 가공하여 제1 면과 제2 면을 관통하는 적어도 하나 이상의 비아홀을 형성하는 단계;Laser processing the insulating layer to form at least one via hole penetrating the first and second surfaces; 상기 절연층의 제2 면, 상기 비아홀의 벽면, 및 상기 전도층의 비아홀을 통한 노출면 상에 도금 시드층을 형성하는 단계;Forming a plating seed layer on a second surface of the insulating layer, a wall surface of the via hole, and an exposed surface through the via hole of the conductive layer; 상기 도금 시드층 상에 도금층을 형성하는 단계; 및Forming a plating layer on the plating seed layer; And 상기 도금층을 패터닝하여 회로 패턴층을 형성하는 단계;를 포함하며,And patterning the plating layer to form a circuit pattern layer. 상기 도금층은 전기도금으로 형성되는 반도체 패키지용 기판의 제조방법.The plating layer is a method of manufacturing a substrate for a semiconductor package is formed by electroplating. 삭제delete 제2항에 있어서,3. The method of claim 2, 상기 도금 시드층은 스퍼터링에 의해 형성되는 것을 특징으로 하는 반도체 패키지용 기판의 제조방법.The plating seed layer is a method of manufacturing a substrate for a semiconductor package, characterized in that formed by sputtering. 제2항에 있어서,3. The method of claim 2, 상기 도금 시드층은 무전해 도금에 의해 형성되는 것을 특징으로 하는 반도체 패키지용 기판의 제조방법.The plating seed layer is a manufacturing method of the semiconductor package substrate, characterized in that formed by electroless plating. 삭제delete
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