KR101128725B1 - Method for forming semiconductor device - Google Patents

Abstract

본 발명은 2개 이상웨이퍼를 접합시켜 3차원으로 반도체 장치를 만드는 경우, 접합시의 들뜸 및 깨어짐 현상을 방지하기 위한 반도체 장치의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 제1 웨이퍼의 소정깊이에 중간층을 형성하는 단계; 상기 제1 웨이퍼상에 제1 소자를 형성하는 단계; 제2 웨이퍼상에 제2 소자를 형성하는 단계; 및 상기 제2 웨이퍼상에 상기 제2 웨이퍼를 접합시켜 상기 제1 소자와 상기 제2 소자간의 전기적으로 접합시키는 단계; 및 상기 제1 웨이퍼의 뒷면을 상기 중간층이 노출될 때까지 제거하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.The present invention is to provide a method of manufacturing a semiconductor device for preventing the lifting and breaking phenomenon during bonding, when two or more wafers are bonded to make a semiconductor device in three dimensions, the present invention provides a first wafer Forming an intermediate layer at a predetermined depth; Forming a first device on the first wafer; Forming a second device on the second wafer; And bonding the second wafer on the second wafer to electrically bond the first device to the second device. And removing the back surface of the first wafer until the intermediate layer is exposed.

반도체, 3차원 접합, 본딩, 웨이퍼. Semiconductors, three-dimensional bonding, bonding, wafers.

Description

반도체 장치의 제조방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR FORMING SEMICONDUCTOR DEVICE}

도1은 종래기술에 의한 반도체 장치를 제조하는 방법을 나타내는 공정단면도.1 is a process cross-sectional view showing a method for manufacturing a semiconductor device according to the prior art.

도2는 종래기술에 의한 반도체 장치를 제조함에 따라 발생하는 문제점을 보여주는 전자현미경사진.Figure 2 is an electron micrograph showing the problems caused by manufacturing a semiconductor device according to the prior art.

도3 내지 도5는 본 발명의 바람직한 실시예에 따른 반도체 장치를 제조하는 방법을 보여주는 공정단면도.3 to 5 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

30: 실리콘기판 33 : 층간절연막30: silicon substrate 33: interlayer insulating film

44 : 접합영역 45 : 게이트 패턴44 junction region 45 gate pattern

46 : 콘택플 47 : 웨이퍼 딥 콘택46: contactple 47: wafer deep contact

본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 두개이상의 웨이퍼를 이용하여 3차원 접합을 통해 제조되는 반도체 장치의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device manufactured by three-dimensional bonding using two or more wafers.

반도체 장치를 제조하는 데 있어서, 서로 다른 소자가 형성된 웨이퍼를 3차원 접합하여 다양한 기능을 가진 반도체 장치를 제조하는 방법이 널리 사용되고 있다.In manufacturing a semiconductor device, a method of manufacturing a semiconductor device having various functions by three-dimensional bonding a wafer on which different elements are formed is widely used.

웨이퍼 3차원 접합방법으로 접합을 위한 웨이퍼 전면에 BCB등의 접합폴리머를 도포하고, 두개 내지 여러개의 웨이퍼를 웨이퍼를 접합한 후, 열처리를 실시하여 웨이퍼 본딩을 실시하고 웨이퍼 Thining 공정을 거친 후 기판간 전기적 접촉을 위한 웨이퍼 딥콘택을 형성하는 방법이 있다. Apply a bonded polymer such as BCB to the entire surface of the wafer to be bonded by the wafer three-dimensional bonding method, bond two or more wafers to each other, then heat-treat the wafer to perform wafer bonding, and then go through the wafer thinning process. There is a method of forming a wafer deep contact for electrical contact.

그러나, 이 경우 후속 공정에서 낮은 온도의 열공정에 의해서도 웨이퍼간 본딩 물질로 사용된 BCB등의 층으로 부터 계속되는 가스유출로 인해 접합 기판간의 리프팅 이나 부분적으로 떨어짐 또는 딥콘택의 전기적 단절등의 현상이 생기게 된다.However, in this case, even after low temperature thermal process, subsequent gas leakage from layers such as BCB used as a wafer-to-wafer bonding material may cause lifting or partial dropping between bonded substrates or electrical disconnection of deep contacts. Will be created.

또 다른 웨이퍼 3차원 접합방법으로는 실리콘 기판상에 미리 형성한 1 ~ 5um 지름, 깊이 5 ~ 50um의 딥콘택상에 텅스텐 플러그를 형성하거나, 또는 구리 플러그를 형성하여 다른 소자를 가진 기판과 연결될 베리드 딥 콘택 인터커넥션(buried deep contact interconnect)을 형성한다.Another wafer three-dimensional bonding method is to form a tungsten plug on a pre-formed 1-5 um diameter, 5-50 um deep contact on a silicon substrate, or a copper plug to form a berry to be connected to a substrate with other devices. Form a buried deep contact interconnect.

이러한 딥 콘택을 가진 기판 전면에 딥 콘택 및 다른 인터커넥트들과 연결된 구리 본딩 패드를형성하여 웨이퍼 금속간 접합을 실시한다.A wafer metal-to-metal bond is formed by forming a copper bonding pad connected to the deep contact and other interconnects on the front surface of the substrate having such a deep contact.

이후 접합된 한쪽 기판의 뒷면을 thinning하여 전면에 형성된 딥 콘택을 기 판 뒷면으로 노출시켜 다시 세번째 소자를 가진 기판을 접합하여, thinning 및 본딩의 과정을 반복하여 멀티 레벨 3D 접합을 형성한다.Subsequently, the backside of one of the bonded substrates is thinned to expose the deep contact formed on the front side of the substrate, and the substrate having the third device is bonded again, and the thinning and bonding process is repeated to form a multi-level 3D junction.

이와 같이 기판간의 접합시, 웨이퍼 표면의 디펙트에 기인하거나, 웨이퍼 레벨 부외 및 웨이퍼 에지부의 EBR(Edge Bead Remove)영역등에서 본딩불량이 발생하기 쉽다.As described above, bonding between substrates is likely to occur due to defects on the surface of the wafer, or defects in bonding outside the wafer level and in the edge bead removal (EBR) region of the wafer edge portion.

이와 함께, 후속 웨이퍼 thinning 공정에서 실리콘웨이퍼가 얇야짐에 따라, 기계적 그리딩(grinding)/CMP 공정등에서 기인되는 과도한 손상(스트레스)에 의하여, 접합시 본딩이 취약한 에지(edge) 및 디펙트(defect) 존재 부분등에서 백사이드(backside) 실리콘 기판의 깨어짐 및 들뜸 현상 등의 불량이 발생되는 문제점이 있다. 이러한 문제점을 피하기 위해 SOI 웨이퍼를 이용하여 소자를 형성하고 접합하여, SOI 웨이퍼의 베리드 산화막층을 식각정지층으로 이용하여 기계적 공정보다는 습식식각 공정으로 백사이드 실리콘층을 thinning 하는 방법이 제안되고 있다.그러나 이 경우 2 ~ 5 배 이상의 높은 기판 비용이 소요되는 단점이 있다.In addition, as silicon wafers become thinner in subsequent wafer thinning processes, edges and defects where bonding is weak at bonding due to excessive damage (stress) caused by mechanical grinding / CMP processes, etc. ) Defects such as cracking and lifting of the backside silicon substrate may occur in the presence portion. In order to avoid such a problem, a method of forming a device using an SOI wafer and bonding the same, using a buried oxide layer of the SOI wafer as an etch stop layer, has been proposed to thin the backside silicon layer by a wet etching process rather than a mechanical process. However, in this case, there is a disadvantage in that the cost of the substrate is more than 2 to 5 times higher.

도1은 종래기술에 의한 반도체 장치를 제조하는 방법을 나타내는 공정단면도이다.1 is a process cross-sectional view showing a method for manufacturing a semiconductor device according to the prior art.

도1에 도시된 바와 같이 제1 웨이퍼(11)과 제2 웨이퍼(12)를 각각 배선, 소자등을 제조하고 딥 콘택(13)을 이용하여 접합하게 되는데, 이 때 딥 콘택에 의해 접합이 되는데, EBR 지역에서는 구리 본딩 패드가 형성되지 않아, 에지부의 완벽한 본딩이 이루어지지 않은 상태로 되고, 중앙부에는 파티클등의 디펙트(defect)에 의해 불완전한 본딩이 형성된 상태가 된다.As shown in FIG. 1, the first wafer 11 and the second wafer 12 are manufactured by wires, devices, and the like, and are then bonded using the deep contact 13, which is then bonded by the deep contact. In the EBR region, copper bonding pads are not formed, and perfect bonding of the edge portion is not achieved, and incomplete bonding is formed in the center portion due to defects such as particles.

도2는 종래기술에 의한 반도체 장치를 제조함에 따라 발생하는 문제점을 보여주는 전자현미경사진이다.FIG. 2 is an electron micrograph showing a problem caused by manufacturing a semiconductor device according to the prior art.

도2는 도1과 같이 웨이퍼 에지 및 센터부의 불완전한 접합한 상태에서 기계적 그리딩, 실리콘 CMP공정을 통하여 한쪽 면 웨이퍼 기판 뒷면을 5 ~ 50um 두께가 되도록 thinning 한후 얇아진 실리콘 기판이 깨어진 상태의 광한 현미경 사진이다.FIG. 2 is a broad photomicrograph of a thin silicon substrate broken after thinning the back side of the wafer substrate to a thickness of 5 to 50 μm through mechanical grinding and silicon CMP process in the state of incomplete bonding of the wafer edge and center portion as shown in FIG. to be.

이와 같이 후속 웨이퍼 thinning 공정에서 웨이퍼가 얇아짐에 따라 그리딩, CMP 등 기계적 thinning에 의해 불완전 접합부위인 에지 부분이나 파티클 존재부분의 깨어짐 및 들뜸 현상등의 불량이 발생된다.As the wafer becomes thinner in the subsequent wafer thinning process, defects such as cracking and lifting of edge portions or particle presence portions, which are incomplete joints, are generated by mechanical thinning such as grinding and CMP.

또한 완전 접합부위라 하더라도, 기판에 가해진 기계적 thinning 데미지에 의해 얇아진 실리콘 기판의 깨어짐 현상등의 불량 발생 가능성이 높아져, 후속 공정이나 추가 소자 또는 배선공정시 심각한 소자/기판 불량을 야기시킨다.In addition, even in the perfect junction, the possibility of failure such as cracking of the thinned silicon substrate due to mechanical thinning damage to the substrate is increased, which may cause serious device / substrate failure in subsequent processes, additional devices, or wiring processes.

본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 2개 이상웨이퍼를 접합시켜 3차원으로 반도체 장치를 만드는 경우, 접합시의 들뜸 및 깨어짐 현상을 방지하기 위한 반도체 장치의 제조방법을 제공함을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-described problems, and when the two or more wafers are joined to make a semiconductor device in three dimensions, an object of the present invention is to provide a method of manufacturing a semiconductor device for preventing the lifting and breaking phenomenon during bonding. It is done.

본 발명은 제1 웨이퍼의 소정깊이에 중간층을 형성하는 단계, 상기 중간층까지 딥콘택을 형성하는 단계, 상기 제1 웨이퍼상에 제1 소자를 형성하는 단계, 제2 웨이퍼상에 제2 소자를 형성하는 단계, 상기 제1 소자 및 상기 제2 소자가 전기적으로 상호 결합되도록 상기 제1 웨어퍼 및 상기 제2 웨이퍼를 접합시키는 단계 및 상기 제1 웨이퍼의 뒷면을 상기 중간층이 노출될 때까지 제거하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.The present invention provides a method for forming an intermediate layer on a predetermined depth of a first wafer, forming a deep contact to the intermediate layer, forming a first device on the first wafer, and forming a second device on the second wafer. Bonding the first wafer and the second wafer such that the first device and the second device are electrically coupled to each other, and removing the back surface of the first wafer until the intermediate layer is exposed. It provides a method of manufacturing a semiconductor device comprising a.

본 발명은 반도체 장치의 3차원 접합공정에 있어서, 소자의 형성 전 또는 형성후 기판의 일정한 깊이에 각각 Oxygen 및 Ge의 임플란트 공정 또는 순차적인 임플란트 공정으로 증간층을 형성하여, 손상층[비정질층]/실리콘, 또는 산화층/실리콘 내지 손상층[비정질층]/산화층/실리콘 층을 형성시켜 놓음으로서 웨이퍼의 인터커넥션 공정시 콘택 식각 정지층으로 사용하게 하여 3차원 배선을 용이하게 하는 것이다. In the three-dimensional bonding process of a semiconductor device, an intermediate layer is formed at a predetermined depth of a substrate before or after formation of an element by an implant process of Oxygen and Ge or a sequential implant process, respectively. By forming a silicon, or an oxide layer, a silicon to damage layer [amorphous layer], an oxide layer, and a silicon layer, the three-dimensional wiring is facilitated by using it as a contact etch stop layer in the wafer interconnection process.

또한 소자가 형성된 기판간의 전기적 접촉이 되도록 웨이퍼 레벨 접합후, I/O 패드 내지 또 다른 기판 접합 금속배선을 위하여 기판 한쪽면의 베리드 인터 웨이퍼 인터 커넥션 노출을 위한 실리콘 백사이드 thinning 공정시 기계적 연마량을 최소화하고, 기판 내부에 형성된 손상층/실리콘 계면 식각율 차이를 이용하거나 산화층을 식각정지층으로 하여 습식식각 방법에 의해 백사이드 실리콘기 판을 제거함으로서 소자가 형성된 중앙 내지는 에지 부분의 깨어짐 및 들뜸 현상등의 불량을 방지할 수 있다.Also, after the wafer level bonding to make electrical contact between the substrates on which the devices are formed, the mechanical polishing amount during the silicon backside thinning process for exposing the buried inter-wafer interconnection on one side of the substrate for I / O pads or another substrate bonding metallization is performed. Minimizes cracking and lifting of the center or edge part where elements are formed by removing the backside silicon substrate by using a damage layer / silicon interface etch rate difference formed inside the substrate or by using an oxide layer as an etch stop layer by a wet etching method. Can be prevented.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도3 내지 도5는 본 발명의 바람직한 실시예에 따른 반도체 장치를 제조하는 방법을 보여주는 공정단면도이다.3 to 5 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

도3에 도시된 바와 같이, 소자가 형성될 기판상에 일정 깊이에 임플란트 방법으로 중간층(31)으로써 손상층 또는 비정질층, 또는 산화층 내지 이들의 혼하층을 임플란트 공정 및 후속 열공정에 의해 형성한다. As shown in Fig. 3, a damaged layer or an amorphous layer, or an oxide layer or a mixed layer thereof as an intermediate layer 31 is formed by an implant process and a subsequent thermal process on the substrate on which the device is to be formed by an implant method at a predetermined depth. .

중간층(31)은 Ge, Oxygen등의 가스를 임플란트 공정 및 열처리 공정으로 5 ~500Å, 바람직하게 50Å 이상의 두께를 가지도록 형성한다. 중간층은 기판의 표면으로 부터 5 ~ 50um정도의 깊이에 형성한다. The intermediate layer 31 is formed such that a gas such as Ge or Oxygen has a thickness of 5 to 500 kPa, preferably 50 kPa or more in an implant process and a heat treatment process. The intermediate layer is formed at a depth of 5 ~ 50um from the surface of the substrate.

이후 소자와 소자용 콘택(46) 및 웨이퍼 접합후 기판 간 전기적 연결을 위한 딥콘택(47)을 기판내 중간층까지 형성한다.Afterwards, a deep contact 47 for electrical connection between the device and the device contact 46 and the substrate after wafer bonding is formed to an intermediate layer in the substrate.

도4에 도시된 바와 같이, 각 웨이퍼별로 소자 및 배선을 형성하고, 최종 배선으로 기판간 접합을 위한 싱글 다마신 구리 본딩 패드(43a,43b,43)를 형성하고, 이러한 구리본딩 패드를 통하여 기판간 금속접합을 한다.As shown in Fig. 4, elements and wirings are formed for each wafer, and single damascene copper bonding pads 43a, 43b, 43 for inter-substrate bonding are formed as final wirings, and the substrate is formed through the copper bonding pads. Metal joining is performed.

이어서 도5에 도시된 바와 같이, 임플란트 손상/산화층이 형성된 실리콘기판의 뒷면에 thinning하여, 웨이퍼의 뒷면을 일정부분 제거하여 손상층 내지 산화층(31)과 인터 웨이퍼 베리드 딥 텅스텐 콘택(47)을 노출시킨다.Subsequently, as shown in FIG. 5, the backside of the wafer is thinned by thinning the backside of the silicon substrate on which the implant damage / oxidation layer is formed, thereby removing the damage layer to the oxide layer 31 and the inter wafer buried deep tungsten contact 47. Expose

이 때 실리콘 기판 뒷면의 thinning 방법으로는 얇아진 기판에 thinning 프로세스 데미지에 의한 불량을 방지하기 위해, 중간손상층 내지 산화층을 식각장벽으로 하여, 순수한 습식식각 방법을 사용하거나, thinning 초기에 기계적 그리딩 방법을 사용하여 일정두께를 연마하고, 이어서 습식식각 방법을 사용하여 실리콘 thinning을 완료하는 방법을 사용할 수 있다.At this time, as a thinning method on the back side of the silicon substrate, in order to prevent defects due to the thinning process damage to the thinned substrate, a pure wet etching method using an intermediate damage layer or an oxide layer as an etch barrier, or a mechanical drawing method at the beginning of thinning is used. It is possible to use a method of polishing a certain thickness using and then completing silicon thinning using a wet etching method.

또한 손상층 내지 비정질층과 실리콘층과의 습식각을 이용하여 손상층(31)을 완전제거하고, 실리콘층을 상부에서 thinning 공정을 실시하여 완성하는 방법을 사용할 수도 있다.In addition, a method of completely removing the damaged layer 31 by using wet etching between the damaged layer or the amorphous layer and the silicon layer, and performing a thinning process on the silicon layer, may be used.

이렇게 실시한 다음 다시 새로운 소자가 형성된 세번째 웨이퍼를 접합시킬 수 있다.After this, the third wafer on which the new device is formed can be bonded again.

이 때 일정두께의 절연층을 형성하여 중간층의 하단에 일정한 절연층을 만들어 중간층을 제거한 후 절연층을 다시 전면 건식식각하여 딥 콘택을 노출시켜 다음의 웨이퍼와 연결하는 방법을 이용한다.At this time, by forming an insulating layer having a predetermined thickness to form a constant insulating layer at the bottom of the intermediate layer to remove the intermediate layer, dry etching the insulating layer all over again to expose the deep contact is used to connect to the next wafer.

이와 같이, 실리콘기판 습식식각률이 다른 이종의 층을 실리콘 기판상의 일정깊이에 형성시켜, 기판상에 기판간 통정을 위한 딥콘택을 형성하고, 접합 기판의 한쪽 실리콘 백사이드를 데미지 없는 thinning 공정을 통하여 기판간 3차원 접합을 이룰 수 있다.As such, a heterogeneous layer having different silicon substrate wet etch rates is formed at a predetermined depth on the silicon substrate to form a deep contact for inter-substrate control on the substrate, and a thinning process without damage to one silicon backside of the bonded substrate. Three-dimensional junctions can be achieved.

이로 인해 얇아진 기판의 들뜸이나 깨어짐에 의한 불량없이 양호한 상태로 웨이퍼를 유지시킬 수 있게 된다.As a result, the wafer can be held in a good state without a defect due to the lifting or breaking of the thinned substrate.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

위에서의 설명은 2장의 웨이퍼일 때 설명하였으나, 본 발명에 의해서 계속해 서 다층의 웨이퍼를 중간층을 이용하여 안전하게 접합시킬 수 있게 된다.Although the above description has been made when using two wafers, the present invention allows the multiple wafers to be safely bonded using an intermediate layer.

본 발명에 의해 2개 이상의 웨이퍼를 이용하여 3차원 반도차 장치를 제조할 때에 기판이 얇아지더라도 기판의 들뜸이나 깨어짐에 의한 불량없이 양호한 상태를 유지할 수 있다.According to the present invention, when manufacturing a three-dimensional semi-conducting device using two or more wafers, even if the substrate becomes thin, a good state can be maintained without a defect due to the lifting or breaking of the substrate.

따라서 웨이퍼와 웨이퍼, 칩과 웨이퍼등 멀티 스택으로 제조되는 반도체 장치의 제조공정을 보다 신뢰성있게 유지할 수 있다.Therefore, it is possible to more reliably maintain the manufacturing process of semiconductor devices manufactured from multiple stacks such as wafers and wafers, chips and wafers.

Claims (9)

제1 웨이퍼의 소정깊이에 중간층을 형성하는 단계;Forming an intermediate layer at a predetermined depth of the first wafer; 상기 중간층까지 딥콘택을 형성하는 단계;Forming a deep contact to the intermediate layer; 상기 제1 웨이퍼상에 제1 소자를 형성하는 단계;Forming a first device on the first wafer; 제2 웨이퍼상에 제2 소자를 형성하는 단계;Forming a second device on the second wafer; 상기 제1 소자 및 상기 제2 소자가 전기적으로 상호 결합되도록 상기 제1 웨어퍼 및 상기 제2 웨이퍼를 접합시키는 단계; 및Bonding the first wafer and the second wafer such that the first device and the second device are electrically coupled to each other; And 상기 제1 웨이퍼의 뒷면을 상기 중간층이 노출될 때까지 제거하는 단계Removing the back side of the first wafer until the intermediate layer is exposed 를 포함하는 반도체 장치의 제조방법.Method for manufacturing a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 중간층을 제거하는 단계;Removing the intermediate layer; 상기 노출된 제1 웨이퍼상의 소자와 제3 웨이퍼의 소자를 전기적으로 접합시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.And electrically bonding the devices on the exposed first wafer and the devices on the third wafer. 제 1 항에 있어서,The method of claim 1, 상기 중간층은 기판의 표면으로 부터 5 ~ 50um정도의 깊이에 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.The intermediate layer is a manufacturing method of a semiconductor device, characterized in that formed in a depth of about 5 ~ 50um from the surface of the substrate. 제 1 항에 있어서,The method of claim 1, 상기 중간층은 Ge, Oxygen등의 가스를 임플란트 공정 및 열처리 공정으로 5 ~500Å의 두께를 가지도록 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.The intermediate layer is a method of manufacturing a semiconductor device, characterized in that for forming a gas such as Ge, Oxygen having a thickness of 5 ~ 500 ~ by the implant process and the heat treatment process. 제 2 항에 있어서,The method of claim 2, 상기 중간층을 제거하는 단계는Removing the intermediate layer 습식각으로 제거하는 것을 특징으로 하는 반도체 장치의 제조방법.A method for manufacturing a semiconductor device, characterized in that it is removed by wet etching. 제1 웨이퍼 내에 형성된 중간층;An intermediate layer formed in the first wafer; 상기 중간층까지 형성된 딥콘택;A deep contact formed up to the intermediate layer; 제1 웨이퍼상에 형성된 제1 소자와 구리본딩 패드; 및A first device and a copper bonding pad formed on the first wafer; And 제2 웨이퍼상에 형성된 제2 소자;를 포함하고,A second element formed on the second wafer; 상기 제1 소자 및 상기 제2 소자가 구리본딩 패드를 통하여 전기적으로 상호 결합하여 형성된 것을 특징으로 하는 반도체 장치.And the first device and the second device are electrically coupled to each other through a copper bonding pad. 제 6 항에 있어서,The method of claim 6, 상기 중간층은 Ge의 가스를 임플란트 공정으로 형성하는 것을 특징으로 하는 반도체 장치.And said intermediate layer forms a gas of Ge by an implant process. 제 6 항에 있어서,The method of claim 6, 상기 중간층은 Oxygen 가스를 열처리 고정으로 형성하는 것을 특징으로 하는 반도체 장치.And said intermediate layer forms Oxygen gas by heat treatment fixing. 제 6 항에 있어서,The method of claim 6, 상기 중간층은 5~500Å의 두께인 것을 특징으로 하는 반도체 장치.The intermediate layer is a semiconductor device, characterized in that the thickness of 5 ~ 500Å.

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