KR101128486B1 - 전력 증폭 장치 - Google Patents

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KR101128486B1
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강대현
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포항공과대학교 산학협력단
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Abstract

본 발명은 고효율 광대역 병렬 전력 증폭 장치에 관한 것으로, 지연 보상회로 및 쿼터 웨이브 회로 등으로 인하여 주파수 동작 대역이 제한될 수 있는 고효율 병렬 전력 증폭기를 광대역 주파수에 대하여 효과적으로 구현할 수 있는 이점이 있다. 제 1 출력 정합 회로, 제 2 출력 정합회로와 제 3 출력 정합회로의 임피던스 변환 비율을 같게 유지하였고, 지연 보상회로와 쿼터 웨이브 회로를 정합 회로에 포함하여 구현하여 고효율을 유지하면서 동작 주파수 대역을 최대화하는 데 이점이 있다.

Description

전력 증폭 장치 {Power amplifier apparatus}
본 발명은 광대역 병렬 전력 증폭 장치에 관한 것으로, 더욱 상세하게는 출력 정합의 임피던스 변환 비율을 같게 하고, 쿼터웨이브 회로 및 지연 보상회로를 입출력 정합회로에 포함시켜 광대역 주파수에서 동작이 유리한 전력 증폭 장치에 관한 것이다.
당업자에게 잘 알려져 있는 바와 같이, 최근 이동통신 단말기의 효율을 높이기 위하여 많은 연구가 이루어지고 있는데, 그 중에서 효율 향상이 높은 도허티 전력 증폭 장치(Doherty power amplifier)에 대한 연구가 활발히 이루어지고 있다.
도허티 증폭 장치는 1936년 W. K. Doherty가 개발한 기술로서, 캐리어 증폭기(carrier amplifier)와 피킹 증폭기(peaking amplifier)를 병렬로 연결하는 방식으로 출력 전력 수준에 따라 피킹 증폭기에 흐르는 전류의 양을 달리하여 캐리어 증폭기의 출력 로드 임피던스를 조절하여 효율을 높이는 장치이다.
이하, 첨부된 도면을 참조하여 종래의 전력 증폭 장치에 대해 설명한다.
도 1은 종래기술의 일실예에 따른 전력 증폭 장치 중에서 도허티 전력 증폭 장치를 도시한 회로도로서, 입력 분배기(11), 지연 보상회로(12), 캐리어와 피킹 증폭기의 입력 정합 회로(13), 캐리어 증폭기(14), 피킹 증폭기(15), 캐리어 증폭기(14)와 피킹 증폭기(15)의 출력 정합 회로(16), 캐리어와 피킹 증폭기의 오프셋 라인(17) 및 쿼터 웨이브 회로(λ/4 트랜스포머)(18)를 포함하며, 병렬로 연결된 전력 증폭 장치를 연결하며 최종 출력 전력을 내는 종단 출력 정합 회로(19)를 포함한다.
도 1의 도허티 전력 증폭 장치는 λ/4 트랜스포머(18)를 이용하여 캐리어 증폭기(14)의 로드 임피던스를 변화시켜 효율을 증대시킨다.
한편, 지연 보상 회로(12)는 λ/4 트랜스포머(17)에 의해 발생된 지연을 보상한다.
또한, 오프셋 라인(17)은 캐리어 증폭기(14)와 피킹 증폭기(15)의 출력 단의 내부 캐패시터 성분을 보상하기 위한 것으로 캐리어 증폭기(14)의 적절한 로드 임피던스를 변화시키고, 낮은 출력 전력에서 피킹 증폭기(15)로 전류가 흘러 들어가지 못하도록 하는 역할을 한다.
종래기술에 따른 병렬로 연결된 두 개의 전력 증폭 장치는 출력단에 출력 정합 회로와 출력 로드 임피던스를 조절하기 위한 λ/4 트랜스포머와 완벽한 로드 임피던스 변화를 위한 오프셋 라인을 이용하여 효율을 높이는데, 이 추가적인 λ/4 트랜스포머와 오프셋 라인으로 인하여 광대역 동작시키는데 제약이 따른다. 또한 λ/4 트랜스포머로 인한 지연을 보상하기 위한 지연 보상 회로가 제 2 증폭기의 입력단에 위치하는데 이 역시 병렬로 연결된 전력 증폭 장치의 광대역 동작을 제한한다.
종래기술에 따른 전력 증폭 장치는 출력 단에 출력 정합 회로와 출력 로드 임피던스를 조절하기 위한 λ/4 트랜스포머와 완벽한 로드 임피던스 변화를 위한 오프셋 라인을 이용하여 효율을 높이는데, 이 추가적인 λ/4 트랜스포머와 오프셋 라인으로 인하여 광대역 동작을 제한하는 문제점이 있다. 또한 λ/4 트랜스포머로 인한 지연을 보상하기 위한 지연 보상 회로가 제 2 증폭기의 입력 단에 위치하는데, 이 역시 병렬로 연결된 전력 증폭 장치의 광대역 동작을 제한하는 문제점을 일으킨다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 창출된 것으로서, 입력 정합회로에 지연 보상 회로를 포함하고, 직류(dc) 전원 인가 경로의 인덕터 또는 마이크로 스트립 라인으로 소자 내부 출력 캐패시터 성분을 보상하여 오프셋 라인을 제거하고, 출력 정합 회로에 λ/4 트랜스포머를 포함하여 병렬로 연결된 전력 증폭 장치의 고효율 광대역 동작을 가능하게 할 수 있는 전력 증폭 장치를 제공하는 데 그 목적이 있다.
또한 본 발명은 제 1 출력 정합 회로, 제 2 출력 정합 회로와 제 3 출력 정합 회로의 임피던스 변환 비율을 같게 하여 동작 주파수 대역을 최대화하는 전력 증폭 장치를 제공하는 데 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 전력 증폭 장치는, 제 1 증폭기와 상기 제 1 증폭기 보다 낮은 정지 전류를 가지는 제 2 증폭기가 병렬로 연결된 전력 증폭 장치로서, 상기 제 1 증폭기와 제 2 증폭기의 출력 캐패시터는 직류 전원 경로의 인덕터 또는 마이크로 스트립 라인으로 보상하며, 상기 제 1 증폭기의 출력 정합 회로는 λ/4 트랜스포머를 포함하며, 상기 제 2 증폭기의 출력 정합 회로는 0도의 위상을 가지며, 상기 제 1 증폭기와 제 2 증폭기의 입력 정합 회로는 지연 보상 회로를 포함하며, 상기 제 1 증폭기의 상기 출력 정합회로와 상기 제 2 증폭기의 상기 출력 정합 회로와 최종 출력 정합 회로는 같은 임피던스 변화 비율을 가지는 것을 특징으로 한다.
또한 상기 제 1 증폭기와 상기 제 2 증폭기는 서로 다른 전류 레벨로 인하여 서로 다른 지연을 가지는데 상기 제 1 증폭기의 지연을 A, 상기 제 2 증폭기의 지연을 B라고 할 때, B는 A보다 더 큰 값을 가진다. 따라서 상기 입력 정합 회로는 상기 A 지연과 상기 B 지연 또한 보상하는 회로로 구성이 된다.
본 발명의 바람직한 실시예에 있어서, 상기 제 2 증폭기의 상기 출력 정합 회로는, 상기 제 2 증폭기의 출력과 직렬로 연결되는 제 1 인덕터와, 상기 제 1 인덕터의 타단과 일단이 연결되며, 타단이 접지되는 제 1 캐시피터와, 상기 제 1 인덕터의 타단과 일단이 연결되며, 타단이 상기 제 1 증폭기의 상기 출력 정합의 출력과 연결되는 제 2 캐패시터와, 상기 제 2 캐패시터의 타단과 일단이 연결되며 타단이 접지되는 제 2 인덕터를 포함한다.
본 발명의 바람직한 실시예에 있어서, 상기 제 2 증폭기의 상기 출력 정합 회로는, 상기 제 2 증폭기의 출력과 직렬로 연결되는 제 1 캐패시터와, 상기 제 1 캐패시터의 타단과 일단이 연결되며, 타단이 접지되는 제 1 인덕터와, 상기 제 1 캐패시터의 타단과 일단이 연결되며, 타단이 상기 제 1 증폭기의 상기 출력 정합의 출력과 연결되는 제 2 인덕터와, 상기 제 2 인덕터의 타단과 일단이 연결되며 타단이 접지되는 제 2 캐패시터를 포함한다.
본 발명의 바람직한 실시예에 있어서, 0도의 위상이 필요한 상기 입력 정합 회로는, 상기 제 1 또는 2 증폭기의 입력과 직렬로 연결되는 제 1 인덕터와, 상기 제 1 인덕터의 타단과 일단이 연결되며, 타단이 접지되는 제 1 캐시피터와, 상기 제 1 인덕터의 타단과 일단이 연결되며, 타단이 전력분배기의 출력과 연결되는 제 2 캐패시터와, 상기 제 2 캐패시터의 타단과 일단이 연결되며 타단이 접지되는 제 2 인덕터를 포함한다.
본 발명의 바람직한 실시예에 있어서, 0도의 위상이 필요한 상기 입력 정합 회로는, 상기 제 1 또는 2 증폭기의 입력과 직렬로 연결되는 제 1 캐패시터와, 상기 제 1 캐패시터의 타단과 일단이 연결되며, 타단이 접지되는 제 1 인덕터와, 상기 제 1 캐패시터의 타단과 일단이 연결되며, 타단이 전력 분배기의 출력과 연결되는 제 2 인덕터와, 상기 제 2 인덕터의 타단과 일단이 연결되며 타단이 접지되는 제 2 캐패시터를 포함한다.
본 발명의 바람직한 실시예에 있어서, (+90-A+B)도의 위상이 필요한 상기 입력 정합 회로는, 상기 제 1 또는 2 증폭기의 입력과 직렬로 연결되는 제 1 캐패시터와, 상기 제 1 캐패시터의 타단과 일단이 연결되며, 타단이 접지되는 제 1 인덕터와, 상기 제 1 캐패시터의 타단과 일단이 연결되며, 타단이 전력분배기의 출력과 연결되는 제 2 캐패시터와, 상기 제 2 캐패시터의 타단과 일단이 연결되며 타단이 접지되는 제 2 인덕터를 포함한다.
본 발명의 바람직한 실시예에 있어서, (-90-A+B)도의 위상이 필요한 상기 입력 정합 회로는, 상기 제 1 또는 2 증폭기의 입력과 직렬로 연결되는 제 1 인덕터와, 상기 제 1 인덕터의 타단과 일단이 연결되며, 타단이 접지되는 제 1 캐시피터와, 상기 제 1 인덕터의 타단과 일단이 연결되며, 타단이 전력분배기의 출력과 연결되는 제 2 인덕터와, 상기 제 2 인덕터의 타단과 일단이 연결되며 타단이 접지되는 제 2 캐패시터를 포함한다.
본 발명에 따른 전력 증폭 장치는, 추가적인 지연 보상회로와 λ/4 트랜스포머가 입력 정합 회로와 출력 정합회로에 각각 포함되는 구조를 이용하여 고효율 광대역 동작이 가능하게 하는 이점을 제공한다.
또한, 본 발명은 제 1, 2 증폭기의 dc 전원 인가 경로의 인덕터 또는 마이크로 스트립 라인으로 소자 내부의 출력 캐패시터 성분을 보상하여 오프셋 라인을 제거하여 소자 개수 및 사이즈를 줄이고 광대역 동작을 가능하게 하는 이점을 제공한다.
도 1은 종래기술에 따른 전력 증폭 장치 중에서 도허티 전력 증폭 장치의 일실시예를 보인 회로도.
도 2는 본 발명에 따른 광대역 동작을 위한 지연 보상회로를 포함한 입력 정합 회로와 λ/4 트랜스포머를 포함한 출력 정합회로를 설명하기 위한 구성도.
도 3 본 발명에 따른 출력 정합 회로의 임피던스 변화 비율을 설명하기 위한 도면.
도 4 본 발명에 따른 오프셋 라인을 제거하고 출력 캐패시터 보상을 설명하기 위한 도면.
도 5a 내지 5d는 본 발명에 따른 지연 보상회로를 제거하기 위한 각 입력 정합 회로와 출력 정합 회로의 위상을 설명하기 위한 도면.
도 6a 내지 도 6b는 본 발명에 따른 전력 증폭 장치에서 0도의 위상을 가지며 출력 정합을 하는 출력 정합 회로을 설명하기 위한 회로도.
도 7a 내지 도 7b는 본 발명에 따른 전력 증폭 장치에서 0도의 위상을 가지며 출력 정합을 하는 입력 정합 회로을 설명하기 위한 회로도.
도 8a 내지 도 8b는 본 발명에 따른 전력 증폭 장치에서 -90도의 위상과 +90도의 위상을 각각 가지며 출력 정합을 하는 입력 정합 회로을 설명하기 위한 회로도.
이하, 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
본 발명의 실시 예에서는 추가적인 지연 보상회로가 입력 정합 회로에 포함되고 λ/4 트랜스포머가 출력 정합회로에 포함되며 오프셋 라인 역할을 dc 전원 인가 경로의 인덕터 또는 마이크로 스트립라인을 이용하는 구조를 이용하여 소자 개수 및 사이즈를 줄이고 고효율 광대역 동작이 가능하게 하는 전력 증폭 장치에 대해 설명한다.
도 2는 본 발명에 따른 전력 증폭 장치를 도시한 회로도로서, 전력 분배기(201), 제 1 증폭기(230), 제 2 증폭기(240), 제 1, 2 입력 정합 회로(210, 220) 및 제 1, 2, 3 출력 정합 회로(250, 260, 270)를 포함하여 이루어진다.
전력 분배기(201)는 제 1, 2 입력 정합 회로(210, 220) 앞에 위치하며 제 1 증폭기(230)와 제 2 증폭기(240)에 적절한 입력 전력을 분배하는 역할을 한다.
제 1 증폭기(230)는 인가 전력의 크기에 따라 입력 임피던스의 변화가 기 설정된 범위보다 작은 증폭 수단으로서, 그 예로 캐리어 증폭기를 들 수 있다. 즉, 캐리어 증폭기의 입력 임피던스는 높은 바이어스로 인하여 인가되는 전력 수준에 따라 변화가 작다. 이러한 제 1 증폭기(230)의 앞단에는 입력 정합을 위한 제 1 입력 정합 회로(210)가 배치된다. 제 2 증폭기(240)는 제 1 증폭기(230)와 병렬로 연결되며, 그 예로 피킹 증폭기를 들 수 있다. 즉, 피킹 증폭기의 입력 임피던스는 낮은 바이어스에 의하여 인가되는 전력 크기에 따라서 변화가 크다. 이러한 제 2 증폭기(240)의 앞단에는 입력 정합을 위한 제 2 입력 정합 회로(230)가 배치된다.
제 1 출력 정합 회로(250)은 제 1 증폭기(230)의 출력 단에 위치하며 λ/4 트랜스포머 형태로 구성되어 출력 정합과 도허티 동작을 위한 임피던스 변환을 동시에 가능하게 한다.
제 2 출력 정합 회로(260)은 제 2 증폭기(240)의 출력 단에 위치하며 위상이 0도이며 임피던스 변환을 하는 정합회로로 구성된다.
제 3 출력 정합 회로(270)은 제 1 증폭기(230) 경로의 제 1 출력 정합 회로(250)와 제 2 증폭기(240) 경로의 제 2 출력 정합 회로(260)를 연결하며 전력 증폭기의 출력 임피던스로 변환시킨다.
상기와 같은 구성을 갖는 전력 증폭 장치에 대하여 제 1, 2, 3 출력 정합 회로의 임피던스 변화 비율에 대하여 도 3를 참조하여 설명한다.
제 1 출력 정합 회로(250), 제 2 출력 정합 회로(260), 제 3 출력 정합 회로(270)의 임피던스 변화 비율을 같게 하여 광대역 정합이 되도록 한다. 그 예로 제 1 증폭기(230)의 목표 출력 임피던스가 Z11 Ω(251)이며 제 2 증폭기(240)의 목표 출력 임피던스가 Z21 Ω(261)이고 병렬 전력 증폭기의 최종단 임피던스가 Z32 Ω(272)이라고 가정할 때, 각각의 출력 정합 회로의 임피던스 변환 비율은 아래 수학식 1에 따른다.
[수학식 1]
Z12 / Z11 = Z22 / Z21 = Z32 / Z31
도 4는 dc 전원 경로의 인덕터 또는 마이크로 스트립 라인으로 기존의 오프셋 라인의 효과를 낼 수 있음을 설명하는 회로도이다. 병렬로 연결된 고효율 전력 증폭 장치의 경우 트랜지스터(400) 내부의 출력 캐패시터(401)에 의하여 로드 임피던스 변화를 완벽히 시킬 수 없고, 낮은 출력 전력에서 제 2 증폭기(240) 경로 쪽으로 불필요한 전류가 흐르게 됨으로써 고효율의 성능을 낼 수가 없다. 따라서, 제 1 증폭기(230)와 제 2 증폭기(240)의 출력 캐패시터(401)을 보상해주기 위하여 수학식 2를 만족시키는 인덕턴스 값을 가지는 인덕터 또는 마이크로 스트립라인을 연결한다.
[수학식 2]
도 5a 내지 도 5d는 본 발명에 따른 입력 및 출력 정합 회로 위상의 예를 도시한 회로도이다.
도 5a를 참조하여 이와 같이 입력 및 출력 정합 회로 위상이 결정된 전력 증폭 장치를 살펴보면, 제 2 출력 정합 회로(260)는 인덕터 또는 마이크로 스트립 라인(402)로 보상된 출력 캐패시터(401)가 그대로 보상되어져 있어야 하기 때문에 0도의 위상만을 가진다. 만약 90도의 위상을 가진다면 낮은 출력 전력에서 제 1 출력 정합 회로 쪽에서 제 2 출력 정합 회로 쪽으로 전류가 세어 들어오기 때문에 고효율 특성을 유지할 수가 없다. 또한 제 1 출력 정합 회로(250)은 λ/4 트랜스포머를 포함하며 정합을 하는 회로이기 때문에 그 위상은 90도 또는 -90도이다. 제 1 출력 정합 회로(210)은 (-90-A+B) 도 위상을 가져서 제 3 출력 정합 회로의 입력에서는 0도의 위상을 그리고 제 2 증폭기(240) 경로의 제 2 입력 정합 회로(220)의 위상을 0도로 구현함으로써 제 3 출력 정합 회로의 입력에서는 0도의 위상을 가진다. 따라서 같은 위상을 가진 전력이 제 3 출력 정합 회로 입력 단에서 합하여져서 최대의 출력 전력을 제 3 출력 정합 회로 출력 단에서 얻을 수 있다.
도 5b는 제 1 출력 정합 회로(250)의 위상이 +90도인 경우와 제 1 입력 정합 회로(210)의 위상이 0도인 경우를 나타내며, 이에 제 2 입력 정합 회로(220)의 위상이 (+90+A-B) 도로 구현된 예를 나타낸다.
도 5c는 제 1 출력 정합 회로(250)의 위상이 -90도인 경우와 제 1 입력 정합 회로(210)의 위상이 (+90-A+B) 도인 경우를 나타내며, 이에 제 2 입력 정합 회로(220)의 위상이 0도로 구현된 예를 나타낸다.
도 5d는 제 1 출력 정합 회로(250)의 위상이 -90도인 경우와 제 1 입력 정합 회로(210)의 위상이 0도인 경우를 나타내며, 이에 제 2 입력 정합 회로(220)의 위상이 (-90+A-B) 도로 구현된 예를 나타낸다.
도 6a을 참조하여 0도 위상을 가지는 제 2 출력 정합회로(260)를 살펴보면, 원하는 임피던스로 정합하기 위하여 두 번에 거쳐 정합을 하여서 광대역 특성을 보이며, 0도의 위상을 구현한 예를 나타낸다.
도 6d는 두 번의 정합으로 광대역 특성을 보임과 0도의 위상을 구현한 예를 나타낸다.
도 7a 내지 도 7b 또한 두 번의 정합으로 광대역 특성을 보임과 동시에 0도의 위상을 구현한 예를 나타내며 제 1 증폭기(230)의 입력 정합 회로(210) 또는 제 2 증폭기(240)의 입력 정합 회로(220)에 적용될 수 있는 예를 나타낸다.
도 8a는 두 번의 정합으로 광대역 특성을 보임과 동시에 (90-A+B) 도 또는 (90-B+A) 도의 위상을 구현한 예를 나타내며 제 1 증폭기(230)의 입력 정합 회로(210) 또는 제 2 증폭기(240)의 입력 정합 회로(220)에 적용될 수 있는 예를 나타낸다.
도 8b는 두 번의 정합으로 광대역 특성을 보임과 동시에 (-90-A+B)도 또는 (-90-B+A) 도의 위상을 구현한 예를 나타내며 제 1 증폭기(230)의 제 1 입력 정합 회로(210) 또는 제 2 증폭기(240)의 제 2 입력 정합 회로(220)에 적용될 수 있는 예를 나타낸다.
지금까지 본 발명의 일 실시 예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 당연히 포함되는 것으로 해석되어야 할 것이다.
201 : 전력 분배기
210, 220 : 제 1, 2 입력 정합 회로
230, 240 : 제 1, 2 증폭기
250, 260, 270 : 제 1, 2, 3 출력 정합 회로

Claims (7)

  1. 제 1 증폭기와 제 2 증폭기가 병렬로 연결된 전력 증폭 장치에 있어서,
    상기 제 1 증폭기와 제 2 증폭기의 출력 캐패시터는 직류 전원 경로의 인덕터 또는 마이크로 스트립 라인으로 보상하며,
    상기 제 1 증폭기의 출력 정합 회로는 λ/4 트랜스포머 역할을 하며,
    상기 제 2 증폭기의 출력 정합 회로는 0도의 위상을 가지며,
    상기 제 2 증폭기가 상기 제 1 증폭기 보다 더 큰 지연값을 가지고,
    상기 제 1 증폭기와 제 2 증폭기의 입력 정합 회로는 지연 보상을 동시에 하며,
    상기 제 1 증폭기의 상기 출력 정합회로와 상기 제 2 증폭기의 상기 출력 정합 회로와 최종 출력 정합 회로는 같은 임피던스 변화 비율을 가지는 것을 특징으로 하는 전력 증폭 장치
  2. 제 1 항에 있어서,
    상기 제 2 증폭기의 상기 출력 정합 회로는,
    상기 제 2 증폭기의 출력과 직렬로 연결되는 제 1 인덕터와,
    상기 제 1 인덕터의 타단과 일단이 연결되며, 타단이 접지되는 제 1 캐시피터와,
    상기 제 1 인덕터의 타단과 일단이 연결되며, 타단이 상기 제 1 증폭기의 상기 출력 정합의 출력과 연결되는 제 2 캐패시터와,
    상기 제 2 캐패시터의 타단과 일단이 연결되며 타단이 접지되는 제 2 인덕터를 포함하는 것을 특징으로 하는 전력 증폭 장치.
  3. 제 1 항에 있어서,
    상기 제 2 증폭기의 상기 출력 정합 회로는,
    상기 제 2 증폭기의 출력과 직렬로 연결되는 제 1 캐패시터와,
    상기 제 1 캐패시터의 타단과 일단이 연결되며, 타단이 접지되는 제 1 인덕터와,
    상기 제 1 캐패시터의 타단과 일단이 연결되며, 타단이 상기 제 1 증폭기의 상기 출력 정합의 출력과 연결되는 제 2 인덕터와,
    상기 제 2 인덕터의 타단과 일단이 연결되며 타단이 접지되는 제 2 캐패시터를 포함하는 것을 특징으로 하는 전력 증폭 장치.
  4. 제 1 항에 있어서,
    0도의 위상이 필요한 상기 입력 정합 회로는,
    상기 제 1 또는 2 증폭기의 입력과 직렬로 연결되는 제 1 인덕터와,
    상기 제 1 인덕터의 타단과 일단이 연결되며, 타단이 접지되는 제 1 캐시피터와,
    상기 제 1 인덕터의 타단과 일단이 연결되며, 타단이 전력분배기의 출력과 연결되는 제 2 캐패시터와,
    상기 제 2 캐패시터의 타단과 일단이 연결되며 타단이 접지되는 제 2 인덕터를 포함하는 것을 특징으로 하는 전력 증폭 장치.
  5. 제 1 항에 있어서,
    0도의 위상이 필요한 상기 입력 정합 회로는,
    상기 제 1 또는 2 증폭기의 입력과 직렬로 연결되는 제 1 캐패시터와,
    상기 제 1 캐패시터의 타단과 일단이 연결되며, 타단이 접지되는 제 1 인덕터와,
    상기 제 1 캐패시터의 타단과 일단이 연결되며, 타단이 전력 분배기의 출력과 연결되는 제 2 인덕터와,
    상기 제 2 인덕터의 타단과 일단이 연결되며 타단이 접지되는 제 2 캐패시터를 포함하는 것을 특징으로 하는 전력 증폭 장치.
  6. 제 1 항에 있어서,
    (+90-A+B)도 또는 (90-B+A)도의 위상이 필요한 상기 입력 정합 회로는,
    상기 제 1 또는 2 증폭기의 입력과 직렬로 연결되는 제 1 캐패시터와,
    상기 제 1 캐패시터의 타단과 일단이 연결되며, 타단이 접지되는 제 1 인덕터와,
    상기 제 1 캐패시터의 타단과 일단이 연결되며, 타단이 전력분배기의 출력과 연결되는 제 2 캐패시터와,
    상기 제 2 캐패시터의 타단과 일단이 연결되며 타단이 접지되는 제 2 인덕터를 포함하는 것을 특징으로 하는 전력 증폭 장치.
  7. 제 1 항에 있어서,
    (-90-A+B)도 또는 (-90-B+A)도도의 위상이 필요한 상기 입력 정합 회로는,
    상기 제 1 또는 2 증폭기의 입력과 직렬로 연결되는 제 1 인덕터와,
    상기 제 1 인덕터의 타단과 일단이 연결되며, 타단이 접지되는 제 1 캐시피터와,
    상기 제 1 인덕터의 타단과 일단이 연결되며, 타단이 전력분배기의 출력과 연결되는 제 2 인덕터와,
    상기 제 2 인덕터의 타단과 일단이 연결되며 타단이 접지되는 제 2 캐패시터를 포함하는 것을 특징으로 하는 전력 증폭 장치.
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