KR101128261B1 - 전공정이 웨이퍼 레벨로 제조된 ｌｅｄ 패키지 및 그 제조방법 - Google Patents
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Abstract
본 발명은 LED 패키지에 관한 것으로서, 특히 웨이퍼 레벨에서 한층 간소화된 공정을 통해 집적도와 생산수율을 증대시킬 수 있는 웨이퍼 레벨 3차원 LED 패키지 및 그 제조방법을 제공하기 위한 것이다.
이를 위해 본 발명에서는 수직으로 관통하는 제1 및 제2비아 홀이 형성된 캐리어 기판, 캐리어 기판의 상면에 형성된 에피층, 캐리어 기판과 에피층 사이에 형성된 1형 전극층, 제2비아 홀의 상부에 위치되는 에피층과 1형 전극층을 수직으로 관통하여 형성된 에피층 비아, 에피층 비아 주위 및 둘레의 에피층 상면에 형성된 2형 전극층, 에피층 및 에피층 비아에 형성되고 에피층 및 1형 전극층을 절연시키는 절연층, 1형 및 2형 전극층과 대응하여 캐리어 기판의 하면에 형성된 1형 및 2형 전극패드, 제1비아 홀을 통해 1형 전극층과 1형 전극패드를 전기적으로 연결하는 제1연결회로, 에피층 비아와 제2비아 홀을 통해 2형 전극층과 2형 전극패드를 전기적으로 연결하는 제2연결회로를 포함하는 LED 패키지가 개시된다.
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Description
본 발명은 LED 패키지에 관한 것으로서, 더욱 상세하게는 전공정이 웨이퍼 레벨로 진행되면서 한층 간소화된 공정을 통해 집적도와 생산수율을 증대시킬 수 있는 웨이퍼 레벨의 3차원 구조 LED 패키지 및 그 제조방법에 대한 것이다.
3-5족 질화물 반도체(group 3-5 nitride semiconductor)는 물리적? 화학적 특성으로 인해 발광다이오드(Light Emitting Diode: LED) 또는 레이저다이오드(Laser Diode: LD) 등과 같은 발광소자의 핵심 소재로 각광을 받고 있다.
특히 LED는 기존의 백열등 및 형광등과 같은 광원에 비해 수명이 길고 전력 소모가 적으며, 전기에너지가 빛에너지로 직접 변환하기 때문에 발광효율이 높고 안전성, 친환경, 다양한 색상의 구현 등의 장점이 있어 LCD 디스플레이, 차량용 전조등, 가로등, 신호등, 광통신용 광원, 장식용 조명 등 다양한 분야에 적용되고 있다. 이와 더불어 전자산업의 발전에 따라 LED 응용제품에 대한 고출력화, 고휘도화, 저가격화 및 슬림화 등의 요구가 증대되고 있다.
한편, 조명분야에서는 LED 조명의 많은 장점에도 불구하고 가격이 고가여서 보급이 확대되지 못하고 있는 실정이다. 또한, LED 패키지 기술의 발전이 성능 향상 중심으로 진행되어 성능대비 가격은 낮아지는 추세이지만, 종래의 기술로는 여전히 단위 생산 원가가 높기 때문에 저가격화의 한계가 있다. 따라서 저가격화의 실현으로 종래의 백열등이나 형광등 등을 LED 조명으로 대체할 수 있는 혁신적인 제조방법이 요구되고 있다.
현재의 일반적인 LED 패키지는 SMD(Surface Mount Device)형으로, 내부에 LED 칩을 실장하고 있으면서 기판에 부착이 가능하도록 서로 독립된 3단계의 기술을 적용하여 생산되고 있다.
즉, LED 패키지는 전기를 빛으로 변환해주는 에피(epitaxial)층을 성장 기판 위에 성장시키는 에피 공정과, 성장 기판의 상면에 형성된 에피층을 칩 형태로 가공하는 칩 공정과, 칩이 형성된 성장 기판을 절단해 칩을 하나씩 캐리어 기판에 접합, 와이어 본딩 및 몰딩 등의 패키징 공정을 통해 만들어진다. 이러한 LED 패키지의 생산 공정 중 패키징 공정은 LED 패키지 생산원가의 50~60%를 차지하므로 LED 패키지의 가격을 결정하는 데 중요한 요소이다.
최근에는 캐리어 기판에서 개별 칩으로 절단하여 낱개의 칩을 패키징하던 칩 레벨 패키징 공정 대신 웨이퍼 상태에서 패키징하는 웨이퍼 레벨 패키징이 제안되어 있다.
이러한 웨이퍼 레벨 패키징 기술은 성능향상에 우수한 결과를 보여주고 있지만, 대부분의 웨이퍼 레벨 패키징 기술은 전공정을 웨이퍼 레벨로 패키징하는 것이 아니라 일부 공정만 웨이퍼 레벨로 진행되고 나머지 공정에서는 개별 칩을 패키징하는 종래의 기술을 적용함으로써 오히려 가격 상승의 요인으로 작용할 수 있다.
즉, 종래의 웨이퍼 레벨 패키징 기술은 서브마운트(submount) 기판에서의 작업은 웨이퍼 레벨로 작업한 후 개별 칩이 접합된 서브마운트를 절단해 캐리어 기판 위에 완성된 칩을 접합하고 칩과 외부 리드(lead)를 와이어 본딩 또는 플립칩 본딩 등을 통해 전기적으로 연결하게 되고, 이를 다시 봉지재로 밀봉하는 매우 복잡한 형태의 패키징 방법이므로 서브마운트의 웨이퍼 레벨 공정과 기존의 패키징 공정을 포함해야 하기 때문에 오히려 최종 완제품의 생산원가는 상승되는 문제점이 있다.
전공정이 웨이퍼 레벨로 진행된 LED 패키지의 일례로 대한민국 공개특허 10-2007-0041729호에 발광소자의 칩 스케일 패키지가 개시되어 있다. 이는 칩을 수직으로 적층하고 적층된 칩을 캐리어 기판에 형성된 비아를 통해 전기적으로 연결하여 패키징하는 수직형 LED 패키지 형태로, 캐리어 기판에 수직으로 비아(via) 홀을 형성한 후 비아 홀 내부에 Cu, Au 등과 같은 전도성 물질을 형성하여 칩 내부에 전기적 신호를 전달할 수 있도록 함으로써 기존의 평면적 칩 배열 패키징에 비해 집적도가 높고 전력 소모도 감소시킬 수 있는 장점이 있다.
그런데 이와 같은 수직형 LED 패키지는 도 1에 도시된 바와 같이, 수 미크론 두께의 에피층(20) 아래에 위치되는 캐리어 기판(10)에 비아 홀(11)이 형성되는 구조이기 때문에 얇은 두께를 갖는 에피층(20)이 공간 위에 떠 있게 되어 이어지는 공정에서 물리적인 충격이나 압력에 의해 쉽게 손상될 수 있고, 패키징 이후에도 신뢰성의 문제가 수반될 수밖에 없다.
또한, 도 2에 도시된 바와 같이, 얇은 두께의 에피층(20) 손상을 방지하기 위해 비아 홀(11)에 수지나 전도성 물질을 충전할 경우 그 충전물질과 에피층(20) 및 캐리어 기판(10)의 열팽창계수 차이로 인해 에피층 및 그 계면에 국부적으로 응력(stress)이 집중되고, 사용 중에 패키지 내부 온도가 상승할 경우 수지나 전도성 물질로 충전된 비아 홀(11)의 주위가 국부적으로 팽창하게 되면서 수 미크론 두께의 에피층(20)에 크랙이 발생할 수 있고, 이로 인해 패키지의 신뢰성이 떨어지는 문제가 있다.
더욱이 에피층(20)이 비아 홀(11)의 상부를 막고 있는 형태이기 때문에 성장 기판을 캐리어 기판(10)상에 본딩하기 전에 비아 홀(11) 내부를 전도성 물질(27)로 연결 또는 충전하는 공정이 선행되어야만 하고, 다음으로 웨이퍼 본딩 및 성장 기판을 제거하는 공정을 진행한 후 칩 외곽에 위치한 다른 비아를 통해 에피층(20) 상부의 전극과 캐리어 기판(10) 하부의 전극을 전도성 물질로 연결하게 된다.
이러한 구조적 특성상 양 비아를 한 번의 공정으로 동시에 연결할 수 없게 되고, 두 번의 비아 연결 공정이 필요한 공정상의 한계가 있게 마련이며, 결과적으로 생산수율이 떨어지는 문제가 있다.
이를 해결하기 위해서는 양 비아 모두를 칩의 외곽에 배치시켜야 하지만 이 경우 칩의 외곽에 비아 홀 형성을 위한 공간이 별도로 필요하여 칩 집적도가 현격히 낮아질 수밖에 없고, 결국 생산성을 떨어뜨려 생산원가가 오히려 상승할 수 있기 때문에 전공정을 웨이퍼 레벨로 적용하는 것이 곤란 및 부적당하다.
이에 본 발명자는 상술한 제반 사항 및 문제점의 해결에 역점을 두어 미세 비아 홀을 통해 칩의 전극과 캐리어 기판 하부의 전극을 전기적으로 연결하는 새로운 형태의 3차원 구조를 갖는 웨이퍼 레벨 발광소자 패키지를 개발하고자 다년간 심혈을 기울여 예의 연구하던 중 본 발명을 창안하여 완성하게 되었다.
따라서 본 발명의 목적은 종래와 같은 고가의 패키징 공정들 없이 전공정을 웨이퍼 레벨로 제조하여 칩 집적도와 생산수율을 향상 및 저가격화를 실현할 수 있도록 하는 LED 패키지 및 그 제조방법을 제공하는 데 있는 것이다.
본 발명의 다른 목적은 에피층의 손상이나 크랙 발생을 방지하여 신뢰성을 향상시킬 수 있도록 하는 LED 패키지 및 그 제조방법을 제공하는 데 있는 것이다.
상기와 같은 목적을 달성하기 위해 본 발명의 실시 양태는, 수직으로 관통하는 제1 및 제2비아 홀이 형성된 캐리어 기판과, 상기 캐리어 기판의 상면에 형성된 에피층과, 상기 캐리어 기판과 에피층 사이에 형성된 1형 전극층과, 상기 제2비아 홀의 상부에 위치되는 상기 에피층과 1형 전극층을 수직으로 관통하여 형성된 에피층 비아와, 상기 에피층 비아 주위 및 둘레의 상기 에피층 상면에 형성된 2형 전극층과, 상기 에피층 및 에피층 비아에 형성되고, 상기 에피층 및 1형 전극층을 절연시키는 절연층과, 상기 1형 및 2형 전극층과 대응하여 상기 캐리어 기판의 하면에 형성된 1형 및 2형 전극패드와, 상기 제1비아 홀을 통해 상기 1형 전극층과 1형 전극패드를 전기적으로 연결하는 제1연결회로와, 상기 에피층 비아와 제2비아 홀을 통해 상기 2형 전극층과 2형 전극패드를 전기적으로 연결하는 제2연결회로를 포함하는 것을 특징으로 하는 LED 패키지를 제공한다.
이로써 본 발명은 웨이퍼 레벨에서 한층 간소화된 공정을 통해 집적도와 생산수율을 증대시킬 수 있고, 제조공정 중 에피층의 손상이나 크랙 발생을 방지하여 신뢰성을 향상시킬 수 있다.
본 발명의 다른 실시 양태는, 수직으로 관통하는 비아 홀이 형성된 캐리어 기판과, 상기 캐리어 기판의 상면에 형성된 에피층과, 상기 캐리어 기판과 에피층 사이에 형성된 1형 전극층과, 상기 비아 홀의 상부에 위치되는 에피층과 1형 전극층을 수직으로 관통하여 형성된 에피층 비아와, 상기 에피층 비아 주위 및 둘레의 상기 에피층 상면에 형성된 2형 전극층과, 상기 에피층 및 에피층 비아에 형성되고, 상기 에피층 절연 및 1형 전극층과 2형 전극층을 절연시키는 제1절연층과, 상기 1형 및 2형 전극층에 대응하여 상기 캐리어 기판의 하면에 형성된 1형 및 2형 전극패드와, 상기 비아 홀을 통해 상기 1형 전극층과 1형 전극패드를 전기적으로 연결하는 제1연결회로와, 상기 1형 전극층, 제1연결회로 및 1형 전극패드의 표면에 형성되어 상기 1형 전극층과 2형 전극층의 전기적인 합선을 방지하는 제2절연층과, 상기 비아 홀과 에피층 비아를 통해 상기 2형 전극층과 2형 전극패드 전극 간을 전기적으로 연결하는 제2연결회로를 포함하는 것을 특징으로 하는 LED 패키지를 제공한다.
본 발명의 실시 양태로, 상기 에피층은 상기 1형 전극층 위에 적층 형성된 1형 및 2형 3-5족 반도체층과, 상기 1형 및 2형 3-5족 반도체층 사이에 형성되고 전자와 정공의 재결합에 의해 빛을 생성하는 활성층을 포함하는 것을 특징으로 하는 LED 패키지를 제공할 수 있다.
본 발명의 또 다른 실시 양태는, (a) 성장 기판의 에피층 표면에 1형 전극층을 증착하여 패턴하는 공정 (b) 상기 에피층을 식각하여 적어도 하나 이상의 에피층 비아와 메사 패턴을 형성하는 공정 (c) 상기 에피층 비아와 메사 패턴이 형성된 성장 기판을, 상면에 본딩층이 증착된 캐리어 기판상에 본딩하는 공정 (d) 상기 에피층과 1형 전극층을 제외한 성장 기판을 제거하는 공정 (e) 상기 에피층 비아 주위 및 둘레의 에피층 상면에 2형 전극층을 증착하는 공정 (f) 상기 에피층 비아의 내벽, 에피층의 측벽, 1형 및 2형 전극층에 절연층을 증착 및 패턴하는 공정 (g) 상기 본딩층의 일부분과 에피층 비아가 위치하는 캐리어 기판에 수직으로 관통하는 제1 및 제2비아 홀을 형성하는 공정 (h) 상기 제1 및 제2비아 홀과 캐리어 기판의 하면을 전도성 물질로 도금하여 1형 전극패드 및 2형 전극패드를 형성하면서 상기 1형 전극층과 1형 전극패드 및 2형 전극층과 2형 전극패드를 전기적으로 연결하는 제1 및 제2연결회로를 형성하는 공정을 포함하여 이루어지는 LED 패키지 제조방법을 제공한다.
본 발명의 또 다른 실시 양태는, (a) 성장 기판의 에피층 표면에 1형 전극층을 증착하는 공정 (b) 상기 에피층과 1형 전극층이 형성된 성장 기판을, 상면에 본딩층이 증착된 캐리어 기판상에 본딩하는 공정 (c) 상기 에피층과 1형 전극층을 제외한 성장 기판을 제거하는 공정 (d) 상기 에피층 상면에 2형 전극층을 증착 및 패턴하는 공정 (e) 상기 에피층을 식각하여 적어도 하나 이상의 에피층 비아와 메사 패턴을 형성하는 공정 (f) 상기 1형 전극층과 상기 캐리어 기판의 본딩층을 패턴하는 공정 (g) 상기 에피층 비아의 내벽, 에피층의 측벽, 1형 및 2형 전극층에 절연층을 증착 및 패턴하는 공정 (h) 상기 본딩층의 일부분과 에피층 비아가 위치하는 캐리어 기판에 수직으로 관통하는 제1 및 제2비아 홀을 형성하는 공정 (i) 상기 제1 및 제2비아 홀과 캐리어 기판의 하면을 전도성 물질로 도금하여 1형 전극패드 및 2형 전극패드를 형성하면서 상기 1형 전극층과 1형 전극패드 및 2형 전극층과 2형 전극패드를 전기적으로 연결하는 제1 및 제2연결회로를 형성하는 공정을 포함하여 이루어지는 LED 패키지 제조방법을 제공한다.
본 발명의 또 다른 실시 양태는, (a) 성장 기판의 에피층 표면에 1형 전극층을 증착하는 공정 (b) 상기 에피층과 1형 전극층이 형성된 성장 기판을, 상면에 본딩층이 증착된 캐리어 기판상에 본딩하는 공정 (c) 상기 에피층과 1형 전극층을 제외한 성장 기판을 제거하는 공정 (d) 상기 에피층 상면에 2형 전극층을 증착 및 패턴하는 공정 (e) 상기 에피층을 식각하여 메사 패턴을 형성하는 공정 (f) 상기 1형 전극층과 상기 캐리어 기판의 본딩층을 패턴하는 공정 (g) 상기 에피층에 에피층 비아를 형성하면서 상기 본딩층의 일부분과 캐리어 기판에 수직으로 관통하는 제1 및 제2비아 홀을 형성하는 공정 (h) 상기 에피층 비아의 내벽, 에피층의 측벽, 1형 및 2형 전극층에 절연층을 증착 및 패턴하는 공정 (i) 상기 제1 및 제2비아 홀과 캐리어 기판의 하면을 전도성 물질로 도금하여 1형 전극패드 및 2형 전극패드를 형성하면서 상기 1형 전극층과 1형 전극패드 및 2형 전극층과 2형 전극패드를 전기적으로 연결하는 제1 및 제2연결회로를 형성하는 공정을 포함하여 이루어지는 LED 패키지 제조방법을 제공한다.
본 발명의 또 다른 실시 양태는, (a) 성장 기판의 에피층 표면에 1형 전극층을 증착하여 패턴하는 공정 (b) 상기 에피층을 식각하여 에피층 비아와 메사 패턴을 형성하는 공정 (c) 상기 에피층 비아와 메사 패턴이 형성된 성장 기판을 상면에 본딩층이 증착된 캐리어 기판상에 본딩하는 공정 (d) 상기 에피층과 1형 전극층을 제외한 성장 기판을 제거하는 공정 (e) 상기 에피층 비아 주위 및 둘레의 에피층 상면에 2형 전극층을 증착하는 공정 (f) 상기 에피층 비아의 내벽, 에피층의 측벽, 1형 전극층에 제1절연층을 증착 및 패턴하는 공정 (g) 상기 에피층 비아가 위치하는 캐리어 기판에 수직으로 관통하는 비아 홀을 형성하는 공정 (h) 상기 캐리어 기판의 하면 일부분을 전도성 물질로 도금하여 1형 전극패드를 형성하면서 상기 1형 전극층과 1형 전극패드를 전기적으로 연결하는 제1연결회로를 형성하는 공정 (i) 상기 1형 전극층, 제1연결회로 및 1형 전극패드에 제2절연층을 증착 및 패턴하는 공정 (j) 상기 제2절연층이 형성된 에피층 비아와 비아 홀을 통해 2형 전극층과 2형 전극패드를 전기적으로 연결하는 제2연결회로를 형성하면서 상기 캐리어 기판의 하면 일부분을 전도성 물질로 도금하여 2형 전극패드를 형성하는 공정을 포함하여 이루어지는 LED 패키지 제조방법을 제공한다.
본 발명의 또 다른 실시 양태는, (a) 성장 기판의 에피층 표면에 1형 전극층을 증착하는 공정 (b) 상기 에피층과 1형 전극층이 형성된 성장 기판을, 상면에 본딩층이 증착된 캐리어 기판상에 본딩하는 공정 (c) 상기 에피층과 1형 전극층을 제외한 성장 기판을 제거하는 공정 (d) 상기 에피층의 상면에 2형 전극층을 증착 및 패턴하는 공정 (e) 상기 에피층을 식각하여 에피층 비아와 메사 패턴을 형성하는 공정 (f) 상기 1형 전극층과 캐리어 기판의 본딩층을 패턴하는 공정 (g) 상기 에피층 비아의 내벽, 에피층의 측벽, 1형 전극층 및 2형 전극층에 절연층을 증착 및 패턴하는 공정 (h) 상기 에피층 비아가 위치하는 캐리어 기판에 수직으로 관통하는 비아 홀을 형성하는 공정 (i) 상기 캐리어 기판의 하면 일부분을 전도성 물질로 도금하여 1형 전극패드를 형성하면서 상기 1형 전극층과 1형 전극패드를 전기적으로 연결하는 제1연결회로를 형성하는 공정 (j) 상기 1형 전극층, 제1연결회로 및 1형 전극패드에 제2절연층을 증착 및 패턴하는 공정 (k) 상기 제2절연층이 형성된 에피층 비아와 비아 홀을 통해 2형 전극층과 2형 전극패드를 전기적으로 연결하는 제2연결회로를 형성하면서 상기 캐리어 기판의 하면 일부분을 전도성 물질로 도금하여 2형 전극패드를 형성하는 공정을 포함하여 이루어지는 LED 패키지 제조방법을 제공한다.
상술한 바와 같은 해결 수단 및 구성과 제조방법으로 이루어진 본 발명은 기판(웨이퍼) 상태에서 칩 공정 및 캐리어 기판 공정을 통합하여 전공정이 웨이퍼 레벨 단위로 진행되고, 칩과 캐리어 기판이 일괄 공정으로 함께 형성되면서 종래의 패키지 공정들 없이 LED 패키지를 구현할 수 있어 생산원가를 대폭 절감할 수 있다.
또한, 별도의 서브마운트 없이 캐리어 기판이 서브마운트의 역할을 동시에 수행하므로 경박단소화가 용이하면서 공정의 단순화와 집적도를 향상시켜 생산수율이 증대될 수 있다.
그뿐만 아니라 캐리어 기판에 형성된 비아 홀 위에 에피층이 없는 구조이기 때문에 각 전극 간의 전기적인 연결회로를 형성하는 비아를 한 번의 공정으로 간략하게 형성할 수 있다.
게다가 얇은 두께의 에피층은 비아 홀 공간에 의해 떠 있는 부분 없이 전면이 캐리어 기판에 접합된 구조를 갖기 때문에 제조공정 중 에피층의 손상이나 크랙 발생을 방지할 수 있고, 이와 더불어 각층은 열팽창계수가 다른 여러 소재들로 구성되지 않고, 각층은 전면이 열팽창 계수가 동일한 소재로 구성되어 있기 때문에 패키지 내부의 국부적인 응력 집중을 방지할 수 있어 LED 패키지의 성능 및 신뢰성 향상을 도모할 수 있다.
도 1 및 도 2는 종래의 기술에 따른 LED 패키지의 일례를 국부적으로 나타낸 단면 구성도,
도 3은 본 발명의 제1실시 예에 따른 LED 패키지로 에피공정이 완료된 성장 기판의 에피층 표면에 1형 전극층이 증착된 상태의 국부 단면도,
도 4는 본 발명의 제1실시 예에 따른 LED 패키지로 성장 기판의 상부에 형성된 에피층에 메사 패턴 및 1형 전극층 패턴이 형성된 상태의 국부 단면도,
도 5는 본 발명의 제1실시 예에 따른 LED 패키지로 성장 기판을 웨이퍼 본딩층이 형성된 캐리어 기판상에 웨이퍼 본딩한 상태의 국부 단면도,
도 6은 본 발명의 제1실시 예에 따른 LED 패키지로 에피층과 1형 전극층을 캐리어 기판에 남기고 성장 기판만을 제거한 상태의 국부 단면도 및 평면도,
도 7은 본 발명의 제1실시 예에 따른 LED 패키지로 2형 전극층 및 절연층이 증착하여 패턴된 상태의 국부 단면도 및 평면도,
도 8은 본 발명의 제1실시 예에 따른 LED 패키지로 캐리어 기판에 칩당 두 개의 비아 홀을 형성한 상태의 국부 단면도 및 평면도,
도 9는 본 발명의 제1실시 예에 따른 LED 패키지로 캐리어 기판에 1형 및 2형 전극패드와 제1 및 제2연결회로를 형성한 상태의 국부 단면도 및 평면도,
도 10은 본 발명의 제1실시 예에 따른 LED 패키지로 캐리어 기판에 1형 및 2형 전극패드와 제1 및 제2연결회로를 형성한 상태의 저면도,
도 11은 본 발명의 제1실시 예에 따른 LED 패키지를 나타낸 국부 단면도,
도 12는 본 발명의 제2실시 예에 따른 LED 패키지로 성장 기판 제거까지 제1실시예와 동일한 공정을 적용한 상태의 국부 단면도 및 평면도,
도 13은 본 발명의 제2실시 예에 따른 LED로 2형 전극층 및 제1절연층이 증착 및 패턴된 상태의 국부 단면도 및 평면도,
도 14는 본 발명의 제2실시 예에 따른 LED 패키지로 캐리어 기판에 칩당 하나의 비아 홀을 형성한 상태의 국부 단면도 및 평면도,
도 15는 본 발명의 제2실시 예에 따른 LED 패키지로 캐리어 기판에 1형 전극패드와 제1연결회로를 형성한 상태의 국부 단면도 및 평면도,
도 16은 본 발명의 제2실시 예에 따른 LED 패키지로 제2절연층이 증착 및 패턴된 상태의 국부 단면도 및 평면도,
도 17은 본 발명의 제2실시 예에 따른 LED 패키지로 제2절연층이 증착 및 패턴된 상태의 국부 저면도,
도 18은 본 발명의 제2실시 예에 따른 LED 패키지로 캐리어 기판에 2형 전극패드와 제2연결회로를 형성한 상태의 국부 단면도 및 평면도,
도 19는 본 발명의 제2실시 예에 따른 LED 패키지로 캐리어 기판에 2형 전극패드와 제2연결회로를 형성한 상태의 국부 저면도,
도 20은 본 발명의 제2실시 예에 따른 LED 패키지를 나타낸 국부 단면도,
도 3은 본 발명의 제1실시 예에 따른 LED 패키지로 에피공정이 완료된 성장 기판의 에피층 표면에 1형 전극층이 증착된 상태의 국부 단면도,
도 4는 본 발명의 제1실시 예에 따른 LED 패키지로 성장 기판의 상부에 형성된 에피층에 메사 패턴 및 1형 전극층 패턴이 형성된 상태의 국부 단면도,
도 5는 본 발명의 제1실시 예에 따른 LED 패키지로 성장 기판을 웨이퍼 본딩층이 형성된 캐리어 기판상에 웨이퍼 본딩한 상태의 국부 단면도,
도 6은 본 발명의 제1실시 예에 따른 LED 패키지로 에피층과 1형 전극층을 캐리어 기판에 남기고 성장 기판만을 제거한 상태의 국부 단면도 및 평면도,
도 7은 본 발명의 제1실시 예에 따른 LED 패키지로 2형 전극층 및 절연층이 증착하여 패턴된 상태의 국부 단면도 및 평면도,
도 8은 본 발명의 제1실시 예에 따른 LED 패키지로 캐리어 기판에 칩당 두 개의 비아 홀을 형성한 상태의 국부 단면도 및 평면도,
도 9는 본 발명의 제1실시 예에 따른 LED 패키지로 캐리어 기판에 1형 및 2형 전극패드와 제1 및 제2연결회로를 형성한 상태의 국부 단면도 및 평면도,
도 10은 본 발명의 제1실시 예에 따른 LED 패키지로 캐리어 기판에 1형 및 2형 전극패드와 제1 및 제2연결회로를 형성한 상태의 저면도,
도 11은 본 발명의 제1실시 예에 따른 LED 패키지를 나타낸 국부 단면도,
도 12는 본 발명의 제2실시 예에 따른 LED 패키지로 성장 기판 제거까지 제1실시예와 동일한 공정을 적용한 상태의 국부 단면도 및 평면도,
도 13은 본 발명의 제2실시 예에 따른 LED로 2형 전극층 및 제1절연층이 증착 및 패턴된 상태의 국부 단면도 및 평면도,
도 14는 본 발명의 제2실시 예에 따른 LED 패키지로 캐리어 기판에 칩당 하나의 비아 홀을 형성한 상태의 국부 단면도 및 평면도,
도 15는 본 발명의 제2실시 예에 따른 LED 패키지로 캐리어 기판에 1형 전극패드와 제1연결회로를 형성한 상태의 국부 단면도 및 평면도,
도 16은 본 발명의 제2실시 예에 따른 LED 패키지로 제2절연층이 증착 및 패턴된 상태의 국부 단면도 및 평면도,
도 17은 본 발명의 제2실시 예에 따른 LED 패키지로 제2절연층이 증착 및 패턴된 상태의 국부 저면도,
도 18은 본 발명의 제2실시 예에 따른 LED 패키지로 캐리어 기판에 2형 전극패드와 제2연결회로를 형성한 상태의 국부 단면도 및 평면도,
도 19는 본 발명의 제2실시 예에 따른 LED 패키지로 캐리어 기판에 2형 전극패드와 제2연결회로를 형성한 상태의 국부 저면도,
도 20은 본 발명의 제2실시 예에 따른 LED 패키지를 나타낸 국부 단면도,
이하, 본 발명에 따른 실시 예를 첨부된 도면을 참조하여 보다 구체적으로 설명한다.
이에 앞서, 후술하는 용어들은 본 발명에서의 기능을 고려하여 정의된 것으로서, 이는 본 발명의 기술적 사상에 부합되는 개념과 당해 기술분야에서 통용 또는 통상적으로 인식되는 의미로 해석되어야 함을 명시한다.
또한, 본 발명과 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
여기서 첨부된 도면들은 설명과 이해의 편의 및 명확성을 위해 일부분을 과장하거나 간략화하여 도시한 것으로 각 구성요소는 실제크기와 정확하게 일치하지 않는다.
<제1실시 예>
도 11은 본 발명의 제1실시 예에 따른 LED 패키지를 나타낸 국부 단면도로서, 도시된 바와 같이 크게 캐리어 기판(100), 제1비아 홀(101), 제2비아 홀(102), 본딩층(110), 에피층(200), 1형 전극층(210), 에피층 비아(220), 2형 전극층(230), 절연층(240), 1형 전극패드(250), 2형 전극패드(260), 제1연결회로(270), 제2연결회로(280)를 포함하여 구성된다.
캐리어 기판(100)은 서브마운트의 역할을 동시에 하는 부분으로, 상면과 하면을 수직으로 관통하는 제1 및 제2비아 홀(101/102)이 형성되어 있다.
그리고 제1 및 제2비아 홀(101/102)의 지름은 10~100㎛ 범위로 형성될 수 있고, 최종 완제품의 크기, 칩의 크기 및 에피층(200)의 패턴에 따라 서로 일정 간격을 두고 이격 배열될 수 있다.
즉, 제1비아 홀(101)은 제1연결회로(270)인 전도성 물질을 통해 1형 전극층(210)과 1형 전극패드(250)를 전기적으로 연결하는 통로이고, 제2비아 홀(102)은 제2연결회로(280)인 전도성 물질을 통해 2형 전극층(230)과 2형 전극패드(260)를 전기적으로 연결하는 통로이다. 이는 제1연결회로(270)와 제2연결회로(280)를 형성하는 과정에서 1형 전극층(210), 제1비아 홀(101), 2형 전극층(230), 제2비아 홀(102)에 전도성 물질이 증착되고, 그와 동시에 1형 전극패드(250)와 2형 전극패드(260)가 형성되어 서로 전기적으로 연결된다.
여기서 제1 및 제2비아 홀(101/102)은 에피층(200)의 1형 및 2형 3-5족 반도체층(201/202)과 활성층(203) 사이의 누설전류를 방지 및 1형 전극층(210)의 절연을 위해 형성되는 절연층(240)을 증착하기 전 혹은 증착한 후 형성될 수 있다.
이러한 제1 및 제2비아 홀(101/102)은 레이저 드릴링을 이용하여 수십 마이크로미터 이하의 미세 비아로 형성할 수 있음은 물론이다.
캐리어 기판(100)은 여러 가지 형태 및 다양한 물질로 구현될 수 있다. 예를 들어, 사각형, 육각형, 팔각형 등의 다각형 형태일 수도 있고, 타원형 형태, 원형 형태 등일 수도 있으며, 알루미나, BN, BeO, 세라믹 등이 적용될 수 있다.
더욱 바람직하게는 가격 대비 열전도도가 우수하고, 성장 기판의 에피층(200)과 열팽창계수 차이가 작고 대면적에도 사용 가능하며, 고방열 특성과 고출력 및 고효율 성능을 갖는 질화알루미늄(AIN)으로 이루어질 수 있으며, 그 두께는 0.2 mm 이하로 적용할 수 있다.
에피층(200)은 성장 기판(400)의 상면에 유기금속화학증착법(MOCVD) 또는 액체상 애피택시얼 성장법, 분자빔 에피택시얼 성장법(MBE) 등으로 성장되어 캐리어 기판(100)과 성장 기판(400)의 본딩 공정을 통해 캐리어 기판(100)상에 형성될 수 있으며, 1형 및 2형 3-5족 반도체층(201/202)과, 이들 1형 및 2형 3-5족 반도체층(201/202) 사이에 적층 형성되는 활성층(203)을 포함한다.
즉, 캐리어 기판(100) 상에 1형 전극층(210)이 형성되고, 이 1형 전극층(210) 위에 1형 3-5족 반도체층(201)과 활성층(203) 및 2형 3-5족 반도체층(202)을 순차적으로 적층된 구조의 에피층(200)이 형성된다. 상기 각 층의 위 또는 아래에는 다른 반도체층이 더 배치될 수도 있으며, 이에 대해 한정하지 않는다.
구체적으로 1형 3-5족 반도체층(201)은 캐리어 기판(100)의 상면에 형성된 1형 전극층(210)의 위에 형성되고 p형 도전성을 갖는다. 활성층(203)은 1형 3-5족 반도체층(201)의 위에 형성되고 전자와 전공의 재결합에 의해 빛을 생성한다. 2형 3-5족 반도체층(202)은 활성층(203)의 위에 형성되고 n형 도전성을 갖는다.
여기서 1형 3-5족 반도체층(201)은 1형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체로, 예를 들어 p-GaN으로 이루어질 수 있고, 1형 도펀트로는 Mg, Zn 등과 같은 p형 도펀트를 사용할 수 있다.
또한, 1형 3-5족 반도체층(201)은 n형 도전성을, 2형 3-5족 반도체층(201)은 p형 도전성을 갖도록 형성할 수도 있다.
활성층(203)은 In(x)Ga(1-x)N (0<x≤1) 등으로 이루어진 발광체 물질을 첨가한 반도체층일 수 있고, 이외에도 InAlGaN, InGaAIP, GaP, GaAsP, AlGaAs, AlGaInP 등의 물질을 이용할 수 있으며, 하나의 양자우물층(single quantum well) 또는 복수 개의 양자우물층(multi quantum wells)으로 구성된 다중 양자우물층 구조일 수 있다.
2형 3-5족 반도체층(202)은 2형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체로, 예를 들어 n-GaN으로 이루어질 수 있고, 2형 도펀트로는 Si, Ge, Sn, Te 등과 같은 n형 도펀트를 사용할 수 있다.
이와 같이 성장 기판에 형성된 에피층(200)과 1형 전극층(210)은 식각 과정을 통해 소정의 영역 및 패턴이 형성되는 데, 성장 기판에 형성된 1형 전극층(210)만으로 웨이퍼 본딩할 수도 있고, 1형 전극층(210) 위에 별도의 본딩층을 형성할 수도 있으며, 1형 전극층(210)은 본딩층(110)을 포함하는 의미일 수 있다. 캐리어 기판(100)에 형성된 본딩층(110)의 일부와 캐리어 기판(100)의 상면 테두리는 평면상에서 볼 때 외부로 노출된다. 에피층(200)의 식각은 플라즈마 건식식각(dry etching)법을 이용할 수 있다.
1형 전극층(210)은 캐리어 기판(100)과 에피층(200) 사이에 형성되고 p형 도전성을 갖는다. 이러한 1형 전극층(210)은 1형 3-5족 반도체층(201)의 아래 전면에 형성되므로 동작전류를 높일 수 있고, 이와 동시에 반사층의 역할을 하여 광추출 성능을 향상시킬 수 있다.
여기서 1형 전극층(210)은 1형 3-5족 반도체층(201)과 오믹접합(ohmic contacts)을 보이면서 광반사율이 높고 웨이퍼 본딩 공정에서 부작용이나 악영향을 초래하지 않는 Ni, Ag, Ti, Au, Cu, ,Al, Rh, Ir, Ru, Pt, Pd, Cr, Mo, W, Sn, 인듐주석산화물(ITO) 등에서 하나 또는 둘 이상을 선택하여 다층으로 형성될 수 있다.
또한, 1형 전극층(210)은 에피층 비아(220) 및 메사 패턴 형성을 위해 에피층(200)을 식각하기 전에 일정 패턴으로 형성되며, 이후 에피층 비아(220) 및 메사 패턴은 플라즈마 건식식각법으로 동시에 형성할 수 있다.
한편, 캐리어 기판(100)에 비아 홀을 형성할 때 에피층 비아(220)를 함께 형성할 수도 있다. 이 경우에는 에피층 비아(220) 없이 메사 패턴만 형성할 수도 있다.
에피층 비아(220)는 제2비아 홀(102)의 테두리 상부에 위치되는 에피층(200)과 1형 전극층(210)을 수직으로 관통하여 형성되며, 제2비아 홀(102)의 지름보다 큰 지름이나 동일한 지름으로 형성될 수 있다.
이러한 에피층 비아(220)와 제2비아 홀(102)은 2형 전극층(230)과 2형 전극패드(260)를 전기적으로 연결하기 위한 통로 역할을 한다.
2형 전극층(230)은 에피층 비아(220) 주위 및 둘레의 에피층(200) 상면에 형성되어 2형 3-5족 반도체층(202)과 전기적으로 접촉되고 n형 도전성을 갖는다.
여기서 2형 전극층(230)은 이종 화합물 및 금속에 대하여 오믹접합(ohmic contact) 특성과 접착성이 좋은 전기전도성 물질일 수 있다. 예를 들면 Ni, Ag, Ti, Au, Cu, ,Al, Rh, Ir, Ru, Pt, Pd, Cr, Mo, W, Sn, 인듐주석산화물(ITO), 인듐 산화물 등에서 하나 또는 둘 이상을 선택하여 다층으로 형성할 수 있다.
또한, 2형 전극층(230)은 에피층 비아(220)를 통해 2형 전극패드(260)와 연결되며, 에피층(200)의 상면 어디에나 위치될 수 있다.
이러한 2형 전극층(230)은 진공증착 또는 도금 등의 방법으로 2형 3-5족 반도체층(202)의 표면에 증착 형성 및 서로 전기적으로 연결되어 2형 3-5족 반도체층(202)에 전류의 공급이 원활하게 이루어지도록 한다.
여기서 1형 및 2형 3-5족 반도체층(201/202)에 대응하여 1형 전극층(210)은 n형 도전성을, 2형 전극층(230)은 p형 도전성을 갖도록 형성할 수도 있다.
절연층(240)은 캐리어 기판(100)의 상면 테두리, 1형 전극층(210)의 일부분, 에피층(200)의 측벽 및 에피층 비아(220) 내벽에 형성되어 1형 및 2형 3-5족 반도체층(201/202)과 활성층(203)의 누설전류를 방지하고, 1형 전극층(210)과 2형 전극층(230)의 전기적인 합선을 방지한다.
이러한 절연층(240)은 이산화규소(SiO2), 실리콘 나이트라이드(Si3N4) 등과 같은 물질로 형성될 수 있고, 화학기상증착법으로 형성될 수 있다.
제1 및 제2연결회로(270/280)는 전극 간의 전기적인 통로인 제1 및 제2비아 홀(101/102)과 함께 관통 전극을 형성하는 것으로, 캐리어 기판(100)과 에피층(200)을 수직으로 관통하는 제1 및 제2비아 홀(101/102)을 전도성 물질로 충전하거나 그 내벽을 전도성 물질로 코팅하여 형성할 수 있다.
그리고 제1 및 제2연결회로(270/280)를 형성하는 과정에서 1형 및 2형 전극패드(250/260)가 함께 형성된다.
여기서 제1 및 제2연결회로(270/280)를 위한 전도성 물질로는 Au, Cu, Ti, Cr, Ta, Al, In, Pd, Co, Ni, Ge, Ag 등에서 선택된 어느 하나 또는 복수의 물질을 다층으로 형성할 수 있으나, 이에 대해 한정하지는 않는다.
이러한 제1 및 제2연결회로(270/280)는 도금을 통해 형성할 수 있으며, 전해도금, 무전해도금, 스크린 인쇄법이나 진공증착 등을 이용하거나 이들 공법을 혼용하여 적용할 수도 있다.
1형 및 2형 전극패드(250/260)는 콘트롤러나 수동소자들로 구성되는 외부장치의 메인보드 등에 접촉되는 부분으로, 1형 및 2형 전극층(210/230)과 대응하여 캐리어 기판(100)의 하면에 형성되어 제1 및 제2연결회로(270/280)를 통해 각각의 전극과 전기적으로 연결되며, 1형 전극패드(250)는 p형 도전성을, 2형 전극패드(260)는 n형 도전성을 갖는다.
여기서 1형 전극패드(250)는 n형 도전성을, 2형 전극패드(260)는 p형 도전성을 갖도록 형성할 수도 있다.
이후로, 1형 전극패드(250) 및 2형 전극패드(260)는 외부 장치의 회로와 안정적인 솔더링을 위해 표면 처리한다. 표면처리는 HASL(Hot Air Solder Leveling), OSP(Organic Solderability Preservative), 무전해 Ni/Au 도금 및 Sn도금 등이 적용될 수 있으며, 이에 대해 한정하지는 않는다.
여기서 1형 및 2형 전극패드(250/260)의 표면처리는 Ni, Au, Ag로 도금할 수 있으며, 제1 및 제2연결회로(270/280)를 형성하는 공정과 하나의 연속공정으로 처리할 수도 있다. 또한, 실리콘 수지층(310)을 코팅 후에 1형 및 2형 전극패드(250/260)를 표면 처리할 수도 있다.
형광체층(300) 및 실리콘 수지층(310)은 발광소자의 보호와 집광효율 향상을 위한 것으로, 에피층(200)과 2형 전극층(230), 절연층(240), 제1 및 제2연결회로(270/280) 상에 형광체층(300)을 코팅한 후, 그 위에 순차적으로 실리콘 수지층(310)을 코팅함으로써 형성된다.
이러한 본 발명의 제1실시 예에 따른 LED 패키지(P)는 전공정을 웨이퍼 레벨 단위로 작업이 가능하고, 칩 공정과 캐리어 기판 공정을 통합한 일괄공정으로 칩이 형성되며, 이와 동시에 캐리어 기판을 형성 가능하므로 단위당 생산성을 크게 증대시킬 수 있다.
그뿐만 아니라 칩과 캐리어 기판(100)과의 전기적인 연결에 필요한 공간을 최소화하여 집적도가 높고, 두 개의 비아 홀(101/102)과 에비층 비아(202)를 통해 칩의 1형 및 2형 전극층(210/230)들과 캐리어 기판 하부의 1형 및 2형 전극패드(250/260)들이 서로 대응하여 전기적으로 연결되는 웨이퍼 레벨의 3차원 구조로 인해 캐리어 기판(100)이 서브마운트 역할을 동시에 수행하여 서브마운트가 별도로 필요 없게 된다.
또한, 패키지(P) 전체의 두께가 0.3 mm 이하로 형성되어 소형화와 경량화가 가능하고 생산원가를 크게 절감할 수 있다. 아울러 제1 및 제2비아 홀(101/102) 위에 에피층(200)이 없는 구조이므로 제조공정 중 에피층(200)의 손상이나 크랙 발생을 방지할 뿐만 아니라 신뢰성을 향상시킬 수 있다.
게다가 패키지(P)의 각층들은 열팽창계수가 동일한 하나의 소재로 이루어져 있기 때문에 각층들의 열팽창 계수 차이에 의한 응력이 각층의 전면에 균일하게 분산되고, 이로 인해 제품의 신뢰성을 도모하고 방열 성능을 제고할 수 있다.
이와 같이 구성된 본 발명의 제1실시 예에 따른 LED 패키지의 제조방법을 도 3 내지 도 11을 참조하여 설명한다.
도 3을 참조하면, 성장 기판(400)의 에피층(200) 표면에 1형 전극층(210)을 증착 및 패턴하여 형성한다. 이때, 1형 전극층(210)은 오믹접합(ohmic contacts)의 역할과 웨이퍼 본딩층의 역할을 동시에 수행할 수도 있고, 별도의 웨이퍼 본딩을 위한 층을 포함할 수도 있다.
여기서 에피층(200)은 사파이어 소재 성장 기판(400)의 상면에 유기금속화학증착법(MOCVD) 또는 액체상 에피택시얼 성장법, 분자빔 에피택시얼 성장법(MBE)으로 형성될 수 있으며, 1형 및 2형 3-5족 반도체층(201/202)과, 이 1형 및 2형 3-5족 반도체층(201/202) 사이에 형성되어 전자와 전공의 재결합에 의해 빛을 생성하는 활성층(203)을 포함한다.
그리고 에피층(200)과 1형 전극층(210)은 식각 과정을 통해 소정의 영역 및 패턴을 형성하며, 에피층(200)의 식각은 플라즈마 건식식각법을 이용할 수 있다.
또한, 1형 전극층(210)은 에피층(200)의 위에 증착 형성되며 에피층 비아(220) 및 메사 패턴 형성을 위해 일정 패턴으로 형성되며 p형 도전성을 갖는다.
여기서 1형 전극층(210)은 1형 3-5족 반도체층(201)과 오믹접합(ohmic contacts)을 보이면서 광반사율이 높고 성장 기판(400)과 캐리어 기판(100)의 본딩 공정에서 부작용 및 악영향을 초래하지 않는 Cr, Ni, Ti, Au, Al, Cu, Mo, W, Ag, Sn, Pd 등에서 어느 하나 또는 둘 이상의 다층으로 이루어질 수 있다.
그리고 성장 기판(400)으로는 화합물 반도체가 성장될 수 있는 사파이어 기판(Al203), GaN, SiC, ZnO, AIN, Si, GaAs 등이 적용될 수 있다.
계속해서 도 4를 참조하면, 에피층(200)을 식각하여 적어도 하나 이상의 에피층 비아(220)와 메사 패턴을 형성한다. 이때, 에피층 비아(220)와 메사 패턴은 웨이퍼 본딩과 레이저리프트오프(Laser Lift Off: LLO) 공정을 통해 성장 기판(400)을 제거한 후에 에피층(200)을 식각하여 형성할 수도 있다.
여기서 에피층 비아(220) 및 메사 패턴은 플라즈마 건식식각법으로 동시에 형성할 수 있다.
또한, 캐리어 기판(100)에 비아를 형성할 때 에피층(200)에 비아를 형성하면서 제2비아 홀(102)을 같이 형성할 수도 있다. 이 경우에는 에피층 비아(220) 없이 메사 패턴만 형성할 수도 있다. 즉, 에피층 비아(220)는 캐리어 기판(100)에 비아 홀을 형성하는 공법을 통해 같이 형성할 수도 있다.
그리고 에피층(200) 상면의 1형 전극층(210) 및 에피층(200)은 패턴 없이 다음 공정으로 진행할 수도 있다.
여기서 1형 전극층(210)은 오믹접합(ohmic contacts)의 역할과 웨이퍼 본딩층의 역할을 동시에 할 수도 있고 별도의 웨이퍼 본딩을 위한 층을 포함할 수도 있다.
계속해서 도 5를 참조하면, 에피층 비아(220)와 메사 패턴이 형성된 성장 기판(400)을 상면에 본딩층(110)이 형성된 캐리어 기판(100)상에 서로 맞대어 본딩한다.
여기서 캐리어 기판(100)은 고방열 특성과 고출력 및 고효율 성능을 갖는 질화 알루미늄(AIN)으로 이루어지는 것이 바람직하며, 그 두께는 0.2 mm 이하로 적용할 수 있다.
또한, 본딩층(110)의 패턴은 도 5의 (a)와 같이 에피층 비아(220) 및 메사 패턴과 대응되는 패턴으로 성장 기판(400)과 캐리어 기판(100)을 본딩하기 전이나 도 5의 (b)와 같이 성장 기판(400)과 캐리어 기판(100)을 본딩한 후에 형성할 수 있다. 이때, 캐리어 기판(100)의 상면 테두리는 평면상에서 볼 때 외부로 노출된다.
이러한 본딩층(110)은 Au, Sn을 다층으로 진공 증착하거나 Au와 Sn을 혼합하여 도금이나 진공 증착으로 증착할 수 있다. 이때, 캐리어 기판(100)과의 접합력을 높이기 위해 Ti, Ni를 진공 증착한 후 Au, Sn을 진공 증착할 수도 있고, Ti, Cu를 진공 증착하고 Ni, Au를 도금한 후 Au, Sn을 도금하여 형성할 수도 있다. 또한, AuSn층 뿐만 아니라 솔더링이 가능한 금속층, 예를 들어 SnPb, AuSi, AuGe 등을 적용할 수 있으며, 이에 대해 한정하지 않는다.
이외에 흐름성 및 가교 반응 밀도가 우수한 BCB(benzocyclobutene)를 코팅하는 경우에는 캐리어 기판(100) 위에 스핀 코팅을 하여 4~5㎛ 두께로 전면 도포하거나 캐리어 기판(100) 위에 Ti, Cu를 진공 증착한 후에 BCB를 도포할 수 있다. BCB뿐만 아니라 Polyimide(PI), SU8 등도 적용할 수 있으며, 이에 대해 한정하지 않는다.
계속해서 도 6을 참조하면, 성장 기판(400)과 캐리어 기판(100)을 본딩한 후에 캐리어 기판(100)상에서 에피층(200)과 1형 전극층(210)을 제외하고 성장 기판(400)을 제거한다. 이때, 에피층(200)의 메사 매턴과 1형 전극층(210)을 패턴하지 않고 진행한 경우는 성장 기판(400)을 제거한 후에 패턴을 하게 된다.
여기서 성장 기판(400)은 레이저리프트오프(Laser Lift Off: LLO) 공법을 이용하여 제거할 수 있다. 또 화학적 방법으로 리프트오프(Chemical Lift Off: CLO)하여 제거할 수도 있다. 만약 성장 기판(400)을 제거하지 않으면 2형 3-5족 반도체층(202)의 표면이 노출되지 않아 각 전극 간을 전기적으로 연결할 수 없게 된다.
계속해서 도 7을 참조하면, 에피층 비아(220) 주위 및 둘레의 에피층(200) 상면에 2형 전극층(230)을 증착하여 패턴한다.
이때, 2형 3-5족 반도체층(202)은 플라즈마 건식식각을 통해 필요한 두께만 남기고 제거한 후 그 위에 진공 증착으로 2형 전극층(230)을 형성할 수 있다.
이러한 2형 전극층(230)은 예를 들면 Ni, Ag, Ti, Au, Cu, ,Al, Rh, Ir, Ru, Pt, Pd, Cr, Mo, W, Sn 인듐주석산화물(ITO) 등에서 하나 또는 둘 이상을 선택하여 다층으로 형성할 수 있다.
한편, LLO 공정 이후에 여러 번의 포토리소그라피(photo lithography) 공정이 진행되는 데 에피층(200), 1형 전극층(210), 본딩층(110) 및 2형 전극층(230)의 두께로 인한 각층들 간의 높이 차가 클 경우 포토리소그라피 공정으로 패턴을 형성하는 데 어려움을 수반하게 되고, 또 각 전극들 간의 연결회로를 형성 시 불필요한 부분까지 도금되지 않도록 하기 위해 도금 전에 포토레지스트(PR)로 스핀 코팅 및 패턴을 하게 되는 데, 이때 각 층들 간의 높이 차가 크면 각 층들의 경계면에 포토레지스트가 잘 도포되지 않을 수 있다.
따라서 에피층(200), 1형 전극층(210), 본딩층(110) 및 2형 전극층(230)의 최대 높이 차이가 작도록 함으로써 패키징 공정을 한층더 원활하게 진행할 수 있다.
에피층(200)의 상면에 2형 전극층(230)을 증착 및 패턴한 후에 에피층 비아(220)의 내벽, 에피층(200)의 측벽, 1형 및 2형 전극층(210/230) 및 캐리어 기판(100)의 노출된 상면에 절연층(240)을 증착하고 패턴한다.
이러한 절연층(240)은 에피층(200)의 1형 및 2형 3-5족 반도체층(201/202)에서 누설되는 전류를 절연하고, 1형 및 2형 전극층(210/230)이 전기적으로 서로 연결되는 것을 방지한다.
여기서 절연층(240)은 이산화규소(SiO2), 실리콘 나이트라이드(Si3N4) 등과 같은 물질로 형성될 수 있고, 화학기상증착법으로 형성될 수 있다.
계속해서 도 8을 참조하면, 본딩층(110)의 일부분과 에피층 비아(220)가 위치하는 캐리어 기판(100)에 수직으로 관통하는 제1 및 제2비아 홀(101/102)을 형성한다. 이때, 앞 공정에서 에피층 비아(220)를 형성하지 않고 진행한 경우는 캐리어 기판(100)에 제1 및 제2비아 홀(101/102)을 형성할 때 함께 형성할 수 있다.
여기서 제1 및 제2비아 홀(101/102)은 각 전극들 간을 전기적으로 연결하는 통로로서 레이저 드릴링을 이용하여 수십 마이크로미터 이하의 미세 비아로 형성할 수 있다.
계속해서 도 9 및 도 10을 참조하면, 제1 및 제2비아 홀(101/102)과 캐리어 기판(100)의 하면을 전도성 물질로 도금하여 1형 전극패드(250) 및 2형 전극패드(260)를 형성함으로써 1형 전극층(210)과 1형 전극패드(250) 및 2형 전극층(230)과 2형 전극패드(260) 전극 간을 서로 전기적으로 연결하는 제1 및 제2연결회로(270/280)를 형성한다. 이때, 제1 및 제2연결회로(270/280)와 1형 및 2형 전극패드(250/260)는 동시에 형성할 수 있다.
여기서 제1 및 제2연결회로(270/280)를 위한 전도성 물질로는 Au, Cu, Ti, Cr, Ta, Al, In, Pd, Co, Ni, Ge, Ag 등에서 선택된 어느 하나 또는 복수의 물질을 다층으로 형성할 수 있으나, 이에 대해 한정하지는 않는다.
이러한 제1 및 제2연결회로(270/280)는 도금을 통해 형성할 수 있으며, 전해도금, 무전해도금, 스크린 인쇄업이나 진공증착 등을 이용하거나 이들 공법을 혼용하여 적용할 수도 있다.
이후로, 1형 전극패드(250) 및 2형 전극패드(260)는 외부 장치의 회로와 안정적인 솔더링을 위해 표면 처리한다. 표면처리 방법으로는 HASL(Hot Air Solder Leveling), OSP(Organic Solderability Preservative), 무전해 Ni/Au 도금 및 Sn도금 등이 적용될 수 있으며, 이에 대해 한정하지는 않는다.
여기서 1형 및 2형 전극패드(250/260) 하면의 표면처리는 Ni, Au, Ag 등으로 도금할 수 있으며, 제1 및 제2연결회로(270/280)를 형성하는 공정과 하나의 연속공정으로 처리할 수도 있다. 또한, 실리콘 수지층(310)을 코팅한 후에 1형 및 2형 전극패드(250/260)를 표면 처리할 수도 있다.
계속해서 도 11을 참조하면, 에피층(200)과 2형 전극층(230), 절연층(240) 및 제1 및 제2연결회로(270/280) 상에 형광체를 코팅하여 형광체층(300)을 형성하고, 다음으로 형광체층(300)의 표면에 실리콘 수지를 코팅하여 실리콘 수지층(310)을 형성하며, 마지막으로 하나의 발광소자 패키지 칩과 인접하는 다른 발광소자 패키지 칩 사이의 경계인 스크라이브 영역을 따라 다이싱 또는 브레이킹하는 공정을 통해 낱개의 발광소자 패키지 칩으로 분리하면 공정이 완료된다.
여기서 형광체와 실리콘 수지는 스핀코팅의 회전수를 조절하여 50㎛ 두께 정도로 도포할 수 있다. 형광체 및 실리콘 수지의 코팅은 디스펜싱 공법, 몰딩 방법 등으로 형성할 수도 있고, 이들 공법을 혼용해서 적용할 수도 있다.
이러한 본 발명의 제1실시 예에 따른 LED 패키지의 제조방법은 칩 공정과 캐리어 기판(100) 공정을 통합하여 전공정에서 웨이퍼 레벨 단위로 패키지를 제조할 수 있어 생산원가를 대폭 절감할 수 있을 뿐만 아니라 캐리어 기판(100)에 형성된 제1 및 제2비아 홀(101/102)의 위에 에피층(200)이 없는 구조이기 때문에 각 전극 간의 전기적인 연결회로를 형성하는 비아를 한 번의 공정으로 형성할 수 있으며, 에피층(200)의 손상 및 신뢰성 저하를 막을 수 있다.
또한, 캐리어 기판, 칩 형성 및 패키지 형성을 위한 일련의 공정들이 하나로 통합되어 제조과정에서 캐리어 기판(100)의 기능적 역할과 함께 칩의 전극들과 회로 연결이 웨이퍼 단위로 이루어지므로 생산원가를 대폭 절감할 수 있다.
<제2실시 예>
도 19는 본 발명의 제2실시 예에 따른 LED 패키지를 나타낸 국부 단면도로서, 도시된 바와 같이 크게 캐리어 기판(100), 비아 홀(103), 본딩층(110), 에피층(200), 1형 전극층(210), 에피층 비아(220), 2형 전극층(230), 제1 및 제2절연층(241/242), 1형 전극패드(250), 2형 전극패드(260), 제1연결회로(270), 제2연결회로(280)을 포함하여 구성된다.
여기서 본 발명의 제2실시 예의 구성요소 중 상술한 제1실시 예와 동일 또는 유사한 작용효과를 갖는 부분은 제1실시 예와 동일한 참조부호를 사용하며, 그 반복적인 설명은 생략한다.
캐리어 기판(100)은 서브마운트의 역할을 동시에 하는 부분으로, 상면과 하면을 수직으로 관통하는 비아 홀(103)이 형성되어 있다.
여기서 비아 홀(103)의 지름은 10~100㎛ 범위로 형성될 수 있고, 최종 완제품의 크기, 칩의 크기 및 에피층(200)의 패턴에 따라 서로 일정 간격을 두고 이격 배열될 수 있다.
즉, 비아 홀(103)은 1형 전극층(210)과 1형 전극패드(250)를 제1연결회로(270)인 전도성 물질을 통해 전기적으로 연결하는 통로임과 동시에 1형 전극층(210), 1형 전극패드(250) 및 제1연결회로(270)를 제2절연층(242)으로 절연한 후에 2형 전극층(230)과 2형 전극패드(260)를 제2연결회로(280)인 전도성 물질을 통해 전기적으로 연결하는 통로 역할을 수행한다.
1형 전극층(210)은 에피층 비아(220) 및 메사 패턴 형성을 위해 에피층(200)을 식각하기 전에 일정 패턴으로 형성되며, 이후 에피층 비아(220) 및 메사 패턴은 플라즈마 건식식각법으로 동시에 형성할 수 있다.
에피층 비아(220)는 비아 홀(103)의 상부에 위치되는 에피층(200)과 1형 전극층(210)을 수직으로 관통하여 형성된다.
여기서 에피층 비아(220)는 비아 홀(103)보다 크게 형성된다.
이러한 에피층 비아(220)와 비아 홀(103)은 1형 전극층(210)과 1형 전극패드(250) 및 2형 전극층(230)과 2형 전극패드(260)를 전기적으로 연결하기 위한 통로 역할을 수행한다.
제1절연층(241)은 캐리어 기판(100)의 상면 테두리와 에피층(200)의 측벽, 에피층 비아(220)의 내벽에 증착 및 패턴으로 형성되어 1형 3-5족 반도체층(201)과 활성층(203) 및 1형 전극층(210)을 전기적으로 절연시킨다.
이러한 제1절연층(241)은 이산화규소(SiO2), 실리콘 나이트라이드(Si3N4) 등과 같은 물질로 형성될 수 있고, 화학기상증착법으로 형성될 수 있다.
제1연결회로(270)는 각 전극 간의 전기적인 통로인 비아 홀(103)과 함께 관통 전극을 형성하는 것으로, 캐리어 기판(100)과 에피층(200)을 수직으로 관통하는 비아 홀(103)의 내벽을 전도성 물질로 코팅하여 형성할 수 있다.
그리고 제1연결회로(270)를 형성하는 과정에서 1형 전극패드(250)가 함께 형성된다.
이러한 제1연결회로(270)와 1형 전극패드(250)는 도금을 통해 형성할 수 있으며, 무전해도금, 전해도금, 스크린 인쇄법이나 진공증착 등을 이용하거나 이들 공법을 혼용하여 적용할 수도 있다.
제2절연층(242)은 1형 전극층(210), 제1연결회로(270), 1형 전극패드(250)의 표면에 형성되어 1형 전극층(210), 제1연결회로(270) 및 1형 전극패드(250)를 전기적으로 절연시킨다.
이러한 제2절연층(242)은 제1절연층(241)과 마찬가지로 이산화규소(SiO2), 실리콘 나이트라이드(Si3N4) 등과 같은 물질로 형성될 수 있고, 화학기상증착법으로 형성될 수 있다.
제2연결회로(280)는 제2절연층(242)을 형성한 후 제1연결회로(270)와 동일하게 각 전극 간의 전기적인 통로인 비아 홀(103)과 함께 관통 전극을 형성하는 것으로, 캐리어 기판(100)과 에피층(200)을 수직으로 관통하는 비아 홀(103)을 전도성 물질로 충전하거나 그 내벽을 전도성 물질로 코팅하여 형성할 수 있다.
그리고 제2연결회로(280)를 형성하는 과정에서 2형 전극패드(260)가 함께 형성된다.
이러한 제2연결회로(280)와 2형 전극 패드(260)는 도금을 통해 형성할 수 있으며, 무전해도금, 전해도금과 스크린 인쇄법이나 진공증착 등을 이용하거나 이들 공법을 혼용해서 적용할 수도 있다.
이후로, 1형 전극패드(250) 및 2형 전극패드(260)는 외부 장치의 회로와 안정적인 솔더링을 위해 표면 처리한다. 표면처리는 HASL(Hot Air Solder Leveling), OSP(Organic Solderability Preservative), 무전해 Ni/Au 도금 및 Sn도금 등이 적용될 수 있으며, 이에 대해 한정하지는 않는다.
여기서 1형 및 2형 전극패드(250/260)의 표면처리는 Ni, Au, Ag로 도금할 수 있으며, 제2연결회로(280)를 형성하는 공정과 하나의 연속공정으로 처리할 수도 있다.
또한, 실리콘 수지층(310)을 코팅한 후에 1형 및 2형 전극패드(250/260)를 표면 처리할 수도 있다.
형광체층(300) 및 실리콘 수지층(310)은 발광소자의 보호와 집광효율 향상을 위한 것으로, 에피층(200), 제2절연층(242), 제1 및 제2연결회로(270/280) 상에 형광체층(300)을 코팅한 후, 그 위에 순차적으로 실리콘 수지층(310)을 코팅함으로써 형성된다.
이러한 본 발명의 제2실시 예에 따른 LED 패키지(P')는 상술한 제1실시 예의 효과뿐만 아니라 칩과 캐리어 기판(100)과의 전기적인 연결에 필요한 공간을 최소화하여 집적도를 한층 더 높일 수 있고, 칩이 차지하는 공간 하면에 위치한 하나의 비아를 통해 칩의 1형 및 2형 전극층(210/230)들과 캐리어 기판 하부의 1형 및 2형 전극패드(250/260)들이 서로 전기적으로 연결되는 3차원 구조가 형성된다.
특히 제1 및 제2절연층(241/242)에 의해 이중으로 절연되어 칩 하부에 위치한 비아 하나만으로도 1형 전극층(210)과 제1연결회로(270)와의 전기적인 합선 없이 2형 전극층(230)이 연결되어 집적도가 극대화되며, 아울러 비아 홀(101)의 위에 에피층(200)이 없기 때문에 제조공정 중 에피층의 손상이나 크랙 발생을 방지할 뿐만 아니라 신뢰성을 향상시킬 수 있게 된다.
이와 같이 구성된 본 발명의 제2실시 예에 따른 LED 패키지의 제조방법을 도 12 내지 도 20을 참조하여 설명한다.
도 12를 참조하면, 성장 기판(400)의 에피층(200) 표면에 1형 전극층(210)을 증착 및 패턴 형성하고, 에피층(200)을 식각하여 적어도 하나 이상의 에피층 비아(220)와 메사 패턴을 형성한다.
이때, 에피층 비아(220)와 메사 패턴은 웨이퍼 본딩과 LLO 공정을 통해 성장 기판(400)을 제거한 후에 에피층(200)을 식각하여 형성할 수도 있다. 여기서 1형 전극층(210)이 오믹접합의 역할과 웨이퍼 본딩층의 역할을 동시에 수행할 수도 있고, 별도의 웨이퍼 본딩을 위한 층을 포함할 수도 있다.
그리고 에피층 비아(220)와 메사 패턴이 형성된 성장 기판(400)을, 상면에 본딩층(110)이 증착된 캐리어 기판(100)상에 서로 맞대어 본딩한 후에 캐리어 기판(100)상에서 에피층(200)과 1형 전극층(210)을 제외한 성장 기판(400)을 제거하는 공정은 상술한 제1실시 예와 마찬가지로 진행될 수 있다.
단, 에피층 비아(220)는 비아 홀(103)을 가공하는 공법으로 함께 가공하여 동일 크기로 형성하게 되면, 1형 전극층(210)의 전기적인 연결이 곤란해지므로, 에피층 비아(220)는 성장 기판(400) 제거하는 공정 전 또는 후에 식각 공정을 통해 비아 홀(103)보다 크게 형성을 하여야 하고, 비아 홀(103)은 별도 공정으로 가공하는 것이 바람직하다.
계속해서 도 13을 참조하면, 에피층 비아(220) 주위 및 둘레의 에피층(200) 상면에 2형 전극층(230)을 증착하여 패턴한다. 이때, 에피층 비아(220)를 통해 2형 전극패드(260)와 연결되는 2형 전극층(230)은 에피층(200)의 상면 어디에도 위치할 수 있다.
여기서 에피층(200)을 구성하는 2형 3-5족 반도체층(202)은 플라즈마 건식식각을 통해 필요한 두께만 남기고 제거한 후 그 위에 진공 증착으로 2형 전극층(230)을 형성할 수 있다.
이러한 2형 전극층(230)은 예를 들면 Ni, Ag, Ti, Au, Cu, ,Al, Rh, Ir, Ru, Pt, Pd, Cr, Mo, W, Sn, 인듐주석산화물(ITO) 등에서 하나 또는 둘 이상을 선택하여 다층으로 형성할 수 있다.
이후에 캐리어 기판(100)의 상면 테두리와 에피층 비아(220)의 내벽, 에피층(200)의 측벽 및 1형 전극층(210) 일부분에 제1절연층(241)을 형성한다.
이러한 제1절연층(241)은 에피층(200)의 1 형 및 2형 3-5족 반도체층(201/202)에서 누설되는 전류를 절연하고, 1형 및 2형 전극층(210/230)이 전기적으로 서로 연결되는 것을 방지한다.
여기서 제1절연층(241)은 이산화규소(SiO2), 실리콘 나이트라이드(Si3N4) 등과 같은 물질로 형성될 수 있고, 화학기상증착법으로 형성될 수 있다.
계속해서 도 14를 참조하면, 에피층 비아(220)가 위치하는 캐리어 기판(100)에 수직으로 관통하는 비아 홀(103)을 형성한다.
여기서 비아 홀(103)은 각 전극들 간을 전기적으로 연결하는 통로로서 레이저 드릴링을 이용하여 수십 마이크로미터 이하의 미세 비아로 형성할 수 있다.
계속해서 도 15를 참조하면, 에피층 비아(220) 및 비아 홀(103)의 내벽과 캐리어 기판(100)의 하면 일부분을 전도성 물질로 도금하여 1형 전극패드(250)를 형성하면서 1형 전극층(210)과 1형 전극패드(250)를 전기적으로 연결하는 제1연결회로(270)를 형성한다. 이때, 제1연결회로(270)와 1형 전극패드(250)는 동시에 형성할 수 있다.
계속해서 도 16 및 도 17을 참조하면, 제1연결회로(270) 및 1형 전극층(210)의 절연을 위해 캐리어 기판(100) 상면에 제2절연층(242)을 형성할 뿐만 아니라 캐리어 기판(100)의 하면에 형성된 1형 전극패드(250)의 절연을 위해 캐리어 기판(100)의 하면에도 제2절연층(242)을 형성한다.
여기서 제2절연층(242)의 패턴은 드라이 필름(Photosensitive dry film)의 양면에 라미네이션(lamination)을 접합하여 패턴한 후 습식에칭으로 형성할 수 있다. 만일 액상의 포토레지스트를 이용하여 제2절연층(242)을 패턴할 경우 포토레지스트가 비아 홀(103)의 내벽을 보호하기 곤란하여 습식에칭을 할 수 없게 된다.
즉, 액상의 포토레지스트는 스핀코팅으로 도포하게 되는 데 비아 홀(101)의 가장자리와 내벽에는 도포가 수월하지 않아 비아 홀(103) 내부에 형성된 제1절연층(241)을 습식에칭으로부터 보호할 수 없는 문제가 발생할 수 있다.
이러한 제2절연층(242)은 제1연결회로(270) 및 1형 전극층(210)과 제2연결회로(280) 및 2형 전극층(230) 간이 전기적으로 연결되는 것을 방지하게 된다.
계속해서 도 18 및 도 19를 참조하면, 제2절연층(242)이 증착된 에피층 비아(220)와 비아 홀(103)을 통해 2형 전극층(230)의 상면, 캐리어 기판(100)의 하면 일부분을 전도성 물질로 도금하여 2형 전극패드(260)를 형성함으로써 2형 전극층(230)과 2형 전극패드(260)를 전기적으로 연결하는 제2연결회로(280)를 형성한다. 이때, 제2연결회로(280)와 2형 전극패드(260)는 동시에 형성할 수 있다.
여기서 제1 및 제2연결회로(270/280)를 위한 전도성 물질로는 Au, Cu, Ti, Cr, Ta, Al, In, Pd, Co, Ni, Ge, Ag 등에서 선택된 어느 하나 또는 복수의 물질을 다층으로 형성할 수 있으나, 이에 대해 한정하지는 않는다.
또한, 제1 및 제2연결회로(270/280)는 도금을 통해 형성할 수 있으며, 전해도금, 무전해도금, 스크린 인쇄법이나 진공증착 등을 이용하거나 이들 공법을 혼용하여 적용할 수도 있다.
이후로, 1형 전극패드(250) 및 2형 전극패드(260)의 하면을 외부 장치의 회로와 안정적인 솔더링을 위해 표면 처리한다. 표면처리는 HASL(Hot Air Solder Leveling), OSP(Organic Solderability Preservative), 무전해 Ni/Au 도금 및 Sn도금 등이 적용될 수 있으며, 이에 대해 한정하지는 않는다.
여기서 1형 및 2형 전극패드(250/260)의 하면의 표면처리는 Ni, Au, Ag 등으로 도금할 수 있으며, 제2연결회로(280)를 형성하는 공정과 하나의 연속공정으로 처리할 수도 있다.
계속해서 도 20을 참조하면, 에피층(200)과 제2절연층(242) 및 제2연결회로(280) 상에 형광체를 코팅하여 형광체층(300)을 형성하고, 다음으로 형광체층(300)의 표면에 실리콘 수지를 코팅하여 실리콘 수지층(310)을 형성하며, 마지막으로 하나의 발광소자 패키지 칩과 인접하는 다른 발광소자 패키지 칩 사이의 경계인 스크라이브 영역을 따라 다이싱 또는 브레이킹하는 공정을 통해 낱개의 발광소자 패키지 칩으로 분리하면 공정이 완료된다.
여기서 형광체와 실리콘 수지는 스핀코팅의 회전수를 조절하여 50㎛ 정도의 두께로 도포할 수 있다. 형광체 및 실리콘 수지의 코팅은 디스펜싱 공법, 몰딩 방법 등으로 형성할 수도 있고, 이들 공법을 혼용해서 적용할 수 있다.
이와 같은 본 발명의 제2실시 예에 따른 LED 패키지의 제조방법은 하나의 비아만을 형성함으로 인해 칩의 집적도를 최대화할 수 있다.
한편, 본 발명은 상술한 적어도 하나의 실시 예에 포함되며, 하나의 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 안에서 예시되지 않은 여러 가지 변형과 응용이 가능함은 물론 구성요소의 치환 및 균등한 타 실시 예로 변경할 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어서 명백하다. 따라서 본 발명의 특징에 대한 변형과 응용에 관계된 내용은 본 발명의 범위 내에 포함되는 것으로 해석되어야 할 것이다.
100: 캐리어 기판 101: 제1비아 홀
102: 제2비아 홀 103: 비아 홀
110: 본딩층
200: 에피층 201: 1형 3-5족 반도체층
202: 2형 3-5족 반도체층 203: 활성층
210: 1형 전극층 220: 에피층 비아
230: 2형 전극층 240: 절연층
241: 제1절연층 242: 제2절연층
250: 1형 전극패드 260: 2형 전극패드
270: 제1연결회로 280: 제2연결회로
300: 형광체층 310: 실리콘 수지층
400: 성장 기판
102: 제2비아 홀 103: 비아 홀
110: 본딩층
200: 에피층 201: 1형 3-5족 반도체층
202: 2형 3-5족 반도체층 203: 활성층
210: 1형 전극층 220: 에피층 비아
230: 2형 전극층 240: 절연층
241: 제1절연층 242: 제2절연층
250: 1형 전극패드 260: 2형 전극패드
270: 제1연결회로 280: 제2연결회로
300: 형광체층 310: 실리콘 수지층
400: 성장 기판
Claims (11)
- 수직으로 관통하는 제1 및 제2비아 홀이 형성된 캐리어 기판;
상기 캐리어 기판의 상면에 형성된 에피층;
상기 캐리어 기판과 에피층 사이에 형성된 1형 전극층;
상기 제2비아 홀의 상부에 위치되는 상기 에피층과 1형 전극층을 수직으로 관통하여 형성된 에피층 비아;
상기 에피층 비아 주위 및 둘레의 상기 에피층 상면에 형성된 2형 전극층;
상기 에피층 및 에피층 비아에 형성되고, 상기 에피층 및 1형 전극층을 절연시키는 절연층;
상기 1형 및 2형 전극층과 대응하여 상기 캐리어 기판의 하면에 형성된 1형 및 2형 전극패드;
상기 제1비아 홀을 통해 상기 1형 전극층과 1형 전극패드를 전기적으로 연결하는 제1연결회로;
상기 에피층 비아와 제2비아 홀을 통해 상기 2형 전극층과 2형 전극패드를 전기적으로 연결하는 제2연결회로;
를 포함하는 LED 패키지.
- 수직으로 관통하는 비아 홀이 형성된 캐리어 기판;
상기 캐리어 기판의 상면에 형성된 에피층;
상기 캐리어 기판과 에피층 사이에 형성된 1형 전극층;
상기 비아 홀의 상부에 위치되는 에피층과 1형 전극층을 수직으로 관통하여 형성된 에피층 비아;
상기 에피층 비아 주위 및 둘레의 상기 에피층 상면에 형성된 2형 전극층;
상기 에피층 및 에피층 비아에 형성되고, 상기 에피층 절연 및 1형 전극층과 2형 전극층을 절연시키는 제1절연층;
상기 1형 및 2형 전극층에 대응하여 상기 캐리어 기판의 하면에 형성된 1형 및 2형 전극패드;
상기 비아 홀을 통해 상기 1형 전극층과 1형 전극패드를 전기적으로 연결하는 제1연결회로;
상기 1형 전극층과 제1연결회로 및 1형 전극패드의 표면에 형성되어 상기 1형 전극층과 2형 전극층의 전기적인 합선을 방지하는 제2절연층;
상기 비아 홀과 에피층 비아를 통해 상기 2형 전극층과 2형 전극패드 전극 간을 전기적으로 연결하는 제2연결회로;
를 포함하는 LED 패키지.
- 제 1 항 또는 제 2 항에 있어서,
상기 에피층은 상기 1형 전극층 위에 적층 형성된 1형 및 2형 3-5족 반도체층과, 상기 1형 및 2형 3-5족 반도체층 사이에 형성되어 전자와 정공의 재결합에 의해 빛을 생성하는 활성층을 포함하는 LED 패키지.
- 제 1 항 또는 제 2 항에 있어서,
상기 캐리어 기판은 질화 알루미늄(AIN)으로 이루어진 LED 패키지.
- 다음의 각 공정을 포함하여 이루어지는 LED 패키지 제조방법.
(a) 성장 기판의 에피층 표면에 1형 전극층을 증착하여 패턴하는 공정
(b) 상기 에피층을 식각하여 적어도 하나 이상의 에피층 비아와 메사 패턴을 형성하는 공정
(c) 상기 에피층 비아와 메사 패턴이 형성된 성장 기판을, 상면에 본딩층이 증착된 캐리어 기판상에 본딩하는 공정
(d) 상기 에피층과 1형 전극층을 제외한 성장 기판을 제거하는 공정
(e) 상기 에피층 비아 주위 및 둘레의 에피층 상면에 2형 전극층을 증착하는 공정
(f) 상기 에피층 비아의 내벽, 에피층의 측벽, 1형 및 2형 전극층에 절연층을 증착 및 패턴하는 공정
(g) 상기 본딩층의 일부분과 에피층 비아가 위치하는 캐리어 기판에 수직으로 관통하는 제1 및 제2비아 홀을 형성하는 공정
(h) 상기 제1 및 제2비아 홀과 캐리어 기판의 하면을 전도성 물질로 도금하여 1형 전극패드 및 2형 전극패드를 형성하면서 상기 1형 전극층과 1형 전극패드 및 2형 전극층과 2형 전극패드를 전기적으로 연결하는 제1 및 제2연결회로를 형성하는 공정
- 다음의 각 공정을 포함하여 이루어지는 LED 패키지 제조방법.
(a) 성장 기판의 에피층 표면에 1형 전극층을 증착하는 공정
(b) 상기 에피층과 1형 전극층이 형성된 성장 기판을, 상면에 본딩층이 증착된 캐리어 기판상에 본딩하는 공정
(c) 상기 에피층과 1형 전극층을 제외한 성장 기판을 제거하는 공정
(d) 상기 에피층 상면에 2형 전극층을 증착 및 패턴하는 공정
(e) 상기 에피층을 식각하여 적어도 하나 이상의 에피층 비아와 메사 패턴을 형성하는 공정
(f) 상기 1형 전극층과 상기 캐리어 기판의 본딩층을 패턴하는 공정
(g) 상기 에피층 비아의 내벽, 에피층의 측벽, 1형 및 2형 전극층에 절연층을 증착 및 패턴하는 공정
(h) 상기 본딩층의 일부분과 에피층 비아가 위치하는 캐리어 기판에 수직으로 관통하는 제1 및 제2비아 홀을 형성하는 공정
(i) 상기 제1 및 제2비아 홀과 캐리어 기판의 하면을 전도성 물질로 도금하여 1형 전극패드 및 2형 전극패드를 형성하면서 상기 1형 전극층과 1형 전극패드 및 2형 전극층과 2형 전극패드를 전기적으로 연결하는 제1 및 제2연결회로를 형성하는 공정
- 다음의 각 공정을 포함하여 이루어지는 LED 패키지 제조방법.
(a) 성장 기판의 에피층 표면에 1형 전극층을 증착하는 공정
(b) 상기 에피층과 1형 전극층이 형성된 성장 기판을, 상면에 본딩층이 증착된 캐리어 기판상에 본딩하는 공정
(c) 상기 에피층과 1형 전극층을 제외한 성장 기판을 제거하는 공정
(d) 상기 에피층 상면에 2형 전극층을 증착 및 패턴하는 공정
(e) 상기 에피층을 식각하여 메사 패턴을 형성하는 공정
(f) 상기 1형 전극층과 상기 캐리어 기판의 본딩층을 패턴하는 공정
(g) 상기 에피층에 에피층 비아를 형성하면서 상기 본딩층의 일부분과 캐리어 기판에 수직으로 관통하는 제1 및 제2비아 홀을 형성하는 공정
(h) 상기 에피층 비아의 내벽, 에피층의 측벽, 1형 및 2형 전극층에 절연층을 증착 및 패턴하는 공정
(i) 상기 제1 및 제2비아 홀과 캐리어 기판의 하면을 전도성 물질로 도금하여 1형 전극패드 및 2형 전극패드를 형성하면서 상기 1형 전극층과 1형 전극패드 및 2형 전극층과 2형 전극패드를 전기적으로 연결하는 제1 및 제2연결회로를 형성하는 공정
- 다음의 각 공정을 포함하여 이루어지는 LED 패키지 제조방법.
(a) 성장 기판의 에피층 표면에 1형 전극층을 증착하여 패턴하는 공정
(b) 상기 에피층을 식각하여 에피층 비아와 메사 패턴을 형성하는 공정
(c) 상기 에피층 비아와 메사 패턴이 형성된 성장 기판을 상면에 본딩층이 증착된 캐리어 기판상에 본딩하는 공정
(d) 상기 에피층과 1형 전극층을 제외한 성장 기판을 제거하는 공정
(e) 상기 에피층 비아 주위 및 둘레의 에피층 상면에 2형 전극층을 증착하는 공정
(f) 상기 에피층 비아의 내벽, 에피층의 측벽, 1형 전극층에 제1절연층을 증착 및 패턴하는 공정
(g) 상기 에피층 비아가 위치하는 캐리어 기판에 수직으로 관통하는 비아 홀을 형성하는 공정
(h) 상기 캐리어 기판의 하면 일부분을 전도성 물질로 도금하여 1형 전극패드를 형성하면서 상기 1형 전극층과 1형 전극패드를 전기적으로 연결하는 제1연결회로를 형성하는 공정
(i) 상기 1형 전극층, 제1연결회로 및 1형 전극패드에 제2절연층을 증착 및 패턴하는 공정
(j) 상기 제2절연층이 형성된 에피층 비아와 비아 홀을 통해 2형 전극층과 2형 전극패드를 전기적으로 연결하는 제2연결회로를 형성하면서 상기 캐리어 기판의 하면 일부분을 전도성 물질로 도금하여 2형 전극패드를 형성하는 공정
- 다음의 각 공정을 포함하여 이루어지는 LED 패키지 제조방법.
(a) 성장 기판의 에피층 표면에 1형 전극층을 증착하는 공정
(b) 상기 에피층과 1형 전극층이 형성된 성장 기판을, 상면에 본딩층이 증착된 캐리어 기판상에 본딩하는 공정
(c) 상기 에피층과 1형 전극층을 제외한 성장 기판을 제거하는 공정
(d) 상기 에피층의 상면에 2형 전극층을 증착 및 패턴하는 공정
(e) 상기 에피층을 식각하여 에피층 비아와 메사 패턴을 형성하는 공정
(f) 상기 1형 전극층과 캐리어 기판의 본딩층을 패턴하는 공정
(g) 상기 에피층 비아의 내벽, 에피층의 측벽, 1형 전극층 및 2형 전극층에 절연층을 증착 및 패턴하는 공정
(h) 상기 에피층 비아가 위치하는 캐리어 기판에 수직으로 관통하는 비아 홀을 형성하는 공정
(i) 상기 캐리어 기판의 하면 일부분을 전도성 물질로 도금하여 1형 전극패드를 형성하면서 상기 1형 전극층과 1형 전극패드를 전기적으로 연결하는 제1연결회로를 형성하는 공정
(j) 상기 1형 전극층, 제1연결회로 및 1형 전극패드에 제2절연층을 증착 및 패턴하는 공정
(k) 상기 제2절연층이 형성된 에피층 비아와 비아 홀을 통해 2형 전극층과 2형 전극패드를 전기적으로 연결하는 제2연결회로를 형성하면서 상기 캐리어 기판의 하면 일부분을 전도성 물질로 도금하여 2형 전극패드를 형성하는 공정
- 제 5 항 내지 제 9 항 중 어느 하나의 항에 있어서,
상기 1형 전극패드 및 2형 전극패드를 형성한 후 그 각각의 하면을 외부 회로와 솔더링을 위해 표면 처리하는 것을 특징으로 하는 LED 패키지 제조방법.
- 제 5 항 내지 제 9 항 중 어느 하나의 항에 있어서,
상기 (a) 공정의 에피층은 상기 1형 전극층 위에 적층 형성된 1형 및 2형 3-5족 반도체층과, 상기 1형 및 2형 3-5족 반도체층 사이에 형성되고 전자와 정공의 재결합에 의해 빛을 생성하는 활성층을 포함하는 LED 패키지 제조방법.
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|---|---|---|---|---|
| US11189771B2 (en) * | 2019-12-11 | 2021-11-30 | Mikro Mesa Technology Co., Ltd. | Breathable micro light emitting diode display |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004297095A (ja) | 2001-11-19 | 2004-10-21 | Sanyo Electric Co Ltd | 化合物半導体発光素子の製造方法 |
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| KR20060132337A (ko) * | 2005-06-17 | 2006-12-21 | 삼성전기주식회사 | 칩 패키지 및 그 제조방법 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004297095A (ja) | 2001-11-19 | 2004-10-21 | Sanyo Electric Co Ltd | 化合物半導体発光素子の製造方法 |
| JP2006261290A (ja) | 2005-03-16 | 2006-09-28 | Sumitomo Metal Electronics Devices Inc | 発光素子収納用パッケージの製造方法 |
| KR20060132337A (ko) * | 2005-06-17 | 2006-12-21 | 삼성전기주식회사 | 칩 패키지 및 그 제조방법 |
| KR20080017527A (ko) * | 2006-08-21 | 2008-02-27 | 엘지전자 주식회사 | 발광 소자 패키지 및 그 제조방법 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9391233B2 (en) | 2013-01-25 | 2016-07-12 | Samsung Electronics Co., Ltd. | Method for manufacturing light emitting device package |
| KR20140111905A (ko) * | 2013-03-12 | 2014-09-22 | 박진성 | 웨이퍼 레벨 칩 스케일 발광다이오드 패키지 |
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