KR101127541B1 - Method for fabricating thermoelement array module using Silicon Nanowires and Thermoelement array module thereof, and LED Module - Google Patents

Abstract

본 발명에 따르는 본 발명에 따르는 실리콘 나노 와이어를 이용한 열전소자 어레이 모듈 제조 방법은, (a) 제1절연기판, 상기 제1절연기판위에 형성된 다수개의 제1금속층, 상기 다수개의 제1금속층 위에 각각 형성된 다수개의 p 타입 나노 와이어 모듈을 포함하는 p 타입 나노 와이어층을 제조하는 단계; (b) 제2절연기판, 상기 제2절연기판 위에 형성된 다수개의 제2금속층, 상기 다수개의 제2금속층 위에 각각 형성된 다수개의 n 타입 나노 와이어 모듈을 포함하는 n 타입 나노 와이어 층을 제조하는 단계; (c) 상기 p 타입 나노 와이어층과 상기 n 타입 나노 와이어층을 서로 대향시켜 상기 다수개의 p 타입 나노 와이어 모듈과 상기 다수개의 n 타입 나노 와이어 모듈이 서로 맞물리게 결합하여 본딩하는 단계;를 구비하는 것을 특징으로 한다. According to the present invention, a method of manufacturing a thermoelectric element array module using silicon nanowires according to the present invention includes: (a) a first insulating substrate, a plurality of first metal layers formed on the first insulating substrate, and a plurality of first metal layers respectively; Preparing a p-type nanowire layer comprising a plurality of p-type nanowire modules formed; (b) manufacturing an n-type nanowire layer comprising a second insulating substrate, a plurality of second metal layers formed on the second insulating substrate, and a plurality of n-type nanowire modules formed on the plurality of second metal layers, respectively; (c) opposing the p-type nanowire layer and the n-type nanowire layer to each other so that the plurality of p-type nanowire modules and the plurality of n-type nanowire modules are bonded to each other and bonded to each other. It features.

Description

실리콘 나노 와이어를 이용한 열전소자 어레이 모듈 및 이를 위한 제조 방법, ＬＥＤ 칩{Method for fabricating thermoelement array module using Silicon Nanowires and Thermoelement array module thereof, and LED Module} Thermoelectric element array module using silicon nanowires and manufacturing method therefor, LED chip {Method for fabricating thermoelement array module using Silicon Nanowires and Thermoelement array module about, and LED Module}

본 발명은 열전 소자 제조 방법에 관한 것으로, 더욱 상세하게는 실리콘 나노 와이어를 이용한 열전소자 어레이 모듈 및 이를 위한 제조 방법, LED 칩에 관한 것이다.The present invention relates to a method for manufacturing a thermoelectric device, and more particularly, to a thermoelectric element array module using a silicon nanowire, a manufacturing method for the same, and an LED chip.

열전소자가 구비된 발광 다이오드는 벌크(bulk)기반의 열전소자를 이용하여 냉각 시스템을 형성하고 있다. A light emitting diode equipped with a thermoelectric element forms a cooling system using a bulk-based thermoelectric element.

상기한 벌크기반의 열전소자는 BiTe, PbTe 물질을 기반으로 하며, 현재 소형 냉장고 및 냉온수기 등 많이 사용되고 있으며, 폭넓은 응용을 위하여 효율을 높이는 연구가 진행되고 있다. The bulk-based thermoelectric elements are based on BiTe and PbTe materials, and are currently being used in small refrigerators and hot and cold water heaters, and researches to improve efficiency for a wide range of applications are being conducted.

그러나 상기 BiTe, PbTe 물질은 환경적으로 유해한 물질이므로, 환경적으로 무해한 물질인 실리콘을 이용한 열전소자 제조기술에 대한 연구가 진행되고 있다. 특히 낮은 효율을 향상시키기 위하여 실리콘 나노 와이어 형태의 열전소자에 대한 연구가 활발히 진행되고 있다. However, since BiTe and PbTe materials are environmentally harmful materials, research on the manufacturing technology of thermoelectric devices using silicon, which is an environmentally harmless material, is being conducted. In particular, research is being actively conducted on thermoelectric devices in the form of silicon nanowires in order to improve low efficiency.

그러나 아직까지는 단일(single) 실리콘 나노 와이어 형태에서의 열전소자 연구가 대부분이어서 발광 다이오드 칩에 응용하기에는 한계가 있었다. However, the research on thermoelectric elements in the form of single silicon nanowires has been largely limited, so there is a limit to the application to light emitting diode chips.

본 발명은 LED 칩에 대한 나노 쿨러로서의 역할을 이행하는 실리콘 나노 와이어를 이용한 열전소자 어레이 모듈 및 이를 위한 제조 방법, LED 칩을 제공하는 것을 그 목적으로 한다. It is an object of the present invention to provide a thermoelectric element array module using silicon nanowires, a manufacturing method therefor, and an LED chip using silicon nanowires, which perform a role as a nano cooler for an LED chip.

상기한 목적을 달성하기 위한 본 발명에 따르는 실리콘 나노 와이어를 이용한 열전소자 어레이 모듈 제조 방법은, (a) 제1절연기판, 상기 제1절연기판위에 형성된 다수개의 제1금속층, 상기 다수개의 제1금속층 위에 각각 형성된 다수개의 p 타입 나노 와이어 모듈을 포함하는 p 타입 나노 와이어층을 제조하는 단계; (b) 제2절연기판, 상기 제2절연기판 위에 형성된 다수개의 제2금속층, 상기 다수개의 제2금속층 위에 각각 형성된 다수개의 n 타입 나노 와이어 모듈을 포함하는 n 타입 나노 와이어 층을 제조하는 단계; (c) 상기 p 타입 나노 와이어층과 상기 n 타입 나노 와이어층을 서로 대향시켜 상기 다수개의 p 타입 나노 와이어 모듈과 상기 다수개의 n 타입 나노 와이어 모듈이 서로 맞물리게 결합하여 본딩하는 단계;를 구비하는 것을 특징으로 한다. Method for manufacturing a thermoelectric element array module using a silicon nanowire according to the present invention for achieving the above object, (a) a first insulating substrate, a plurality of first metal layers formed on the first insulating substrate, the plurality of first Preparing a p-type nanowire layer comprising a plurality of p-type nanowire modules each formed on a metal layer; (b) manufacturing an n-type nanowire layer comprising a second insulating substrate, a plurality of second metal layers formed on the second insulating substrate, and a plurality of n-type nanowire modules formed on the plurality of second metal layers, respectively; (c) opposing the p-type nanowire layer and the n-type nanowire layer to each other so that the plurality of p-type nanowire modules and the plurality of n-type nanowire modules are bonded to each other and bonded to each other. It features.

본 발명은 다수개의 단일 열전 소자를 어레이로 구성하여 LED 칩에 대한 나노 쿨러로서의 역할을 이행할 수 있게 한다. The present invention makes it possible to implement a role as a nano cooler for an LED chip by configuring a plurality of single thermoelectric elements in an array.

또한 본 발명은 LED 칩과 다수개의 단일 열전 소자로 구성된 어레이와 히트 싱크를 일체화하여 효과적인 쿨링이 이루어질 수 있게 하는 효과를 야기한다. In addition, the present invention integrates an LED chip and an array consisting of a plurality of single thermoelectric elements and a heat sink to bring about an effect of effective cooling.

도 1은 본 발명에 따른 실리콘 나노 와이어를 이용한 열전소자 어레이 모듈의 구조도.
도 2 및 도 3은 본 발명의 바람직한 제1실시예에 따른 실리콘 나노 와이어를 이용한 열전소자 어레이 모듈 제조방법의 절차도.
도 4는 본 발명의 바람직한 제1실시예에 따른 실리콘 나노 와이어를 이용한 열전소자 어레이 모듈 제조과정을 예시한 도면.
도 5는 본 발명의 바람직한 제1실시예에 따른 웨이퍼 형성 예를 도시한 도면.
도 6은 본 발명의 바람직한 제1실시예에 따른 실리콘 나노 와이어 모듈 형성 방법의 흐름도.
도 7은 본 발명의 바람직한 제1실시예에 따른 실리콘 나노 와이어 모듈을 형성하는 과정을 예시한 도면.
도 8은 본 발명에 따른 실리콘 나노 와이어를 이용한 열전소자 어레이 모듈이 장착된 LED 칩의 구조도.
도 9는 본 발명의 바람직한 제2실시예에 따른 실리콘 나노 와이어를 이용한 열전소자 어레이 모듈의 제조과정을 도시한 도면.
도 10은 본 발명의 바람직한 제3실시예에 따른 실리콘 나노 와이어를 이용한 열전소자 어레이 모듈의 제조과정을 도시한 도면. 1 is a structural diagram of a thermoelectric element array module using silicon nanowires according to the present invention.
2 and 3 is a flow chart of a method of manufacturing a thermoelectric element array module using silicon nanowires according to a first embodiment of the present invention.
4 is a diagram illustrating a manufacturing process of a thermoelectric element array module using silicon nanowires according to a first embodiment of the present invention.
Fig. 5 is a diagram showing an example of wafer formation according to the first preferred embodiment of the present invention.
6 is a flowchart of a method for forming a silicon nanowire module according to a first embodiment of the present invention.
7 is a view illustrating a process of forming a silicon nanowire module according to a first embodiment of the present invention.
8 is a structural diagram of an LED chip equipped with a thermoelectric element array module using silicon nanowires according to the present invention.
9 is a view illustrating a manufacturing process of a thermoelectric element array module using silicon nanowires according to a second exemplary embodiment of the present invention.
10 is a view illustrating a manufacturing process of a thermoelectric element array module using silicon nanowires according to a third exemplary embodiment of the present invention.

<실리콘 나노 와이어를 이용한 열전소자 어레이 모듈><Thermoelectric Array Module Using Silicon Nanowires>

본 발명에 따른 실리콘 나노 와이어를 이용한 열전소자 어레이 모듈을 도 1을 참조하여 설명한다.A thermoelectric element array module using silicon nanowires according to the present invention will be described with reference to FIG. 1.

상기 실리콘 나노 와이어를 이용한 열전소자 어레이 모듈은, p 타입 실리콘 나노 와이어 모듈(100)과, n 타입 실리콘 나노 와이어 모듈(102)과, 상기 p 타입 실리콘 나노 와이어 모듈(100)의 제1단부(S1)와 상기 n 타입 실리콘 나노 와이어 모듈(102)의 제1단부(S2)를 서로 연결하는 제1금속층(104)을 구비하는 다수 개의 단일 열전 소자들(1061~1064), 및 각 단일 열전 소자의 p 타입 실리콘 나노 와이어 모듈의 제2단부와 인접한 단일 열전 소자의 n 타입 실리콘 나노 와이어 모듈의 제2단부를 연결하는 다수 개의 제2금속층(1081~1083)으로 구성되며, 상기 다수 개의 단일 열전 소자(1061~1064)는 어레이 형태로 배치된다.The thermoelectric element array module using the silicon nanowires may include a p-type silicon nanowire module 100, an n-type silicon nanowire module 102, and a first end S1 of the p-type silicon nanowire module 100. ) And a plurality of single thermoelectric elements 1061 to 1064 having a first metal layer 104 connecting the first end S2 of the n-type silicon nanowire module 102 to each other, and each of the single thermoelectric elements. and a plurality of second metal layers 1081 to 1083 connecting the second ends of the n-type silicon nanowire modules of the single thermoelectric device adjacent to the second ends of the p-type silicon nanowire modules. 1061 to 1064 are arranged in an array form.

특히 상기 p 타입 실리콘 나노 와이어 모듈(100)은 p 타입 반도체 기판위에 형성된 다수 개의 p 타입의 나노 와이어들로 이루어지며, 상기 n 타입 실리콘 나노 와이어 모듈(102)은 n 타입 반도체 기판위에 형성된 다수 개의 n 타입의 나노 와이어들로 이루어진다.In particular, the p-type silicon nanowire module 100 is composed of a plurality of p-type nanowires formed on a p-type semiconductor substrate, the n-type silicon nanowire module 102 is a plurality of n formed on an n-type semiconductor substrate Type nanowires.

그리고 상기 제1 및 제2금속층들의 외측에는 절연기판들(108,110)이 위치한다. Insulating substrates 108 and 110 are disposed outside the first and second metal layers.

<실리콘 나노 와이어를 이용한 열전소자 어레이 모듈의 제조><Manufacture of Thermoelectric Array Module Using Silicon Nanowires>

이제 상기 실리콘 나노 와이어를 이용한 열전소자 어레이 모듈의 제조과정을 상세히 설명한다. Now, the manufacturing process of the thermoelectric element array module using the silicon nanowire will be described in detail.

<제1실시예 - 탑 다운(top-down) 방식><First Embodiment-Top-Down Method>

본 발명의 바람직한 제1실시예에 따른 실리콘 나노 와이어를 이용한 열전소자 어레이 모듈을 제조하는 방법을 도 2와 도 4의 (i)를 참조하여 설명한다.A method of manufacturing a thermoelectric element array module using silicon nanowires according to a first exemplary embodiment of the present invention will be described with reference to FIGS. 2 and 4 (i).

상기 실리콘 나노 와이어를 이용한 열전소자 어레이 모듈은, 제1절연기판, 상기 제1절연기판위에 형성된 다수 개의 제1금속층들, 상기 제1금속층들위에 각각 형성된 다수 개의 p 타입 나노 와이어 모듈들을 포함하는 p 타입 나노 와이어층(A)을 제조하는 단계(S10)와, 제2절연기판, 상기 제2절연기판위에 형성된 다수 개의 제2금속층들, 상기 제2금속층들위에 각각 형성된 다수 개의 n 타입 나노 와이어 모듈들을 포함하는 n 타입 나노 와이어 층(B)을 제조하는 단계(S12)와, 상기 p 타입 나노 와이어층(A)과 상기 n 타입 나노 와이어층(B)을 도 4의 (i)에 도시한 바와 같이 서로 맞물리게 결합시켜 본딩하는 단계(S14)에 따라 제조된다. The thermoelectric element array module using the silicon nanowires may include a first insulating substrate, a plurality of first metal layers formed on the first insulating substrate, and a plurality of p-type nanowire modules formed on the first metal layers, respectively. A step S10 of manufacturing a type nanowire layer A, a plurality of n-type nanowire modules each formed on a second insulating substrate, a plurality of second metal layers formed on the second insulating substrate, and on the second metal layers, respectively Step (S12) of manufacturing an n-type nanowire layer (B) comprising a, and the p-type nanowire layer (A) and the n-type nanowire layer (B) as shown in Figure 4 (i) It is manufactured according to the step (S14) of bonding by engaging with each other like.

<p/n 타입 나노 와이어층의 제조><Production of p / n Type Nano Wire Layer>

상기한 p/n 타입 나노 와이어층(A,B)의 제조 과정을 도 3 및 도 4를 참조하여 좀 더 상세히 설명한다. The manufacturing process of the p / n type nanowire layers A and B will be described in more detail with reference to FIGS. 3 and 4.

상기 p/n 타입 나노 와이어층은, 도 4의 (a)에 도시한 바와 같이 절연기판(204)의 표면에 금속층(202)을 형성하는 단계(S20)와, 도 4의 (b)에 도시한 바와 같이 상기 금속층(202)위에 p/n 타입 반도체층(200)을 형성하는 단계(S22)와, 도 4의 (c)에 도시한 바와 같이 상기 p/n 타입 반도체층(200)을 50~100um 등 미리 정해둔 일정 높이까지 연마하는 단계(S24)와, 도 4의 (d)에 도시한 바와 같이 상기 p/n 타입 반도체층(200)에서 나노 와이어가 형성되지 않는 영역을 건식 또는 습식 식각하여 금속층(202)의 표면을 노출시켜 나노 와이어 모듈들이 형성될 모듈 영역들을 패터닝하는 단계(S26)와, 도 4의 (e)에 도시한 바와 같이 각 모듈 영역들이 서로 인접한 모듈 영역들과 절연되도록 상기 금속층(202)의 일부 영역을 건식 또는 습식 식각하여 다수 개의 금속층을 형성하는 단계(S28)와, 도 4의 (f),(g)에 도시한 바와 같이 상기 p/n 타입 반도체층(200)의 상기 모듈 영역들을 패터닝하여 각 모듈 영역들에 p/n 타입 나노 와이어들(208)을 형성하는 단계(S30)와, 도 4의 (h)에 도시한 바와 같이 p/n 타입 나노 와이어들(208)의 상면에 금속층(contact metal)(210)을 형성하는 단계(S32)에 따라 제조된다. The p / n type nanowire layer may include forming a metal layer 202 on the surface of the insulating substrate 204 (S20), as shown in FIG. 4A, and FIG. 4B. As described above, the step of forming the p / n type semiconductor layer 200 on the metal layer 202 (S22), as shown in (c) of FIG. Step (S24) of polishing to a predetermined predetermined height, such as ~ 100um and dry or wet the areas where the nanowires are not formed in the p / n type semiconductor layer 200 as shown in (d) of FIG. Etching to expose the surface of the metal layer 202 to pattern the module regions where the nanowire modules are to be formed (S26), and as shown in FIG. 4E, each module region is insulated from adjacent module regions. Dry or wet etching a portion of the metal layer 202 to form a plurality of metal layers (S28), and FIG. 4. Patterning the module regions of the p / n type semiconductor layer 200 to form p / n type nanowires 208 in the respective module regions as shown in (f) and (g) of FIG. S30), and as shown in FIG. 4H, a contact metal 210 is formed on the top surface of the p / n type nanowires 208.

상기 절연기판(204)으로는 Al₂O₃ 또는 유리 또는 세라믹 기판, Sic 또는 GaN 기판이 채용될 수 있다. 그리고 상기 금속층으로는 Pt, Au, Ni, Ti, Al,Co, Mo, W 등이 채용될 수 있다. Al ₂ O ₃ or a glass or ceramic substrate, a Sic or GaN substrate may be used as the insulating substrate 204. The metal layer may be Pt, Au, Ni, Ti, Al, Co, Mo, W, and the like.

그리고 상기 금속층(202)위에 p/n 타입 반도체층(200)을 형성하는 것은 웨이퍼 본딩 기술을 이용한 접합 방식으로 이루어질 수 있다. In addition, forming the p / n type semiconductor layer 200 on the metal layer 202 may be performed by a bonding method using a wafer bonding technique.

그리고 상기 금속층(202)과 상기 p/n 타입 반도체층(200) 사이에는 도 5에 도시한 규소 화합물 층(silicide layer)(300)이 더 구비될 수 있다. 상기 규소 화합물 층은, 금속층(202)과 p/n 타입 반도체층(200) 사이의 저항을 최소화하며, 식각시에 식각 제한 층(etching stop layer)으로의 역할을 이행한다. The silicon compound layer 300 illustrated in FIG. 5 may be further provided between the metal layer 202 and the p / n type semiconductor layer 200. The silicon compound layer minimizes resistance between the metal layer 202 and the p / n type semiconductor layer 200, and serves as an etching stop layer during etching.

<p/n 타입 나노 와이어들을 생성하는 과정><Process for generating p / n type nanowires>

이제 상기 p/n 타입 나노 와이어들을 생성하는 과정을 도 4 및 도 6 및 도 7을 참조하여 좀 더 설명한다. Now, the process of generating the p / n type nanowires will be described in more detail with reference to FIGS. 4, 6, and 7.

상기 p/n 타입 나노 와이어들은, 상기 p/n 타입 반도체층(200)의 상부 표면에 Ag(206)로 나노 파티클을 형성하는 단계(S40)와, 상기 나노 파티클을 마스크로 하여, 상기 p/n 타입 반도체층(200)을 식각하여 나노 와이어(208)를 형성한 후에 나노 파티클을 제거하는 단계(S42);로 제조된다. The p / n type nanowires may include forming nanoparticles with Ag 206 on an upper surface of the p / n type semiconductor layer 200 (S40), and using the nanoparticles as a mask, and the p / n type nanowires as p / n type nanowires. and etching the n-type semiconductor layer 200 to form nanowires 208 and then removing nanoparticles (S42).

상기 p/n 타입 반도체층(200)의 상면에 Ag(206)로 나노 파티클을 형성하는 과정은, e-beam evap. 또는 thermal evap. 또는 스퍼터(sputter) 방식이나 화학적 코팅 방식(chemical coating method)이 채용될 수 있다. Forming nanoparticles with Ag (206) on the upper surface of the p / n type semiconductor layer 200, e-beam evap. Or thermal evap. Alternatively, a sputter method or a chemical coating method may be employed.

여기서, 상기 식각은 도 7에 도시한 바와 같이 H₂O₂ 및 HF 용액을 이용한 습식 식각이 채용될 수 있다. Here, the etching may be a wet etching using H ₂ O ₂ and HF solution as shown in FIG.

<제2실시예 - 바텀 업(bottom-up) 방식><Second embodiment-bottom-up method>

본 발명의 바람직한 제2실시예에 따른 실리콘 나노 와이어를 이용한 열전소자 어레이 모듈을 제조하는 방법은 다음과 같다. A method of manufacturing a thermoelectric element array module using silicon nanowires according to a second exemplary embodiment of the present invention is as follows.

상기 실리콘 나노 와이어를 이용한 열전소자 어레이 모듈은, 제1절연기판, 상기 제1절연기판위에 형성된 다수 개의 제1금속층들, 상기 제1금속층들위에 각각 형성된 다수 개의 p 타입 나노 와이어 모듈들을 포함하는 p 타입 나노 와이어층을 제조하는 단계와, 제2절연기판, 상기 제2절연기판위에 형성된 다수 개의 제2금속층들, 상기 제2금속층들위에 각각 형성된 다수 개의 n 타입 나노 와이어 모듈들을 포함하는 n 타입 나노 와이어 층을 제조하는 단계와, 상기 p 타입 나노 와이어층과 상기 n 타입 나노 와이어층을 서로 대향시킨 후에 맞물리게 결합시켜 본딩하는 단계에 따라 제조된다. The thermoelectric element array module using the silicon nanowires may include a first insulating substrate, a plurality of first metal layers formed on the first insulating substrate, and a plurality of p-type nanowire modules formed on the first metal layers, respectively. Manufacturing a type nanowire layer, n type nano including a second insulating substrate, a plurality of second metal layers formed on the second insulating substrate, and a plurality of n type nano wire modules formed on the second metal layers, respectively. Preparing a wire layer, and bonding the p-type nanowire layer and the n-type nanowire layer to each other and then interlocking and bonding.

<p/n 타입 나노 와이어층의 제조><Production of p / n Type Nano Wire Layer>

상기한 p/n 타입 나노 와이어층(A,B)의 제조 과정을 도 9를 참조하여 좀더 상세히 설명한다. The manufacturing process of the p / n type nanowire layers A and B will be described in more detail with reference to FIG. 9.

상기 p/n 타입 나노 와이어층은, 도 9의 (a)에 도시한 바와 같이 절연기판(500)의 표면에 금속층(502)을 형성하는 단계와, 도 9의 (b)에 도시한 바와 같이 상기 금속층(502)위에 선택적으로 p/n 타입 반도체층(504)을 증착시켜 형성하는 단계와, 도 9의 (c)에 도시한 바와 같이 상기 금속층(502) 중 나노 와이어 모듈 영역이 서로 인접한 영역들과 절연되도록 상기 금속층(502)의 일부 영역을 건식 또는 습식 식각하여 다수 개의 금속층을 형성하는 단계와, 도 9의 (d)에 도시한 바와 같이 상기 p/n 타입 반도체층(504)의 상면에 Au 촉매(catalyst)를 증착하는 단계와, 도 9의 (e)에 도시한 바와 같이 CVD(chemical vapor deposition, 화학 기상 증착법)에 따라 Si 나노 선을 수직 성장시켜 p/n 타입 나노 와이어들(508)을 생성하는 단계와, 상기 p/n 타입 나노 와이어들(508)의 상면에 금속층(contact metal)(510)을 형성하는 단계에 따라 제조된다. In the p / n type nanowire layer, as shown in FIG. 9A, the metal layer 502 is formed on the surface of the insulating substrate 500, and as shown in FIG. 9B. Selectively depositing a p / n type semiconductor layer 504 on the metal layer 502, and as shown in FIG. 9C, nanowire module regions of the metal layer 502 are adjacent to each other. Forming a plurality of metal layers by dry or wet etching a portion of the metal layer 502 so as to be insulated from the layers, and as shown in FIG. 9 (d), an upper surface of the p / n type semiconductor layer 504. Depositing an Au catalyst on the p-n-type nanowires by vertically growing Si nanowires by CVD (chemical vapor deposition), as shown in FIG. 508, and a metal layer on the top of the p / n type nanowires 508. al) 510 is prepared according to the step of forming.

상기 절연기판(500)으로는 Al₂O₃ 또는 유리 또는 세라믹 기판 또는 Sic 또는 GaN 기판이 채용될 수 있다. 그리고 상기 금속층으로는 W, Mo, Pt, Ti, Ni, Cr, Pd 등이 채용될 수 있다. As the insulating substrate 500, Al ₂ O _{3, a} glass or ceramic substrate, or a Sic or GaN substrate may be employed. The metal layer may be W, Mo, Pt, Ti, Ni, Cr, Pd or the like.

<제3실시예 - 바텀 업(bottom-up) 방식><Third embodiment-bottom-up method>

본 발명의 바람직한 제3실시예에 따른 실리콘 나노 와이어를 이용한 열전소자 어레이 모듈을 제조하는 방법은 다음과 같다. A method of manufacturing a thermoelectric element array module using silicon nanowires according to a third exemplary embodiment of the present invention is as follows.

상기 실리콘 나노 와이어를 이용한 열전소자 어레이 모듈은, 제1절연기판, 상기 제1절연기판위에 형성된 다수 개의 제1금속층들, 상기 제1금속층들위에 각각 형성된 다수 개의 p 타입 나노 와이어 모듈들을 포함하는 p 타입 나노 와이어층을 제조하는 단계와, 제2절연기판, 상기 제2절연기판위에 형성된 다수 개의 제2금속층들, 상기 제2금속층들위에 각각 형성된 다수 개의 n 타입 나노 와이어 모듈들을 포함하는 n 타입 나노 와이어 층을 제조하는 단계와, 상기 p 타입 나노 와이어층과 상기 n 타입 나노 와이어층을 서로 대향시킨 후에 맞물리게 결합시켜 본딩하는 단계에 따라 제조된다. The thermoelectric element array module using the silicon nanowires may include a first insulating substrate, a plurality of first metal layers formed on the first insulating substrate, and a plurality of p-type nanowire modules formed on the first metal layers, respectively. Manufacturing a type nanowire layer, n type nano including a second insulating substrate, a plurality of second metal layers formed on the second insulating substrate, and a plurality of n type nano wire modules formed on the second metal layers, respectively. Preparing a wire layer, and bonding the p-type nanowire layer and the n-type nanowire layer to each other and then interlocking and bonding.

<p/n 타입 나노 와이어층의 제조><Production of p / n Type Nano Wire Layer>

상기한 p/n 타입 나노 와이어층(A,B)의 제조 과정을 도 10을 참조하여 좀더 상세히 설명한다. The manufacturing process of the p / n type nanowire layers A and B will be described in more detail with reference to FIG. 10.

상기 p/n 타입 나노 와이어층은, 도 10의 (a)에 도시한 바와 같이 절연기판(600)의 표면에 나노 와이어 모듈 영역에 대응되는 영역들에 금속층인 그라핀(graphene)층(602)들을 형성하는 단계와, 도 10의 (b)에 도시한 바와 같이 상기 그라핀층(602)위에 그 상면에 상면에 Au 촉매(catalyst)를 증착하는 단계와, 도 10의 (c)에 도시한 바와 같이 CVD(chemical vapor deposition, 화학 기상 증착법)에 따라 Si 나노 선을 수직 성장시켜 p/n 타입 나노 와이어들(606)을 생성하는 단계와, 도 10의 (d)에 도시한 바와 같이 상기 p/n 타입 나노 와이어들(606)의 상면에 금속층(contact metal)(608)을 형성하는 단계에 따라 제조된다. As shown in FIG. 10A, the p / n type nanowire layer includes a graphene layer 602 which is a metal layer in regions corresponding to the nanowire module region on the surface of the insulating substrate 600. Forming a layer, and depositing an Au catalyst on the graphene layer 602 on the graphene layer 602 and an upper surface thereof, as shown in FIG. Vertical growth of Si nanowires according to CVD (chemical vapor deposition) to generate p / n type nanowires 606, and as shown in FIG. It is manufactured according to the step of forming a contact metal (608) on the upper surface of the n-type nanowires 606.

상기 절연기판(600)으로는 Al₂O₃ 또는 유리 또는 세라믹 기판 또는 Sic 또는 GaN 기판이 채용될 수 있다.As the insulating substrate 600, Al ₂ O _{3, a} glass or ceramic substrate, or a Sic or GaN substrate may be employed.

<열전소자 어레이 모듈을 이용한 LED 칩 > <LED Chip Using Thermoelectric Array Module>

이제 상기한 바와 같은 열전소자 어레이 모듈을 이용한 LED 칩의 구조를 도 8을 참조하여 설명한다. Now, the structure of the LED chip using the thermoelectric element array module as described above will be described with reference to FIG. 8.

상기 LED 칩은, P형 반도체층(p-GaN)(402), 활성층(quantum well)(404), N형 반도체층(n-GaN)(406), 제1 및 제2투명 전극층(400, 408)으로 구성되는 LED 소자와, LED 소자의 기판 하부에 배치된 방열 소자(412)와 및 상기 LED 소자의 기판 하부와 상기 방열 소자(412)의 사이에 장착된 열전소자 어레이 모듈(410)로 구성된다. 여기서, 상기 방열 소자(412)는 히트 싱크이다. The LED chip may include a P-type semiconductor layer (p-GaN) 402, an active layer (quantum well) 404, an N-type semiconductor layer (n-GaN) 406, and first and second transparent electrode layers 400. An LED element consisting of 408, a heat dissipation element 412 disposed under the substrate of the LED element, and a thermoelectric element array module 410 mounted between the substrate lower portion of the LED element and the heat dissipation element 412. It is composed. Here, the heat dissipation element 412 is a heat sink.

100 : p 타입 실리콘 나노 와이어 모듈
102 : n 타입 실리콘 나노 와이어 모듈
104 : 제1금속층
1061 ~1065 : 다수 개의 단일 열전 소자들
1081~1084 : 다수 개의 제2금속층100: p type silicon nano wire module
102: n type silicon nano wire module
104: first metal layer
1061 to 1065: multiple single thermoelectric elements
1081 to 1084: multiple second metal layers

Claims (20)

실리콘 나노 와이어를 이용한 열전소자 어레이 모듈 제조 방법에 있어서,
(a) 제1절연기판, 상기 제1절연기판위에 형성된 다수개의 제1금속층, 상기 다수개의 제1금속층 위에 각각 형성된 다수개의 p 타입 나노 와이어 모듈을 포함하는 p 타입 나노 와이어층을 제조하는 단계;
(b) 제2절연기판, 상기 제2절연기판 위에 형성된 다수개의 제2금속층, 상기 다수개의 제2금속층 위에 각각 형성된 다수개의 n 타입 나노 와이어 모듈을 포함하는 n 타입 나노 와이어 층을 제조하는 단계;
(c) 상기 p 타입 나노 와이어층과 상기 n 타입 나노 와이어층을 서로 대향시켜 상기 다수개의 p 타입 나노 와이어 모듈과 상기 다수개의 n 타입 나노 와이어 모듈이 서로 맞물리게 결합하여 본딩하는 단계;를 구비하며,
상기 (a) 단계는,
(a1) 제1절연기판의 표면에 금속층을 형성하는 단계;
(a2) 상기 금속층 위에 p 타입 반도체층을 형성하는 단계;
(a3) 상기 p 타입 반도체층을 일정 높이까지 연마하는 단계;
(a4) 상기 p 타입 반도체층에서 p 타입 나노 와이어가 형성되지 않는 영역을 식각하여 금속층의 표면을 노출시켜 p 타입 나노 와이어 모듈들이 형성될 모듈 영역들을 패터닝하는 단계;
(a5) 상기 모듈 영역들 각각이 서로 인접한 모듈 영역들과 절연되도록 상기 금속층의 일부 영역을 식각하여 다수개의 제1금속층을 형성하는 단계;
(a6) 상기 모듈 영역들 각각을 패터닝하여 상기 모듈 영역들 각각에 p 타입 나노 와이어들을 형성하여 다수개의 p 타입 나노 와이어층을 형성하는 단계;를 구비하며,
상기 (b) 단계는,
(b1) 제2절연기판의 표면에 금속층을 형성하는 단계;
(b2) 상기 금속층 위에 n 타입 반도체층을 형성하는 단계;
(b3) 상기 n 타입 반도체층을 일정 높이까지 연마하는 단계;
(b4) 상기 n 타입 반도체층에서 n 타입 나노 와이어가 형성되지 않는 영역을 식각하여 금속층의 표면을 노출시켜 n 타입 나노 와이어 모듈들이 형성될 모듈 영역들을 패터닝하는 단계;
(b5) 상기 모듈 영역들 각각이 서로 인접한 모듈 영역들과 절연되도록 상기 금속층의 일부 영역을 식각하여 다수개의 제2금속층을 형성하는 단계;
(b6) 상기 모듈 영역들 각각을 패터닝하여 상기 모듈 영역들 각각에 n 타입 나노 와이어들을 형성하는 단계;를 구비하며,
상기 금속층과 반도체층 사이에 규소 화합물 층(silicide layer)이 구비됨을 특징으로 하는 실리콘 나노 와이어를 이용한 열전소자 어레이 모듈 제조 방법.In the method of manufacturing a thermoelectric element array module using silicon nanowires,
(a) manufacturing a p-type nanowire layer including a first insulating substrate, a plurality of first metal layers formed on the first insulating substrate, and a plurality of p-type nanowire modules respectively formed on the plurality of first metal layers;
(b) manufacturing an n-type nanowire layer comprising a second insulating substrate, a plurality of second metal layers formed on the second insulating substrate, and a plurality of n-type nanowire modules formed on the plurality of second metal layers, respectively;
(c) opposing the p-type nanowire layer and the n-type nanowire layer to each other to bond the plurality of p-type nanowire modules and the plurality of n-type nanowire modules to be engaged with each other.
In step (a),
(a1) forming a metal layer on a surface of the first insulating substrate;
(a2) forming a p-type semiconductor layer on the metal layer;
(a3) polishing the p-type semiconductor layer to a predetermined height;
(a4) patterning module regions where p-type nanowire modules are to be formed by etching a region where no p-type nanowire is formed in the p-type semiconductor layer to expose a surface of the metal layer;
(a5) etching a portion of the metal layer to form a plurality of first metal layers such that each of the module regions is insulated from adjacent module regions;
(a6) patterning each of the module regions to form p-type nanowires in each of the module regions to form a plurality of p-type nanowire layers;
In step (b),
(b1) forming a metal layer on the surface of the second insulating substrate;
(b2) forming an n-type semiconductor layer on the metal layer;
(b3) polishing the n-type semiconductor layer to a predetermined height;
(b4) patterning module regions where n-type nanowire modules are to be formed by etching the region where the n-type nanowire is not formed in the n-type semiconductor layer to expose a surface of the metal layer;
(b5) etching a portion of the metal layer to form a plurality of second metal layers such that each of the module regions is insulated from adjacent module regions;
(b6) patterning each of the module regions to form n-type nanowires in each of the module regions;
Method of manufacturing a thermoelectric element array module using silicon nanowires, characterized in that a silicon compound layer (silicide layer) is provided between the metal layer and the semiconductor layer. 삭제delete 삭제delete 제1항에 있어서,
상기 (a6) 단계 또는 상기 (b6) 단계는,
상기 p 타입 반도체층 또는 상기 n 타입 반도체층의 모듈 영역의 상부 표면에 나노 파티클을 형성하는 단계;
상기 나노 파티클을 마스크로 하여, 상기 p 타입 반도체층 또는 상기 n 타입 반도체층을 식각하여 p 타입 나노 와이어들 또는 상기 n 타입 나노 와이어들을 형성하는 단계;로 이루어지는 것을 특징으로 하는 실리콘 나노 와이어를 이용한 열전소자 어레이 모듈 제조 방법.The method of claim 1,
Step (a6) or step (b6),
Forming nanoparticles on an upper surface of a module region of the p-type semiconductor layer or the n-type semiconductor layer;
Forming the p-type nanowires or the n-type nanowires by etching the p-type semiconductor layer or the n-type semiconductor layer using the nanoparticles as a mask; thermoelectric using silicon nanowires Device array module manufacturing method. 제4항에 있어서,
상기 나노 파티클은 Ag로 구성됨을 특징으로 하는 실리콘 나노 와이어를 이용한 열전소자 어레이 모듈 제조 방법. The method of claim 4, wherein
The nano particle is a method of manufacturing a thermoelectric element array module using silicon nano wires, characterized in that consisting of Ag. 제4항에 있어서,
상기 반도체층의 식각은 H₂O₂ 및 HF 용액을 이용한 습식 식각임을 특징으로 하는 실리콘 나노 와이어를 이용한 열전소자 어레이 모듈 제조 방법.The method of claim 4, wherein
The etching of the semiconductor layer is a method of manufacturing a thermoelectric element array module using silicon nanowires, characterized in that the wet etching using H ₂ O ₂ and HF solution. 제1항에 있어서,
상기 (c) 단계는 p 타입 나노 와이어층의 나노 와이어들이 n 타입 나노 와이어층의 제2금속층과 본딩되고, n 타입 나노 와이어층의 나노 와이어들이 p 타입 나노 와이어층의 제1금속층과 본딩되는 것임을 특징으로 하는 실리콘 나노 와이어를 이용한 열전소자 어레이 모듈 제조 방법.The method of claim 1,
Step (c) is that the nanowires of the p-type nanowire layer are bonded with the second metal layer of the n-type nanowire layer, and the nanowires of the n-type nanowire layer are bonded with the first metal layer of the p-type nanowire layer. A method of manufacturing a thermoelectric element array module using silicon nanowires. 삭제delete 제1항에 있어서,
상기 p타입 나노 와이어 모듈 위에 금속층이 형성하는 단계;를 더 구비함을 특징으로 하는 실리콘 나노 와이어를 이용한 열전소자 어레이 모듈 제조 방법. The method of claim 1,
Forming a metal layer on the p-type nanowire module; Method of manufacturing a thermoelectric element array module using a silicon nanowire further comprises. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete

Images