KR101127219B1 - LCD and gate driving circuit thereof - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로, 좀 더 상세하게는 액정패널에 실장되어 형성되는 게이트 구동회로 및 이를 이용한 액정표시장치에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a gate driving circuit mounted on a liquid crystal panel and a liquid crystal display device using the same.

본 발명에 따른 게이트 구동회로는 회로의 신뢰성 향상을 위한 종래 듀얼 풀 다운 방식 게이트 구동회로를 구현함에 있어, 회로 부품수가 증가되어 발생하는 레이 아웃(layout) 사이즈가 증가되는 단점 개선을 목적으로 하며, 이를 위해 종래 구동회로의 각 채널부는 제1 내지 제17 박막트랜지스터로 구성되었으나 본 발명에 따른 게이트 구동회로는 종래와 동일한 동작을 하면서도 각 채널부를 제1 내지 제11 박막트랜지스터로 구성함으로써, 회로 부품수 감소로 인한 회로 간소화, 레이 아웃 사이즈 축소되고, 소비 전력이 감소하며, 생산 비용이 절감되는 효과가 있다.The gate driving circuit according to the present invention aims at improving the disadvantage of increasing the layout size caused by the increase in the number of circuit components in implementing the conventional dual pull-down gate driving circuit for improving the reliability of the circuit. To this end, each channel portion of the conventional driving circuit is composed of the first to seventeenth thin film transistor, but the gate driving circuit according to the present invention is the same operation as the conventional, but each channel portion is composed of the first to eleventh thin film transistor, Reduced circuit simplification, reduced layout size, reduced power consumption, and reduced production costs.

Description

액정표시장치용 게이트 구동회로 및 이를 이용한 액정표시장치{LCD and gate driving circuit thereof}Gate driving circuit for liquid crystal display and liquid crystal display using the same

도 1은 일반적인 액정표시장치의 구성 블록도.1 is a block diagram illustrating a general liquid crystal display device.

도 2는 GIP 방식 액정표시장치의 구성을 개략적으로 도시한 도면.2 is a diagram schematically showing the configuration of a GIP type liquid crystal display device.

도 3a 및 도 3b는 각각 종래 듀얼 풀 다운 방식의 게이트 구동회로를 도시한 등가 회로도 및 신호 파형도.3A and 3B are equivalent circuit diagrams and signal waveform diagrams showing a conventional dual pull down gate driving circuit, respectively.

도 4a 및 도 4b는 본 발명에 따른 듀얼 풀 다운 방식의 게이트 구동회로의 등가회로도 및 신호 파형도.4A and 4B are equivalent circuit diagrams and signal waveform diagrams of a dual pull-down gate driving circuit according to the present invention;

도 5는 본 발명에 따른 게이트 구동회로를 포함하는 액정표시장치의 개략적인 구성을 도시한 도면.5 is a schematic diagram of a liquid crystal display device including a gate driving circuit according to the present invention;

〈도면의 주요부분에 대한 부호 설명〉<Explanation of symbols on the main parts of the drawing>

VDD: 전원 전압 VSS: 접지 전압VDD: Supply Voltage VSS: Ground Voltage

VST: 게이트 스타트 신호 VD1: 제1 구동전원VST: gate start signal VD1: first driving power supply

VD2: 제2 구동전원 CLK: 클럭신호VD2: second drive power supply CLK: clock signal

N1: 제1 노드 N2: 제2 노드N1: first node N2: second node

N3: 제3 노드 N4: 제4 노드N3: third node N4: fourth node

OUT: 채널부 출력단OUT: Channel Output

본 발명은 액정표시장치에 관한 것으로, 좀 더 상세하게는 액정패널에 실장되어 형성되는 게이트 구동회로 및 이를 이용한 액정표시장치에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a gate driving circuit mounted on a liquid crystal panel and a liquid crystal display device using the same.

액정표시장치(Liquid Crystal Display Device: LCD)는 브라운관 방식에 비해 소비전력이 낮고, 경량 박형이 가능하며 유해 전자파를 방출하지 않는 장점으로 점차 그 수요가 증가하는 추세이며, 스위칭 소자로 박막트랜지스터(Thin Film Transistor : TFT)를 이용한 액티브 매트릭스 액정표시장치(Active matrix LCD: AM-LCD)가 해상도 및 동영상 구현능력이 우수하여 일반적으로 사용되고 있다.Liquid crystal display devices (LCDs) have lower power consumption, lighter weight, and do not emit harmful electromagnetic waves compared to CRTs, and their demand is gradually increasing, and thin film transistors (Thin) are used as switching elements. Active matrix LCDs (AM-LCDs) using film transistors (TFTs) are commonly used because of their excellent resolution and ability to implement video.

도 1은 일반적인 액정표시장치의 구성 블록도이다.1 is a block diagram illustrating a general liquid crystal display device.

도시한 바와 같이, 액정표시장치는 액정패널(100)과 게이트 및 데이터 드라이버(120, 110)로 구성되며, 액정패널(100)은 기판 상에 다수의 데이터 라인(DL1~DLm) 및 게이트 라인(GL1~GLn)이 교차되어 화소영역을 정의하며, 각 화소영역(P)에는 박막트랜지스터(T)와 액정 커패시터(LC)가 구성되어 영상을 디스플레이 한다.As illustrated, the liquid crystal display device includes a liquid crystal panel 100, gates, and data drivers 120 and 110, and the liquid crystal panel 100 includes a plurality of data lines DL1 to DLm and gate lines on a substrate. GL1 to GLn intersect to define a pixel area, and each pixel area P is configured with a thin film transistor T and a liquid crystal capacitor LC to display an image.

게이트 드라이버(120)는 제어신호들을 입력받아 게이트 라인(GL1~GLn)에 순차적으로 박막트랜지스터(T)의 구동신호를 인가하며, 데이터 드라이버(110)는 게이 트 라인(GL1~GLn)의 구동신호에 동기하여 1수평라인분의 영상 데이터를 다수의 데이터 라인(DL1~DLm)에 공급하게 된다.The gate driver 120 receives the control signals and sequentially applies driving signals of the thin film transistor T to the gate lines GL1 to GLn, and the data driver 110 drives the driving signals of the gate lines GL1 to GLn. In synchronization with this, image data for one horizontal line is supplied to the plurality of data lines DL1 to DLm.

한편, 도시하지는 않았지만 액정표시장치는 타이밍 제어부, 인터페이스, 기준전압 생성부, 전원전압 생성부 등의 주변회로를 더 포함한다.Although not shown, the LCD further includes peripheral circuits such as a timing controller, an interface, a reference voltage generator, and a power voltage generator.

이러한 액정표시장치는 일반적으로 게이트 및 데이터 드라이버(120, 110)를 집적회로 형태로 형성하여 TCＰ또는 COF 테잎과 같이 패널에 부착하여 사용한다.In general, the liquid crystal display device uses gates and data drivers 120 and 110 in the form of integrated circuits, and is attached to a panel such as a TCP or a COF tape.

이로 인해서 부품소자 수가 증가하고, 부품소자 수의 증가에 따른 공정 증가로 공정비용이 상승하여 액정표시장치를 경량화 및 소형화 하는데 문제점이 되고 있어, 게이트 드라이버를 액정패널에 형성하는 GIP(Gate in panel) 방식이 제안 되었다.As a result, the number of component elements increases and the process cost increases due to an increase in the process due to an increase in the number of component elements, thereby making it a problem to reduce the weight and size of the liquid crystal display device. The method was proposed.

도 2는 GIP 방식 액정표시장치의 구성을 개략적으로 도시한 도면이다.2 is a view schematically showing the configuration of a GIP type liquid crystal display device.

도시한 바와 같이, 데이터 드라이버(210)는 칩 형태로 형성하여 TCP 또는 COF 테잎과 같이 액정패널(200)에 부착하여 형성되고, 액정패널(200)의 화소부(230)에는 화소영역을 정의하는 다수의 게이트 및 데이터 라인(GL1~GLn, DL1~DLm)이 교차되어 형성되어 있고, 화소마다 박막트랜지스터(T) 및 액정 커패시터(LC)가 형성되어 있으며, 화소부(230)의 일측으로 기판 상에 다수의 박막트랜지스터 소자로 구성되는 게이트 구동회로(220)가 구비되어 있다.As shown, the data driver 210 is formed in a chip shape and attached to the liquid crystal panel 200 like a TCP or COF tape, and defines a pixel area in the pixel portion 230 of the liquid crystal panel 200. A plurality of gates and data lines GL1 to GLn and DL1 to DLm are formed to cross each other, a thin film transistor T and a liquid crystal capacitor LC are formed for each pixel, and one side of the pixel portion 230 is disposed on the substrate. The gate driving circuit 220 is composed of a plurality of thin film transistor elements.

이 때, 게이트 구동회로를 비정질 실리콘(A-Si) 박막트랜지스터로 구성할 경우에는 비정질 실리콘(A-Si) 박막트랜지스터의 불안정(Instability)한 특성과 낮은 모빌리티(mobility) 특성으로 인해 게이트 구동회로의 신뢰성(Reliability)이 떨어 지는 문제점이 있다.At this time, when the gate driving circuit is composed of an amorphous silicon (A-Si) thin film transistor, the instability and low mobility characteristics of the amorphous silicon (A-Si) thin film transistor are used. There is a problem that the reliability (Reliability) falls.

이러한 비정질 실리콘 박막트랜지스터로 구성하는 게이트 구동회로의 신뢰성을 향상시키기 위해 듀얼 풀 다운(Dual pull down) 방식이 제안되었다.In order to improve the reliability of the gate driving circuit composed of such an amorphous silicon thin film transistor, a dual pull down method has been proposed.

통상 한 프레임 구간에서 박막트랜지스터의 턴-온(turn-on) 신호(하이 신호)가 출력되는 짧은 구간을 제외하고는 턴-오프(turn-off) 신호(로우 신호)가 출력되는 풀 다운(pull down)구간이다.In general, except for a short period in which a turn-on signal (high signal) of the thin film transistor is output in one frame period, a pull-down in which a turn-off signal (low signal) is output down) section.

따라서 풀 다운 소자는 긴 시간동안 스트레스를 인가받게 되어 신뢰성이 저하되는데 듀얼 풀 다운 방식 게이트 구동회로는 각 채널에서 풀 다운 회로부를 듀얼(dual)로 구성하여 각각 홀수 번째 프레임과 짝수 번째 프레임에서 구동하여 게이트 구동회로의 신뢰성을 향상시킨다.Therefore, the pull-down element is stressed for a long time, so the reliability is deteriorated. The dual pull-down gate driving circuit configures the pull-down circuit part as dual in each channel and drives each of the odd and even frames. Improve the reliability of the gate driving circuit.

도 3a 및 도 3b는 각각 종래 듀얼 풀 다운 방식의 게이트 구동회로를 도시한 등가 회로도 및 신호 파형도이며, 등가 회로도는 설명의 편의를 위해 하나의 채널부만을 도시하였다.3A and 3B are equivalent circuit diagrams and signal waveform diagrams showing a conventional dual pull-down gate driving circuit, respectively, and the equivalent circuit diagram shows only one channel unit for convenience of description.

도시한 바와 같이, 종래 듀얼 풀 다운(Dual pull down) 방식의 게이트 구동회로는 제1 내지 제17 스위칭 소자(T1, T2, T3, T4, T5, T6, T7, T8, T9, T10, T11, T12, T13, T14, T15, T16, T17)로 구성되고, 다수의 제어신호(CLK1, CLK2, VDD, VD1, VD2, VSS, VEND)를 입력받아 게이트 라인(GL)에 순차적으로 구동신호를 공급하며, 다수의 스위칭 소자는 통상 박막트랜지스터로 구성된다.As shown, the conventional dual pull down gate driving circuit includes the first to seventeenth switching elements T1, T2, T3, T4, T5, T6, T7, T8, T9, T10, T11, T12, T13, T14, T15, T16, and T17, and receive a plurality of control signals CLK1, CLK2, VDD, VD1, VD2, VSS, and VEND to sequentially supply driving signals to the gate line GL. In addition, the plurality of switching elements are usually composed of a thin film transistor.

여기서 제10 스위칭 소자는 풀 업(pull up) 소자이고, 제7 및 제17 스위칭 소자(T7, T17)는 풀 다운(pull down) 소자이며, 각각 제1 내지 제7 스위칭 소자 (T1, T2, T3, T4, T5, T6, T7) 및 제11 내지 제17 스위칭 소자(T11, T12, T13, T14, T15, T16, T17)에 의해 제1 및 제2 풀 다운 회로부(310, 320)가 정의된다.Herein, the tenth switching element is a pull up element, and the seventh and seventeenth switching elements T7 and T17 are pull down elements, and the first to seventh switching elements T1, T2, The first and second pull-down circuit portions 310 and 320 are defined by T3, T4, T5, T6, and T7 and the eleventh through seventeenth switching elements T11, T12, T13, T14, T15, T16, and T17. do.

한편, 제1 구동전원(VD1)과 제2 구동전원(VD2)은 한 프레임 주기로 극성 반전되고, 서로 극성이 반대인 전원 신호이며, 제1 및 제2 클럭신호(CLK1, CLK2)는 서로 극성이 반대인 신호로, 각각 홀수 번째 및 짝수 번째 채널부에 교대로 입력되며, VST는 타이밍 컨트롤러에서 인가되는 스타트 신호 또는 전단 채널부의 게이트 구동신호이고, VEND는 타이밍 컨트롤러에서 인가되는 게이트 앤드(END) 신호 또는 다음단 채널부의 게이트 구동신호이다.On the other hand, the first driving power supply VD1 and the second driving power supply VD2 are power signals having polarity inverted in one frame period and having opposite polarities with each other, and the first and second clock signals CLK1 and CLK2 are polarized with each other. The opposite signal is alternately input to the odd-numbered and even-numbered channel portions, respectively, VST is a start signal applied from a timing controller or a gate driving signal of a front channel portion, and VEND is a gate and signal applied from a timing controller. Or a gate drive signal of the next channel portion.

도 3b에 도시된 신호 파형도에서 제1 노드의 신호(N1)는 제10 스위칭 소자(T10)의 구동신호이고, 제3 및 제4 노드의 신호(N3, N4)는 각각 제7 및 제17 스위칭 소자(T7, T17)의 구동신호가 된다.In the signal waveform diagram of FIG. 3B, the signal N1 of the first node is a driving signal of the tenth switching element T10, and the signals N3 and N4 of the third and fourth nodes are respectively seventh and seventeenth. It becomes a drive signal of the switching elements T7 and T17.

제3 및 제4 노드(N2, N3)의 신호 파형도를 통해 제7 스위칭 소자(T7)가 구동하는 프레임 구간동안 제17 스위칭 소자(T17)의 구동신호(제4 노드 신호)는 로우 상태로 유지되며, 제17 스위칭 소자(T17)가 구동하는 프레임 구간동안 제7 스위칭 소자(T7)의 구동신호(제3 노드 신호)는 로우 상태로 유지됨을 알 수 있다.Through the signal waveform diagrams of the third and fourth nodes N2 and N3, the driving signal (fourth node signal) of the seventeenth switching element T17 goes low during the frame period driven by the seventh switching element T7. It can be seen that the driving signal (third node signal) of the seventh switching element T7 is kept low during the frame period in which the seventeenth switching element T17 is driven.

이처럼 듀얼 풀 다운 방식의 게이트 구동회로는 풀 다운 회로부를 듀얼로 구성하여 프레임간 교대로 구동함으로써, 풀 다운 소자에 인가되는 스트레스를 감소시켜 게이트 구동회로의 신뢰성을 향상시킨다.As such, the dual pull-down gate driving circuit configures the pull-down circuit unit in dual to alternately drive the frames, thereby reducing the stress applied to the pull-down device, thereby improving the reliability of the gate driving circuit.

하지만 이와 같은 종래 풀 다운 방식의 게이트 구동회로는 많은 수의 스위칭 소자로 구성되어 회로가 복잡하고, 소비전력이 증가하며, 레이아웃(layout) 사이즈 가 증가하고, 생산 비용이 증가 한다는 단점이 있다.However, such a conventional pull-down gate driving circuit is composed of a large number of switching elements, which has a disadvantage in that the circuit is complicated, power consumption is increased, layout size is increased, and production cost is increased.

본 발명은 이러한 종래 풀 다운 방식 게이트 구동회로의 단점 개선을 목적으로 하며, 이를 위해 게이트 구동회로를 적은 수의 스위칭 소자로 구성하여 회로를 간소화 하고, 소비전력 및 레이아웃 사이즈를 줄일 수 있는 듀얼 풀 다운 방식의 게이트 구동회로를 제안하고자 한다.The present invention aims to improve the disadvantages of the conventional pull-down gate driving circuit. For this purpose, the gate driving circuit is composed of a small number of switching elements to simplify the circuit and reduce power consumption and layout size. The gate drive circuit of the method is proposed.

상기와 같은 목적을 위해 본 발명에 따른 액정표시장치용 게이트 구동회로는 각각 전원 전압 및 접지 전압이 인가되는 전원 전압단 및 접지 전압단과; 각각 제1 및 제2 구동전원이 인가되는 제1 구동전원단 및 제2 구동전원단과; 제1 또는 제2 클럭신호가 인가되는 클럭단과; 상기 전원 전압단과 제1 노드 사이에 구성되고, 게이트 스타트 신호 또는 전단 게이트 구동신호에 의해 구동되는 제1 스위칭 소자와; 상기 클럭단과 제2 노드 사이에 구성되고, 상기 제1 노드의 신호에 의해 구동되는 제2 스위칭 소자와; 상기 제1 노드와 접지 전압단 사이에 구성되고, 게이트 앤드 신호 또는 다음단 게이트 구동신호에 의해 구동되는 제3 스위칭 소자와; 상기 제1 구동전원단과 접지 전압단 사이에 직렬 구성되고, 각각 전원 전압 및 상기 제1 노드의 신호에 의해 구동되며, 두 소자 사이에 제3 노드가 형성되는 제4및 제5 스위칭 소자와; 상기 제1 노드와 접지 전압단 사이에 구성되고, 상기 제3 노드의 신호 에 의해 구동되는 제6 스위칭 소자와; 상기 제2 노드와 접지 전압단 사이에 구성되고, 상기 제3 노드의 신호에 의해 구동되는 제7 스위칭 소자와; 제2 구동전원단과 접지 전압단 사이에 직렬 구성되고, 각각 전원 전압 및 상기 제1 노드의 신호에 의해 구동되며, 두 소자 사이에 제4 노드가 형성되는 제8 및 제9 스위칭 소자와; 상기 제1 노드와 접지 전압단 사이에 구성되고, 상기 제4 노드의 신호에 의해 구동되는 제10 스위칭 소자와; 상기 제2 노드와 접지 전압단 사이에 구성되고, 상기 제4 노드의 신호에 의해 구동되는 제11 스위칭 소자를 포함한다.The gate driving circuit for the liquid crystal display device according to the present invention for the above object is a power supply voltage terminal and a ground voltage terminal to which a power supply voltage and a ground voltage are respectively applied; A first driving power supply stage and a second driving power supply stage to which first and second driving power supplies are respectively applied; A clock stage to which the first or second clock signal is applied; A first switching element configured between the power supply voltage terminal and a first node and driven by a gate start signal or a front gate driving signal; A second switching element configured between the clock stage and a second node and driven by a signal of the first node; A third switching element configured between the first node and a ground voltage terminal and driven by a gate and signal or a next gate driving signal; Fourth and fifth switching elements configured in series between the first driving power supply terminal and the ground voltage terminal, respectively driven by a power supply voltage and a signal of the first node, and having a third node formed between the two devices; A sixth switching element configured between the first node and a ground voltage terminal and driven by a signal of the third node; A seventh switching element configured between the second node and a ground voltage terminal and driven by a signal of the third node; Eighth and ninth switching elements configured in series between a second driving power supply terminal and a ground voltage terminal, respectively driven by a power supply voltage and a signal of the first node, and having a fourth node formed between the two devices; A tenth switching element configured between the first node and a ground voltage terminal and driven by a signal of the fourth node; And an eleventh switching element configured between the second node and the ground voltage terminal and driven by a signal of the fourth node.

이 때, 상기 제1 구동전원 및 상기 제2 구동전원은 한 프레임 주기로 극성이 반전되며, 서로 극성이 반대이다.At this time, the first driving power source and the second driving power source are reversed in polarity in one frame period, and the polarities are opposite to each other.

상기 제1 및 제2 클럭신호는 서로 극성이 반대이다.The first and second clock signals are opposite in polarity.

상기 제1 클럭신호는 홀수 번째 채널부에 인가되고, 상기 제2 클럭신호는 짝수 번째 채널부에 인가된다.The first clock signal is applied to the odd-numbered channel portion, and the second clock signal is applied to the even-numbered channel portion.

상기 제1 노드와 상기 제2 노드 사이에 커패시터를 더 포함한다.A capacitor is further included between the first node and the second node.

상기 채널부의 출력단은 상기 제2 노드와 연결된다.The output end of the channel portion is connected to the second node.

상기 각 스위칭 소자는 박막트랜지스터이다.Each switching element is a thin film transistor.

상기와 같은 목적을 위하여 본 발명에 따른 액정표시장치는 기판과; 상기 기판상에 형성되며, 교차되는 방향으로 구성되어 화소영역을 정의하는 다수의 게이트 및 데이터 배선과, 상기 화소영역마다 구성되는 박막트랜지스터 및 액정 커패시터를 포함하는 화소부와; 상기 다수의 데이터 배선에 영상 데이터를 인가하는 데이터 드라이버와; 상기 화소부 일측으로 상기 기판상에 형성되며, 각각 전원 전압 및 접 지 전압이 인가되는 전원 전압단 및 접지 전압단과, 각각 제1 및 제2 구동전원이 인가되는 제1 구동전원단 및 제2 구동전원단과, 제1 또는 제2 클럭신호가 인가되는 클럭단과, 상기 전원 전압단과 제1 노드 사이에 구성되고, 게이트 스타트 신호 또는 전단 게이트 구동신호에 의해 구동되는 제1 스위칭 소자와, 상기 클럭단과 제2 노드 사이에 구성되고, 상기 제1 노드의 신호에 의해 구동되는 제2 스위칭 소자와, 상기 제1 노드와 접지 전압단 사이에 구성되고, 게이트 앤드 신호 또는 다음단 게이트 구동신호에 의해 구동되는 제3 스위칭 소자와, 상기 제1 구동전원단과 접지 전압단 사이에 직렬 구성되고, 각각 전원 전압 및 상기 제1 노드의 신호에 의해 구동되며, 두 소자 사이에 제3 노드가 형성되는 제4및 제5 스위칭 소자와, 상기 제1 노드와 접지 전압단 사이에 구성되고, 상기 제3 노드의 신호에 의해 구동되는 제6 스위칭 소자와, 상기 제2 노드와 접지 전압단 사이에 구성되고, 상기 제3 노드의 신호에 의해 구동되는 제7 스위칭 소자와, 제2 구동전원단과 접지 전압단 사이에 직렬 구성되고, 각각 전원 전압 및 상기 제1 노드의 신호에 의해 구동되며, 두 소자 사이에 제4 노드가 형성되는 제8 및 제9 스위칭 소자와, 상기 제1 노드와 접지 전압단 사이에 구성되고, 상기 제4 노드의 신호에 의해 구동되는 제10 스위칭 소자와, 상기 제2 노드와 접지 전압단 사이에 구성되고, 상기 제4 노드의 신호에 의해 구동되는 제11 스위칭 소자를 포함하는 다수의 채널부를 구비하는 게이트 구동회로를 포함한다.The liquid crystal display according to the present invention for the above purpose is a substrate; A pixel portion formed on the substrate, the pixel portion including a plurality of gate and data lines formed in an intersecting direction to define a pixel region, and a thin film transistor and a liquid crystal capacitor configured for each pixel region; A data driver for applying image data to the plurality of data wires; A power supply voltage terminal and a ground voltage terminal formed on one side of the pixel unit and to which a power voltage and a ground voltage are applied, respectively, and a first driving power terminal and a second driving to which first and second driving power are applied, respectively A power supply terminal, a clock terminal to which a first or second clock signal is applied, a first switching element configured between the power supply voltage terminal and the first node and driven by a gate start signal or a front gate driving signal, and the clock terminal and the first terminal A second switching element configured between two nodes and driven by a signal of the first node, and a second switching element configured between the first node and a ground voltage terminal and driven by a gate and signal or a next gate driving signal. A third switching element and a first node configured in series between the first driving power supply terminal and a ground voltage terminal, respectively driven by a power supply voltage and a signal of the first node, and a third node between the two Fourth and fifth switching elements formed between the first node and the ground voltage terminal, and a sixth switching element driven by a signal of the third node, and between the second node and the ground voltage terminal. A seventh switching element configured to be driven by the signal of the third node and a series between the second driving power supply terminal and the ground voltage terminal, respectively driven by the power supply voltage and the signal of the first node; An eighth and ninth switching element having a fourth node formed therebetween, a tenth switching element configured between the first node and the ground voltage terminal and driven by a signal of the fourth node, and the second node And a gate driving circuit having a plurality of channel portions configured between a ground voltage terminal and an eleventh switching element driven by a signal of the fourth node.

이 때, 상기 제1 구동전원 및 상기 제2 구동전원은 한 프레임 주기로 극성이 반전되며, 서로 극성이 반대이다.At this time, the first driving power source and the second driving power source are reversed in polarity in one frame period, and the polarities are opposite to each other.

상기 제1 및 제2 클럭신호는 서로 극성이 반대이다.The first and second clock signals are opposite in polarity.

상기 제1 클럭신호는 홀수 번째 채널부에 인가되고, 상기 제2 클럭신호는 짝수 번째 채널부에 인가된다.The first clock signal is applied to the odd-numbered channel portion, and the second clock signal is applied to the even-numbered channel portion.

상기 제1 노드와 상기 제2 노드 사이에 커패시터를 더 포함한다.A capacitor is further included between the first node and the second node.

상기 채널부의 출력단은 상기 제2 노드와 연결된다.The output end of the channel portion is connected to the second node.

상기 각 스위칭 소자는 박막트랜지스터이다.Each switching element is a thin film transistor.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4a 및 도 4b는 본 발명에 따른 듀얼 풀 다운 방식의 게이트 구동회로의 등가회로도 및 신호 파형도이며, 설명의 편의를 위해 등가회로도는 하나의 채널부만을 도시하였다.4A and 4B are equivalent circuit diagrams and signal waveform diagrams of the dual pull-down gate driving circuit according to the present invention. For convenience of explanation, the equivalent circuit diagram shows only one channel unit.

도시한 바와 같이, 본 발명에 따른 듀얼 풀 다운 방식 게이트 구동회로는 제1 내지 제11 스위칭 소자(T1, T2, T3, T4, T5, T6, T7, T8, T9, T10, T11)로 구성되고, 다수의 제어신호를 입력받아 화소부에 형성되어 있는 게이트 배선에 게이트 구동신호를 공급하는 다수의 채널부를 포함하며, 게이트 배선에 대응되는 채널부를 구비한다.As shown, the dual pull-down gate driving circuit according to the present invention includes first to eleventh switching elements T1, T2, T3, T4, T5, T6, T7, T8, T9, T10, and T11. And a plurality of channel parts for receiving a plurality of control signals and supplying a gate driving signal to the gate wirings formed in the pixel portion, and having a channel portion corresponding to the gate wirings.

이 때, 게이트 구동회로에 입력되는 제어신호는 전원 전압(VDD), 접지 전압(VSS), 제1 및 제2 클럭신호(CLK1, CLK2), 제1 및 제2 구동전원(VD1, VD2), 게이트 스타트(start) 신호(VST, 또는 전단 게이트 구동신호), 게이트 앤드(end) 신호(VEND, 또는 다음단 게이트 구동신호)이며, 제1 및 제2 클럭신호(CLK1. CLK2)는 서로 극성이 반대인 신호이고, 제1 및 제2 구동전원(VD1, VD2)은 한 프레임 주기로 극성이 반전되고, 서로 극성이 반대인 구동전원이다.At this time, the control signal input to the gate driving circuit includes the power supply voltage VDD, the ground voltage VSS, the first and second clock signals CLK1 and CLK2, the first and second driving power supplies VD1 and VD2, The gate start signal VST or the previous gate drive signal, the gate end signal VEND, or the next gate drive signal, and the first and second clock signals CLK1 and CLK2 are polarized to each other. The signals are opposite, and the first and second driving power sources VD1 and VD2 are driving powers whose polarities are inverted in one frame period and whose polarities are opposite to each other.

또한, 게이트 구동회로를 구성하는 제1 내지 제11 스위칭 소자(T1, T2, T3, T4, T5, T6, T7, T8, T9, T10, T11)는 통상 박막트랜지스터를 사용한다.In addition, the first to eleventh switching elements T1, T2, T3, T4, T5, T6, T7, T8, T9, T10, and T11 constituting the gate driving circuit generally use a thin film transistor.

제1 스위칭 소자(T1)는 전원 전압이 인가되는 전원 전압단(VDD)과 제1 노드(N1) 사이에 구성되고, 게이트 스타트 신호(VST) 또는 전단 게이트 구동신호에 의해 구동하며, 좀 더 상세하게는 최전단 채널부는 게이트 스타트 신호(VST)에 의해 구동하고, 나머지 채널부는 전단 게이트 구동신호에 의해 구동된다.The first switching element T1 is configured between the power supply voltage terminal VDD to which the power supply voltage is applied and the first node N1, and is driven by the gate start signal VST or the front gate driving signal, and more specifically. For example, the foremost channel portion is driven by the gate start signal VST, and the remaining channel portion is driven by the front gate drive signal.

제2 스위칭 소자(T2)는 클럭단(CLK)과 제2 노드(N2) 사이에 구성되고, 제1 노드(N1)의 신호(제1 스위칭 소자의 구동으로 제어)에 의해 구동된다.The second switching element T2 is configured between the clock terminal CLK and the second node N2 and is driven by a signal (controlled by driving of the first switching element) of the first node N1.

제3 스위칭 소자(T3)는 제1 노드(N1)와 접지 전압단(VSS) 사이에 구성되고, 게이트 앤드 신호(VEND) 또는 다음단 게이트 구동신호에 의해 구동되며, 좀 더 상세하게는 마지막단 채널부는 게이트 앤드 신호(VEND)로 구동되며, 나머지 채널부는 다음단 게이트 구동신호로 구동된다.The third switching element T3 is configured between the first node N1 and the ground voltage terminal VSS, and is driven by the gate and signal VEND or the next gate driving signal, more specifically, the last stage. The channel portion is driven by the gate and signal VEND, and the remaining channel portion is driven by the next gate driving signal.

제4 스위칭 소자(T4)와 제5 스위칭 소자(T5)는 제1 구동전원단(VD1)과 접지 전압단(VSS) 사이에 직렬로 구성되고, 제4 스위칭 소자(T4)는 전원 전압에 의해 구동되고, 제5 스위칭 소자(T5)는 제1 노드(N1)의 신호에 의해 구동되며, 두 소자 사이에는 제3 노드(N3)가 형성된다.The fourth switching element T4 and the fifth switching element T5 are configured in series between the first driving power supply terminal VD1 and the ground voltage terminal VSS, and the fourth switching element T4 is connected to the power supply voltage. The fifth switching device T5 is driven by the signal of the first node N1, and a third node N3 is formed between the two devices.

제6 스위칭 소자(T6)는 제1 노드(N1)와 접지 전압단(VSS) 사이에 구성되고, 제3 노드(N3)의 신호(제4 및 제5 스위칭 소자의 구동으로 제어)에 의해 구동되며, 제7 스위칭 소자(T7)는 제2 노드(N2)와 접지 전압단(VSS) 사이에 구성되고, 제3 노 드(N3)의 신호에 의해 구동된다.The sixth switching element T6 is configured between the first node N1 and the ground voltage terminal VSS, and is driven by signals of the third node N3 (controlled by driving of the fourth and fifth switching elements). The seventh switching element T7 is configured between the second node N2 and the ground voltage terminal VSS and is driven by the signal of the third node N3.

제8 스위칭 소자(T8)와 제9 스위칭 소자(T9)는 제2 구동전원단(VD2)과 접지 전압단 사이에 직렬 구성되고, 각각 전원 전압 및 제1 노드(N1)의 신호에 의해 구동되며, 두 소자 사이에는 제4 노드(N4)가 형성된다.The eighth switching element T8 and the ninth switching element T9 are configured in series between the second driving power supply terminal VD2 and the ground voltage terminal, respectively, and are driven by the power supply voltage and the signal of the first node N1. The fourth node N4 is formed between the two devices.

제10 스위칭 소자(T10)는 제1 노드(N1)와 접지 전압단(VSS) 사이에 구성되고, 제4 노드(N4)의 신호(제8 및 제9 스위칭 소자의 구동으로 제어)에 의해 구동되며, 제11 스위칭 소자(T11)는 제2 노드(N2)와 접지 전압단(VSS) 사이에 구성되고, 제4 노드(N4)의 신호에 의해 구동된다.The tenth switching element T10 is configured between the first node N1 and the ground voltage terminal VSS and driven by a signal (controlled by driving of the eighth and ninth switching elements) of the fourth node N4. The eleventh switching element T11 is configured between the second node N2 and the ground voltage terminal VSS and is driven by the signal of the fourth node N4.

이 때, 클럭단(CLK)에는 제1 또는 제2 클럭신호(CLK1, CLK2)가 입력되며, 좀 더 상세하게는 홀수 번째 채널부에는 제1 클럭신호(CLK1)가 입력되고, 짝수 번째 채널부에는 제2 클럭신호(CLK2)가 입력된다.In this case, the first or second clock signals CLK1 and CLK2 are input to the clock terminal CLK, and more specifically, the first clock signal CLK1 is input to the odd-numbered channel portion and the even-numbered channel portion is input. The second clock signal CLK2 is input to the.

또한, 각 채널부의 출력단(OUT)은 제2 노드(N2)와 연결되고, 제1 노드(N1)와 제2 노드(N2) 사이에는 커패시터(C)가 형성되어 있으며, 커패시터(C)에 의해 제2 스위칭 소자(T2)와, 제5 및 제9 스위칭 소자(T5, T9)는 제1 스위칭 소자(T1)가 턴-오프 된 후에도 일정기간 턴-온 상태를 유지한다.In addition, an output terminal OUT of each channel portion is connected to the second node N2, and a capacitor C is formed between the first node N1 and the second node N2, and the capacitor C The second switching element T2 and the fifth and ninth switching elements T5 and T9 remain turned on for a certain period of time even after the first switching element T1 is turned off.

이러한 구성에서 제2 스위칭 소자(T2)는 화소부의 게이트 배선으로 출력되는 하이 신호의 출력을 제어하는 풀 업(pull up) 소자이고, 제7 및 제11 스위칭 소자(T7, T11)는 게이트 배선으로 출력되는 로우 신호의 출력을 제어하는 풀 다운(pull down) 소자이며, 듀얼 풀 다운 게이트 구동회로는 상술한 바와 같이 풀 다운 소자 및 이를 구동하기 위한 회로부를 듀얼로 구성하는 방식이다.In this configuration, the second switching element T2 is a pull up element that controls the output of the high signal output to the gate line of the pixel portion, and the seventh and eleventh switching elements T7 and T11 are the gate line. It is a pull down device that controls the output of the low signal to be output, and the dual pull down gate driving circuit is a dual configuration of the pull down device and the circuit unit for driving the same as described above.

이하, 도 4b의 신호 파형도를 참고하여 본 발명에 따른 게이트 구동회로의 동작을 설명하며, 클럭단으로 제1 클럭신호가 인가되는 경우를 설명한다.Hereinafter, an operation of the gate driving circuit according to the present invention will be described with reference to the signal waveform diagram of FIG. 4B, and the case where the first clock signal is applied to the clock terminal will be described.

먼저 게이트 스타트 신호(VST, 또는 전단 게이트 구동신호)가 하이 신호가 되면, 제1 스위칭 소자(T1)를 턴-온 시켜 제1 노드(N1)에 전원 전압이 인가되어 제2, 제5, 제9 스위칭 소자(T2, T5, T9)를 턴-온 시킨다.First, when the gate start signal VST or the previous gate driving signal becomes a high signal, the first switching device T1 is turned on to apply a power supply voltage to the first node N1 to generate the second, fifth, 9 Turn on the switching elements T2, T5, and T9.

이로 인해 제2 스위칭 소자(T2)를 통해 제1 클럭신호(CLK1, 로우신호)가 채널부 출력단(OUT)으로 공급되며, 제1 구동전원(VD1)이 하이 상태이고, 제4 스위칭 소자(T4)가 전원 전압에 의해 턴-온된 상태이지만 제5 스위칭 소자(T5)가 턴-온 됨으로써, 제3 노드(N3)는 로우 상태가 되어 제 6 및 제7 스위칭 소자(T6, T7)를 턴-오프 시킨다.Accordingly, the first clock signal CLK1 (low signal) is supplied to the channel output terminal OUT through the second switching element T2, the first driving power source VD1 is in a high state, and the fourth switching element T4 is provided. ) Is turned on by the power supply voltage, but when the fifth switching device T5 is turned on, the third node N3 is turned low to turn on the sixth and seventh switching devices T6 and T7. Turn off

또한, 이 구간에서 제1 노드(N1)와 제2 노드(N2) 사이에 형성되어 있는 커패시터(C)는 충전 된다.In addition, in this section, the capacitor C formed between the first node N1 and the second node N2 is charged.

한편, 전원 전압에 의해 제8 스위칭 소자(T8)도 턴-온된 상태이지만 제2 구동전원(VD2)이 한 프레임동안 로우 상태를 유지하므로 제8 내지 제10 스위칭 소자(T8, T9, T10)의 구동과 무관하게 제11 스위칭 소자(T11)는 이번 프레임에서 구동하지 않게 되며, 이하 설명의 편의를 위해 제8 내지 제11 스위칭 소자(T8, T9, T10, T11)의 동작에 대한 설명은 생략한다.The eighth switching element T8 is also turned on by the power supply voltage, but the second driving power source VD2 remains low for one frame, so that the eighth to tenth switching elements T8, T9 and T10 Regardless of driving, the eleventh switching element T11 is not driven in this frame, and descriptions of operations of the eighth to eleventh switching elements T8, T9, T10, and T11 are omitted for convenience of description. .

다음으로 게이트 스타트 신호(VST, 또는 전단 게이트 구동신호)가 로우 상태가 되면, 커패시터(C)에 의해 제2 스위칭 소자(T2)는 턴-온 상태를 유지하게 되어 제1 클럭신호(CLK1, 하이신호)를 채널부 출력단(OUT)에 공급한다.Next, when the gate start signal VST or the previous gate driving signal is turned low, the second switching element T2 is turned on by the capacitor C, so that the first clock signal CLK1 is turned high. Signal) is supplied to the channel output terminal OUT.

또한, 제5 스위칭 소자(T5)도 커패시터(C)에 의해 턴-온 상태를 유지하게 되므로 제3 노드(N3)는 여전히 로우 상태를 유지하고, 이로 인해서 제6 및 제7 스위칭 소자(T6, T7)는 턴-오프 상태를 유지한다.In addition, since the fifth switching device T5 is also turned on by the capacitor C, the third node N3 still remains low, thereby causing the sixth and seventh switching devices T6, T7) remains turned off.

다음으로 게이트 앤드 신호(VEND, 또는 다음단 게이트 구동신호)가 하이 신호가 되면, 제3 스위칭 소자(T3)가 턴-온 되어 커패시터(C)를 방전시키고, 커패시터(C)의 방전으로 제2 스위칭 소자(T2)가 턴-오프 됨으로써, 제1 클럭신호(CLK1)의 채널부 출력단(OUT) 공급이 중단된다.Next, when the gate and signal VEND or the next gate driving signal becomes a high signal, the third switching element T3 is turned on to discharge the capacitor C, and the second discharge is performed by the discharge of the capacitor C. As the switching device T2 is turned off, the supply of the channel output terminal OUT of the first clock signal CLK1 is stopped.

커패시터(C)의 방전으로 제5 스위칭 소자(T5)도 턴-오프 되어, 제3 노드(N3)는 턴-온 상태를 유지하는 제4 스위칭 소자(T4)에 의해 제1 구동전원(VD1)이 인가되어 하이 상태가 된다.The fifth switching element T5 is also turned off by the discharge of the capacitor C, so that the third node N3 is turned on by the fourth switching element T4 which maintains the turn-on state. Is applied to the high state.

따라서 제3 노드(N3)의 신호에 의해 구동하는 제6 및 제7 스위칭 소자(T6, T7)는 턴-온 되고, 제7 스위칭 소자(T7)의 턴-온 구동에 의해 제2 노드(N2)로 접지 전압이 공급됨으로써, 채널부 출력단(OUT)은 로우 상태가 되며, 제6 스위칭 소자(T6)는 턴-온 되어 다음 프레임이 진행되기 전까지 커패시터(C)의 방전을 유지하는 역할을 한다.Accordingly, the sixth and seventh switching elements T6 and T7 driven by the signal of the third node N3 are turned on and the second node N2 is turned on by the seventh switching element T7. When the ground voltage is supplied to the ground voltage, the channel output terminal OUT is turned low, and the sixth switching element T6 is turned on to maintain the discharge of the capacitor C until the next frame proceeds. .

다시 말해서, 제6 스위칭 소자(T6)는 제3 스위칭 소자(T3)가 턴-오프 된 후에도 다음 프레임이 진행되기 전까지 커패시터(C3)를 계속해서 방전시킴으로써, 게이트 앤드 신호(VEND)가 인가되는 짧은 시간동안에만 턴-온 되는 제3 스위칭 소자(T3)의 구동으로 커패시터(C)를 완전 방전 시키지 못하여 발생할 수 있는 구동불량을 개선한다.In other words, the sixth switching element T6 continues to discharge the capacitor C3 until the next frame continues even after the third switching element T3 is turned off, thereby shortening the gate and signal VEND. The driving of the third switching device T3, which is turned on only for a period of time, does not completely discharge the capacitor C, thereby improving driving failure that may occur.

한편, 다음 프레임에서는 제8 내지 제11 스위칭 소자(T8, T9, T10, T11)가 제4 내지 제7 스위칭 소자(T4, T5, T6, T7)와 동일하게 동작하여 채널부 출력단(OUT)으로 인가되는 로우 신호를 제어하게 되며, 제4 내지 제6 스위칭 소자(T4, T5, T6)의 동작과 무관하게 한 프레임동안 제1 구동전원(VD1)이 로우 상태를 유지하므로, 제7 스위칭 소자(T7)는 구동하지 않는다.Meanwhile, in the next frame, the eighth to eleventh switching elements T8, T9, T10, and T11 operate in the same manner as the fourth to seventh switching elements T4, T5, T6, and T7 to the channel output terminal OUT. Since the first driving power source VD1 is kept low for one frame regardless of the operation of the fourth to sixth switching elements T4, T5, and T6, the seventh switching element ( T7) does not drive.

다시 말해서 풀 다운 소자인 제7 스위칭 소자(T7)와 제11 스위칭 소자(T11)는 프레임 간에 교대로 구동하며, 제7 및 제11 스위칭 소자(T7, T11)는 각각 제4 내지 제6 스위칭 소자(T4, T5, T6) 및 제8 내지 제10 스위칭 소자(T8, T9, T10)의 구동에 의해 제어된다.In other words, the seventh switching element T7 and the eleventh switching element T11, which are pull-down elements, are alternately driven between frames, and the seventh and eleventh switching elements T7 and T11 are fourth to sixth switching elements, respectively. (T4, T5, T6) and the eighth to tenth switching elements T8, T9, and T10 are controlled by driving.

이처럼 게이트 구동회로의 신뢰성 향상을 위한 종래 듀얼 풀 다운 방식 게이트 구동회로는 각 채널부를 제1 내지 제17 스위칭 소자로 구성하였으나, 본 발명에 따른 듀얼 풀 다운 방식 게이트 구동회로는 종래 게이트 구동회로와 동일한 동작을 하면서 각 채널부를 제1 내지 제11 스위칭 소자로 구성하여 종래에 비하여 회로 부품수를 절감하였다.As described above, the conventional dual pull-down gate driving circuit for improving the reliability of the gate driving circuit includes each channel unit as the first to seventeenth switching elements, but the dual pull-down gate driving circuit according to the present invention is the same as the conventional gate driving circuit. In operation, each channel part is configured of the first to eleventh switching elements, thereby reducing the number of circuit components.

따라서 본 발명에 따른 게이트 구동회로는 신뢰성을 향상시키면서, 회로 부품수를 감소하여 회로가 간단해지고, 레이아웃 사이즈가 감소하며, 소비 전력이 감소하고, 생산 비용이 절감되는 장점이 있다.Therefore, the gate driving circuit according to the present invention has the advantage of reducing the number of circuit components while improving reliability, simplifying the circuit, reducing layout size, reducing power consumption, and reducing production costs.

도 5는 본 발명에 따른 게이트 구동회로를 포함하는 액정표시장치의 개략적인 구성을 도시한 도면이다.5 is a diagram illustrating a schematic configuration of a liquid crystal display including a gate driving circuit according to the present invention.

도시한 바와 같이, 본 발명에 따른 액정표시장치는 데이터 드라이버(510)는 칩 형태로 형성하여 TCP 또는 COF 테잎과 같이 액정패널(500)에 부착하여 형성되고, 액정패널(500)의 화소부(530)에는 화소영역을 정의하는 다수의 게이트 및 데이터 배선(GL1~GLn, DL1~DLm)이 교차되어 형성되어 있고, 각 화소마다 스위칭 소자인 박막트랜지스터(T)와 액정 커패시터(LC)가 형성되어 있으며, 화소부(530)의 일측으로 기판 상에 제1 내지 제11 박막트랜지스터로 구성되는 다수의 채널부를 포함하는 본 발명에 따른 게이트 구동회로(520)가 구성되어 있다.As shown in the drawing, in the liquid crystal display according to the present invention, the data driver 510 is formed in the form of a chip and attached to the liquid crystal panel 500 such as a TCP or a COF tape. In 530, a plurality of gates and data lines GL1 to GLn and DL1 to DLm defining a pixel area are formed to cross each other, and a thin film transistor T and a liquid crystal capacitor LC, which are switching elements, are formed for each pixel. In addition, the gate driving circuit 520 according to the present invention includes a plurality of channel parts including first to eleventh thin film transistors on a substrate on one side of the pixel part 530.

본 발명은 상술한 실시예로 한정되지 않고, 본 발명의 취지를 벗어나지 않는 한도 내에서 자유로이 변경하여 실시 할 수 있다.The present invention is not limited to the above-described embodiments, and may be freely modified and implemented without departing from the spirit of the present invention.

상술한 바와 같이 본 발명에 따른 게이트 구동회로는 신뢰성 향상을 위한 듀얼 풀 다운 방식의 게이트 구동회로이며, 종래 듀얼 풀 다운 방식 게이트 구동회로는 각 채널부를 제1 내지 제17 박막트랜지스터로 구성하였으나 본 발명에 따른 게이트 구동회로는 각 채널부를 제1 내지 제11 박막트랜지스터로 구성하여 종래 구동회로와 동일한 구동으로 회로의 신뢰성을 향상시키면서도 회로 부품수를 줄임으로써, 회로가 간소화 되고, 레이아웃 사이즈가 감소하며, 소비 전력이 감소되고, 생산 비용이 절감되는 효과가 있다.As described above, the gate driving circuit according to the present invention is a dual pull down gate driving circuit for improving reliability. In the conventional dual pull down gate driving circuit, each channel part includes first to seventeenth thin film transistors. In the gate driving circuit according to the present invention, the circuit is simplified and the layout size is reduced by reducing the number of circuit components while improving the reliability of the circuit with the same driving as the conventional driving circuit by configuring each channel part as the first to eleventh thin film transistors. The power consumption is reduced, the production cost is reduced.

Claims (14)

각각 전원 전압 및 접지 전압이 인가되는 전원 전압단 및 접지 전압단과;A power supply voltage terminal and a ground voltage terminal to which a power supply voltage and a ground voltage are respectively applied; 각각 제1 및 제2 구동전원이 인가되는 제1 구동전원단 및 제2 구동전원단과;A first driving power supply stage and a second driving power supply stage to which first and second driving power supplies are respectively applied; 제1 또는 제2 클럭신호가 인가되는 클럭단과;A clock stage to which the first or second clock signal is applied; 상기 전원 전압단과 제1 노드 사이에 구성되고, 게이트 스타트 신호 또는 전단 게이트 구동신호에 의해 구동되는 제1 스위칭 소자와;A first switching element configured between the power supply voltage terminal and a first node and driven by a gate start signal or a front gate driving signal; 상기 클럭단과 제2 노드 사이에 구성되고, 상기 제1 노드의 신호에 의해 구동되는 제2 스위칭 소자와;A second switching element configured between the clock stage and a second node and driven by a signal of the first node; 상기 제1 노드와 접지 전압단 사이에 구성되고, 게이트 앤드 신호 또는 다음단 게이트 구동신호에 의해 구동되는 제3 스위칭 소자와;A third switching element configured between the first node and a ground voltage terminal and driven by a gate and signal or a next gate driving signal; 상기 제1 구동전원단과 접지 전압단 사이에 직렬 구성되고, 각각 전원 전압 및 상기 제1 노드의 신호에 의해 구동되며, 두 소자 사이에 제3 노드가 형성되는 제4및 제5 스위칭 소자와;Fourth and fifth switching elements configured in series between the first driving power supply terminal and the ground voltage terminal, respectively driven by a power supply voltage and a signal of the first node, and having a third node formed between the two devices; 상기 제1 노드와 접지 전압단 사이에 구성되고, 상기 제3 노드의 신호에 의해 구동되는 제6 스위칭 소자와;A sixth switching element configured between the first node and a ground voltage terminal and driven by a signal of the third node; 상기 제2 노드와 접지 전압단 사이에 구성되고, 상기 제3 노드의 신호에 의해 구동되는 제7 스위칭 소자와;A seventh switching element configured between the second node and a ground voltage terminal and driven by a signal of the third node; 제2 구동전원단과 접지 전압단 사이에 직렬 구성되고, 각각 전원 전압 및 상기 제1 노드의 신호에 의해 구동되며, 두 소자 사이에 제4 노드가 형성되는 제8 및 제9 스위칭 소자와;Eighth and ninth switching elements configured in series between a second driving power supply terminal and a ground voltage terminal, respectively driven by a power supply voltage and a signal of the first node, and having a fourth node formed between the two devices; 상기 제1 노드와 접지 전압단 사이에 구성되고, 상기 제4 노드의 신호에 의해 구동되는 제10 스위칭 소자와;A tenth switching element configured between the first node and a ground voltage terminal and driven by a signal of the fourth node; 상기 제2 노드와 접지 전압단 사이에 구성되고, 상기 제4 노드의 신호에 의해 구동되는 제11 스위칭 소자An eleventh switching element configured between the second node and a ground voltage terminal and driven by a signal of the fourth node 를 포함하는 다수의 채널부를 구비하는 액정표시장치용 게이트 구동회로.A gate driving circuit for a liquid crystal display device having a plurality of channel portions including a. 제 1항에 있어서,The method of claim 1, 상기 제1 구동전원 및 상기 제2 구동전원은 한 프레임 주기로 극성이 반전되며, 서로 극성이 반대인 액정표시장치용 게이트 구동회로.The first driving power source and the second driving power source are inverted in polarity every one frame period, and polarity opposite to each other. 제 1항에 있어서,The method of claim 1, 상기 제1 및 제2 클럭신호는 서로 극성이 반대인 액정표시장치용 게이트 구동회로.And the first and second clock signals are opposite in polarity to each other. 제 3항에 있어서,The method of claim 3, 상기 제1 클럭신호는 홀수 번째 채널부에 인가되고, 상기 제2 클럭신호는 짝 수 번째 채널부에 인가되는 액정표시장치용 게이트 구동회로.And the first clock signal is applied to an odd-numbered channel portion and the second clock signal is applied to an even-numbered channel portion. 제 1항에 있어서,The method of claim 1, 상기 제1 노드와 상기 제2 노드 사이에 커패시터를 더 포함하는 액정표시장치용 게이트 구동회로.And a capacitor between the first node and the second node. 제 1항에 있어서,The method of claim 1, 상기 채널부의 출력단은 상기 제2 노드와 연결되는 액정표시장치용 게이트 구동회로.And an output terminal of the channel portion is connected to the second node. 제 1항에 있어서,The method of claim 1, 상기 각 스위칭 소자는 박막트랜지스터인 액정표시장치용 게이트 구동회로.And each switching element is a thin film transistor. 기판과;A substrate; 상기 기판상에 형성되며, 교차되는 방향으로 구성되어 화소영역을 정의하는 다수의 게이트 및 데이터 배선과, 상기 화소영역마다 구성되는 박막트랜지스터 및 액정 커패시터를 포함하는 화소부와;A pixel portion formed on the substrate, the pixel portion including a plurality of gate and data lines formed in an intersecting direction to define a pixel region, and a thin film transistor and a liquid crystal capacitor configured for each pixel region; 상기 다수의 데이터 배선에 영상 데이터를 인가하는 데이터 드라이버와;A data driver for applying image data to the plurality of data wires; 상기 화소부 일측으로 상기 기판상에 형성되며, 각각 전원 전압 및 접지 전압이 인가되는 전원 전압단 및 접지 전압단과, 각각 제1 및 제2 구동전원이 인가되는 제1 구동전원단 및 제2 구동전원단과, 제1 또는 제2 클럭신호가 인가되는 클럭단과, 상기 전원 전압단과 제1 노드 사이에 구성되고, 게이트 스타트 신호 또는 전단 게이트 구동신호에 의해 구동되는 제1 스위칭 소자와, 상기 클럭단과 제2 노드 사이에 구성되고, 상기 제1 노드의 신호에 의해 구동되는 제2 스위칭 소자와, 상기 제1 노드와 접지 전압단 사이에 구성되고, 게이트 앤드 신호 또는 다음단 게이트 구동신호에 의해 구동되는 제3 스위칭 소자와, 상기 제1 구동전원단과 접지 전압단 사이에 직렬 구성되고, 각각 전원 전압 및 상기 제1 노드의 신호에 의해 구동되며, 두 소자 사이에 제3 노드가 형성되는 제4및 제5 스위칭 소자와, 상기 제1 노드와 접지 전압단 사이에 구성되고, 상기 제3 노드의 신호에 의해 구동되는 제6 스위칭 소자와, 상기 제2 노드와 접지 전압단 사이에 구성되고, 상기 제3 노드의 신호에 의해 구동되는 제7 스위칭 소자와, 제2 구동전원단과 접지 전압단 사이에 직렬 구성되고, 각각 전원 전압 및 상기 제1 노드의 신호에 의해 구동되며, 두 소자 사이에 제4 노드가 형성되는 제8 및 제9 스위칭 소자와, 상기 제1 노드와 접지 전압단 사이에 구성되고, 상기 제4 노드의 신호에 의해 구동되는 제10 스위칭 소자와, 상기 제2 노드와 접지 전압단 사이에 구성되고, 상기 제4 노드의 신호에 의해 구동되는 제11 스위칭 소자를 포함하는 다수의 채널부를 구비하는 게이트 구동회로A power supply voltage terminal and a ground voltage terminal formed on one side of the pixel portion and to which a power supply voltage and a ground voltage are respectively applied, and a first driving power supply terminal and a second driving power supply to which first and second driving powers are respectively applied. And a clock stage to which the first or second clock signal is applied, a first switching element configured between the power supply voltage stage and the first node and driven by a gate start signal or a front gate driving signal, and the clock stage and the second stage. A second switching element configured between nodes and driven by a signal of the first node, and a third configured between the first node and a ground voltage terminal and driven by a gate and signal or a next gate driving signal. A switching element and a series configured between the first driving power supply terminal and the ground voltage terminal, respectively, driven by a power supply voltage and a signal of the first node, and a third node between the two Fourth and fifth switching elements formed between the first node and the ground voltage terminal, and a sixth switching element driven by a signal of the third node, and between the second node and the ground voltage terminal. A seventh switching element configured to be driven by the signal of the third node and a series between the second driving power supply terminal and the ground voltage terminal, respectively driven by the power supply voltage and the signal of the first node; An eighth and ninth switching element having a fourth node formed therebetween, a tenth switching element configured between the first node and the ground voltage terminal and driven by a signal of the fourth node, and the second node And a gate driving circuit including a plurality of channel portions configured between the ground voltage terminal and the ground voltage terminal and including an eleventh switching element driven by a signal of the fourth node. 를 포함하는 액정표시장치.Liquid crystal display comprising a. 제 8항에 있어서,The method of claim 8, 상기 제1 구동전원 및 상기 제2 구동전원은 한 프레임 주기로 극성이 반전되며, 서로 극성이 반대인 액정표시장치.2. The liquid crystal display of claim 1, wherein the first driving power source and the second driving power source are inverted in polarity in one frame period and opposite in polarity. 제 8항에 있어서,The method of claim 8, 상기 제1 및 제2 클럭신호는 서로 극성이 반대인 액정표시장치.The first and second clock signals have opposite polarities to each other. 제 10항에 있어서,The method of claim 10, 상기 제1 클럭신호는 홀수 번째 채널부에 인가되고, 상기 제2 클럭신호는 짝수 번째 채널부에 인가되는 액정표시장치.And the first clock signal is applied to an odd-numbered channel portion and the second clock signal is applied to an even-numbered channel portion. 제 8항에 있어서,The method of claim 8, 상기 제1 노드와 상기 제2 노드 사이에 커패시터를 더 포함하는 액정표시장치.And a capacitor between the first node and the second node. 제 8항에 있어서,The method of claim 8, 상기 채널부의 출력단은 상기 제2 노드와 연결되는 액정표시장치.The output terminal of the channel unit is connected to the second node. 제 8항에 있어서,The method of claim 8, 상기 각 스위칭 소자는 박막트랜지스터인 액정표시장치.Wherein each switching element is a thin film transistor.
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