KR101127132B1 - 실리콘 나노와이어 기판 및 그 제조방법, 그리고 이를이용한 박막 트랜지스터의 제조방법 - Google Patents
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Abstract
기판 위에 미세한 라인 폭의 실리콘 나노와이어 필름이 마련된 구조를 가지는 실리콘 나노와이어 기판 및 그 제조방법, 그리고 이를 이용한 박막 트랜지스터의 제조방법이 개시된다. 본 발명에 따른 실리콘 나노와이어 기판의 제조방법은 기판을 준비하는 단계, 상기 기판 위에 절연체 필름을 형성하는 단계, 상기 절연체 필름 위에 실리콘 필름을 형성하는 단계, 상기 절연체 필름과 실리콘 필름을 스트립(strip)형상으로 패터닝하는 단계, 상기 절연체 필름의 양 측면을 언더컷 에칭하여 그 라인 폭을 좁히는 단계 및 상기 실리콘 필름을 용융 및 결정화시켜서 상기 절연체 필름의 상면에 자기-정렬(self-align)된 실리콘 나노와이어 필름을 형성하는 단계를 포함한다.
Description
도 1은 본 발명의 일 실시 예에 따른 실리콘 나노와이어 기판의 개략적인 사시도이다.
도 2는 본 발명의 다른 실시 예에 따른 실리콘 나노와이어 기판의 개략적인 사시도이다.
도 3a 내지 도 3g는 본 발명의 일 실시 예에 따른 실리콘 나노와이어 기판의 제조방법을 보여주는 공정흐름도이다.
도 4a 내지 도 4j는 본 발명의 다른 실시 예에 따른 실리콘 나노와이어 기판의 제조방법을 보여주는 공정흐름도이다.
도 5a 내지 도 5e는 도 3a 내지 도 3g의 공정으로 제조된 실리콘 나노와이어 기판을 이용한 박막 트랜지스터의 제조방법을 보여주는 공정흐름도이다.
도 6a 내지 도 6e는 도 4a 내지 도 4j의 공정으로 제조된 실리콘 나노와이어 기판을 이용한 박막 트랜지스터의 제조방법을 보여주는 공정흐름도이다.
< 도면의 주요부분에 대한 부호의 설명 >
10: 기판 20:단결정 실리콘 기판
21, 22, 27, 28: 절연체 필름 29: 실리콘 결정 시드
33, 33a, 35, 35a: 실리콘 필름 34, 36: 실리콘 나노와이어 필름
34S, 35S, 36S, 37S: 소오스 34D, 35D, 36D, 37D: 드레인
34C, 36C: 채널영역 41: 게이트 절연막
42: 게이트 전극
본 발명은 실리콘 나노와이어 필름의 제조방법에 관한 것으로, 보다 상세하게는 기판 위에 미세한 라인 폭의 실리콘 나노와이어 필름이 마련된 구조를 가지는 실리콘 나노와이어 기판 및 그 제조방법, 그리고 이를 이용한 박막 트랜지스터의 제조방법에 관한 것이다. 특히, 상기 실리콘 나노와이어 필름의 제조공정은 간단하며, 상기 기판 상에서 나노와이어 필름의 위치가 용이하게 제어될 수 있다.
다결정 실리콘(poly crystalline Si, poly-Si)은 비정질 실리콘(amorphous Si, a-Si)에 비해 높은 이동도(mobility)를 가지기 때문에 평판 디스플레이 소자뿐 아니라 태양전지 등 다양한 전자소자 등에 응용된다. 그러나, 이러한 다결정 실리콘은 단결정 실리콘에 비해서는 역시 이동도 및 균질성 등이 좋지 못하다. 단결정 실리콘은 시스템이 디스플레이 패널 자체에 형성되는 SOP(system on panel) 구조에 매우 유용하며, 이러한 단결정 실리콘의 이동도는 300cm2/Vs 이상이다. 특히, 이러한 고이동도의 단결정 실리콘을 이용하면, 고성능의 디스플레이 소자 등에서 요구되는 양질의 스위칭 소자를 얻을 수 있다.
근래에는, 소자의 소형화 및 고성능화에 대한 요구로, 나노스케일의 소자들이 출현하였으며, 이러한 나노스케일의 소자들을 제조하기 위해 나노와이어의 형성기술이 개발되었다. 나노와이어란 단면의 지름이 수 nm 내지 수십 nm 정도의 극미세선이다. 나노와이어를 만드는 기술은 세계를 변화시킬 10대 신기술 가운데 하나로 꼽히며, 현재 나노테크놀러지 분야에서 가장 효율적인 분야 가운데 하나로 평가된다. 나노와이어는 레이저나 트랜지스터, 메모리, 화학감지용 센서(감지기) 등 다양한 분야에 이용될 수 있으며, 이와 같은 나노와이어 소재로는 탄소나노튜브(CNT), CdTe, ZnO2, Si 또는 SiGe 등이 있다.
나노와이어 제조방법은 용이하지 않으며, 그 제조공정 또한 복잡한 것으로 알려져 있다. 일반적으로, 나노와이어 제조를 위해 촉매(catalyst)를 이용한 나노와이어의 결정성장 유도법이 이용되고 있으나, 이 방법은 기판 상에서 오로지 수직방향으로 결정 성장되는 나노와이어만을 제공해 줄 수 있으며, 이와 같이 성장된 나노와이어는 많은 불순물을 함유할 수 있다. 경우에 따라서는, 상기 나노와이어의 위치제어가 필요한 경우가 있으나, 종래 방법은 나노와이어의 위치제어를 위한 해결수단을 제공해 주지 못한다. 상기 촉매(catalyst)를 이용한 나노와이어의 결정성장 유도법과는 달리, 기판 상에서 수평으로 위치제어된 나노와이어가 리소그래피 공정에 의해 제조될 수 있다. 그러나, 종래 리소그래피의 분해능 한계(lithographic resolution limit)는 30nm 정도이기 때문에, 30nm 이내의 미세한 라인 폭(line width)을 가지는 나노와이어 필름의 제조는 그 한계에 부딪힐 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로, 기판 위에 미세한 라인 폭의 실리콘 나노와이어 필름이 마련된 구조를 가지는 실리콘 나노와이어 기판 및 그 제조방법, 그리고 이를 이용한 박막 트랜지스터의 제조방법을 제공함에 있다.
본 발명의 일 실시 예에 따른 실리콘 나노와이어 기판은,
기판, 상기 기판 위에 스트립(strip) 형상으로 마련된 절연체 필름 및 상기 절연체 필름의 상면을 덮는 실리콘 나노와이어 필름을 포함한다.
바람직하게, 상기 절연체 필름 및 실리콘 나노와이어 필름의 라인 폭(line width) 사이즈가 30nm 이내이며, 더욱 바람직하게는, 상기 절연체 필름 및 실리콘 나노와이어 필름의 라인 폭 사이즈가 같다. 또한, 상기 실리콘 나노와이어 필름의 길이(length) 사이즈가 100nm~10000nm 범위이다. 여기에서, 상기 기판은 실리콘 기판, 산화된 실리콘 기판(oxidized Si substrate), 쿼르츠 기판(quartz substrate), 글라스 기판(glass substrate), 사파이어 기판(sapphire substrate) 및 플라스틱 기판(plastic substrate)으로 이루어지는 그룹에서 선택된 어느 하나이다. 상기 절연체는 SiN 또는 SiO2 물질이며, 바람직하게, 상기 실리콘 나노와이어 필름은 단결정체이다.
또한, 본 발명의 다른 실시 예에 따른 실리콘 나노와이어 기판은,
단결정 실리콘 기판, 상기 기판 위에 스트립(strip) 형상으로 마련된 절연체 필름, 상기 절연체 필름의 일단부와 접촉하는 것으로 상기 기판 위에 에피텍셜 성장된 실리콘 결정 시드(Si crystal seed) 및 상기 절연체 필름의 상면을 덮고 그 연장부가 상기 시드와 접촉하는 것으로 상기 시드로부터 측면결정화(lateral crystallization) 성장된 실리콘 나노와이어 필름을 포함한다.
바람직하게, 상기 절연체 필름 및 실리콘 나노와이어 필름의 라인 폭(line width) 사이즈가 30nm 이내이며, 더욱 바람직하게, 상기 절연체 필름 및 실리콘 나노와이어 필름의 라인 폭 사이즈가 같다. 또한, 상기 실리콘 나노와이어 필름의 길이(length) 사이즈가 100nm~10000nm 범위이다. 상기 절연체는 SiN 또는 SiO2 물질이며, 바람직하게, 상기 절연체 필름은 상기 기판 위에 순차적으로 적층된 SiO2 필름과 SiN 필름을 포함할 수 있다. 바람직하게, 상기 실리콘 나노와이어 필름은 단결정체이다.
또한, 본 발명의 일 실시 예에 따른 실리콘 나노와이어 기판의 제조방법은,
기판을 준비하는 단계;
상기 기판 위에 절연체 필름을 형성하는 단계;
상기 절연체 필름 위에 실리콘 필름을 형성하는 단계;
상기 절연체 필름과 실리콘 필름을 스트립(strip)형상으로 패터닝하는 단계;
상기 절연체 필름의 양 측면을 언더컷 에칭하여 그 라인 폭을 좁히는 단계; 및
상기 실리콘 필름을 용융 및 결정화시켜서 상기 절연체 필름의 상면에 자기-정렬(self-align)된 실리콘 나노와이어 필름을 형성하는 단계;를 포함한다.
상기 패터닝 단계에서, 상기 절연체 필름 및 실리콘 필름의 라인 폭(line width) 사이즈가 20nm 내지 300nm 범위로 패터닝되며, 바람직하게는 상기 절연체 필름 및 실리콘 필름의 라인 폭 사이즈가 같도록 패터닝된다. 상기 패터닝은 리액티브 이온 에칭(reactive ion etching)에 의해 수행될 수 있다.
여기에서, 상기 기판은 실리콘 기판, 산화된 실리콘 기판(oxidized Si substrate), 쿼르츠 기판(quartz substrate), 글라스 기판(glass substrate), 사파이어 기판(sapphire substrate) 및 플라스틱 기판(plastic substrate)으로 이루어지는 그룹에서 선택된 어느 하나이다. 또한, 상기 절연체는 SiN 또는 SiO2 물질이다.
여기에서, 상기 절연체 필름의 측면 에칭은 등방성 건식에칭(isotropic dry etching)에 의해 수행되며, 상기 실리콘 필름의 용융은 레이저 어닐링에 의해 수행된다. 바람직하게, 상기 실리콘 필름의 결정화에서, 결정화되는 실리콘의 핵 생성률(nucleation rate)이 1개/㎲ 이하로 제어될 수 있다.
바람직하게, 상기 절연체 필름의 라인 폭을 제어하여 그 상면에 자기-정렬(self-align)되는 실리콘 나노와이어 필름의 라인 폭 사이즈를 제어할 수 있으며, 더욱 바람직하게, 상기 실리콘 나노와이어 필름의 라인 폭 사이즈가 30nm 이내로 형성될 수 있다. 또한, 상기 실리콘 나노와이어 필름의 길이(length) 사이즈가 100nm~10000nm 범위이며, 상기 실리콘 나노와이어 필름은 단결정체로 마련될 수 있다.
또한, 본 발명의 다른 실시 예에 따른 실리콘 나노와이어 기판의 제조방법은,
단결정 실리콘 기판을 준비하는 단계;
상기 기판 위에 절연체 필름을 형성하는 단계;
상기 절연체 필름의 소정영역을 에칭하여 상기 기판을 노출시키는 단계;
상기 기판의 노출면 위에 실리콘을 에피텍셜 성장시켜 실리콘 결정 시드(Si crystal seed)를 형성하는 단계;
상기 절연체 필름과 시드의 상면에 실리콘 필름을 형성하는 단계;
그 일단부가 상기 시드와 접촉하도록 상기 절연체 필름과 그 위에 적층된 실리콘 필름을 스트립(strip)형상으로 패터닝하는 단계;
상기 절연체 필름의 양 측면을 언더컷 에칭하여 그 라인 폭을 좁히는 단계;
상기 절연체 필름과 시드의 상면에 형성된 실리콘 필름을 용융시키는 단계;
상기 실리콘 필름을 상기 시드로부터 측면결정화(lateral crystallization) 시켜서 상기 절연체 필름의 상면에 자기-정렬(self-align)된 실리콘 나노와이어 필름을 형성하는 단계;를 포함한다.
상기 패터닝 단계에서, 상기 절연체 필름 및 실리콘 필름의 라인 폭(line width) 사이즈가 20nm 내지 300nm 범위로 패터닝되며, 바람직하게는 상기 절연체 필름 및 실리콘 필름의 라인 폭 사이즈가 같도록 패터닝된다. 상기 패터닝은 리액티브 이온 에칭(reactive ion etching)에 의해 수행될 수 있다. 또한, 상기 절연체 필름의 소정영역을 에칭하여 상기 기판을 노출시키는 단계:는 리액티브 이온 에칭에 의해 수행된다. 상기 절연체는 SiN 또는 SiO2 물질이며, 상기 절연체 필름은 상기 기판 위에 순차적으로 적층된 SiO2 필름과 SiN 필름을 포함할 수 있다.
여기에서, 상기 절연체 필름의 측면 에칭은 등방성 건식에칭(isotropic dry etching)에 의해 수행되며, 상기 실리콘 필름의 용융은 레이저 어닐링에 의해 수행된다. 바람직하게, 상기 실리콘 필름의 결정화에서, 결정화되는 실리콘의 핵 생성률(nucleation rate)이 1개/㎲ 이하로 제어된다.
상기 절연체 필름의 라인 폭을 제어하여 그 상면에 자기-정렬(self-align)되는 실리콘 나노와이어 필름의 라인 폭 사이즈를 제어할 수 있으며, 바람직하게, 상기 실리콘 나노와이어 필름의 라인 폭 사이즈가 30nm 이내이다. 또한, 상기 실리콘 나노와이어 필름의 길이(length) 사이즈가 100nm~10000nm 범위이며, 상기 실리콘 나노와이어 필름은 단결정체인 것이 바람직하다.
또한, 본 발명의 일 실시 예에 따른 박막 트랜지스터(TFT)의 제조방법은,
기판을 준비하는 단계;
상기 기판 위에 절연체 필름을 형성하는 단계;
상기 절연체 필름 위에 실리콘 필름을 형성하는 단계;
상기 절연체 필름과 실리콘 필름을 스트립(strip)형상으로 패터닝하는 단계;
상기 절연체 필름의 양 측면을 언더컷 에칭하여 그 라인 폭을 좁히는 단계;
상기 실리콘 필름을 용융 및 결정화시켜서 상기 절연체 필름의 상면에 자기- 정렬(self-align)된 실리콘 나노와이어 필름을 형성하는 단계;
상기 나노와이어 필름에 소오스, 드레인 및 채널영역을 정의하는 단계;
상기 채널영역 상에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계; 및
상기 소오스 및 드레인 영역에 도전성 불순물을 도핑하는 단계;를 포함한다.
또한, 본 발명의 다른 실시 예에 따른 박막 트랜지스터(TFT)의 제조방법은,
단결정 실리콘 기판을 준비하는 단계;
상기 기판 위에 절연체 필름을 형성하는 단계;
상기 절연체 필름의 소정영역을 에칭하여 상기 기판을 노출시키는 단계;
상기 기판의 노출면 위에 실리콘을 에피텍셜 성장시켜 실리콘 결정 시드(Si crystal seed)를 형성하는 단계;
상기 절연체 필름과 시드의 상면에 실리콘 필름을 형성하는 단계;
그 일단부가 상기 시드와 접촉하도록 상기 절연체 필름과 그 위에 적층된 실리콘 필름을 스트립(strip)형상으로 패터닝하는 단계;
상기 절연체 필름의 양 측면을 언더컷 에칭하여 그 라인 폭을 좁히는 단계;
상기 절연체 필름과 시드의 상면에 형성된 실리콘 필름을 용융시키는 단계;
상기 실리콘 필름을 상기 시드로부터 측면결정화(lateral crystallization) 시켜서 상기 절연체 필름의 상면에 자기-정렬(self-align)된 실리콘 나노와이어 필름을 형성하는 단계;
상기 실리콘 나노와이어 필름을 적당한 길이로 컷팅하는 단계;
상기 나노와이어 필름에 소오스, 드레인 및 채널영역을 정의하는 단계;
상기 채널영역 상에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계; 및
상기 소오스 및 드레인 영역에 도전성 불순물을 도핑하는 단계;를 포함한다.
여기에서, 상기 게이트 절연막은 SiO2 또는 HfO2 으로 형성되며, 상기 게이트 전극은 금속재료로 형성된다.
이하, 본 발명에 따른 실리콘 나노와이어 기판 및 그 제조방법, 그리고 이를 이용한 박막 트랜지스터 제조방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1은 본 발명의 일 실시 예에 따른 실리콘 나노와이어 기판의 개략적인 사시도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 실리콘 나노와이어 기판은 기판(10), 상기 기판(10) 위에 스트립(strip) 형상으로 마련된 절연체 필름(22) 및 상기 절연체 필름(22)의 상면을 덮는 실리콘 나노와이어 필름(34)을 포함한다. 여기에서, 상기 기판(10)으로 산화된 실리콘 기판(oxidized Si substrate)이 이용되었으며, 상기 산화된 실리콘 기판(10)은 Si웨이퍼(10a)와 상기 Si웨이퍼(10a) 위에 형성된 SiO2층(10b)을 포함한다. 상기 절연체 필름(22)은 SiN 또는 SiO2 물질로 형성될 수 있으며, 상기 실리콘 나노와이어 필름(34)은 단결정체인 것이 바람직하다. 특히, 상기 SiN 절연체 필름(22)은 상기 실리콘 나노와이어 필름(34)과 우수한 계면 접촉특성을 가진다.
여기에서, 상기 절연체 필름(22) 및 실리콘 나노와이어 필름(34)의 라인 폭(line width) 사이즈는 동일하며, 그 사이즈가 30nm 이내로 미세하다. 바람직하게, 상기 실리콘 나노와이어 필름(34)의 길이(length) 사이즈는 100nm~10000nm 범위로 마련될 수 있다.
상기 기판(10)으로 실리콘 기판, 산화된 실리콘 기판(oxidized Si substrate), 쿼르츠 기판(quartz substrate), 글라스 기판(glass substrate), 사파이어 기판(sapphire substrate) 및 플라스틱 기판(plastic substrate)으로 이루어지는 그룹에서 선택된 어느 하나가 이용될 수 있다.
상기와 같은 구성을 가지는 본 발명에 의하면, 종래 리소그래피의 분해능 한계(lithographic resolution limit)를 극복하여, 기판 위에 30nm 이내의 미세한 라인 폭을 가지는 실리콘 나노와이어 필름을 용이하게 얻을 수 있다. 상기 기판 상에서 나노와이어 필름의 위치는 용이하게 제어될 수 있으며, 이와 같은 실리콘 나노와이어 필름은 박막 트랜지스터의 채널로서 이용될 수 있다. 특히, 단결정 실리콘 나노와이어 필름은 작은 기생용량(parasitic capacitance) 및 높은 캐리어 이동도(carrier mobility)를 가진다. 따라서, 상기 단결정 실리콘 나노와이어 필름을 트랜지스터의 채널로 이용하면, 보다 우수한 디바이스 특성을 가지는 차세대 트랜지스터가 구현될 수 있다.
도 2는 본 발명의 다른 실시 예에 따른 실리콘 나노와이어 기판의 개략적인 사시도이다.
도 2를 참조하면, 본 발명의 다른 실시 예에 따른 실리콘 나노와이어 기판은 단결정 실리콘 기판(20), 상기 기판(20) 위에 스트립(strip) 형상으로 마련된 절연체 필름(28), 상기 절연체 필름(28)의 일단부와 접촉하는 것으로 상기 기판(20) 위에 에피텍셜 성장된 실리콘 결정 시드(Si crystal seed, 29) 및 상기 절연체 필름(28)의 상면을 덮고 그 연장부가 상기 시드(29)와 접촉하는 실리콘 나노와이어 필름(36)을 포함한다. 여기에서, 상기 실리콘 나노와이어 필름(36)은 상기 시드(29)로부터 측면결정화(lateral crystallization) 성장된 것을 특징으로 한다. 이러한 상기 실리콘 나노와이어 필름(36)은 단결정체로 형성되는 것이 바람직하다.
상기 절연체 필름(28)은 SiN 또는 SiO2 물질로 형성될 수 있다. 바람직하게, 상기 절연체 필름(28)은 상기 기판(20) 위에 순차적으로 적층된 SiO2 필름(24)과 SiN 필름(26)을 포함한다. 특히, 상기 SiN 필름(26)은 상기 실리콘 나노와이어 필름(36)과 우수한 계면 접촉특성을 가진다.
여기에서, 상기 절연체 필름(28) 및 실리콘 나노와이어 필름(36)의 라인 폭(line width) 사이즈는 동일하며, 그 사이즈가 30nm 이내로 미세하다. 바람직하게, 상기 실리콘 나노와이어 필름(36)의 길이(length) 사이즈는 100nm~10000nm 범위로 마련될 수 있다.
이와 같은 구성을 가지는 실리콘 나노와이어 기판에서, 상기 기판(20)의 결정방위에 따라 상기 기판(20)으로부터 에피텍셜 성장되는 시드(29)의 결정방위가 결정되고, 상기 시드(29)의 결정방위에 따라 상기 시드(29)로부터 측면결정화되는 실리콘 나노와이어 필름(36)의 결정방위가 결정된다. 즉, 상기 시드(29)의 결정방위를 제어하여, 상기 실리콘 나노와이어 필름(36)의 결정방위를 용이하게 제어할 수 있으며, 결정방위에 따른 다양한 물리적 특성의 실리콘 나노와이어 필름(36)을 얻을 수 있다.
도 3a 내지 도 3g는 본 발명의 일 실시 예에 따른 실리콘 나노와이어 기판의 제조방법을 보여주는 공정흐름도이다. 이와 같은 공정에서, 박막의 형성공정은 널리 알려진 박막형성방법, 예를 들어 CVD, PVD 또는 MOCVD 등의 방법이 모두 이용될 수 있다.
도 3a를 참조하여, 먼저 기판(10)을 준비한다. 상기 기판(10)은 실리콘 기판, 산화된 실리콘 기판(oxidized Si substrate), 쿼르츠 기판(quartz substrate), 글라스 기판(glass substrate), 사파이어 기판(sapphire substrate) 및 플라스틱 기판(plastic substrate)으로 이루어지는 그룹에서 선택된 어느 하나이다. 예를 들어, 도시된 바와 같이 산화된 실리콘 기판(10)이 이용될 수 있으며, 상기 산화된 실리콘 기판(10)은 Si웨이퍼(10a)와 상기 Si웨이퍼(10a) 위에 형성된 SiO2층(10b)을 포함한다.
도 3b 및 도 3c를 참조하여, 상기 기판(10) 위에 절연체 필름(21) 및 실리콘 필름(33)을 순차적으로 형성한다. 상기 절연체 필름(21)은 SiN 또는 SiO2 물질로 형성될 수 있으며, 상기 실리콘 필름(33)은 다결정 실리콘(poly-Si) 또는 비정질 실 리콘(amorphous-Si)으로 형성될 수 있다. 특히, SiN 물질은 상기 실리콘 필름(33)과 우수한 계면 접촉특성을 가지기 때문에, 상기 절연체 필름(21)은 SiN 물질로 형성되는 것이 바람직하다.
도 3d를 참조하여, 상기 절연체 필름(21)과 실리콘 필름(33)을 스트립(strip)형상으로 패터닝한다. 이 때, 상기 절연체 필름(21)과 실리콘 필름(33)의 라인 폭(line width) 사이즈가 20nm 내지 300nm 범위로 패터닝되도록 하고, 이들의 라인 폭 사이즈가 같도록 패터닝되는 것이 바람직하다. 또한, 이들의 길이(length) 사이즈가 100nm~10000nm 범위에 있는 것이 바람직하다. 상기 패터닝은 리액티브 이온 에칭(reactive ion etching)에 의해 수행될 수 있다.
도 3e를 참조하여, 상기 패터닝된 절연체 필름(21a)의 양 측면을 언더컷 에칭하여 그 라인 폭을 좁힌다. 바람직하게, 상기 절연체 필름(21a)의 측면 에칭은 등방성 건식에칭(isotropic dry etching)에 의해 수행될 수 있다.
도 3f 및 도 3g를 참조하여, 상기 실리콘 필름(33a)을 레이저 어닐링하여 용융(melting)시킨다. 용융된 실리콘 필름(33a)은 그 밑에 있는 절연체 필름(22)의 폭으로 오그라들어(shrink) 그 표면에너지를 줄일 수 있으며, 대신에 체적보전(volume conservation)에 기인하여 그 두께가 증가한다. 이와 같은 원리로, 용융된 실리콘 필름(33a)은 상기 에칭된 절연체 필름(22)의 상면에 자기-정렬(self-align)되면서, 결정화된다. 따라서, 상기와 같은 공정을 통하여 절연체 필름(22)의 상면에 미세한 실리콘 나노와이어 필름(34)을 얻을 수 있다. 특히, 이와 같은 공정으로 얻어진 미세한 실리콘 나노와이어 필름(34)은 종래 리소그래피로 (lithographically) 패턴된 형상(feature) 보다 더 좁은 폭을 가질 수 있다.
본 발명에서, 상기 절연체 필름(22)의 라인 폭을 미세하게 제어하여 그 상면에 자기-정렬(self-align)되는 실리콘 나노와이어 필름(34)의 라인 폭 사이즈를 미세하게 제어할 수 있다. 바람직하게, 상기 실리콘 나노와이어 필름(34)의 라인 폭 사이즈가 30nm 이내로 되도록 형성될 수 있다. 특히, 결정화되는 실리콘의 핵 생성률(nucleation rate)이 1개(event)/㎲ 이하로 제어되면, 상기 실리콘 나노와이어 필름(34)은 단결정체로 마련될 수 있다. 따라서, 상기 단결정 실리콘 나노와이어 필름(34)을 트랜지스터의 채널로 이용하면, 보다 우수한 디바이스 특성을 가지는 차세대 트랜지스터가 구현될 수 있다.
상기 핵 생성률에 대해 구체적으로 설명하기로 한다. 일반적으로 실리콘 1몰(mol)에 대한 핵 생성률은 1011개/㎱ 이다. 상기 실리콘 나노와이어 필름의 체적(volume)이 30nm(width)×30nm(thickness)×1000nm(length)=9×10-22㎥이며, 이는 7.5×10-15몰(moles)에 대응된다. 따라서, 7.5×10-15몰(moles)×1011개/㎱=7.5×10-4개(events)/㎱이 되며, 이는 1개(event)/㎲와 등가이다. 따라서, 상기 결정화되는 실리콘의 핵 생성률을 1개(event)/㎲로 제어하여, 단결정체 실리콘 나노와이어 필름을 형성할 수 있다.
상기와 같은 구성을 가지는 본 발명에 의하면, 종래 리소그래피의 분해능 한계(lithographic resolution limit)를 극복하여, 기판 위에 30nm 이내의 미세한 라인 폭을 가지는 실리콘 나노와이어 필름을 용이하게 얻을 수 있다. 특히, 상기 실리콘 나노와이어 필름의 제조공정은 간단하며, 상기 기판 상에서 나노와이어 필름의 위치가 용이하게 제어될 수 있다.
도 4a 내지 도 4j는 본 발명의 다른 실시 예에 따른 실리콘 나노와이어 기판의 제조방법을 보여주는 공정흐름도이다. 이와 같은 공정에서, 박막의 형성공정은 널리 알려진 박막형성방법, 예를 들어 CVD, PVD 또는 MOCVD 등의 방법이 모두 이용될 수 있다.
도 4a 및 도 4b를 참조하여, 먼저 단결정 실리콘 기판(20)을 준비한 후, 상기 기판(20) 위에 절연체 필름(27)을 형성한다. 상기 절연체 필름(27)은 SiN 또는 SiO2 물질로 형성될 수 있다. 바람직하게, 상기 절연체 필름(27)은 기판(20) 위에 SiO2 필름(23)과 SiN 필름(25)을 순차적으로 적층하여 마련될 수 있다. 여기에서, SiN 물질은 실리콘 필름과 우수한 계면 접촉특성을 가진다.
도 4c 및 도 4d를 참조하여, 상기 절연체 필름(27)의 소정영역을 에칭하여 상기 기판(20)의 일부 영역을 노출시킨다. 이와 같은 공정은, 리액티브 이온 에칭(reactive ion etching)에 의해 수행될 수 있다. 그 후, 상기 기판(20)의 노출면 위에 실리콘을 에피텍셜 성장시켜 실리콘 결정 시드(Si crystal seed, 29)를 형성한다. 여기에서, 에피텍셜 성장되는 상기 시드(29)의 결정방위는 상기 기판(20)의 결정방위에 따라 달라질 수 있으며, 상기 시드(29)는 상기 에칭된 절연체 필름(27a)과 같은 높이로 형성되는 것이 바람직하다.
도 4e 및 도 4f를 참조하여, 상기 절연체 필름(27a)과 시드(29)의 상면에 실리콘 필름(35)을 형성한다. 그 다음에, 상기 절연체 필름(27a)과 그 위에 적층된 실리콘 필름(35)을 스트립(strip)형상으로 패터닝한다. 이 때, 상기 패터닝된 절연체 필름(27b)의 일 단부는 상기 시드(29)와 접촉하고 있어야 한다.
상기 절연체 필름(27b)과 그 위에 적층된 실리콘 필름(35a)의 라인 폭(line width) 사이즈가 20nm 내지 300nm 범위로 패터닝되도록 하고, 이들의 라인 폭 사이즈가 같도록 패터닝되는 것이 바람직하다. 또한, 이들의 길이(length) 사이즈가 100nm~10000nm 범위에 있는 것이 바람직하다. 상기 패터닝은 리액티브 이온 에칭(reactive ion etching)에 의해 수행될 수 있다.
도 4g를 참조하여, 상기 절연체 필름(27b)의 양 측면을 언더컷 에칭하여 그 라인 폭을 좁힌다. 상기 절연체 필름(27b)의 측면 에칭은 등방성 건식에칭(isotropic dry etching)에 의해 수행될 수 있다.
도 4h 및 도 4j를 참조하여, 측면 에칭된 상기 절연체 필름(28)과 시드(29)의 상면에 형성된 실리콘 필름(35a)을 레이저 어닐링하여 용융시킨다.
용융된 실리콘 필름(35a)은 그 밑에 있는 절연체 필름(28)의 폭으로 오그라들어(shrink) 그 표면에너지를 줄일 수 있으며, 대신에 체적보전(volume conservation)에 기인하여 그 두께가 증가한다. 이와 같은 원리로, 용융된 실리콘 필름(35a)은 상기 에칭된 절연체 필름(28)의 상면에 자기-정렬(self-align)되면서, 결정화된다. 이 때, 시드(29)측으로부터 측면결정화(lateral crystallization)가 진행되며, 절연체 필름(28)의 상면에 단결정체의 실리콘 나노와이어 필름(36)이 형성될 수 있다. 특히, 이와 같은 공정에서, 상기 시드(29)의 결정방위를 제어하여, 상기 실리콘 나노와이어 필름(36)의 결정방위를 용이하게 제어할 수 있으며, 결정방위에 따른 다양한 물리적 특성의 실리콘 나노와이어 필름(36)을 얻을 수 있다. 마찬가지로, 상기 시드(29)의 결정방위는 선택되는 단결정 기판의 결정방위에 따라 달라질 수 있으므로, 상기 시드(29)의 결정방위 또한, 용이하게 제어될 수 있다.
바람직하게, 상기 실리콘 나노와이어 필름(36)의 라인 폭 사이즈가 30nm 이내로 되도록 형성될 수 있다. 특히, 결정화되는 실리콘의 핵 생성률(nucleation rate)이 1개(event)/㎲ 이하로 제어되면, 상기 실리콘 나노와이어 필름(36)은 단결정체로 마련될 수 있다. 따라서, 상기 단결정 실리콘 나노와이어 필름(36)을 트랜지스터의 채널로 이용하면, 보다 우수한 디바이스 특성을 가지는 차세대 트랜지스터가 구현될 수 있다.
상기와 같은 공정으로 얻어진 실리콘 나노와이어 필름(36)은 종래 리소그래피로(lithographically) 패턴된 형상(feature) 보다 더 좁은 폭을 가질 수 있다. 본 발명에서, 상기 절연체 필름(28)의 라인 폭을 미세하게 제어하여 그 상면에 자기-정렬(self-align)되는 실리콘 나노와이어 필름(36)의 라인 폭 사이즈를 미세하게 제어할 수 있다.
도 5a 내지 도 5e는 도 3a 내지 도 3g의 공정으로 제조된 실리콘 나노와이어 기판을 이용한 박막 트랜지스터의 제조방법을 보여주는 공정흐름도이다.
도 5a를 참조하여, 도 3a 내지 도 3g의 공정을 실시하여, 실리콘 나노와이어 기판을 제조한다.
도 5b를 참조하여, 상기 기판 위에 형성된 실리콘 나노와이어 필름(34)에 소 오스(34S), 드레인(34D) 및 채널영역(34C)을 정의한다.
도 5c를 참조하여, 상기 채널영역(34C) 상에 게이트 절연막(41) 및 게이트 전극(42)을 순차적으로 형성한다. 여기에서, 상기 게이트 절연막(41)은 SiO2 또는 HfO2 으로 형성된다. 상기 게이트 전극(42)은 Al, Cr과 같은 금속재료로 형성된다.
도 5d 및 도 5e를 참조하여, 상기 소오스(34S) 및 드레인(34D) 영역에 도전성 불순물을 도핑한다. 상기와 같은 공정을 통하여 본 발명의 실리콘 나노와이어 기판을 이용한 박막 트랜지스터가 제조될 수 있다.
도 6a 내지 도 6e는 도 4a 내지 도 4j의 공정으로 제조된 실리콘 나노와이어 기판을 이용한 박막 트랜지스터의 제조방법을 보여주는 공정흐름도이다.
도 6a를 참조하여, 도 4a 내지 도 4j의 공정을 실시하여, 실리콘 나노와이어 기판을 제조한다. 그 다음에, 상기 기판 위에 형성된 실리콘 나노와이어 필름(36)이 적당한 길이가 되도록, 상기 기판을 커팅한다. 예를 들어, 시드(29)측은 박막 트랜지스터의 제조에 불필요한 부분이므로 커팅되어 제거될 수 있다.
도 6b를 참조하여, 상기 기판 위에 형성된 실리콘 나노와이어 필름(36)에 소오스(36S), 드레인(36D) 및 채널영역(36C)을 정의한다.
도 6c를 참조하여, 상기 채널영역(36C) 상에 게이트 절연막(41) 및 게이트 전극(42)을 순차적으로 형성한다. 여기에서, 상기 게이트 절연막(41)은 SiO2 또는 HfO2 으로 형성된다. 상기 게이트 전극(42)은 Al, Cr과 같은 금속재료로 형성된다.
도 6d 및 도 6e를 참조하여, 상기 소오스(36S) 및 드레인(36D) 영역에 도전 성 불순물을 도핑한다. 상기와 같은 공정을 통하여 본 발명의 실리콘 나노와이어 기판을 이용한 박막 트랜지스터가 제조될 수 있다.
상기와 같은 구성을 가지는 본 발명에 의하면, 종래 리소그래피의 분해능 한계(lithographic resolution limit)를 극복하여, 기판 위에 30nm 이내의 미세한 라인 폭을 가지는 실리콘 나노와이어 필름을 용이하게 얻을 수 있다. 상기 실리콘 나노와이어 필름의 제조공정은 간단하며, 상기 기판 상에서 나노와이어 필름의 위치가 용이하게 제어될 수 있다. 특히, 결정화 되는 실리콘의 핵 생성률(nucleation rate)을 제어하여, 상기 실리콘 나노와이어 필름이 단결정체로 마련될 수 있다. 이와 같은 단결정 실리콘 나노와이어 필름은 작은 기생용량(parasitic capacitance) 및 높은 캐리어 이동도(carrier mobility)를 가진다. 따라서, 상기 단결정 실리콘 나노와이어 필름을 트랜지스터의 채널로 이용하면, 보다 우수한 디바이스 특성을 가지는 차세대 트랜지스터가 구현될 수 있다.
이러한 본원 발명의 이해를 돕기 위하여 몇몇의 모범적인 실시 예가 설명되고 첨부된 도면에 도시되었으나, 이러한 실시 예들은 단지 넓은 발명을 예시하고 이를 제한하지 않는다는 점이 이해되어야 할 것이며, 그리고 본 발명은 도시되고 설명된 구조와 배열에 국한되지 않는다는 점이 이해되어야 할 것이며, 이는 다양한 다른 수정이 당 분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.
Claims (47)
- 기판;상기 기판 위에 스트립(strip) 형상을 가지며, 노출된 측면을 갖도록 마련된 절연체 필름; 및상기 절연체 필름의 상면을 완전히 덮고, 상기 절연체 필름의 상기 노출된 측면과 자기-정렬(self-align)된 측벽을 갖는 실리콘 나노와이어 필름;을 포함하는 것을 특징으로 하는 실리콘 나노와이어 기판.
- 삭제
- 제 1 항에 있어서,상기 절연체 필름 및 실리콘 나노와이어 필름의 라인 폭 사이즈가 같은 것을 특징으로 하는 실리콘 나노와이어 기판.
- 삭제
- 제 1 항에 있어서,상기 기판은 실리콘 기판, 산화된 실리콘 기판(oxidized Si substrate), 쿼르츠 기판(quartz substrate), 글라스 기판(glass substrate), 사파이어 기판(sapphire substrate) 및 플라스틱 기판(plastic substrate)으로 이루어지는 그룹에서 선택된 어느 하나인 것을 특징으로 하는 실리콘 나노와이어 기판.
- 삭제
- 제 1 항, 제 3 항, 제 5 항 중의 어느 한 항에 있어서,상기 실리콘 나노와이어 필름은 단결정체인 것을 특징으로 하는 실리콘 나노와이어 기판.
- 단결정 실리콘 기판;상기 기판 위에 스트립(strip) 형상으로 마련된 절연체 필름;상기 절연체 필름의 일단부와 접촉하는 것으로 상기 기판 위에 에피텍셜 성장된 실리콘 결정 시드(Si crystal seed); 및상기 절연체 필름의 상면을 덮고 그 연장부가 상기 시드와 접촉하는 것으로 상기 시드로부터 측면결정화(lateral crystallization) 성장된 실리콘 나노와이어 필름;을 포함하는 것을 특징으로 하는 실리콘 나노와이어 기판.
- 삭제
- 제 8 항에 있어서,상기 절연체 필름 및 실리콘 나노와이어 필름의 라인 폭 사이즈가 같은 것을 특징으로 하는 실리콘 나노와이어 기판.
- 삭제
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- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제 8 항 또는 제 10 항에 있어서,상기 실리콘 나노와이어 필름은 단결정체인 것을 특징으로 하는 실리콘 나노와이어 기판.
- 기판을 준비하는 단계;상기 기판 위에 절연체 필름을 형성하는 단계;상기 절연체 필름 위에 실리콘 필름을 형성하는 단계;상기 절연체 필름과 실리콘 필름을 스트립(strip)형상으로 패터닝하는 단계;상기 절연체 필름의 양 측면을 언더컷 에칭하여 그 라인 폭을 좁히는 단계; 및상기 실리콘 필름을 용융 및 결정화시켜서 상기 절연체 필름의 상면에 자기-정렬(self-align)된 실리콘 나노와이어 필름을 형성하는 단계;를 포함하는 것을 특징으로 하는 실리콘 나노와이어 기판의 제조방법.
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- 청구항 17은(는) 설정등록료 납부시 포기되었습니다.제 15 항에 있어서,상기 절연체 필름 및 실리콘 필름의 라인 폭 사이즈가 같도록 패터닝되는 것을 특징으로 하는 실리콘 나노와이어 기판의 제조방법.
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- 청구항 19은(는) 설정등록료 납부시 포기되었습니다.제 15 항에 있어서,상기 기판은 실리콘 기판, 산화된 실리콘 기판(oxidized Si substrate), 쿼르츠 기판(quartz substrate), 글라스 기판(glass substrate), 사파이어 기판(sapphire substrate) 및 플라스틱 기판(plastic substrate)으로 이루어지는 그룹에서 선택된 어느 하나인 것을 특징으로 하는 실리콘 나노와이어 기판의 제조방법.
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- 청구항 21은(는) 설정등록료 납부시 포기되었습니다.제 15 항에 있어서,상기 절연체 필름의 측면 에칭은 등방성 건식에칭(isotropic dry etching)에 의해 수행되는 것을 특징으로 하는 실리콘 나노와이어 기판의 제조방법.
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- 청구항 23은(는) 설정등록료 납부시 포기되었습니다.제 15 항에 있어서,상기 실리콘 필름의 결정화에서, 결정화되는 실리콘의 핵 생성률(nucleation rate)이 1개/㎲ 이하로 제어되는 것을 특징으로 하는 실리콘 나노와이어 기판의 제조방법.
- 청구항 24은(는) 설정등록료 납부시 포기되었습니다.제 15 항에 있어서,상기 절연체 필름의 라인 폭을 제어하여 그 상면에 자기-정렬(self-align)되는 실리콘 나노와이어 필름의 라인 폭 사이즈를 제어하는 것을 특징으로 하는 실리콘 나노와이어 기판의 제조방법.
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- 청구항 27은(는) 설정등록료 납부시 포기되었습니다.제 15 항, 제 17 항, 제 19 항, 제 21 항, 제 23항, 제 24 항 중의 어느 한 항에 있어서,상기 실리콘 나노와이어 필름은 단결정체인 것을 특징으로 하는 실리콘 나노와이어 기판의 제조방법.
- 단결정 실리콘 기판을 준비하는 단계;상기 기판 위에 절연체 필름을 형성하는 단계;상기 절연체 필름의 소정영역을 에칭하여 상기 기판을 노출시키는 단계;상기 기판의 노출면 위에 실리콘을 에피텍셜 성장시켜 실리콘 결정 시드(Si crystal seed)를 형성하는 단계;상기 절연체 필름과 시드의 상면에 실리콘 필름을 형성하는 단계;그 일단부가 상기 시드와 접촉하도록 상기 절연체 필름과 그 위에 적층된 실리콘 필름을 스트립(strip)형상으로 패터닝하는 단계;상기 절연체 필름의 양 측면을 언더컷 에칭하여 그 라인 폭을 좁히는 단계;상기 절연체 필름과 시드의 상면에 형성된 실리콘 필름을 용융시키는 단계;상기 실리콘 필름을 상기 시드로부터 측면결정화(lateral crystallization) 시켜서 상기 절연체 필름의 상면에 자기-정렬(self-align)된 실리콘 나노와이어 필름을 형성하는 단계;를 포함하는 것을 특징으로 하는 실리콘 나노와이어 기판의 제조방법.
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- 청구항 30은(는) 설정등록료 납부시 포기되었습니다.제 28 항에 있어서,상기 절연체 필름 및 실리콘 필름의 라인 폭 사이즈가 같도록 패터닝되는 것을 특징으로 하는 실리콘 나노와이어 기판의 제조방법.
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- 청구항 32은(는) 설정등록료 납부시 포기되었습니다.제 28 항에 있어서,
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- 청구항 34은(는) 설정등록료 납부시 포기되었습니다.제 28 항에 있어서,상기 절연체 필름은 상기 기판 위에 순차적으로 적층된 SiO2 필름과 SiN 필름을 포함하는 것을 특징으로 하는 실리콘 나노와이어 기판의 제조방법.
- 청구항 35은(는) 설정등록료 납부시 포기되었습니다.제 28 항에 있어서,상기 절연체 필름의 측면 에칭은 등방성 건식에칭(isotropic dry etching)에 의해 수행되는 것을 특징으로 하는 실리콘 나노와이어 기판의 제조방법.
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- 청구항 37은(는) 설정등록료 납부시 포기되었습니다.제 28 항에 있어서,상기 실리콘 필름의 결정화에서, 결정화되는 실리콘의 핵 생성률(nucleation rate)이 1개/㎲ 이하로 제어되는 것을 특징으로 하는 실리콘 나노와이어 기판의 제조방법.
- 청구항 38은(는) 설정등록료 납부시 포기되었습니다.제 28 항에 있어서,상기 절연체 필름의 라인 폭을 제어하여 그 상면에 자기-정렬(self-align)되는 실리콘 나노와이어 필름의 라인 폭 사이즈를 제어하는 것을 특징으로 하는 실리콘 나노와이어 기판의 제조방법.
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- 청구항 41은(는) 설정등록료 납부시 포기되었습니다.제 28 항, 제 30 항, 제 32 항, 제 34 항, 제 35 항, 제 37 항, 제 38항 중의 어느 한 항에 있어서,상기 실리콘 나노와이어 필름은 단결정체인 것을 특징으로 하는 실리콘 나노와이어 기판의 제조방법.
- 기판을 준비하는 단계;상기 기판 위에 절연체 필름을 형성하는 단계;상기 절연체 필름 위에 실리콘 필름을 형성하는 단계;상기 절연체 필름과 실리콘 필름을 스트립(strip)형상으로 패터닝하는 단계;상기 절연체 필름의 양 측면을 언더컷 에칭하여 그 라인 폭을 좁히는 단계;상기 실리콘 필름을 용융 및 결정화시켜서 상기 절연체 필름의 상면에 자기-정렬(self-align)된 실리콘 나노와이어 필름을 형성하는 단계;상기 나노와이어 필름에 소오스, 드레인 및 채널영역을 정의하는 단계;상기 채널영역 상에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계; 및상기 소오스 및 드레인 영역에 도전성 불순물을 도핑하는 단계;를 포함하는 것을 특징으로 하는 박막 트랜지스터(TFT)의 제조방법.
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- 단결정 실리콘 기판을 준비하는 단계;상기 기판 위에 절연체 필름을 형성하는 단계;상기 절연체 필름의 소정영역을 에칭하여 상기 기판을 노출시키는 단계;상기 기판의 노출면 위에 실리콘을 에피텍셜 성장시켜 실리콘 결정 시드(Si crystal seed)를 형성하는 단계;상기 절연체 필름과 시드의 상면에 실리콘 필름을 형성하는 단계;그 일단부가 상기 시드와 접촉하도록 상기 절연체 필름과 그 위에 적층된 실리콘 필름을 스트립(strip)형상으로 패터닝하는 단계;상기 절연체 필름의 양 측면을 언더컷 에칭하여 그 라인 폭을 좁히는 단계;상기 절연체 필름과 시드의 상면에 형성된 실리콘 필름을 용융시키는 단계;상기 실리콘 필름을 상기 시드로부터 측면결정화(lateral crystallization) 시켜서 상기 절연체 필름의 상면에 자기-정렬(self-align)된 실리콘 나노와이어 필름을 형성하는 단계;상기 실리콘 나노와이어 필름을 컷팅하는 단계;상기 나노와이어 필름에 소오스, 드레인 및 채널영역을 정의하는 단계;상기 채널영역 상에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계; 및상기 소오스 및 드레인 영역에 도전성 불순물을 도핑하는 단계;를 포함하는 것을 특징으로 하는 박막 트랜지스터(TFT)의 제조방법.
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