KR101125501B1 - 무선 통신 시스템에서의 소프트 핸드오프를 위해 수신된복수의 신호의 등화 - Google Patents

무선 통신 시스템에서의 소프트 핸드오프를 위해 수신된복수의 신호의 등화 Download PDF

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Abstract

복수의 기지국과의 소프트 핸드오프 상태에 있는 단말기에 의해 수신된 복수의 신호의 등화를 수행하는 기술. 단말기에서 수신된 신호는 수신된 샘플 (y m ) 스트림을 제공하도록 조정되고 디지털화되며, 그 후 복수의 계수 세트들로 등화/필터링되어 복수의 송신 칩 추정치 스트림들 (X i) 을 제공한다 (410). 계수 세트 (f k ) 는 각각의 기지국에 대해 제공되며, 대응하는 송신 칩 추정치 스트림을 제공하는데 이용된다. 또한, 복수의 송신 칩 추정치 스트림들은 또한 하나의 데이터 심볼 추정치 스트림이 각각의 기지국에 대한 것인, 복수의 데이터 심볼 추정치 스트림들 (d k ) 을 제공하도록 프로세싱된다 (420). 복수의 데이터 심볼 추정치 스트림들은 그 후 복수의 스케일링 인자 (
Figure 112005046205961-pct00099
k ) 로 스케일링되어 (430), 결합된 데이터 심볼 추정치 스트림 (d k ) 를 제공하도록 결합된다 (432). 복수의 기지국에 대한 프로세싱은 시분할 멀티플렉싱 방식의 단일 하드웨어 유닛에 의해 수행될 수 있다.

Description

무선 통신 시스템에서의 소프트 핸드오프를 위해 수신된 복수의 신호의 등화{EQUALIZATION OF MULTIPLE SIGNALS RECEIVED FOR SOFT HANDOFF IN WIRELESS COMMUNICATION SYSTEMS}
배경
분야
본 발명은 일반적으로 데이터 통신에 관한 것이며, 더 자세하게는 무선 통신 시스템에서의 소프트 핸드오프를 위해 수신된 복수의 신호의 등화 (equalization) 를 수행하는 기술에 관한 것이다.
배경
무선 통신 시스템은 음성, 패킷 데이터 등과 같은 다양한 타입의 통신을 제공하도록 널리 발전되고 있다. 이들 시스템은 다수의 사용자들과의 통신을 지원할 수 있는 다중-접속 시스템일 수 있으며, 코드 분할 다중 접속 (CDMA), 시분할 다중 접속 (TDMA), 주파수 분할 다중 접속 (FDMA), 또는 다른 다중 접속 기술에 기초할 수도 있다. 또한, 이들 시스템은 802.11b IEEE 표준을 구현하는 것들과 같이 무선 로컬 영역 네트워크 (LAN) 시스템일 수도 있다.
CDMA 시스템에서 무선 단말기는 순방향 링크상의 하나 이상의 기지국으로부터의 데이터 전송물을 수신할 수도 있다. 단말기가 소프트 핸드오프 상태에 있다면, 동일한 데이터 스트림이 유해한 경로 효과에 맞서 다이버시티를 제공하고 신뢰성을 증가시키도록 다수의 기지국에 의해 단말기로 송신될 수도 있다. 각각의 기지국에 의해 송신된 신호는 하나 이상의 전달 경로를 통해 단말기에 도달할 수도 있다. 단말기에서 수신된 신호는 따라서 각각의 기지국에 의해 송신된 신호의 하나 이상의 신호 인스턴스 (또는 다수 경로의 컴포넌트) 를 포함할 수도 있다.
CDMA 시스템에서 단말기는 통상적으로 수신된 신호를 프로세싱하도록 레이크 수신기를 사용한다. 일반적으로 레이크 수신기는 하나 이상의 탐색기 소자 및 다수의 복조 소자를 포함하며, 이들은 통상적으로 각각 "탐색기" 및 "핑거들" 이라고 지칭된다. CDMA 파장의 상대적으로 넓은 대역으로 인해, 통신 채널은 유한한 수의 분해가능한 다중경로 컴포넌트로 구성된다고 가정할 수 있다. 각각의 다중경로 컴포넌트는 특정의 시간 지연 및 특정의 복소 이득에 의해 특성화될 수도 있다. 그후, 탐색기는 수신된 신호에서 강력한 다중경로 컴포넌트들을 탐색하고, 핑거들이 탐색기에 의해 탐색된 가장 강력한 다중경로 컴포넌트들에 할당된다. 각각의 핑거는 그의 할당된 다중경로 컴포넌트를 프로세싱하여 그 다중경로 컴포넌트에 대한 심볼 추정치를 제공한다. 모든 할당된 핑거들로부터의 심볼 추정치들은 그 후 결합되어 복구될 데이터 스트림에 대해 결합된 심볼 추정치들을 제공한다.
레이크 수신기는 낮은 신호-대-잡음 및 간섭비 (SINR) 에서 동작되는 CDMA 시스템에 대한 허용가능한 성능을 제공할 수 있다. 레이크 수신기는 하나 또는 다수의 기지국에 의해 송신된 하나 또는 다수의 신호에 대한 단말기에 의해 수신되는 다수의 다중경로 컴포넌트로부터 에너지를 결합할 수 있다. 그러나, 일반적으로 레이크 수신기는 다중경로 효과 및 무선 채널에서의 다른 왜곡으로부터 도출되는 심볼간 간섭 (ISI) 의 효과를 제거하지는 않는다. 이 ISI 는 통상적으로 낮은 SINR 에서는 무시할 수 있지만, 더 높은 SINR 에서는 무시할 수 없는 잡음 컴포넌트가 될 수 있다. ISI 는 단말기에 의해 달성될 수도 있는 SINR 을 제한할 수 있으며, 따라서 성능에 상당한 영향을 미칠 수 있다.
따라서, 당업계에서는 더 높은 SINR 을 갖는 결합된 심볼 추정치를 제공하기 위해 소프트 핸드오프 상태에서 수신된 신호를 프로세싱하는 기술들이 필요하다.
개요
여기에서, 다수의 기지국과 소프트 핸드오프 상태에 있는 단말기에 의해 수신되는 다수의 신호들의 등화를 수행하기 위한 기술이 제공된다. 단말기에서의 수신된 신호는 수신된 샘플의 스트림을 제공하도록 조정 및 디지털화된다. 이 샘플 스트림은 다수의 기지국에 의해 단말기로 송신된 일반적인 데이터 심볼 스트림의 다수의 송신물을 포함한다. 수신된 샘플 스트림은 다수의 송신 칩 추정치 스트림을 제공하도록 다수의 계수 세트들로 등화 또는 필터링된다. 하나의 계수 세트가 데이터를 단말기로 송신하고 있는 각각의 기지국에 대해 제공되며, 대응하는 송신 칩 추정치 스트림을 제공하는데 이용된다. 다수의 송신 칩 추정치 스트림은 또한 다수의 데이터 심볼 추정치 스트림들을 제공하도록 프로세싱 (예를 들어, 역확산 및 채널화) 되며, 하나의 데이터 심볼 추정치 스트림은 다수의 기지국 각각에 대한 것이다. 다수의 데이터 심볼 추정치 스트림들은 그 후 다수의 스케일링 인자로 스케일링 될 수 있으며, 결합된 데이터 심볼 추정치 스트림을 제공하도록 결합될 수 있다. 다수의 기지국에 대한 프로세싱은 이들 기지국에 대한 다수의 송신 칩 추정치 스트림들을 제공하도록 다수의 "가상 병렬 등화기" 를 구현할 수 있는 단일 하드웨어 유닛에 의해 수행될 수도 있다.
단말기로 데이터를 송신하는 각각의 기지국에 대한 계수 세트는 그 기지국으로부터 도출된 송신 칩 추정치, 데이터 심볼 추정치, 또는 파일럿 심볼 추정치에 기초하여 트레이닝되거나 또는 적응될 수 있다. 다수의 기지국에 대한 다수의 스케일링 인자는 예를 들어, 결합된 데이터 심볼의 SINR 이 최대화되도록 하는 것과 같은 특정의 기준에 기초하여 선택될 수도 있다. 계수 및 스케일링 인자는 최소 평균 제곱 (least mean square (LMS)) 및 반복 최소 제곱 (recursive least square (RLS)) 알고리즘과 같이 다양한 적응 알고리즘에 기초하여 결정될 수 있다.
본 발명의 다양한 양태 및 실시형태들이 이하 더 자세하게 설명된다.
도면의 간단한 설명
동일한 부호가 도면 전반에 걸쳐 대응하도록 식별하는 도면과 관련하여 이하 설명되는 상세한 설명으로부터 본 발명의 특성, 특징, 및 이점은 더욱 명백해질 것이다.
도 1 은 무선 통신 시스템을 나타낸다.
도 2 는 기지국 및 단말기의 블록도를 나타낸다.
도 3 은 기지국 내의 TX 데이터 프로세서 및 TX 채널 프로세서의 블록도를 나타낸다.
도 4a 및 도 4b 는 단말기의 등화기/수신기의 블록도를 도시하며, 각각 데이터 심볼 추정치 및 파일럿 심볼 추정치를 도출하도록 구성된다.
도 4c 는 등화기/수신기 내의 등화기 필터에 대한 FIR 필터의 블록도를 나타낸다.
도 4d 는 등화기/수신기 내의 RX 채널 프로세서의 블록도를 나타낸다.
도 5 는 TDM 방식의 다수의 등화기를 구현하는 단일의 하드웨어 유닛에 의해 수행되는 예시적인 프로세스의 흐름도를 나타낸다.
상세한 설명
도 1 은 다수의 단말기와 통신하는 다수의 기지국을 포함하는 무선 통신 시스템 (100) 을 나타낸다. 간략화를 위해, 단지 3 개의 기지국 (110a, 110b, 및 110c) 및 단말기 (120) 만이 도 1 에 도시된다. 기지국은 단말기와의 통신을 위해 이용되는 고정국이며, 또한 기지국 트랜시버 시스템 (base transceiver system (BTS)), 액세스 포인트, 노드 B, 또는 다른 용어로 지칭될 수도 있다. 단말기는 또한 이동국, 원격국, 액세스 단말기, 사용자 장치 (user equipment), 또는 다른 용어로 지칭될 수도 있다.
단말기는 임의의 주어진 순간에서 순방향 링크 (다운링크) 및/또는 역방향 링크 (업링크) 상의 하나 또는 다수의 기지국과 통신할 수도 있다. 이는 단말기가 액티브 상태에 있는지 아닌지 여부 및 단말기가 소프트 핸드오프 상태에 있는지 아닌지 여부에 의존한다. 도 1 에서, 단말기 (120) 는 소프트 핸드오프 상태에 있으며, 3 개의 모든 기지국 (110a, 110b, 및 110c) 으로부터 순방향 링크 상에서 중복의 데이터 송신물을 수신한다.
소프트 핸드오프 상태에 있는 단말기에 의해 수신되는 다수의 신호를 등화하기 위한 여기 설명되는 기술들은 다양한 무선 통신 시스템에서 구현될 수 있다. 시스템 (100) 은 따라서 CDMA, TDMA, 또는 FDMA 시스템 또는 다른 타입의 시스템일 수도 있다. CDMA 시스템은 IS-95, IS-2000, IS-856, W-CDMA 등과 같은 하나 이상의 표준을 구현하도록 설계될 수도 있다. TDMA 시스템은 이동 통신을 위한 범지구적 시스템 (GSM) 과 같은 하나 이상의 표준을 구현하도록 설계될 수도 있다. 이들 표준은 당업계에 공지되어 있다. 명확화를 위해, 이들 기술들은 IS-95 및/또는 IS-2000 을 구현하는 CDMA 시스템에 대해 설명된다.
또한 명확히 하기 위해, 다음의 분석에서, 아래첨자 "n" 은 파일럿 및 데이터 심볼 인덱스에 대해 이용되고, 아래첨자 "k" 는 칩 인덱스에 대해 이용되며, 아래첨자 "m" 은 샘플 인덱스에 대해 사용된다. 모든 이들 인덱스들은 이하 설명된다. 연속된 시간 신호들 및 응답들은 h(t) 및 h(t-kT) 와 같이 "t" 를 이용하여 표현된다.
도 2 는 기지국 (110i; 도 1 에 도시된 기지국들 중 하나) 및 단말기 (120) 의 블록도를 나타낸다. 순방향 링크 상에서는, 기지국 (110i) 에서 단말기로 순방향 링크 상으로 송신되고 오버헤드 채널에 대한 데이터가 데이터 소스 (212) 로부터 송신 (TX) 데이터 프로세서 (214) 로 제공된다. TX 데이터 프로세서 (214) 는 각각의 단말기 및 각각의 오버헤드 채널에 대한 데이터를 포맷, 코딩, 인터리빙, 변조하여 그 단말기/채널에 대하여 데이터 변조 심볼 (또는 단순히 데이터 심볼) 을 제공한다. TX 채널 프로세서 (216) 는 그 후 데이터 심볼 및 파일럿 심볼을 상이한 코드 채널 상으로 수신 및 채널화한다. TX 채널 프로세서 (216) 는 또한 송신 칩 스트림 ({xk i } 로 지칭됨) 을 제공하도록 기지국 (110i) 에 할당된 복소 의사-잡음 넘버 (PN) 시퀀스로 채널화된 데이터 및 파일럿 심볼을 결합 및 스펙트럼 확산한다. 프로세서 (214 및 216) 에 의한 프로세싱은 이하 더 자세하게 설명된다. 그 후, 송신기 유닛 (218; transmitter unit (TMTR)) 은 송신 칩 스트림을 하나 이상의 아날로그 신호로 컨버팅하고 또한 변조된 신호를 발생시키기 위해 아날로그 신호를 조정 (예를 들어, 증폭, 필터링, 및 주파수 업컨버팅) 한다. 그 후, 변조된 신호는 안테나 (220) 및 무선 채널을 통해 송신된다.
단말기 (120) 는 소프트 핸드오프 상태에 있을 때, 다수의 기지국으로부터 데이터 송신물을 수신한다. 이들 기지국으로부터의 송신되고 변조된 신호들은 안테나 (252) 에 의해 수신되고, 안테나 (252) 로부터 수신된 신호는 이들 변조된 신호들의 컴포넌트들을 포함한다. 그 후, 수신기 유닛 (254; receiver unit (RCVR)) 은 수신된 신호를 조정 (예를 들어, 증폭, 필터링, 및 주파수 다운컨버팅) 하고, 수신기 유닛 (254) 내의 아날로그-디지털 컨버터 (256; ADC) 는 조정된 신호를 디지털화하여 ADC 샘플들을 제공한다. ADC 샘플들은 수신기 유닛 (254) 내에서 디지털적으로 프리-프로세싱 (pre-processing) (예를 들어, 필터링, 인터폴레이팅, 샘플 레이트 컨버팅 등) 될 수도 있다. 수신기 유닛 (254) 은 수신된 샘플 스트림 ({ym } 으로 지칭됨) 을 제공하며, 이 스트림은 ADC 샘플 또는 프리-프로세싱된 샘플일 수도 있다.
그 후, 등화기/수신기 (260) 는 이하 설명된 바와 같이, 수신된 샘플들을 프로세싱하여, 단말기 (120) 로 송신된 데이터 심볼들의 추정치를 제공한다. 수신 (RX) 심볼 프로세서 (262) 는 데이터 심볼 추정치 ({
Figure 112009010770132-pct00001
} 으로 지칭됨) 를 더 프로세싱하여, 디코딩된 데이터를 제공하며, 이 데이터는 그 후 데이터 싱크 (264) 에 제공된다. 제어기 (270) 는 단말기 (120) 에서의 동작을 지시한다. 메모리 유닛 (272) 은 제어기 (270) 및 단말기 내의 다른 프로세싱 유닛에 의해 이용되는 프로그램 코드 및 데이터에 대한 저장을 제공한다.
도 3 은 기지국 (110i) 내의 TX 데이터 프로세서 (214) 및 TX 채널 프로세서 (216) 의 블록도를 나타낸다. TX 데이터 프로세서 (214) 내에서는, 순방향 링크 상으로 송신되는 트래픽 데이터는 디멀티플렉서 (310; Demux) 에 의해 다수의 데이터 스트림으로 디멀티플렉싱되며, 여기에서 이들 중 하나는 단말기 (120) 에 대한 것이다. 각각의 데이터 스트림은 각각의 TX 채널 데이터 프로세서 (320) 에 제공되고 인코더 (322) 에 의해 코딩되며 인터리버 (324) 에 의해 인터리빙되며, 특정의 변조 방식 (예를 들어, BPSK, QPSK, M-PSK, 또는 M-QAM) 에 기초하여 변조 (즉, 심볼로 맵핑) 된다. 각각의 데이터 심볼은 그 데이터 심볼에 사용되는 변조 방식에 대응하는 신호 성상도 (constellation) 상의 특정 지점에 대응한다. 단말기 (120) 에 대한 데이터 심볼 스트림은 {
Figure 112005046205961-pct00002
} 으로 지칭된다.
임의의 수의 데이터 스트림이 예를 들어, 액티브 단말기 수, 이용가능한 코드 채널의 수, 이용가능한 송신 전력 등과 같은 다양한 인자에 의존하여 동시적으로 송신될 수도 있다. 코드 채널들 중의 하나는 통상적으로 파일럿 송신을 위해 이용되고, 남아있는 코드 채널들은 데이터 송신을 위해 이용될 수도 있다. 파일럿은 통상적으로 변조 심볼 시퀀스로 알려져 있기 때문에, TX 채널 데이터 프로세서는 일반적으로 파일럿을 위해 필요하지 않다. TX 채널 데이터 프로세서 (320b 내지 320w) 는 데이터 스트림을 프로세싱하기 위해 이용된다.
TX 채널 프로세서 (216) 내에서, 단말기 (120) 에 대한 데이터 심볼 스트림 {
Figure 112005046205961-pct00003
} 은 곱셈기 (332b) 에 제공되고, 단말기 (120) 을 위해 이용되는 코드 채널에 대한 직교 시퀀스와 곱해진다. IS-95 및 IS-2000 에서는 왈시 시퀀스이며 W-CDMA 에서는 직교 가변 확산 인자 (orthogonal variable spreading factor (OVSF)) 시퀀스인 이 직교 시퀀스는 {W k i } 로 지칭된다. 데이터 심볼 스트림 {
Figure 112005046205961-pct00004
} 의 채널화는 각각의 데이터 심볼 d n 을 전체 직교 시퀀스 {W k i } 와 곱함으로써 달성된다. 따라서 데이터 심볼 레이트는 직교 시퀀스 {W k i } 레이트의 1/N w 이며, N w 는 직교 시퀀스의 길이이다. 다른 단말기 및 오버헤드 채널에 대한 데이터 심볼 스트림들은 다른 곱셈기 (332) 에 의해 그들의 할당된 코드 채널들에 대한 다른 직교 시퀀스들과 유사하게 채널화된다. 이들 다른 단말기 및 오버헤드 채널에 대한 채널화된 데이터 심볼은 총체적으로 {ε k i } 로 지칭된다.
또한, TX 채널 프로세서는 파일럿 심볼 {p n } 을 수신하며, 이들 심볼은 통상적으로 무선 채널 응답을 추정하기 위해 단말기에 의해 이용될 수도 있는 공지된 변조 심볼들이다. 일반적으로, 파일럿 심볼들은 시분할 멀티플렉싱 (TDM) 또는 코드 분할 멀티플렉싱 (CDM) 을 이용하여 데이터 심볼과 멀티플렉싱될 수 있다. IS-95 및 cdma2000 시스템의 순방향 링크에서, 파일럿 심볼은 CDM 을 이용하여 데이터 심볼과 멀티플렉싱된다. 이에 따라, 파일럿 심볼들은 곱셈기 (332a) 에 의해 파일럿 코드 채널 (또는 단순히 파일럿 채널) 에 대한 직교 시퀀스 {W k p } 로 채널화된다. 파일럿 심볼 레이트는 직교 시퀀스 {W k p } 의 길이에 의존하며, 데이터 심볼 레이트와 동일하거나 또는 상이할 수도 있다.
간략화를 위해, 파일럿 심볼 레이트는 데이터 심볼 레이트와 동일하다고 가정되며, 심볼 인덱스 n 은 또한 파일럿 심볼에 대해 사용된다. 또한 간략화를 위해, 각각의 데이터 심볼
Figure 112009010770132-pct00005
은
Figure 112009010770132-pct00006
과 동일한 값을 갖는 Nw 데이터 심볼들의 시퀀스 {dk } 를 포함하는 것으로 간주될 수도 있으며, 각각의 파일럿 심볼 pn 은 pn 과 동일한 값을 갖는 Nw 파일럿 심볼들의 시퀀스 {pk } 를 포함하는 것으로 간주될 수도 있다.
그 후, 채널화된 파일럿 및 데이터 심볼은 합산기 (334) 에 의해 결합되며, 또한 1/Tc 의 칩 레이트에서 송신 칩 스트림 {xk i } 을 제공하도록 기지국 i 에 대한 복소 PN 시퀀스 ({sk i } 로 지칭됨) 로 스펙트럼 확산되며, 여기서 Tc 는 하나의 PN 칩의 지속기간이다.
IS-95 및 IS-2000 에 대해서, 동일한 복소 PN 시퀀스 {sk } 가 모든 기지국에 의해 이용되어, 송신에 앞서 그들 데이터를 스펙트럼 확산한다. 그러나, 각각의 기지국은 이웃하는 기지국의 것과는 상이한 특정 PN 오프셋을 할당받는다. 따라서, 기지국에 의해 이용되는 PN 시퀀스들은 서로에 대해 시간-시프트되며, 그 시프트되는 양은 셀내 (intracell) 다중경로 지연 확산보다 훨씬 더 크다. IS-95 및 IS-2000 에 대해, PN 오프셋 및 시프트는 64 PN 칩들의 정수배이다. 기지국 i 에 할당된 PN 시퀀스 {sk i } 는 다음과 같이 표현될 수도 있다.
Figure 112005046205961-pct00007
여기에서, {s k } 는 시프트가 없는 PN 시퀀스를 지칭한다.
{sk+Ni } 는 Ni PN 칩만큼 시프트된 동일한 PN 시퀀스를 지칭한다.
N i 는 (64 PN 칩의 정수배인) 기지국 i 의 PN 시퀀스에 대한 시프트의 양이다.
{s k } 및 {s k+Ni } 는 동일한 PN 시퀀스의 상이한 시프트이지만, 그들은 상이한 PN 시퀀스로 고려될 수도 있다.
소프트 핸드오프 상태에 있을 때, 단말기 (120) 는 다수의 기지국으로부터 동일한 데이터 심볼 스트림 {
Figure 112011074459746-pct00008
} 의 다중 송신물을 수신한다. 이러한 공통 데이터 심볼 스트림을 단말기로 송신하는 모든 기지국은 세트 I 에 포함될 수도 있다. 세트 I 의 각각의 기지국은 송신 칩 스트림 각각을 송신하며, 이는 다음과 같이 표현될 수도 있다.
Figure 112005046205961-pct00009
여기에서, {p k } 는 파일럿 심볼을 나타낸다.
{Wk p } 는 파일럿 채널에 대한 직교 시퀀스를 나타내며, 이는 IS-95 및 IS-2000 에 대해서는 모두 1 인 시퀀스이다.
{dk } 는 세트 I 의 모든 기지국에 의해 단말기에 송신된 데이터 심볼의 공통 스트림을 나타낸다.
{W k i } 는 데이터 심볼 스트림을 단말기에 송신하도록 기지국 i 에 의해 이용되는 코드 채널에 대한 직교 시퀀스를 나타낸다.
{ε k i } 는 순방향 링크 상에서 기지국 i 에 의해 송신되는 다른 모든 코드 채널들에 대한 심볼을 나타낸다.
{s k+Ni } 은 기지국 i 에 할당된 PN 시퀀스이다.
식 (2) 는 또한 다음과 같이 다시 표현될 수도 있다.
Figure 112005046205961-pct00010
여기에서,
Figure 112005046205961-pct00011
는 기지국 i 에 대해 "프로세싱된" 파일럿 심볼을 나타내며, 다음과 같이 표현될 수도 있다.
Figure 112005046205961-pct00012
여기에 사용되는 바와 같이, 스트림은 유한할 수도 있으며 심볼들 또는 샘플들의 특정 수를 포함할 수도 있고, 또는 연속적일 수도 있으며 심볼들이나 샘플들의 불특정된 수를 포함할 수도 있다.
세트 I 의 기지국에 의해 송신된 송신 칩 스트림들의 "소망의" 신호 컴포넌트들 {d k } 은 서로의 시프트에 의해 관련되지는 않는다. 이는 데이터 심볼 스트림 {d k } 이 상이한 직교 코드에 의해 채널화되고 또한 세트 I 의 기지국들 각각에 의해 상이한 PN 시퀀스로 스펙트럼 확산될 수도 있기 때문이다.
각각의 기지국은 그 커버리지 영역내의 단말기에 송신 칩 스트림 {xk i } 각각을 송신한다. 각각의 기지국에 대하여, 스트림의 각각의 송신 칩 xk i 는 무선 채널을 통한 송신에 앞서 송신기 유닛 (218) 에 의해 프로세싱된다. 송신기 유닛 (218) 에 의한 모든 프로세싱의 결과는 각각의 송신 칩 xk i 이, 변조된 신호의 송신 성형 펄스 (transmit shaping pulse) ui(t) 의 인스턴스에 의해 효율적으로 표현된다는 것이며, 펄스 인스턴스는 송신 칩의 복소 값에 의해 스케일링된다. 따라서, 각각의 송신 칩 xk i 은 ci(t) 의 임펄스 응답을 갖는 선형 무선 채널을 통해 성형 펄스 ui(t) 를 이용하여 송신된다. 또한, 각각의 송신 칩은 채널의 부가적인 잡음에 의해 방해를 받으며, 이 잡음은 종종 N0 와트/헤르츠의 평평한 전력 스펙트럼 밀도를 갖는 백색 가우시안 잡음 (AWGN) 으로 가정된다.
단말기에서, 세트 I 의 기지국에 의해 송신된 변조 신호들이 수신되고, 조정되어, ADC 에 제공된다. ADC 에 앞서 단말기에서 조정하는 모든 신호는 수신기 임펄스 응답 r(t) 로 일괄처리될 수도 있다. 그 후, ADC 에 대한 입력에서의 신호는 다음과 같이 표현될 수도 있다.
Figure 112005046205961-pct00013
여기에서, n(t) 는 ADC 입력에서 관측되는 전체 잡음이다.
h i (t) 는 기지국 i 에 대한 전반적인 시스템 임펄스 응답이다.
식 (5) 에서, 제 2 또는 오른쪽의 합산 기호는 송신 칩 {x k i } 과 전반적인 시스템 임펄스 응답 h i (t) 사이의 컨볼루션에 대한 것이다. 제 1 또는 왼쪽의 합산 기호는 세트 I 의 기지국에 의해 송신되는 다수의 신호들에 대한 것이다.
기지국 i 에 대한 전반적인 시스템 임펄스 응답 h i (t) 는 다음과 같이 표현될 수도 있다.
Figure 112005046205961-pct00014
여기에서, "*" 는 컨볼루션을 지칭한다. 따라서, 전반적인 시스템 임펄스 응답 hi(t) 는 송신 펄스의 응답, 무선 채널, 및 단말기에 의한 신호 조정을 포함한다.
기지국 각각에 대한 송신 칩 스트림 {xk i } 은 평균 0 을 가지며, 독립적이고 동등하게 분배된 것 (independent and identically distributed (iid)) 으로 가정한다. 또한, 각각의 기지국에 대한 송신 칩 스트림의 적어도 일부가 단말기에 의해 선험적으로 (a priori) 알려져 있다. 통상적으로 알려진 부분은 파일럿 심볼에 대응한다.
ADC 는 샘플 레이트 1/T s 에서 수신된 샘플을 제공하도록 조정된 신호를 디지털화하며, 여기에서 T s 는 하나의 수신된 샘플의 지속기간이다. 수신된 샘플들은 다음과 같이 표현될 수도 있다.
Figure 112005046205961-pct00015
일반적으로, ADC 의 샘플 레이트는 임의적인 레이트일 수도 있으며, 칩 레이트와 동기화될 필요는 없다. 통상적으로, 샘플 레이트는 신호 스펙트럼의 에일리어싱 (aliasing) 을 피하기 위해 칩 레이트보다 더 높은 것으로 선택된다. 간략화를 위해, 다음의 분석은 샘플 레이트가 칩 레이트와 동일하게, 즉 1/T s = 1/T c 로 선택된 것으로 가정한다. 또한, 간략화를 위해, 단말기 타이밍은 기지국의 타이밍과 동기화되는 것으로 가정하고, 인덱스 k 또한 단말기에서 수신된 샘플들을 위해 이용된다. 그러나, 후술하는 분석은 약간 더 복잡한 기호와 유도로 임의의 샘플 레이트에 대해 확장될 수도 있다.
1/T c 의 샘플 레이트에 대해, 식 (7a) 의 수신된 샘플은 다음과 같이 표현될 수 있다.
Figure 112005046205961-pct00016
이는 다음과 같이 다시 표현될 수도 있다.
Figure 112005046205961-pct00017
여기에서, {h k i } 는 기지국 i 에 대해 샘플링된 전반적인 시스템 임펄스 응답을 나타내며, h k i = h i (kT c ) 이다.
{n k } 는 세트 I 에 있지 않은 다른 기지국들로부터의 간섭 및 열 잡음을 나타내며, n k = n(kT c ) 이다.
{y k } 는 수신된 샘플 스트림을 나타내며, y k = y(kT c ) 이다.
상술한 식들은 통신 채널과 관련되는 소정의 가정들에 기초한다. 다른 타입의 잡음 및 다른 타입의 채널이 다른 식들에 의해 더 정확하게 표현될 수도 있다.
등화기/수신기는 세트 I 의 기지국 각각에 대해 등화기 필터를 포함한다. 각각의 등화기 필터는 수신된 샘플 스트림의 등화 또는 필터링을 수행하고, 관련된 기지국에 의해 송신된 송신 칩 추정치를 제공한다. 각각의 등화기 필터로부터의 출력은 다음과 같이 표현될 수 있다.
Figure 112005046205961-pct00018
여기에서, {f k i } 는 기지국 i 에 대한 등화기 필터의 임펄스 응답을 나타낸다.
{
Figure 112009010770132-pct00107
} 는 기지국 i 에 대한 송신 칩 추정치 스트림을 나타낸다.
일반적으로, 등화기 필터는 칩 레이트에서 송신 칩 추정치를 제공하도록 임의의 샘플에서 동작될 수도 있다. 샘플 레이트는 칩 레이트보다 더 클 수도 있으며, 이 경우 등화기 필터내의 탭 (tap) 은 단편적으로 간격이 주어질 것이다. 또한, 샘플 레이트는 칩 레이트와 동기화될 필요는 없다. 따라서, 등화기 필터는 또한 샘플 타이밍 m 으로부터 칩 타이밍 k 로 컨버팅을 수행할 수 있다. 또한, 등화기 필터는 임의의 수의 인과적 탭들 (즉, 커서 탭의 오른쪽에 대한 탭들) 및 임의의 수의 비-인과적 탭들 (즉, 커서 탭의 왼쪽에 대한 탭들) 을 포함할 수 있다.
각각의 등화기 필터의 임펄스 응답은 다양한 방식으로 획득될 수도 있다. 필터 임펄스 응답은 특정의 최적화 기준에 기초하고 송신 칩 추정치, 파일럿 심볼 추정치, 또는 데이터 심볼 추정치를 이용하여 결정될 수도 있다. 등화기 필터를 "트레이닝" 또는 "적응" 하는 것에 대한 예시적인 방식은 이하 설명한다. 커서 탭은 현재의 칩 간격에 대응하는 것으로 지정된 수신된 샘플에 대응하는 탭이다.
이러한 예시적인 등화기 트레이닝 방식에 대해, 각각의 등화기 필터의 임펄스 응답은 관련된 기지국에 대해서, 알려져 있는 프로세싱된 파일럿 심볼 {
Figure 112009010770132-pct00019
} 과 송신 칩 추정치 {
Figure 112009010770132-pct00020
} 사이의 평균 제곱 에러를 최소화하도록 선택된다. 이러한 최소 평균 제곱 에러 (MMSE) 기준은 다음과 같이 표현될 수도 있다.
Figure 112005046205961-pct00021
여기에서, E 는 기대 연산자를 지칭한다. 프로세싱된 파일럿 심볼 {
Figure 112005046205961-pct00022
} 는 식 (4) 에 도시된 바와 같이 획득될 수도 있으며, 송신 칩 추정치 {
Figure 112005046205961-pct00023
} 는 식 (8) 에 도시된 바와 같이 획득될 수도 있다.
IS-95 및 IS-2000 에 대해, 모든 기지국에 대한 파일럿 심볼은 동일하며 단말기에 의해 선험적으로 알려져 있으며, 파일럿 채널에 대한 직교 시퀀스 {Wk p } 는 모두 1 의 시퀀스이다. 그러나, 각각의 기지국으로부터 송신되는 파일럿 심볼은 기지국에 할당된 상이한 PN 시퀀스 {sk+Ni } 로 스펙트럼 확산된다. 따라서, 세트 I 의 각각의 기지국에 대한 프로세싱된 파일럿 심볼은 개별적인 기지국에 대해 고유하다.
기지국 i 에 의해 파일럿 채널 상으로 송신된 파일럿 심볼에 기초하는 트레이닝 등화기 필터 i 에서, 기지국에 의해 송신되고 식 (2) 의 {d k W k i } 및 {ε k i } 모두에 의해 표현되는 다른 코드 채널들은 간섭으로 간주된다. 또한, 이러한 방식에서 기지국 i 에 대한 트레이닝 등화기 필터 i 에 의해, 모든 다른 기지국으로부터의 송신은 모두 간섭으로 고려된다.
식 (9) 의 최소화는 (1) 반복 최소 제곱 (RLS) 알고리즘의 예인, 최소-제곱 적응 알고리즘 (least-square adaptive algorithms) 및 (2) 최소 평균 제곱 (LMS) 알고리즘의 예인, 확률적 기울기 알고리즘 (stochastic gradient algorithms) 과 같이 다양한 알고리즘을 이용하여 달성할 수 있다. LMS 알고리즘을 이하 설명한다.
또한, 다른 트레이닝 방식들이 등화기 필터를 위해 구현될 수도 있으며, 이는 본 발명의 범위 내이다. 또한, MMSE 외의 다른 최적화 기준도 이용될 수도 있으며, 이는 본 발명의 범위 내이다.
각각의 등화기 필터는 식 (8) 에 도시된 바와 같이, 관련된 기지국에 대해 송신 칩 추정치 {
Figure 112005046205961-pct00024
} 를 제공한다. 각각의 기지국에 대한 데이터 심볼 추정치 {
Figure 112005046205961-pct00025
} 는 송신 칩 추정치 {
Figure 112005046205961-pct00026
} 에 기초하여 다음과 같이 획득될 수도 있다.
Figure 112005046205961-pct00027
식 (10) 에서, 기지국 i 에 대한 송신 칩 추정치 {
Figure 112011074459746-pct00028
} 는 먼저 복소 역확산 시퀀스 {s* k+Ni } 로 역확산되며, 이는 이 기지국에 의해 이용되는 PN 시퀀스 {sk+Ni} 의 복소 공액이다. 그 후, 역확산된 심볼은 데이터 심볼 추정치 {
Figure 112011074459746-pct00029
} 를 획득하도록 (단말기로 데이터를 송신하도록 기지국 i 에 의해 이용되는 코드 채널에 대한) 직교 시퀀스 {Wk i } 와 곱해진다. 식 (10) 에 도시되지는 않지만, 데이터 심볼 추정치 {
Figure 112011074459746-pct00030
} 는 또한 기지국 i 에 대해 데이터 심볼 추정치 {
Figure 112011074459746-pct00031
} 를 제공하도록 직교 시퀀스 {Wk i } 의 길이를 통해 더 누산될 수도 있다. 단말기에 의한 "채널화" (즉, {Wk i } 와의 곱셈 및 직교 시퀀스를 통한 누산) 은 지정된 코드 채널상에서 소망의 데이터를 효율적으로 복구할 수 있으며, 모든 다른 채널들로부터의 간섭을 제거한다.
세트 I 의 모든 기지국들로부터의 데이터 심볼 추정치 {
Figure 112005046205961-pct00032
} 는 스케일링되어 그 후 결합된 데이터 심볼 추정치 {
Figure 112005046205961-pct00033
} 를 획득하도록 결합될 수도 있으며, 이는 다음과 같이 표현될 수도 있다.
Figure 112005046205961-pct00034
여기에서,
Figure 112005046205961-pct00035
k i 는 k 번째 칩 간격에 대해 기지국 i 에서 이용하기 위한 스케일링 인자이다. 세트 I 의 기지국에 대한 스케일링 인자의 유도를 이하 설명한다.
식 (11) 에 나타낸 바와 같이 획득되는 결합된 데이터 심볼 추정치 {
Figure 112011074459746-pct00036
} 는 기지국으로 송신되는 바이어싱되지 않은 데이터 심볼 추정치 {dk } 가 아닐 수도 있다. 이는 세트 I 의 기지국에 대한 스케일링 인자가 심볼 추정치가 바이어싱되지 않는 것을 보장하도록 적절하게 선택되지 않은 경우이다. 데이터 심볼 추정치의 바이어스는 후속의 프로세싱 단계에서 성능 열화를 초래할 수도 있다. 예를 들어, 터보 디코더에 의해 이용될 수도 있는, 경판정 (hard decision) 값들을 획득하기 위해 결합된 데이터 심볼 추정치의 슬라이싱 (slicing) 과 이들 심볼 추정치에 대한 로그-우도 비 (LLR) 의 계산은 모두 심볼 추정치의 임의의 바이어스에 의해 영향을 받는다.
바이어스되지 않은 결합된 데이터 심볼 추정치들은 모든 기지국에 대해 결합된 데이터 심볼 추정치들에 의해 다음과 같이 획득될 수도 있다.
Figure 112005046205961-pct00037
여기에서,
Figure 112011074459746-pct00038
b 는 결합된 데이터 심볼 추정치 {
Figure 112011074459746-pct00039
} 에서 바이어스를 제거하도록 선택된 스케일링 인자이다. 스케일링 인자
Figure 112011074459746-pct00040
b 는 발명의 명칭이 "System and Techniques for Measuring the Performance of a Communication System" 이고, 2001 년 8 월 6 일에 출원되었으며, 본 발명의 양수인에게 양도되고 여기에 참조로 포함되는 미국 특허출원 제 09/924,342 호에 설명되는 바와 같이 결정될 수도 있다.
세트 I 의 각각의 기지국에 대한 파일럿 심볼 추정치 {
Figure 112005046205961-pct00041
} 는 데이터 심볼에 대해 상술된 바와 같이 유사한 방식으로 획득될 수도 있다. 그 후, 세트 I 의 모든 기지국에 대한 파일럿 심볼 추정치는 스케일링되고 결합된 파일럿 심볼 추정치 {
Figure 112005046205961-pct00042
} 를 획득하도록 결합될 수도 있으며, 이는 다음과 같이 표현될 수도 있다.
Figure 112005046205961-pct00043
상술한 바와 같이, 세트 I 의 기지국 각각은 각 스케일링 인자
Figure 112005046205961-pct00044
k i 와 관련된다. 세트 I 의 모든 기지국에 대한 스케일링 인자 세트 {
Figure 112005046205961-pct00045
k i } 는 다양한 방식으로 획득될 수 있으며, 그들 중 일부는 이하 설명된다. 일반적으로, 스케일링 인자
Figure 112005046205961-pct00046
k i 는 세트 I 의 기지국에 의해 송신된 데이터에 대해 수신된 SINR 에 기초하여 선택된다. 세트 I 의 기지국들 사이에서 트래픽 비와 유사한 파일럿을 가정하면, 모든 기지국에 대한 심볼 추정치의 결합은 파일럿에 대한 수신된 SINR 에 비례할 수도 있다.
제 1 실시형태에서는, 스케일링 인자는 송신된 파일럿 심볼 {p k } 과 결합된 파일럿 심볼 추정치 {
Figure 112005046205961-pct00047
} 사이의 평균 제곱 에러를 최소화하도록 선택된다. 이 최소화 기준은 다음과 같이 표현될 수도 있다.
Figure 112005046205961-pct00048
여기에서, 결합된 파일럿 심볼 추정치 {
Figure 112005046205961-pct00049
} 는 식 (13) 에서 도시된 바와 같 이 획득될 수도 있다. LMS 또는 RLS 필터는 이하 설명되는 바와 같이 결합된 파일럿 심볼 추정치 {
Figure 112005046205961-pct00050
} 및 공지된 파일럿 심볼 {p k } 에 기초하여 세트 I 의 기지국에 대한 스케일링 인자를 유도하는데 이용될 수도 있다.
제 2 실시형태에서는, 세트 I 의 모든 기지국에 대한 스케일링 인자는 동일하도록 선택된다 (즉,
Figure 112011074459746-pct00051
k 1 =
Figure 112011074459746-pct00052
k 2 = ... =
Figure 112011074459746-pct00053
k Q ). 이는 동일한 가중치가 주어지는 세트 I 의 기지국 각각에 대한 데이터 심볼 추정치를 초래하며, 이는 동일한 이득 결합 (equal gain combining) 으로 지칭된다.
도 4a 는 등화기/수신기 (260x) 의 블록도를 나타내며, 이는 도 2 의 등화기/수신기 (260) 의 실시형태이고, 이는 데이터 심볼 추정치를 유도하도록 구성된다. 수신된 샘플 {ym } 은 등화기 필터 (410a 내지 410q) 의 뱅크로 제공되며, 이들 각각은 세트 I 의 기지국들 중 상이한 하나에 할당될 수도 있다. 등화기/수신기 (260x) 는 Q 개의 등화기 필터들 (410) 을 포함하는 것으로 도시되며, 여기에서 Q 는 1 보다 큰 임의의 정수가 될 수도 있다.
각각의 등화기 필터 (410) 는 관련된 기지국에 대해 송신 칩 추정치 {
Figure 112005046205961-pct00054
} 를 제공하도록 관련된 계수 세트 f k i 에 따라 수신된 샘플 {ym} 을 등화 또는 필터링한다. 계수 f k i 는 등화기 필터의 임펄스 응답 {f k i } 를 정의한다. 상술한 바와 같이, 샘플 레이트는 칩 레이트와 동일하거나 또는 상이할 수도 있으며, 칩 레 이트와 동기화되거나 또는 동기화되지 않을 수도 있다. 각각의 등화기 필터 (410) 으로부터의 송신 칩 추정치 {
Figure 112005046205961-pct00055
} 는 각 RX 채널 프로세서 (420) 에 제공되며, 이는 이하 설명되는 바와 같이 관련된 기지국에 대해 역확산 시퀀스 {s * k+Ni } 와의 역확산 및 직교 시퀀스 {W k i } 와의 곱셈을 수행한다. 각각의 RX 채널 프로세서 (420) 는 관련된 기지국에 대해 데이터 심볼 추정치 {
Figure 112005046205961-pct00056
} 를 제공한다.
RX 채널 프로세서 (420a 내지 420q) 로부터의 데이터 심볼 추정치 {
Figure 112005046205961-pct00057
} 는 곱셈기 (430a 내지 430q) 에 각각 제공된다. 각각의 곱셈기 (430) 는 그 데이터 심볼 추정치 {
Figure 112005046205961-pct00058
} 를 각각의 스케일링 인자 (
Figure 112005046205961-pct00059
k i ) 와 스케일링한다. 그 후, 곱셈기 (430a 내지 430q) 로부터의 출력들은 합산기 (432) 에 의해 결합되고, 합산기 (432) 의 출력은 스케일링 인자
Figure 112005046205961-pct00060
b 와 곱셈기 (434) 에 의해 더 스케일링되어 바이어스되지 않은 결합된 데이터 심볼 추정치 {
Figure 112005046205961-pct00061
} 를 제공한다.
도 4b 는 등화기/수신기 (260y) 의 블록도를 나타내며, 이는 도 4a 의 등화기/수신기 (260x) 와 유사하지만, 파일럿 심볼 추정치를 유도하도록 구성된다. 파일럿 심볼 추정치를 획득하기 위해, 각각의 RX 채널 프로세서 (420) 는 관련된 기지국에 대해 역확산 시퀀스 {s* k+Ni } 와의 역확산 및 파일럿 채널에 대해 직교 시퀀스 {Wk p } 와 곱셈을 수행한다. 각각의 RX 채널 프로세서 (420) 는 관련된 기지국에 대한 파일럿 심볼 추정치 {
Figure 112009010770132-pct00062
} 를 제공한다. 그 후, RX 채널 프로세서 (420a 내지 420q) 로부터의 파일럿 심볼 추정치 {
Figure 112009010770132-pct00063
} 는 각각 스케일링 인자 (
Figure 112009010770132-pct00064
k 1 내지
Figure 112009010770132-pct00065
k Q ) 로 곱셈기 (430a 내지 430q) 에 의해 각각 스케일링된다. 그 후, 스케일링된 파일럿 심볼 추정치는 합산기 (432) 에 의해 결합되고, 결합된 파일럿 심볼 추정치 {
Figure 112009010770132-pct00066
} 를 제공하도록 곱셈기 (434) 에 의해서 스케일링된다.
도 4b 에 나타난 바와 같이, 계수 계산 유닛 (440) 은 세트 I 의 기지국 각각에 대해 계수 세트 f k i 를 유도한다. 스케일링 인자 계산 유닛 (450) 은 세트 I 의 기지국 각각에 대해 스케일링 인자
Figure 112005046205961-pct00067
k i 를 유도한다. 유닛 (440 및 450) 은 이하 더 자세하게 설명된다.
도 4c 는 유한 임펄스 응답 (FIR) 필터 (410i) 의 블록도를 나타내며, 이는 도 4a 및 도 4b 의 등화기 필터 (410a 내지 410q) 각각을 위해 이용될 수도 있다. FIR 필터 (410i) 는 L+1 탭을 포함하며, 각 탭은 특정 샘플 기간에 수신된 샘플에 대응한다. 각각의 탭은 또한 계수 계산 유닛 (440) 에 의해 제공된 각 계수와 관련된다.
도 4c 에 도시된 바와 같이, 수신된 샘플 {ym } 은 L 개의 지연 요소 (412b 내지 412m) 에 제공된다. 각각의 지연 요소는 하나의 샘플 기간 (Ts ) 의 지연을 제공한다. 상술한 바와 같이, 샘플 레이트는 통상적으로 신호 스펙트럼의 에일리어싱을 피하기 위해 칩 레이트보다 더 높게 선택된다. 그러나, 더 적은 수의 필터 탭들이 전반적인 시스템 임펄스 응답 hi(t) 의 주어진 지연 확산을 커버하도록 칩 레이트에 가능하면 근접한 샘플 레이트를 선택하는 것이 또한 바람직하다. 더 적은 탭들은 FIR 필터 및 계수 계산 유닛의 설계를 단순화할 것이다. 일반적으로, 샘플 레이트는 등화기/수신기가 이용될 시스템의 특성에 기초하여 선택될 수도 있다.
각각의 칩 기간 k 에 대해, L+1 탭들에 대해 수신된 샘플들은 곱셈기 (414a 내지 414m) 에 제공된다. 각각의 곱셈기에는 각각의 수신된 샘플 yj 및 각각의 필터 계수 fj i 가 제공되며, 여기에서 j 는 탭 인덱스를 지칭하며, j∈{-L/2 ... -1, 0, 1, ... L/2} 이다. 그 후, 각각의 곱셈기 (414) 는 그의 수신된 샘플 y-j 를 그의 계수 fj i 와 곱하여 대응하는 스케일링된 샘플을 제공한다. 그 후, 곱셈기 (414a 내지 414m) 로부터의 L+1 개의 스케일링된 샘플은 가산기 (416b 내지 416m) 에 의해 합산되어, k 번째 칩 기간에 대해 송신 칩 추정치
Figure 112009010770132-pct00068
를 제공한다.
송신 칩 추정치
Figure 112011074459746-pct00069
는 식 (6) 에 도시된 바와 같이 계산될 수도 있으며, 이는 다음과 같이 표현될 수도 있다.
Figure 112005046205961-pct00070
여기에서, 식 (15) 의 yk,-L/2 내지 yk,L/2 는 FIR 필터 내의 L+1 개의 수신된 샘플들이며, 이는 k 번째 칩 기간에 대해 송신 칩 추정치
Figure 112009010770132-pct00071
의 계산을 위해 이용된다. 따라서, 등화기 필터는 또한 인덱스 m 에 의해 지칭된 샘플 레이트로부터 인덱스 k 에 의해 지칭된 칩 레이트로의 변환을 수행한다.
간략화를 위해, 등화기 필터는 FIR 필터로 구현되는 것으로 설명된다. FIR 필터에 대해, 필터 임펄스 응답 {fk i } 는 필터 계수 세트 f k i 와 동일하다. 무한 임펄스 응답 (IIR) 필터와 같은 다른 타입의 디지털 필터가 또한 이용될 수 있으며, 이는 본 발명의 범위 내에 있다.
도 4d 는 RX 채널 프로세서 (420i) 의 실시형태의 블록도이며, 이는 도 4a 및 도 4b 의 RX 채널 프로세서 (420a 내지 420q) 각각을 위해 이용될 수도 있다. RX 채널 프로세서 (420i) 내에서, 기지국 i 에 대한 송신 칩 추정치 {
Figure 112005046205961-pct00072
} 는 복소 곱셈기 (422) 에 제공되고, 기지국에 대한 역확산 시퀀스 ((s k i )* 로 지칭됨) 와 곱해진다. 그 후, 역확산 심볼들은 곱셈기 (424) 에 제공되어, 기지국 i 에 대한 데이터 심볼 추정치 {
Figure 112005046205961-pct00073
} 를 제공하도록 (단말기에 데이터를 송신하기 위해 기지국 i 에 의해 이용되는 코드 채널에 대한) 직교 시퀀스 {W k i } 와 곱해진다.
RX 채널 프로세서 (420i) 는 또한 기지국 i 에 대해 파일럿 심볼 추정치 {
Figure 112009010770132-pct00074
} 를 제공하도록 동작될 수도 있다. 이는 ({Wk i } 대신의) 파일럿 채널을 위해 이용되는 직교 시퀀스 {Wk p } 와 역확산된 심볼을 곱함으로써 달성될 수도 있다. 직교 시퀀스 {Wk p } 및 {Wk i } 는 동일하거나 상이한 길이를 가질 수도 있으며, 파일럿 심볼 레이트는 데이터 심볼 레이트와 동일하거나 상이할 수도 있다.
등화기 필터 계수 계산
계수 계산 유닛 (440) 은 상술한 등화기 트레이닝 방식들 중 하나에 기초하여 세트 I 의 기지국 각각에 대해 계수 세트 f k i 를 유도한다. 후술하는 실시형태에서, 계수 계산 유닛 (440) 은 그 기지국에 대한 송신 칩 추정치 {
Figure 112005046205961-pct00075
} 에 기초하여 각각의 기지국에 대해 계수 세트 f k i 를 유도한다. 기지국 i 에 대해 공지된 프로세싱된 파일럿 심볼 {
Figure 112005046205961-pct00076
} 과 송신 칩 추정치 {
Figure 112005046205961-pct00077
} 사이의 에러는 다음과 같이 표현될 수도 있다.
Figure 112005046205961-pct00078
여기에서, {
Figure 112005046205961-pct00079
} 는 식 (4) 에 도시된 바와 같이 획득될 수도 있으며, {
Figure 112005046205961-pct00080
} 는 식 (8) 또는 식 (15) 에 도시된 바와 같이 획득될 수도 있다.
LMS 알고리즘이 트레이닝을 위해 이용되면, 기지국 i 용의 등화기 필터에 대한 업데이트된 계수 f i k+1 은 다음과 같이 계산될 수도 있다.
Figure 112005046205961-pct00081
여기에서, y k 는 k 번째 칩 기간동안 등화기 필터에서의 L+1 개의 수신된 샘플들 (y -L/2 내지 y L/2 ) 의 벡터이다.
f k i 는 k 번째 칩 기간동안 등화기 필터에서 사용된 L+1 개의 계수 (f i -L/2 내지 f i L/2 ) 세트이다.
μ는 계수 계산을 위한 무단위 적응 상수 (unit-less adaptation constant) 이다.
다른 적응 알고리즘 (예를 들어, RLS 및 LMS 의 다른 변형들) 도 등화기 필터를 트레이닝하는데 이용될 수도 있다. 또한, 각각의 파일럿 심볼 pn 은 다수의 칩 기간들을 스패닝 (span) 하고, 각각의 송신 칩 xk 는 하나 또는 다수의 수신된 샘플 기간들을 스패닝하기 때문에, 필터 계수는 샘플 레이트, 칩 레이트, 또는 심볼 레이트에서 업데이트될 수도 있다.
스케일링 인자 계산
스케일링 인자 계산 유닛 (450) 은 상술한 방식들 중의 하나를 이용하여 세트 I 의 기지국에 대한 스케일링 인자 세트 {
Figure 112009010770132-pct00082
k i } 를 유도한다. 이하 설명되는 실시형태에서, 스케일링 인자 계산 유닛 (450) 은 결합된 파일럿 심볼 추정치 {
Figure 112009010770132-pct00083
} 에 기초하여 스케일링 인자들 {
Figure 112009010770132-pct00084
k i } 를 유도한다. 공지된 파일럿 심볼 {pk } 와 결합된 파일럿 심볼 추정치 {
Figure 112009010770132-pct00085
} 사이의 에러는 다음과 같이 표현될 수도 있다.
Figure 112005046205961-pct00086
여기에서, {
Figure 112005046205961-pct00087
} 는 식 (13) 에 의해 도시되는 바와 같이 획득될 수도 있다.
LMS 알고리즘이 이용되면, 업데이트된 스케일링 인자는 다음과 같이 계산될 수 있다.
Figure 112005046205961-pct00088
여기에서,
Figure 112005046205961-pct00089
는 스케일링 인자 계산에 대한 무단위 적응 상수이다.
명확히 하기 위해, 등화기 필터 계수 및 스케일링 인자의 유도는 LMS 알고리즘에 대해 특별히 설명되었다. 다른 적응 알고리즘도 또한 계수 및 스케일링 인자를 유도하는데 이용될 수 있으며, 이는 본 발명의 범위 내에 있다. 예를 들어, 직접 행렬 역변환 (direct matrix inversion (DMI)) 알고리즘은 등화기 필터 계수 및/또는 스케일링 인자를 계산하는데 이용될 수도 있다. LMS, RLS, DMI 및 다른 적응 알고리즘은 "적응 필터 이론 (Adaptive Filter Theory)" 이라는 명칭의 책, 3 판, 프렌티스 홀사, 1996 년도판에서 사이몬 호이킨에 의해 더 자세하게 설명되어 있으며, 이는 여기에 참조로 포함된다.
상술한 등화기/수신기는 다양한 방식으로 구현될 수도 있다. 명확히 하기 위해, 도 4a 및 도 4b 는 세트 I 의 기지국 각각에 대해 동시에 제공되고 있는 하나의 등화기 필터 (410), 하나의 RX 채널 프로세서 (420), 및 하나의 곱셈기 (430) 를 도시한다. 이러한 구현은 매우 높은 데이터 레이트에서 동작하는 시스템을 위해 이용될 수도 있다.
다른 실시형태에서는, 다수의 등화기가 단일 하드웨어 유닛으로 시분할 멀티플렉싱 (TDM) 방식으로 구현된다. 이러한 하드웨어 유닛은 하나의 등화기 필터 (410), 하나의 RX 채널 프로세서 (420), 및 하나의 곱셈기 (430) 를 포함할 수도 있다. 하드웨어 유닛은, 한번에 하나의 기지국으로 세트 I 의 기지국 모두에 대해, 프로세싱을 수행할 수 있도록 충분히 높은 속도로 동작된다. 예를 들어, 하드웨어 유닛은 기지국 1 에 대한 등화를 수행하도록 Nc 클록 사이클 동안, 그 후 기지국 2 에 대한 등화를 수행하도록 Nc 클록 사이클 동안 등등, 그 후 기지국 Q 에 대한 등화를 수행하도록 Nc 클록 사이클 동안, 그 후 기지국 1 에 대한 등화를 수행하도록 Nc 클록 사이클 동안 등등으로 동작될 수 있다.
도 5 는 TDM 방식에서 다수의 등화를 구현하도록 하드웨어 유닛에 의해 수행되는 예시적인 프로세스 (500) 의 흐름도를 나타낸다. 프로세스 (500) 는 세트 I 의 모든 기지국을 통한 하나의 사이클에 대한 것이다. 처음에, 사이클의 시작에서, 중간 결과를 저장하는데 이용되는 출력 버퍼가 클리어된다 (단계 510). 그 후, 세트 I 의 제 1 기지국은 프로세싱을 위해 선택된다 (단계 512).
선택된 기지국에 대한 프로세싱은 블록 520 내에 도시된다. 선택된 기지국에 대한 계수 세트 f k i 및 스케일링 인자
Figure 112011074459746-pct00090
k i 는 먼저 저장소로부터 획득되고, 하드웨어 유닛 내의 등화기에는 계수가 로딩된다 (단계 522). 다음으로, 수신된 샘플들의 세그먼트는 입력 버퍼로부터 획득되고 (단계 524), 여기에서 세그먼트의 크기는 다양한 고려 (예를 들어, 계수 및 스케일링 인자에 대한 소망의 업데이트 레이트, 프로세싱 지연 등) 에 기초하여 선택될 수도 있다. 그 후, 세그먼트의 수신된 샘플들은 계수들을 사용하여 필터링되어 송신 칩 추정치 {
Figure 112011074459746-pct00091
} 를 획득하고, 이들은 또한 역확산 시퀀스 (sk i )* 및 직교 시퀀스 ({Wk p } 및 {Wk i }) 를 사용하여 더 프로세싱되어 각각 파일럿 심볼 추정치 {
Figure 112011074459746-pct00092
} 및 데이터 심볼 추정치 {
Figure 112011074459746-pct00093
} 를 획득한다 (단계 526). 파일럿 및 데이터 심볼 추정치는 스케일링 인자
Figure 112011074459746-pct00094
k i 에 의해 더 스케일링되고 (단계 528), 스케일링된 파일럿 및 데이터 심볼 추정치는 출력 버퍼의 그들의 각 섹션에서 누산된다 (단계 530). 선택된 기지국에 대한 계수가 송신 칩 추정치에 기초하여 업데이트된다 (단계 532).
세트 I 의 모든 기지국들이 프로세싱되지 않았다면 (단계 540 에서 결정되는 바와 같이), 세트 I 의 다음 기지국이 선택되고 (단계 542), 프로세스는 이 기지국에 대한 프로세싱을 수행하기 위해 단계 522 로 복귀한다. 그렇지 않으면, 세트 I 의 모든 기지국에 대한 스케일링 인자는 출력 버퍼로부터 검색된 결합된 파일럿 심볼 추정치 {
Figure 112009010770132-pct00095
} 에 기초하여 업데이트된다 (단계 544). 출력 버퍼의 결합된 데이터 심볼 추정치 {
Figure 112009010770132-pct00096
} 는 디코딩된 데이터를 획득하도록 더 프로세싱될 수도 있다. 프로세스 (500) 는 세트 I 의 기지국들을 통해 다음 사이클동안 반복될 수도 있다.
단일 하드웨어 유닛 설계는 세트 I 의 모든 기지국에 대한 프로세싱을 수행하도록 프로세싱 유닛의 하나의 세트를 다수회 재사용하게 함으로써, 이들 기지국에 대한 다수의 "가상" 병렬 등화기들을 효율적으로 구현한다. 이러한 설계는 등화기/수신기의 복잡성을 상당히 감소시킬 수 있다. 또한, 이러한 설계는 등화기, RX 채널 프로세서, 및 기지국에 대한 적응 알고리즘이 동일한 구조를 가지며 쉽게 재사용되도록 제공되기 때문에 더 낮은 비용으로 쉽게 구현될 수도 있다.
다수의 가상 병렬 등화기들의 구현은 발명의 명칭이 "Communication Receiver with Virtual Parallel Equilizers" 이고 2002 년 8 월 21 일에 출원되고, 본 출원의 양수인에게 양도된 미국 특허 출원 제 10/226,031 호에 더 상세하게 설명되어 있으며, 여기에서 참조로 포함된다.
명확히 하기 위해, 등화 기술은 단일 안테나를 갖는 단말기에 대해 상술되었다. 이들 기술은 다수의 안테나를 갖는 단말기로 확장될 수도 있다. 이러한 경우에, 다수의 등화기가 다수의 안테나에 제공 (예를 들어, 각각의 안테나에 대해 하나의 등화기) 될 수 있다. 등화기는 하나의 기지국에 대한 트레이닝을 동시에 수행하도록 동작될 수도 있다. 기지국 i 에 대한 트레이닝의 결과는 기지국 i 에 대한 다수의 안테나 각각을 위한 계수 세트 f k l,i 및 스케일링 인자의 세트 {
Figure 112011074459746-pct00097
k l,i } (여기에서, l 은 안테나에 대한 인덱스이다.) 이다. 세트 I 의 모든 기지국이 트레이닝되었지만, 스케일링 인자의 세트 {
Figure 112011074459746-pct00098
k i } 는 모든 기지국에 대한 심볼 추정치를 결합하기 위한 이용을 위해 획득될 수도 있다. 따라서 심볼 결합은 기지국 각각에 대한 다수의 안테나에 걸쳐 수행될 수 있으며, 그 후 세트 I 의 모든 기지국에 걸쳐 수행될 수도 있다. 그 후, 등화기는 공간-시간 필터로서 동작한다. 다수의 안테나에 대한 다수의 등화기는 또한 상술한 바와 같이 가상 등화기로 구현될 수도 있다.
여기 설명된 등화 기술은 다양한 수단으로 구현될 수도 있다. 예를 들어, 이들 기술들은 하드웨어, 소프트웨어, 또는 이들의 조합으로 구현될 수도 있다. 하드웨어 구현을 위해서는, 등화를 위해 이용되는 구성요소 (예를 들어, 하나 이상의 등화기 필터, 계수 계산 유닛, 스케일링 인자 계산 유닛 등) 가 하나 이상의 주문형 집적 회로 (ASIC), 디지털 신호 프로세서 (DSP), 디지털 신호 프로세싱 장치 (DSPD), 프로그래머블 로직 장치 (PLD), 필드 프로그래머블 게이트 어레이 (FPGA), 프로세서, 제어기, 마이크로제어기, 마이크로프로세서, 여기 설명된 기능을 수행하도록 설계된 다른 전자기적 장치, 및 이들의 조합으로 구현될 수도 있 다.
소프트웨어 구현을 위해서는, 등화 기술은 여기 설명된 기능을 수행하는 모듈 (예를 들어, 절차, 기능 등) 로 구현될 수도 있다. 소프트웨어 코드는 메모리 유닛 (예를 들어, 도 2 의 메모리 유닛 (272)) 에 저장될 수도 있으며, 프로세서 (예를 들어, 제어기 (270)) 에 의해 실행될 수도 있다. 메모리 유닛은 프로세서내에 구현될 수도 있으며 프로세서와 분리될 수도 있으며, 어느 경우에든지 당업계에 공지된 다양한 수단을 통해 프로세서에 통신 접속될 수 있다.
참조로 본 명세서에 포함되는 표제 (heading) 는 특정 섹션의 위치를 나타내기 위해 사용된다. 이들 표제는 이상 설명된 개념들의 사상을 제한하고자 하는 것이 아니며, 이들 개념은 전체 명세서 전반적으로 다른 섹션에서 응용될 수도 있다.
개시된 실시형태의 이상의 설명은 당업자가 본 발명을 이용 또는 실시할 수 있도록 제공된다. 이들 실시형태에 대해 다양한 변형들이 당업자에게는 명백할 것이며, 여기 정의된 일반적인 원리들은 본 발명의 사상 또는 범위를 벗어나지 않고 다른 실시형태에 적용될 수 있다. 따라서, 본 발명은 여기 나타낸 실시형태들에 제한되는 것은 아니며, 여기 개시된 신규한 특성 및 원리에 일치되는 광의의 범위에 따른다.

Claims (35)

  1. 무선 통신 시스템에서 복수의 송신 소스들로부터 송신된 복수의 신호들을 프로세싱하는 장치로서,
    일 사이클 시간 동안 복수의 송신 칩 추정치 스트림들을 제공하기 위해 복수의 계수 세트들을 이용하여 샘플 스트림을 필터링하도록 동작하는 단일 필터를 포함하는 등화기로서, 상기 샘플 스트림은 복수의 송신 소스들로부터 송신된 복수의 신호들을 포함하고, 상기 복수의 계수 세트들의 각각의 계수 세트는 상기 복수의 송신 소스들의 각각의 송신 소스에 대한 것이며 상기 복수의 송신 칩 추정치 스트림들 중 대응하는 송신 칩 추정치 스트림을 제공하는데 이용되고, 상기 단일 필터는 상기 사이클 시간 동안 한번에 상기 복수의 계수 세트들 중 하나의 계수 세트를 이용하여 상기 샘플 스트림을 필터링하도록 시분할 멀티플렉싱되며, 상기 단일 필터는, 상기 단일 필터가 상기 사이클 시간 동안 상기 복수의 송신 소스들 중 적어도 2개의 송신 소스들과 연관된 신호들을 프로세싱하게 하는 속도로 동작되는, 상기 등화기;
    복수의 데이터 심볼 추정치 스트림들을 제공하기 위해 상기 복수의 송신 칩 추정치 스트림들을 프로세싱하도록 동작하는 하나 이상의 채널 프로세서로서, 하나의 데이터 심볼 추정치 스트림은 상기 복수의 송신 소스들 각각에 대한 것인, 상기 하나 이상의 채널 프로세서; 및
    결합된 데이터 심볼 추정치 스트림을 제공하기 위해 상기 복수의 데이터 심볼 추정치 스트림들을 결합하도록 동작하는 결합기를 포함하는, 복수의 신호들을 프로세싱하는 장치.
  2. 제 1 항에 있어서,
    상기 대응하는 송신 칩 추정치 스트림에 기초하여 상기 복수의 계수 세트들의 상기 각각의 계수 세트를 업데이트하도록 동작하는 계수 계산 유닛을 더 포함하는, 복수의 신호들을 프로세싱하는 장치.
  3. 제 2 항에 있어서,
    상기 복수의 계수 세트들의 상기 각각의 계수 세트는 또한 관련된 송신 소스에 의해 송신된, 프로세싱된 파일럿 심볼들에 기초하여 업데이트되는, 복수의 신호들을 프로세싱하는 장치.
  4. 제 2 항에 있어서,
    상기 계수 계산 유닛은 최소 평균 제곱 (LMS) 알고리즘에 기초하여 상기 복수의 계수 세트들의 상기 각각의 계수 세트를 업데이트하도록 동작하는, 복수의 신호들을 프로세싱하는 장치.
  5. 제 2 항에 있어서,
    상기 계수 계산 유닛은 반복 최소 제곱 (RLS) 알고리즘에 기초하여 상기 복수의 계수 세트들의 상기 각각의 계수 세트를 업데이트하도록 동작하는, 복수의 신호들을 프로세싱하는 장치.
  6. 제 1 항에 있어서,
    상기 하나 이상의 채널 프로세서는,
    복수의 역확산 심볼 스트림들 중 대응하는 역확산 심볼 스트림을 제공하기 위해 복수의 역확산 시퀀스의 각각의 역확산 시퀀스를 이용하여 상기 복수의 송신 칩 추정치 스트림들 각각을 역확산시키도록 동작하고,
    상기 복수의 데이터 심볼 추정치 스트림들 중 대응하는 데이터 심볼 추정치 스트림을 제공하기 위해 특정의 채널화 시퀀스를 이용하여 상기 복수의 역확산 심볼 스트림들 각각을 프로세싱하도록 동작하는, 복수의 신호들을 프로세싱하는 장치.
  7. 제 1 항에 있어서,
    복수의 스케일링 인자를 이용하여 상기 복수의 데이터 심볼 추정치 스트림들을 스케일링하여, 복수의 스케일링된 데이터 심볼 추정치 스트림들을 획득하도록 동작하는 하나 이상의 곱셈기를 더 포함하고,
    상기 결합기는 상기 결합된 데이터 심볼 추정치 스트림을 제공하기 위해 상기 복수의 스케일링된 데이터 심볼 추정치 스트림들을 결합하도록 동작하는, 복수의 신호들을 프로세싱하는 장치.
  8. 제 7 항에 있어서,
    상기 복수의 스케일링 인자를 업데이트하도록 동작하는 스케일링 인자 계산 유닛을 더 포함하는, 복수의 신호들을 프로세싱하는 장치.
  9. 제 8 항에 있어서,
    상기 하나 이상의 채널 프로세서는 상기 복수의 송신 소스들에 대하여 복수의 파일럿 심볼 추정치 스트림들을 제공하기 위해 상기 복수의 송신 칩 추정치 스트림들을 프로세싱하도록 동작하고,
    상기 결합기는 결합된 파일럿 심볼 추정치 스트림을 제공하기 위해 상기 복수의 파일럿 심볼 추정치 스트림들을 결합하도록 동작하고,
    상기 스케일링 인자 계산 유닛은 상기 결합된 파일럿 심볼 추정치 스트림에 기초하여 상기 복수의 스케일링 인자를 업데이트하도록 동작하는, 복수의 신호들을 프로세싱하는 장치.
  10. 제 8 항에 있어서,
    상기 스케일링 인자 계산 유닛은 최소 평균 제곱 (LMS) 알고리즘에 기초하여 상기 복수의 스케일링 인자를 업데이트하도록 동작하는, 복수의 신호들을 프로세싱하는 장치.
  11. 제 8 항에 있어서,
    상기 스케일링 인자 계산 유닛은 반복 최소 제곱 (RLS) 알고리즘에 기초하여 상기 복수의 스케일링 인자를 업데이트하도록 동작하는, 복수의 신호들을 프로세싱하는 장치.
  12. 제 1 항에 있어서,
    상기 단일 필터는 유한 임펄스 응답 (FIR) 필터로서 구현되는, 복수의 신호들을 프로세싱하는 장치.
  13. 삭제
  14. 제 1 항에 있어서,
    상기 복수의 송신 소스들은 CDMA 통신 시스템의 기지국들인, 복수의 신호들을 프로세싱하는 장치.
  15. 무선 통신 시스템에서 복수의 송신 소스들로부터 송신된 복수의 신호들을 프로세싱하는 장치로서,
    일 사이클 시간 동안 제 1 송신 칩 추정치 스트림을 제공하기 위해 제 1 계수 세트를 이용하여 샘플 스트림을 필터링하도록 동작하는 필터로서, 상기 샘플 스트림은 복수의 송신 소스들로부터 송신된 복수의 신호들을 포함하고, 상기 제 1 계수 세트는 상기 복수의 송신 소스들 중으로부터 선택된 제 1 송신 소스에 대한 것인, 상기 필터; 및
    상기 사이클 시간 동안 제 1 데이터 심볼 추정치 스트림을 제공하기 위해 상기 제 1 송신 칩 추정치 스트림을 프로세싱하도록 동작하는 채널 프로세서를 포함하며,
    상기 필터 및 상기 채널 프로세서는, 상기 사이클 시간 동안 제 2 데이터 심볼 추정치 스트림을 제공하기 위해 상기 복수의 송신 소스들 중으로부터 선택된 제 2 송신 소스에 대한 제 2 계수 세트를 이용하여 상기 샘플 스트림을 필터링 및 프로세싱하도록 시분할 멀티플렉싱 (TDM) 되고,
    상기 제 1 데이터 심볼 추정치 스트림과 상기 제 2 데이터 심볼 추정치 스트림은 결합된 데이터 심볼 추정치 스트림을 제공하기 위해 결합되며,
    상기 필터 및 상기 채널 프로세서는, 상기 사이클 시간 동안 한번에 하나의 송신 소스로 상기 제 1 송신 소스 및 상기 제 2 송신 소스에 대한 프로세싱을 수행하기 위하여 상기 제 1 송신 소스 및 상기 제 2 송신 소스와 연관된 신호들을 프로세싱하는, 복수의 신호들을 프로세싱하는 장치.
  16. 제 15 항에 있어서,
    상기 제 1 송신 소스에 대한 제 1 스케일링 인자를 이용하여 상기 제 1 데이터 심볼 추정치 스트림을 스케일링하여, 제 1 스케일링된 데이터 심볼 추정치 스트림을 획득하도록 동작하는 곱셈기를 더 포함하고,
    상기 곱셈기는 또한 상기 제 2 송신 소스에 대한 제 2 스케일링 인자를 이용하여 상기 제 2 데이터 심볼 추정치 스트림을 스케일링하여 제 2 스케일링된 데이터 심볼 추정치 스트림을 획득하도록 TDM 방식으로 동작되고,
    상기 제 1 스케일링된 데이터 심볼 추정치 스트림과 상기 제 2 스케일링된 데이터 심볼 추정치 스트림은 상기 결합된 데이터 심볼 추정치 스트림을 제공하기 위해 결합되는, 복수의 신호들을 프로세싱하는 장치.
  17. 무선 통신 시스템에서 복수의 송신 소스들로부터 송신된 복수의 신호들을 프로세싱하는 방법으로서,
    일 사이클 시간 동안 복수의 송신 칩 추정치 스트림들을 제공하기 위해 복수의 계수 세트들을 이용하여 샘플 스트림을 필터링하는 단계로서, 상기 샘플 스트림은 상기 복수의 신호들을 포함하고, 상기 복수의 계수 세트들의 각각의 계수 세트는 상기 복수의 송신 소스들의 각각의 송신 소스에 대한 것이며 대응하는 송신 칩 추정치 스트림을 제공하는데 이용되는, 상기 필터링하는 단계;
    복수의 데이터 심볼 추정치 스트림들을 제공하기 위해 상기 복수의 송신 칩 추정치 스트림들을 프로세싱하는 단계로서, 상기 복수의 데이터 심볼 추정치 스트림들 중 하나의 데이터 심볼 추정치 스트림은 상기 복수의 송신 소스들 각각에 대한 것인, 상기 프로세싱하는 단계; 및
    결합된 데이터 심볼 추정치 스트림을 제공하기 위해 상기 복수의 데이터 심볼 추정치 스트림들을 결합하는 단계를 포함하며,
    상기 필터링하는 단계는, 단일 필터가 상기 사이클 시간 동안 상기 복수의 송신 소스들 중 적어도 2개의 송신 소스들과 연관된 신호들을 프로세싱하게 하는 속도로 동작되는 상기 단일 필터에 의해 수행되고,
    상기 단일 필터는, 상기 사이클 시간 동안 한번에 상기 복수의 계수 세트들 중 하나의 계수 세트를 이용하여 상기 샘플 스트림을 필터링하도록 시분할 멀티플렉싱되는, 복수의 신호들을 프로세싱하는 방법.
  18. 제 17 항에 있어서,
    상기 대응하는 송신 칩 추정치 스트림에 기초하여 상기 복수의 계수 세트들의 상기 각각의 계수 세트를 업데이트하는 단계를 더 포함하는, 복수의 신호들을 프로세싱하는 방법.
  19. 제 18 항에 있어서,
    상기 각각의 계수 세트를 업데이트하는 단계는,
    관련된 송신 소스에 의해 송신되는, 프로세싱된 파일럿 심볼 스트림을 획득하는 단계; 및
    상기 프로세싱된 파일럿 심볼 스트림 및 관련된 송신 칩 추정치 스트림에 기초하여 상기 계수 세트를 업데이트하는 단계를 포함하는, 복수의 신호들을 프로세싱하는 방법.
  20. 제 18 항에 있어서,
    상기 복수의 계수 세트들의 상기 각각의 계수 세트는 최소 평균 제곱 (LMS) 알고리즘 또는 반복 최소 제곱 (RLS) 알고리즘에 기초하여 업데이트되는, 복수의 신호들을 프로세싱하는 방법.
  21. 제 17 항에 있어서,
    상기 복수의 송신 칩 추정치 스트림들 각각에 대해 상기 프로세싱하는 단계는,
    역확산 심볼 스트림을 제공하기 위해 역확산 시퀀스를 이용하여 상기 송신 칩 추정치 스트림을 역확산시키는 단계; 및
    대응하는 데이터 심볼 스트림을 제공하기 위해 특정의 직교 시퀀스를 이용하여 상기 역확산 심볼 스트림을 프로세싱하는 단계를 포함하는, 복수의 신호들을 프로세싱하는 방법.
  22. 제 17 항에 있어서,
    복수의 스케일링 인자를 이용하여 상기 복수의 데이터 심볼 추정치 스트림들을 스케일링하여, 복수의 스케일링된 데이터 심볼 추정치 스트림들을 획득하는 단계를 더 포함하고,
    상기 복수의 스케일링된 데이터 심볼 추정치 스트림들은 상기 결합된 데이터 심볼 추정치 스트림을 제공하기 위해 결합되는, 복수의 신호들을 프로세싱하는 방법.
  23. 제 22 항에 있어서,
    상기 복수의 스케일링 인자를 업데이트하는 단계를 더 포함하는, 복수의 신호들을 프로세싱하는 방법.
  24. 제 23 항에 있어서,
    상기 복수의 스케일링 인자를 업데이트하는 단계는,
    복수의 파일럿 심볼 추정치 스트림들을 제공하기 위해 상기 복수의 송신 칩 추정치 스트림들을 프로세싱하는 단계;
    결합된 파일럿 심볼 추정치 스트림을 제공하기 위해 상기 복수의 파일럿 심볼 추정치 스트림들을 결합하는 단계; 및
    상기 결합된 파일럿 심볼 추정치 스트림에 기초하여 상기 복수의 스케일링 인자를 업데이트하는 단계를 포함하는, 복수의 신호들을 프로세싱하는 방법.
  25. 제 22 항에 있어서,
    상기 복수의 스케일링 인자는 동일한 값으로 설정되는, 복수의 신호들을 프로세싱하는 방법.
  26. 디지털 정보를 해석할 수 있는 디지털 신호 프로세싱 장치 (DSPD) 에 통신가능하게 커플링된 컴퓨터 판독가능 기록 매체로서,
    상기 컴퓨터 판독가능 기록 매체는, 상기 DSPD 에 의해 실행될 경우, 상기 DSPD 로 하여금,
    일 사이클 시간 동안 복수의 송신 칩 추정치 스트림들을 제공하기 위해 복수의 계수 세트들을 이용하여 샘플 스트림을 필터링하는 동작으로서, 상기 샘플 스트림은 복수의 송신 소스들로부터 송신된 복수의 신호들을 포함하고, 상기 복수의 계수 세트들의 각각의 계수 세트는 상기 복수의 송신 소스들의 각각의 송신 소스에 대한 것이며 대응하는 송신 칩 추정치 스트림을 제공하는데 이용되는, 상기 필터링하는 동작;
    복수의 데이터 심볼 추정치 스트림들을 제공하기 위해 상기 복수의 송신 칩 추정치 스트림들을 프로세싱하는 동작으로서, 상기 복수의 데이터 심볼 추정치 스트림들 중 하나의 데이터 심볼 추정치 스트림은 상기 복수의 송신 소스들 각각에 대한 것인, 상기 프로세싱하는 동작; 및
    결합된 데이터 심볼 추정치 스트림을 제공하기 위해 상기 복수의 데이터 심볼 추정치 스트림들을 결합하는 동작
    을 포함하는 동작들을 수행하게 하는 명령들을 저장하며,
    상기 필터링하는 동작은, 단일 필터가 상기 사이클 시간 동안 상기 복수의 송신 소스들 중 적어도 2개의 송신 소스들과 연관된 신호들을 프로세싱하게 하는 속도로 동작되는 상기 단일 필터에 의해 수행되고,
    상기 단일 필터는, 상기 사이클 시간 동안 한번에 상기 복수의 계수 세트들 중 하나의 계수 세트를 이용하여 상기 샘플 스트림을 필터링하도록 시분할 멀티플렉싱되는, 컴퓨터 판독가능 기록 매체.
  27. 무선 통신 시스템에서 복수의 송신 소스들로부터 송신된 복수의 신호들을 프로세싱하는 장치로서,
    일 사이클 시간 동안 복수의 송신 칩 추정치 스트림들을 제공하기 위해 복수의 계수 세트들을 이용하여 샘플 스트림을 필터링하는 수단으로서, 상기 샘플 스트림은 복수의 송신 소스들로부터 송신된 복수의 신호들을 포함하고, 상기 복수의 계수 세트들의 각각의 계수 세트는 상기 복수의 송신 소스들의 각각의 송신 소스에 대한 것이며 상기 복수의 송신 칩 추정치 스트림들 중 대응하는 송신 칩 추정치 스트림을 제공하는데 이용되고, 상기 필터링하는 수단은 상기 사이클 시간 동안 한번에 상기 복수의 계수 세트들 중 하나의 계수 세트를 이용하여 상기 샘플 스트림을 필터링하도록 단일 필터를 시분할 멀티플렉싱하는 수단을 포함하며, 상기 시분할 멀티플렉싱하는 수단은, 또한, 상기 단일 필터가 상기 사이클 시간 동안 상기 복수의 송신 소스들 중 적어도 2개의 송신 소스들과 연관된 신호들을 프로세싱하게 하는 속도로 상기 단일 필터를 동작시키는, 상기 필터링하는 수단;
    복수의 데이터 심볼 추정치 스트림들을 제공하기 위해 상기 복수의 송신 칩 추정치 스트림들을 프로세싱하는 수단으로서, 하나의 데이터 심볼 추정치 스트림은 상기 복수의 송신 소스들 각각에 대한 것인, 상기 프로세싱 수단; 및
    결합된 데이터 심볼 추정치 스트림을 제공하기 위해 상기 복수의 데이터 심볼 추정치 스트림들을 결합하는 수단을 포함하는, 복수의 신호들을 프로세싱하는 장치.
  28. 제 27 항에 있어서,
    상기 대응하는 송신 칩 추정치 스트림에 기초하여 상기 복수의 계수 세트들의 상기 각각의 계수 세트를 업데이트하는 수단을 더 포함하는, 복수의 신호들을 프로세싱하는 장치.
  29. 제 27 항에 있어서,
    복수의 스케일링 인자를 이용하여 상기 복수의 데이터 심볼 추정치 스트림들을 스케일링하여, 복수의 스케일링된 데이터 심볼 추정치 스트림들을 획득하는 수단을 더 포함하고,
    상기 복수의 스케일링된 데이터 심볼 추정치 스트림들은 상기 결합된 데이터 심볼 추정치 스트림을 제공하기 위해 결합되는, 복수의 신호들을 프로세싱하는 장치.
  30. 제 29 항에 있어서,
    상기 복수의 스케일링 인자를 업데이트하는 수단을 더 포함하는, 복수의 신호들을 프로세싱하는 장치.
  31. 실행가능한 명령들을 저장하는 컴퓨터 판독가능 기록 매체로서,
    상기 명령들은,
    일 사이클 시간 동안 복수의 송신 칩 추정치 스트림들을 제공하기 위해 복수의 계수 세트들을 이용하여 샘플 스트림을 필터링하는 코드로서, 상기 샘플 스트림은 무선 통신 시스템에서의 복수의 송신 소스들로부터 송신된 복수의 신호들을 포함하고, 상기 복수의 계수 세트들의 각각의 계수 세트는 상기 복수의 송신 소스들의 각각의 송신 소스에 대한 것이며 상기 복수의 송신 칩 추정치 스트림들 중 대응하는 송신 칩 추정치 스트림을 제공하는데 이용되는, 상기 필터링하는 코드;
    복수의 데이터 심볼 추정치 스트림들을 제공하기 위해 상기 복수의 송신 칩 추정치 스트림들을 프로세싱하는 코드로서, 상기 복수의 데이터 심볼 추정치 스트림들 중 하나의 데이터 심볼 추정치 스트림은 상기 복수의 송신 소스들 각각에 대한 것인, 상기 프로세싱하는 코드; 및
    결합된 데이터 심볼 추정치 스트림을 제공하기 위해 상기 복수의 데이터 심볼 추정치 스트림들을 결합하는 코드를 포함하며,
    상기 필터링하는 코드는, 단일 필터가 상기 사이클 시간 동안 상기 복수의 송신 소스들로부터의 적어도 2개의 송신 소스들과 연관된 신호들을 프로세싱하게 하는 속도로 상기 단일 필터를 동작시키는 코드를 포함하고,
    상기 단일 필터는, 상기 사이클 시간 동안 한번에 상기 복수의 계수 세트들 중 하나의 계수 세트를 이용하여 상기 샘플 스트림을 필터링하도록 시분할 멀티플렉싱되는, 컴퓨터 판독가능 기록 매체.
  32. 제 31 항에 있어서,
    상기 명령들은, 상기 대응하는 송신 칩 추정치 스트림에 기초하여 상기 복수의 계수 세트들의 상기 각각의 계수 세트를 업데이트하는 코드를 더 포함하는, 컴퓨터 판독가능 기록 매체.
  33. 제 31 항에 있어서,
    상기 명령들은, 복수의 스케일링 인자를 이용하여 상기 복수의 데이터 심볼 추정치 스트림들을 스케일링하여, 복수의 스케일링된 데이터 심볼 추정치 스트림들을 획득하는 코드를 더 포함하고,
    상기 복수의 스케일링된 데이터 심볼 추정치 스트림들은 상기 결합된 데이터 심볼 추정치 스트림을 제공하기 위해 결합되는, 컴퓨터 판독가능 기록 매체.
  34. 제 33 항에 있어서,
    상기 명령들은, 상기 복수의 스케일링 인자를 업데이트하는 코드를 더 포함하는, 컴퓨터 판독가능 기록 매체.
  35. 제 17 항에 있어서,
    상기 필터링하는 단계, 상기 프로세싱하는 단계, 및 상기 결합하는 단계는 상기 복수의 송신 소스들 중 제 1 송신 소스로부터 상기 복수의 송신 소스들 중 제 2 송신 소스로의 소프트 핸드오프에 있어서 단말기에 의해 수행되는, 복수의 신호들을 프로세싱하는 방법.
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