KR101125449B1 - 반도체 발광소자 및 그 제조방법 - Google Patents

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Abstract

실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
실시 예에 따른 반도체 발광소자는, 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 활성층; 상기 활성층 위에 제2도전형 반도체층; 및 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 중 적어도 하나의 내부에 산란층을 포함한다.

Description

반도체 발광소자 및 그 제조방법{Semiconductor light emitting device and fabrication method thereof}
실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD의 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키패드 발광부, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다.
실시 예는 새로운 구조의 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 기판과 질화갈륨계 반도체층 간의 격자 부정합의 개선을 위한 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 반도체층과 금속층의 계면에서 발생하는 접촉 저항을 개선하기 위한 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예에 따른 반도체 발광소자는, 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 활성층; 상기 활성층 위에 제2도전형 반도체층; 및 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 중 적어도 하나의 내부에 산란층을 포함한다.
실시 예에 따른 반도체 발광소자 제조방법은, 기판 위에 다결정의 버퍼층을 형성하는 단계; 상기 다결정의 버퍼층 위에 공극을 갖는 씨드층을 형성하는 단계; 상기 씨드층 위에 나노로드의 제1반도체층을 형성하는 단계; 상기 나노로드의 제1반도체층 위에 저 농도의 제2반도체층을 형성하는 단계; 상기 저농도의 제2반도체층 위에 3족-5족 화합물 반도체를 이용한 발광 구조물을 형성하는 단계를 포함한다.
실시 예는 기판과 에피층의 결합을 낮은 에너지로 끓을 수 있는 효과가 있다.
실시 예는 기판 상의 격자 부정합에 의한 전위 및 결함을 개선시켜 줄 수 있다.
실시 예는 기판 상의 격자 부정합에 의한 스트레인을 개선시켜 줄 수 있다.
실시 예는 반도체층과 금속층 사이의 계면에서 접촉 저항을 최소화하고 접착력을 개선시켜 줄 수 있다.
실시 예는 에피 구조의 벤딩을 억제시켜 줄 수 있다.
실시 예는 전류 확산, 누설 전류 및 구동 전압을 개선시켜 줄 수 있다.
실시 예는 외부 양자 효율을 개선시켜 줄 수 있다.
실시 예는 반도체 발광소자의 신뢰성을 개선시켜 줄 수 있다.
도 1은 실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 2내지 도 15는 실시 예에 따른 반도체 발광소자 제조과정을 나타낸 도면이다.
도 16은 도 1을 이용한 수평형 반도체 발광소자를 나타낸 측 단면도이다.
도 17은 도 1을 이용한 수직형 반도체 발광소자를 나타낸 측 단면도이다.
도 18은 도 17의 반도체 발광소자의 전류 밀도를 나타낸 도면이다.
도 19는 도 17의 발광소자를 이용한 발광소자 패키지를 나타낸 측 단면도이다.
상기의 실시 예를 설명함에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
이하, 첨부된 도면을 참조하여 실시 예를 설명하면 다음과 같다. 실시 예의 설명에서는 각 층의 위 또는 아래에 대한 표현은 도면을 기준으로 설명하기로 한다.
도 1은 실시 예에 따른 반도체 발광소자를 나타낸 단면도이며, 도 2 내지 도 15는 도 1의 반도체 발광소자의 제조과정을 나타낸 도면이다.
도 1을 참조하면, 반도체 발광소자(100)는 기판(101), 버퍼층(105), 씨드층(110), 제1반도체층(115), 제2반도체층(130), 초격자층(140), 제1도전성의 제1반도체층(150), 제1산란층(155), 제1도전성의 제2반도체층(160), 활성층(170), 제2도전성의 제1반도체층(180), 제2산란층(185), 제2도전성의 제2반도체층(190), 및 제1러프니스(185) 및 제2러프니스(194)를 포함한다.
상기 반도체 발광소자(100)는 청색, 녹색, 황색 등과 같은 유색의 LED이거나, 자외선(UV) LED로 구현될 수 있다. 상기 반도체 발광소자(100)는 반도체 재료로서 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체를 선택적으로 포함할 수 있다.
도 1 및 도 2를 참조하면, 상기 기판(101)은 절연 기판, 도전성 기판, 반도체 기판 등을 사용할 수 있으며, 예컨대, 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다.
상기 기판(101) 위에는 복수의 패턴(103)이 형성될 수 있다. 상기 복수의 패턴(103)은 상기 기판(101)의 에칭 과정에 의해 형성되거나, 별도의 물질로 렌즈 패턴으로 형성시켜 줄 수 있다. 이하, 실시 예는 상기 기판(101)은 패턴(103)을 갖는 구조로 설명하기로 한다.
상기 기판(101)의 패턴(103)은 복수개가 일정 간격, 불규칙한 간격 또는 랜덤한 간격으로 형성될 수 있으며, 그 형상은 볼록 렌즈, 스트라이프(strip), 다각 형상 등으로 형성될 수 있다. 상기 패턴(103)의 간격은 수 nm ~ 수 ㎛의 범위 예컨대, 1~1.5㎛ 사이로 형성될 수 있으며, 그 폭과 높이는 수 nm ~ 수 ㎛의 범위 예컨대, 높이는 3㎛, 폭은 2㎛로 형성될 수 있다.
상기 기판(101)의 패턴(103)은 평탄한 표면에 비해 그 위의 버퍼층(115)이 원활하게 성장되도록 줄 수 있다.
상기 기판(101) 위에는 버퍼층(105)이 형성된다. 상기 버퍼층(105)는 다결정(poly crystal) 버퍼층으로 구현될 수 있다.
상기 버퍼층(105)은 In(x)Al(1-x)N(0<x<1)의 조성식과 InxAlyGa(1-y-x)N(0<x<1, 0<y<1)의 조성식을 갖는 층으로 형성될 수 있으며, 도 2 및 도 3과 같이, 탑 측에서 보면 로즈 모양(rose shape)으로 형성될 수 있다. 상기 로즈 모양은 외 형상이 반원 형상이고, 그 내측에 작은 알갱이들이 분출되는 형상으로 형성되고, 그 둘레에는 복수의 잎 모양이 형성되는 것으로, 여러 방향의 단결정 특성을 가지게 된다.
상기 버퍼층(105)은 도 3과 같이, 상기 패턴(103) 위에 로즈 형상으로 돌출되며, 각 로즈 형상의 넓이(또는 직경)는 수 nm~ 1㎛ 범위 예컨대, 0.5㎛ 넓이로 형성될 수 있으며, 그 높이는 수십 nm의 범위 예컨대, 20nm 높이로 형성될 수 있다.
상기 버퍼층(105)은 초기에 In(x)Al(1-x)N(0<x<1)의 조성식을 갖는 층으로 성정하고, 그 이후에 InxAlyGa(1-y-x)N(0<x<1, 0<y<1)의 조성식을 갖는 층으로 다방향의 단결정화로 성장하게 된다.
구체적으로, 상기 버퍼층(105)의 성장 방법을 보면, 예컨대, 1000 ~ 1200℃의 고온에서 상기 기판(101)을 수 분간 가열하고, 이후 동일 온도에서 TMAl과 TMIn 소스를 공급한다, 이때 NH3는 공급하지 않고, N2와 H2를 공급하게 된다. 또한 상기 TMAl 공급 시간은 1초 ~ 10분 정도이며 바람직하게는 5분 동안 공급하게 되며, 이후 TMAl과 TMIn 소스의 공급을 중단하고, NH3/H2/N2를 공급하여 상기 기판(101)상에 증착된 Al과 In 원자가 N과 반응하여 InAlN 층으로 성장된다. 이때 상기 NH2의 공급 유지 시간은 1분 ~ 20분으로서, 바람직하게 5분 동안 유지할 수 있다.
그리고, 상기 성장된 버퍼층(105)의 다방향 결정화를 위해 TMAl과 TMIn, TMGa의 공급을 재개하여, 상기 InAlN층 상에 다방향의 단결정을 위해 InxAlyGa(1-y-x)N층(0<x<1, 0<y<1)을 성장시킨다. 상기 성장되는 InxAlyGa(1-y-x)N층의 두께는 0.01㎛ ~ 1㎛ 정도로서, 바람직한 두께는 0.2㎛ 정도이고, 그 폭(또는 직경)은 0.01㎛ ~ 1㎛로서 바람직한 폭은 0.4㎛ 정도로 형성될 수 있다. 이에 따라 상기 버퍼층(105)은 InGaN층과 InxAlyGa(1-y-x)N층으로 형성될 수 있다.
이러한 다결정의 버퍼층(105)은 수직형 공정시 상기 기판(101)과 질화물 반도체층 사이를 분리할 때 조사되는 레이저의 출력을 낮추어 줄 수 있으며, 또한 상기 기판(101)과 질화물 반도체층 사이의 격자 부정합에 의해 발생되는 스트레인을 최소화시켜 줄 수 있다. 또한 상기 기판(101)을 제거할 때의 레이저 출력을 낮아지게 할 수 있다.
상기 버퍼층(105) 위에는 씨드층(110)이 형성된다. 상기 씨드층(110)은 공극(107)을 포함할 수 있다. 상기 씨드층(110)은 GaN 계층으로서, GaN, InGaN, AlGaN, AlInGaN 등으로 구현될 수 있으며, 그 위에 형성되는 층의 씨드 역할을 하게 된다. 상기 씨드층(110)의 성장시, 성장 속도의 조절(예: 증가)을 통해 상기 버퍼층(105)과 상기 씨드층(110) 사이의 계면의 소정 영역에서 제1공극(107)이 형성되도록 할 수 있다. 상기 제1공극(107)은 도 5에 도시된 바와 같이, 원 부분의 내부에 상기 버퍼층(105)과 씨드층(110) 사이의 계면에 선택적으로 형성된다.
상기 제1공극(107)은 상기 버퍼층(105) 상으로 올라오는 스트레인이나 전위를 제거하거나 차단하는 역할을 수행한다. 상기 씨드층(110)은 소정의 성장 온도(예: 900~1100℃)에서 NH3/N2/H2 분위기를 갖고, TMGa 소스를 공급하여 성장 속도 및 성장 두께를 조절하여 성장하게 된다. 이때 상기 씨드층(110)의 두께는 0.1㎛ ~ 1㎛이며, 최적은 0.5㎛ 정도의 두께로 형성될 수 있다. 상기 씨드층(110)의 성장 속도는 1㎛/hour ~ 4㎛/hour, 최적은 2.5㎛/hour 정도로 성장할 수 있다.
상기 제1반도체층(115)은 상기 씨드층(110) 위에 복수의 로드 형상으로 형성될 수 있다. 상기 제1반도체층(115)은 GaN계 반도체를 이용하여 나노 로드로 형성된다.
상기 제1반도체층(115)의 성장 방법은, 소정의 성장 온도(예: 900~1100℃)의 온도에서 마스크층을 형성한 다음 형성하게 된다. 구체적으로, NH3/N2/H2 분위기 조건을 갖고, Cp2Mg를 흘려주어 MgN 마스크층을 형성하게 된다. 상기 마스크층 상에 TMGa 소스를 공급하면, 상기 마스크층이 없는 부분에서만 GaN계 제1반도체층(115)의 성장이 이루어진다. 상기 성장되는 제1반도체층(115)의 성장 속도 및 성장 두께를 조절하여 성장하게 되는데, 이때 TMGa 소스를 제1도전성의 제1반도체층(150)의 성장 속도 대비 50% 이하 예컨대, 1/4 또는 25% 정도의 낮은 성장 속도로 장시간 성장시켜 주면 나로 로드로 형성된다.
상기 제1반도체층(115)의 두께는 0.1㎛ ~ 1㎛으로서, 바람직하게 0.5㎛의 두께로 형성될 수 있으며, 그 성장 속도는 0.1㎛/hour ~ 4㎛/hour으로서, 바람직하게 0.5㎛/hour 정도로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1반도체층(115)의 넓이 및 두께는 성장 시간의 조절에 의해 조절될 수 있다.
상기 제1반도체층(115) 위에는 제2반도체층(130)이 형성될 수 있다. 상기 제2반도체층(130)은 GaN계 반도체로 형성된다. 상기 제2반도체층(130)은 상기 제1반도체층(115) 예컨대, 도 6과 같이 나로 로드 상에 성장되며, 이때 상기 제2반도체층(130)의 성장시 상기 제2반도체층(130) 아래에 제2공극(120)이 발생하게 된다. 상기 제2공극(120)은 상기 제1반도체층(115)의 인접한 로드 사이에 선택적으로 형성되는 것으로서, 상기 제2반도체층(130)이 채워지지 않는 에어 갭 형태로 존재하게 된다.
상기 제2반도체층(130) 아래의 제2공극(120)은 하부에서 올라오는 전위를 감소시켜 주고, 인장 및 압축 응력을 최소화할 수 있다. 이러한 나로 로드의 모양 및 밀도 조절을 통해 N형 탑 구조의 수직형 칩 표면에서의 러프니스 밀도 및 두께의 조절이 가능하게 된다.
또한 상기 나노 로드는 각 로드의 접합 부분에서 발생하는 전위에 의해 반도체층의 적층 구조에서 가지는 스트레인을 개선시켜 주고, 기판(101)을 레이저 리프트 오프로 제거할 때 에피층의 벤딩 효과(Bending effect)를 억제시켜 줄 수 있다. 여기서, 벤딩 효과는 상기 제2반도체층(130)을 구비하지 않는 에피층(E1)은 기판 제거 공정(예: LLO)에 의해 도 7의 (A)와 같이 벤딩될 수 있으며, 상기 제2반도체층(130)을 구비한 실시 예의 에피층(E2)은 기판 제거 공정(예: LLO)에 의한 벤딩 현상이 억제되어 도 7의 (B)와 같이 형성될 수 있다.
상기 제2반도체층(130)은 제1도전성 도펀트가 로우 도핑될 수 있다. 상기 제1도전성 도펀트는 N형 도펀트로서 예컨대, Si, Ge, Sn , Se, Te 등)가 도핑될 수 있다. 여기서, 상기 제1도전성 도펀트는 2*10-18cm-3 이하로 도핑될 수 있다.
상기 제2반도체층(130)의 두께는 0.1㎛ ~ 2㎛ 정도로서, 바람직하게 1㎛로 형성될 수 있으며, 그 성장 속도는 1㎛/hour ~ 4㎛/hour 범위이며, 바람직하게는 2.7㎛/hour 정도이며, 그 성장 방법은 소정의 성장 온도(예: 900~1170℃)에서 NH3/N2/H2 분위기 상태에서 TMGa 소스를 공급하여 성장 속도를 기존 대비 1.35배 빠르게 조절한다. 즉, 초기 성장 조건은 수직 성장이 촉진되도록 할 수 있으며, 나노 로드에 의해 생성되는 공극 및 개수를 조절할 수 있다. 그리고, 상기 초기 성장 조건 이후에는 수평 성장이 촉진되도록 하여 플랫한 상면이 될 수 있도록 조절할 수 있다.
도 1 및 도 8을 참조하면, 상기 제2반도체층(130) 위에는 초격자층(140)이 형성된다. 상기 초격자층(140)은 In(x)Al(y)Ga(1-y-x)N (0≤x<1, 0≤y <1, x+y≠0)의 조성식을 갖는 조성이 다른 층들이 교대로 형성될 수 있으며, 상기 x, y의 값을 다르게 하여 초격자 구조로 형성할 수 있다. 상기 초격자층(140)은 제1도전형 도펀트를 포함할 수 있으며, 그 도핑 정도에 따라 저항을 조절할 수 있다.
상기 초격자층(140)의 성장 방법은 NH3/H2/N2의 혼합 가스, TMGa (또는 TEGa)와 TMAl를 선택적으로 공급하고, 알킬소스(Alkyl source)의 변화를 통해 전위 제거 및 전위의 방향을 제어할 수 있는 층으로 성장하게 된다. 이때 n형 도펀트의 도핑 농도에 따라 저항을 변화시켜 준다. 상기 초격자층(140)은 InxAlyGa(1-y-x)N (0≤x<1, 0≤y <1, x+y≠0)의 조성식으로 형성되며, 그 성장 온도는 700 ~ 1100℃의 온도로서, 바람직하게는 1080 ℃로 가열할 수 있다.
상기 초격자층(140)은 적어도 2층(141,142)이 하나의 페어로 1~30주기로 적층될 수 있으며, 제1층(141)은 InxAlyGa(1-y-x)N (0≤x≤0.2, 0.1≤y<0.3, x+y≠0)으로 형성되고 제2층(141)은 상기 제1층(141) 위에 InxAlyGa(1-y-x)N (0≤x≤0.2, 0.1≤y<0.2, x+y≠0)로 형성될 수 있다. 즉, 상기 초격자층(140)은 Al의 조성이 다른 층을 반복적으로 적층하여 이루어질 수 있다.
상기 초격자층(140)의 각 층별 두께는 1nm~1㎛ 정도이며, 바람직하게 500nm 정도로 형성될 수 있으며, 두 층의 두께는 같거나 다를 수 있으며, 이에 대해 한정하지는 않는다.
도 1 및 도 9를 참조하면, 상기 초격자층(140) 위에는 제1도전형 반도체층(150,160)이 형성된다. 상기 제1도전형 반도체층(150,160)의 내부에는 제1산란층(155)이 형성될 수 있다. 상기 제1도전형 반도체층(150,160)은 상기 제2반도체층(130)의 도펀트 농도보다 높은 고농도로 형성될 수 있다.
상기 제1도전형 반도체층(150,160)은 제1도전형의 제1반도체층(150)과 제1도전형의 제2반도체층(160)으로 구분될 수 있으며, 각 층의 층 개수에 대해 한정하지는 않는다.
상기 초격자층(140) 위에는 고농도의 제1도전형의 제1반도체층(150)이 형성되며, 상기 고농도의 제1도전형의 제1반도체층(150) 위에는 제1산란층(155)이 형성되고, 상기 제1산란층(155) 위에는 고농도의 제1도전형의 제2반도체층(160)이 형성된다.
상기 제1도전형의 제1반도체층 및 제2반도체층(150,160)은 제1도전형 도펀트가 도핑된 3족-5족 화합물 반도체를 이용하여 N형 반도체층으로 구현될 수 있으며, 상기 N형 반도체층에는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 반도체 물질로 형성되고, N형 도펀트로서 예컨대, Si, Ge, Sn , Se, Te 등)가 도핑될 수 있다. 상기 제1도전형 도펀트는 6*10-18cm-3 이상으로 도핑될 수 있다.
상기 제1도전형의 제1반도체층과 제2반도체층(150,160) 사이에는 제1산란층(155)이 형성되며, 상기 제1산란층(155)은 질화갈륨과 굴절률이 다른 물질 예컨대, 절연성 또는 전도성 산화물 계열로서, SiO2, Al2O3, TCO(Transparent Conductive Oxide) 중 적어도 하나로 형성될 수 있다.
상기 제1산란층(155)은 복수의 패턴이 서로 이격되어 있으며, 그 간격은 주기적 간격, 불규칙한 간격 또는 랜덤한 간격으로 형성될 수 있다. 상기 제1산란층(155)의 형상은 삼각형, 육각형, 직사각형 등과 같은 다각형 형상이거나, 반구형 형상, 타원형 형상, 기둥 형상 또는 뿔 형상으로 형성될 수 있다. 상기 제1산란층(155)의 높이는 1㎛~3㎛, 높이는 0.1㎛~2㎛ 정도로 형성될 수 있다.
이러한 제1산란층(155)의 형성 방법은 상기 제1도전형의 제1반도체층(150) 위에 마스크층(도 9의 152)를 형성한 후 상기 마스크층(152)이 형성되지 않는 영역을 통해 산화물 패턴을 성장시켜 줄 수 있다. 또는 마스크층의 없이 산화물 재료의 층을 성장한 후 복수의 패턴으로 에칭하는 방법으로 형성할 수 있으며, 이에 대해 한정하지는 않는다. 여기서, 상기 마스크층(도 9의 152)은 MgN 등으로 구현될 수 있으며, 제1산란층(155)의 형성 후 제거되거나 남겨둘 수 있다.
상기 제1산란층(155)은 상기 제1도전형의 제1반도체층(150)과 상기 제2반도체층(160) 사이의 계면 상에 배열되어, 수평 방향으로 진행하는 광자의 소멸을 억제시켜 줄 수 있다. 예컨대, 제1도전형 반도체층(150,160) 내에서 칩의 수직 방향으로 진행하는 광자는 수평 방향보다는 그 거리가 짧기 때문에 방출이 용이하지만, 수평 방향으로 진행하는 광자는 칩 내부의 결함(defect)에 의해 소멸될 수 있다. 이에 따라 상기 제1산란층(155)은 상기 수평 방향으로 진행하는 광자를 산란시켜 줌으로써, 수평 방향으로 진행하는 광자의 소멸을 억제시켜 줄 수 있다.
상기 제1도전형의 제2반도체층(160) 위에는 활성층(170)이 형성된다. 상기 활성층(170)은 단일 또는 다중 양자우물 구조로 형성되는 데, 예컨대, InGaN 우물층/GaN 장벽층을 한 주기로 하여, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 이러한 활성층(170)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수도 있다.
상기 활성층(170) 위에는 제2도전형 반도체층(180,190)이 형성될 수 있다. 상기 제2도전형 반도체층(180)은 하부에 제2도전형의 제1반도체층(180)과 상부에 제2도전형의 제2반도체층(190)이 형성될 수 있다. 또한 상기 제2도전형 반도체층(180,190) 사이에는 제2산란층(185)이 형성될 수 있다.
상기 활성층(170) 위에는 제 2도전형의 제1반도체층(180)이 형성되고, 상기 제2도전형의 제1반도체층(180) 위에는 제2산란층(185)이 형성되며, 상기 제2산란층(185) 위에는 상기 제2도전형의 제2반도체층(190)이 형성된다.
상기 제2도전형의 제1반도체층(180)과 제2반도체층(190)은 제2도전형 도펀트가 도핑된 P형 반도체층으로 구현될 수 있다. 상기 P형 반도체층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 형성되고, 상기 P형 도펀트는 Mg, Zn, Ca, Sr, Ba 등을 포함한다. 실시 예는 제1도전형을 N형, 제2도전형을 P형으로 설명하였으나, 이의 반대의 구조로 성장할 수 있다.
상기 제2산란층(185)은 질화갈륨과 굴절률이 다른 물질 예컨대, 절연성 또는 전도성 산화물 계열로서, SiO2, Al2O3, TCO(Transparent Conductive Oxide) 중 적어도 하나로 형성될 수 있다. 상기 제2산란층(185)은 복수의 패턴이 서로 이격되어 있으며, 그 간격은 주기적, 불규칙한 간격 또는 랜덤한 간격으로 형성될 수 있다.
상기 제2산란층(185)의 형상은 삼각형, 육각형, 직사각형 등과 같은 다각형 형상이거나, 반구형, 타원형, 기둥 형상 또는 뿔 형상 등으로 형성될 수 있다. 상기 제2산란층(185)의 높이는 1㎛~3㎛, 높이는 0.1㎛~2㎛ 정도로 형성될 수 있다.
상기 제2산란층(185)의 형성 방법은 마스크층(미도시)를 형성한 후 산화물 패턴으로 형성하거나, 산화물 재료의 층을 성장한 후 복수의 패턴으로 에칭하는 방법으로 형성할 수 있으며, 이에 대해 한정하지는 않는다. 여기서, 상기 마스크층은 MgN 등을 이용할 수 있다.
상기 제2산란층(185)은 상기 제2도전형의 제1반도체층(180)과 상기 제2반도체층(190) 사이의 계면 상에 배열되어, 수평 방향으로 진행하는 광자의 소멸을 억제시켜 줄 수 있다. 예컨대, 도 11의 (A)(B)에 도시된 바와 같이, 제2도전형의 제2반도체층(190) 내에서 칩의 수직 방향으로 진행하는 광자는 수평 방향보다는 그 거리가 짧기 때문에 방출이 용이하지만, 수평 방향으로 진행하는 광자는 칩 내부의 결함(defect)에 의해 소멸될 수 있으나, 상기 제2산란층(185)이 상기 수평 방향으로 진행하는 광자를 산란시켜 줌으로써, 수평 방향으로 진행하는 광자의 소멸을 억제시켜 줄 수 있고, 외부 양자 효율을 개선시켜 줄 수 있다.
실시 예는 상기 제1도전형 반도체층(150,160), 활성층(170) 및 제2도전형 반도체층(180,190)을 발광 구조물로 정의할 수 있으며, 상기 발광 구조물은 N-P 접합 또는 P-N 접합 구조로 설명하였으나, 상기 제2도전형의 제2반도체층(190) 위에 N형 반도체층 또는 P형 반도체층을 박막 형태로 적층할 수 있어, N-P-N 접합 구조 또는 P-N-P 접합 구조를 포함하게 된다. 이하, 발광 구조물의 최상층은 제2도전형의 제2반도체층(190)을 그 예로 설명하기로 한다.
상기 제2도전형의 제2반도체층(190) 위에는 제1러프니스(195) 및 제2러프니스(194)가 형성될 수 있다. 상기 제1러프니스(195) 및 제2러프니스(194)는 제2도전형의 제2반도체층(190)의 표면으로 진행하는 광의 임계각을 변화시켜 주어, 외부 양자 효율을 개선시켜 줄 수 있어, 칩의 출력 파워를 향상시켜 줄 수 있다. 상기 제1러프니스(195) 및 상기 제2러프니스(194)는 서로 다른 물질을 갖고 서로 다른 크기로 형성될 수 있다.
또한 상기 제1러프니스(195)는 3족-5족 화합물 반도체 재료로 성장되며, 복수의 패턴이 서로 이격되고, 주기적, 불규칙적, 랜덤한 간격으로 돌출될 수 있다. 또한 제1러프니스(195)는 크기 및/또는 형상이 다양하게 구현될 수 있으며, 예컨대 형상은 다각형 형상, 요철 형상, 뿔 형상 또는 뿔대 형상 등 다양하게 형성될 수 있으며, 그 크기는 0.1㎛~3㎛의 직경, 0.1㎛~10㎛의 높이로 형성될 수 있다.
상기 제1러프니스(195)는 둘레가 광의 임계각을 변화시켜 줄 수 있는 경사면을 구비할 수 있으며, 예컨대, 적어도 한 측면은 50~70°의 각도로 경사지게 형성될 수 있다.
실시 예에서의 상기 제1러프니스(195)는 도전형 반도체층 또는 언도프드 반도체층으로 구현될 수 있으며, 그 반도체 재료는 3족-5족 화합물 반도체 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식으로 형성될 수 있다.
상기 제1러프니스(195)의 성장 방법을 보면, 상기 제2도전형의 제2반도체층(190) 위에 마스크층(도 10의 192)를 형성한 후, 소정의 성장 온도(예: 800~1000℃)에서 TMGa(TEGa) 소스를 공급하여 상기 마스크 사이로 돌출시켜 줄 수 있다. 상기 마스크는 MgN층으로 구현될 수 있으며, 이의 성장 온도는 예컨대, 700~900℃로 성장될 수 있다. 여기서, 상기 제1러프니스(195)는 제1도전형의 반도체층으로 형성될 수 있다.
상기 제2러프니스(194)는 산란제의 형태로 도포되며, 상기 반도체 재료와 광 굴절률이 다른 물질 예컨대, 미세 분말을 도포하여 광 산란 효과를 줄 수 있다. 상기 미세 분말은 나노 크기(예: 1nm~1000nm의 높이/넓이)의 사파이어 분말 또는 알루미나 분말을 사용할 수 있다.
또한 상기 제2러프니스(194)는 상기 제2도전형의 제2반도체층(190) 및 제1러프니스(195)의 표면에 산포되며, 나노 크기의 알갱이 형태로 증착된다. 상기 제2러프니스(194)는 전류 확산층이나 제2도전형의 제2반도체층(190)과의 접착력을 개선시켜 줄 수 있다. 또한 상기 제2러프니스(194)는 그 위에 형성될 수 있는 금속층과의 접촉 저항을 줄여줄 수 있다.
실시 예는 상기 제2도전형의 제2반도체층(190)의 표면에 제1러프니스 또는/및 제2러프니스(194)가 형성되지 않을 수 있으며, 이에 대해 한정하지는 않는다.
상기와 같은 제조 과정을 통해 도 10과 같은 반도체 발광소자(100)를 제조할 수 있으며, 이러한 반도체 발광소자(100)는 산란층(155,185)을 구비한 발광 구조물(150-190)을 제공할 수 있으며, 또한 기판과의 격자 부정합에 의한 전위를 억제시켜 줄 수 있어, 발광 구조물의 반도체층에서의 전위 결함을 줄여줄 수 있다.
한편, 도 10의 반도체 발광소자(100)는 활성화 과정을 통해 표면 접촉 저항을 낮추어 주게 된다. 이러한 활성화 과정은 도 13 내지 도 15를 참조하기로 한다.
도 13 및 도 15를 참조하면, 활성화 과정은 제2도전형의 제2반도체층의 표면에 대해 에칭 용액을 처리하는 단계(S101), 상기 에칭 처리 후 클리닝하는 단계(S102), 상기 클리닝 단계 후 활성화 진행을 수행하는 단계(S103)로 진행된다.
상기 에칭 용액으로 처리하는 단계(S101)는 상기 제2도전형의 제2반도체층에 대해 습식 에칭 액(예:Indium : H2SO4)을 이용하여 제1시간(예: 2시간) 동안 에칭하게 된다. 도 14는 상기 습식 에칭 처리 전(A)과 후(B)를 SEM 이미지로 비교한 도면이다.
상기 클리닝 단계(S102)는 상기 습식 에칭된 영역에 대해 중성 물(DI Water)을 이용하여 제2시간(예:30초) 동안 세척하게 된다. 상기 활성화 단계(S103)는 상기 클리닝된 반도체 소자를 소정 온도(예: 550℃)로 제3시간(예: 10분) 동안 가열하여 상기 제2도전형의 제2반도체층의 표면을 활성화시켜 준다. 상기 활성화 단계(S103)에서는 상기 제2도전형의 제2반도체층의 표면에서의 Mg+H의 결합을 끓어 주어, 그 표면에서의 접촉 저항을 낮추어, 구동 전압을 개선시켜 줄 수 있다. 또한 상기 제2도전형의 제2반도체층 표면에서는 MgN과 같은 물질이 저항체로 작용하기 때문에, Mg의 제거를 통해 저항을 낮추어 줄 수 있다. 여기서, 상기 제1 내지 제3시간은 수초 ~ 수 십분 정도의 사이의 오차 범위로 변경될 수 있으며, 상기 온도는 수 십 ~ 수 백도의 오차 범위로 변경될 수 있다.
도 15는 반도체 성장 후의 제1샘플(Sample #1)(A), 습식 에칭 처리 후의 제2샘플(Sample #2)(B), 그리고 활성화 처리 후의 제3샘플(Sample #3)(C)에 대해 AES 분석을 통해 비교한 도면이다.
도 15를 참조하면, 제1샘플은 습식 에칭 처리 전으로서, 상기 제2도전형의 제2반도체층의 표면에서 황(S: sulfer), 카본(C: carbon), 마그네슘(Mg)이 검출되고 황과 카본은 미량 검출되고 있다. 제2샘플은 인듐/황산을 이용한 에칭 처리 후로서, 상기 반도체층의 표면에서 마그네슘(Mg)이 제거되어 검출되지 않고 황과 카본의 검출 밀도가 증가하게 된다. 제3샘플은 활성화 처리 후로서 반도체층의 표면에서 마그네슘이 검출되지 않고 황과 카본의 검출 밀도가 활성화 처리 전(제2샘플)보다 줄어들게 된다. 이러한 결과로부터 반도체층의 표면에서의 마그네슘을 거의 제거함으로써, 표면 접촉 저항의 감소, 전류 확산, 구동 전압 감소 등의 효과가 있다.
실시 예는 도 10의 반도체 발광소자(100)는 발광 구조물 하부의 공극(107,120)에 의해 전위 밀도가 낮아 신뢰성을 개선시켜 줄 수 있으며, 내부에 구비된 제1산란층(155) 또는/및 제2산란층(185)에 의해 수평 방향에서의 광도 개선 효과가 있으며, 또한 표면에서의 러프니스(195,194)에 의해 외부 광 추출 효율을 개선시켜 줄 수 있다.
도 16은 도 1의 반도체 발광 소자를 수평형으로 구현한 예이다.
도 16을 참조하면, 반도체 발광소자(100A)는 제2도전형의 제2반도체층(190) 위에 제2전극부(191)를 형성하고, 상기 제1도전형의 제2반도체층(160) 또는 제1반도체층(150)의 제1전극(151)을 형성하게 된다.
상기 제2전극부(191)는 상기 제2도전형의 제2반도체층(190) 위에 전 층에 형성되거나, 부분적으로 형성될 수 있다. 상기 제2전극부(191)는 투명 전극층 또는 반사 전극층을 포함할 수 있으며, 전극 패드이거나, 전극 패턴이 연결된 전극 패드로 형성될 수 있으며, 이러한 패드 및 전극 패턴은 상기 제2도전형의 제2반도체층(190)에 전기적으로 연결될 수 있다.
상기 제1전극(151)이 상기 제1도전형의 제1반도체층(150) 위에 형성된 경우, 상기 제1산란층(155)은 질화물계 반도체와의 전도성 차이를 통해 전류 블록킹 및 전류 확산 역할을 수행하게 된다. 이에 따라 전 영역으로 전류를 균일하게 공급할 수 있다.
도 17은 도 10의 반도체 발광소자를 수직형으로 구현한 예이다.
도 17을 참조하면, 도 10의 반도체 발광소자(100)에서 상기 제2도전형의 제2반도체층(190) 위에 오믹층(210), 전극층(220), 및 전도성 지지부재(230)를 형성하게 된다.
상기 오믹층(210)은 상기 제2도전형의 제2반도체층(190) 및 상기 러프니스(194,195)의 표면에 형성되며, 층 또는 패턴으로 형성될 수 있다.
상기 오믹층(210)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), Al, Ag, Pd, Rh, Pt 등의 재질로 선택적으로 형성될 수 있다. 상기 오믹층(210)은 그 아래의 전극층(220)에 포함되어, 전극 재료를 통해 오믹 접촉될 수 있다.
상기 오믹층(210)의 아래에는 전극층(220)이 형성되며, 상기 전극층(220)은 반사 특성을 갖는 물질을 포함하며, 전극 역할을 수행하게 된다. 상기 전극층(220)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질 중에서 형성되거나, 상기 금속 물질과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투광성 전도성 물질을 이용하여 다층으로 형성할 수 있으며, 예컨대, IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 적층할 수 있다. 상기 전극층(220)은 본딩층을 포함할 수 있으며, 상기 본딩층은 전도성 지지부재의 접합성을 위해 형성될 수 있으며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다. 상기 오믹층(210) 및 전극층(220)의 적층 구조는 오믹층/반사층/본딩층의 구조이거나, 반사층(오믹 포함)/본딩층의 구조로 적층될 수 있으며, 이에 대해 한정하지는 않는다.
상기 전극층(220)의 아래에는 전도성 지지부재(230)가 형성될 수 있다. 상기 전도성 지지부재(230)는 베이스 기판으로서, 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, Sic 등) 등으로 구현될 수 있다. 상기 전도성 지지부재는 그 두께 또는 강도에 따라 형성되지 않을 수 있거나, 두 층이 단일 층으로 형성되거나 다른 전도성 시트로 부착될 수 있다.
그리고, 상기 전도성 지지부재(230)을 베이스에 위치시킨 후, 도 10의 상기 기판(101)을 물리적 및/또는 화학적 제거 방식으로 제거하게 된다. 상기 물리적 제거 방식은 상기 기판(101)에 일정 영역의 파장을 가지는 레이저를 조사하면 상기 기판(101)과 버퍼층(105) 사이의 계면에서 열 에너지가 집중되어, 상기 기판(101)이 분리된다(LLO: Laser Lift Off). 또는 상기 버퍼층(105)과 상기 씨드층(110) 사이의 계면에 일정 영역의 파장을 가지는 레이저를 조사하여, 상기 버퍼층(105)과 상기 씨드층(110) 사이의 계면이 열 에너지가 집중되어, 상기 씨드층(110)이 녹아 상기 버퍼층(105) 및 기판(101)이 분리되는 방식으로 상기 기판(101)을 제거할 수 있다.
상기 화학적 제거 방식은 상기 기판(101) 위의 제1공극(107) 영역 또는 상기 제2공극(120) 영역을 통해 습식 에칭을 수행함으로써, 상기 반도체 구조를 갖는 기판(101)을 분리시켜 줄 수 있다.
그리고 상기 기판(101)이 제거된 버퍼층(105)부터 초격자층(140)까지 에칭하여, 상기 제1도전형의 제1반도체층(150)의 일부를 노출시켜 줄 수 있다. 이러한 에칭 방식은 습식 에칭 또는/및 연마 방식으로 제거할 수 있다.
그리고, 상기 제1도전형의 제1반도체층(150) 위에는 제1전극(151)을 형성할 수 있다. 상기 제1전극(151)은 전극 패드 및/또는 가지형 전극 패턴을 포함할 수 있으며, 이에 대해 한정하지는 않는다. 또한 상기 제1도전형의 제1반도체층(150)의 표면에는 에칭을 통해 러프니스 패턴을 형성하거나, 상기에 개시된 전도층을 형성시켜 줄 수 있으며, 이에 대해 한정하지는 않는다.
여기서, 상기 LLO 과정시 도 7의 설명에서와 같이, 초격자층(도 10의 140)에 의해 상기 기판(101)이 제거된 에피 구조의 벤딩이 억제될 수 있다. 즉, 상기 초격자층(도 10의 140)은 LLO에 의한 충격을 완화시켜 주어, 발광 구조물 특히 활성층의 특성이 저하되는 것을 방지하게 된다.
수직형 반도체 발광소자(201)는 다결정 버퍼층, 씨드층, 나노로드의 제1반도체층, 초격자층에 의해 낮은 전위 밀도를 가지는 발광 구조물을 구비할 수 있으며, 이로 인해 전기적인 신뢰성을 개선시켜 줄 수 있다. 또한 제1 및 제2산란층(155,185)에 의해 소멸되던 수평 방향(장축 방향) 빛이 수직 방향(성장 방향 또는 단축 방향)으로 바뀜으로 인하여 광도의 개선이 이루어지게 된다. 또한 상기 제1러프니스(195) 또는/및 제2러프니스(194)에 의해 낮은 입사각을 가지는 파장의 소멸을 방지하고, 전극층(220)에 의한 광 반사 효과를 극대화시켜 줄 수 있다.
도 18은 도 17의 제1도전형 반도체층에서의 전위밀도의 개선 전과 후의 누설 전류를 비교한 도면이다. 여기서, 전위 밀도 개선 전은 기판과 제1도전형의 제1반도체층 사이의 층(도 10의 105,110,115,130)이 없는 구조이며, 전위 밀도 개선 후는 상기 층(도 10의 105,110,115,130)이 형성된 구조이다.
도 18을 참조하면, (A)는 전류 밀도 개선 전으로서, 각 샘플(개별 컬러 그래프)들의 누설 전류는 전류 인가 시간이 증가함에 따라 비례하여 증가하게 된다. (B)는 전류 밀도 개선 후으로서, 각 샘플(개별 컬러 그래프)들의 누설 전류는 전류 인가 시간이 증가하더라도 거의 증가되지 않게 된다. 이에 따라 반도체 발광소자에서의 누설 전류를 개선시켜 줄 수 있어, 광 효율을 개선시켜 줄 수 있다.
실시 예의 발광소자는 패키지로 구현될 수 있다. 상기 발광소자 패키지는 패키지 몸체, 수지물, 및 리드 전극을 포함할 수 있다. 상기 패키지 몸체는 수지 재질, 기판(PCB), 세라믹 기판 등을 이용하여 형성할 수 있다. 상기 패키지 몸체에는 리드 전극이 배치되어, 상기 반도체 발광소자가 와이어 방식, 플립 방식, 다이 본딩 방식을 선택적으로 이용하여 탑재될 수 있다. 여기서, 상기 패키지 몸체에는 캐비티가 형성되거나 플랫한 상면이 제공될 수 있으며, 상기 리드 전극에 전기적으로 연결된 발광소자는 수지물을 통해 밀봉된다. 상기 수지물은 형광체를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
도 19는 도 17의 발광 소자를 포함하는 발광 소자 패키지의 측 단면도이다.
도 19를 참조하면, 실시예에 따른 발광 소자 패키지(500)는 몸체(511)와, 상기 몸체(511)에 설치된 제1 전극(512) 및 제2 전극(513)과, 상기 몸체(511)에 설치되어 상기 제1 전극(512) 및 제2 전극(512)과 전기적으로 연결되는 실시예에 따른 발광 소자(201)와, 상기 발광 소자(201)를 포위하는 몰딩부재(517)를 포함한다.
상기 몸체(511)는 실리콘 재질, 합성수지 재질, 세라믹 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(201)의 주위에 경사면이 형성될 수 있다.
상기 제1 전극(512) 및 제2 전극(513)은 서로 전기적으로 분리되며, 상기 발광 소자(201)에 전원을 제공한다. 또한, 상기 제1 전극(512) 및 제2 전극(513)은 상기 발광 소자(201)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(201)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(201)는 상기 몸체(511) 상에 설치되거나 상기 제1 전극(512) 또는 제2 전극(513) 상에 설치될 수 있다.
상기 발광 소자(201)는 상기 제1 전극(512) 및 제2 전극(513)과 와이어(516)로 연결하는 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.
상기 몰딩부재(517)는 상기 발광 소자(201)를 포위하여 보호할 수 있다. 또한, 상기 몰딩부재(517)에는 형광체가 포함되어 상기 발광 소자(201)에서 방출된 광의 파장을 변화시킬 수 있다. 상기 형광체는 상기 발광 소자(201)의 상면에 도포되거나, 소정 이격되어 형성될 수 있으며, 이러한 형광체는 광 경로 상에 몰딩부재와 같은 투광성층내에 배치될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 소자 패키지의 위에는 상기 몰딩 부재(517)에 직접에 접촉되거나, 상기 몰딩 부재(517)로부터 이격된 렌즈가 배치될 수 있다. 상기 렌즈는 하나 또는 복수개 배치될 수 있으며, 배광 분포에 따라 다양한 형상 예컨대, 볼록 렌즈, 오목 ㅁ렌즈, 볼록구조와 오목 구조가 혼합된 형상 등을 포함할 수 있으며, 이에 대해 한정하지는 않는다.
또한 상기 발광소자 패키지는 기판 상에 하나 또는 복수개의 단위로 어레이되어 발광 모듈로 구성될 수 있으며, 상기 발광 모듈은 지시 장치(예: 신호등), 조명 장치(예: 전조등, 가로등, 형광등), 표시 장치(예: LCD 패널) 등의 광원이나 유닛으로 사용될 수 있다. 상기 발광 모듈의 광 출사 경로에는 면광원화하는 도광판, 반사하는 반사판, 광의 확산이나 편광을 조절하는 확산 시트 또는 프리즘 시트 등의 광학 시트, 렌즈 등을 포함할 수 있으며, 이에 대해 한정하지는 않는다.또한 상기 각 실시 예는 각 실시 예로 한정되지 않고, 상기에 개시된 다른 실시 예에 선택적으로 적용될 수 있으며, 각 실시 예로 한정하지는 않는다.
이상에서 실시예에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 반도체 발광소자, 101: 기판, 105: 버퍼층, 110: 씨드층, 115: 제1반도체층, 130: 제2반도체층, 140: 초격자층, 150: 제1도전성의 제1반도체층, 155: 제1산란층, 160: 제1도전성의 제2반도체층, 170:활성층, 180:제2도전성의 제1반도체층, 185:제2산란층, 190:제2도전성의 제2반도체층, 185:제1러프니스, 194:제2러프니스

Claims (29)

  1. 제1도전형 반도체층;
    상기 제1도전형 반도체층 위에 활성층;
    상기 활성층 위에 제2도전형 반도체층; 및
    상기 제1도전형 반도체층과 상기 제2도전형 반도체층 중 적어도 하나의 내부에 산란층;
    상기 제2도전형 반도체층의 위에 배치된 제1러프니스;
    상기 제1러프니스의 표면 및 상기 제2도전형 반도체층의 위에 상기 제1러프니스와 다른 물질로 배치된 제2러프니스;
    상기 제2도전형 반도체층, 상기 제1러프니스 및 상기 제2러프니스의 위에 전극층; 및
    상기 전극층 위에 전도성 지지부재를 포함하며,
    상기 전극층은 상기 제1러프니스와 상기 제2도전형 반도체층 중 적어도 하나와 전기적으로 연결되는 반도체 발광소자.
  2. 제1항에 있어서, 상기 산란층은 상기 제1도전형 반도체층 및 상기 제2도전형 반도체층의 내부에 형성되는 반도체 발광소자.
  3. 제1항에 있어서, 상기 산란층은 절연성 산화물 또는 전도성 산화물 계열로 형성되는 반도체 발광소자.
  4. 제3항에 있어서, 상기 제1도전형 반도체층은 고농도의 제1도전형 도펀트를 포함하는 제1도전형의 제1반도체층과, 상기 제1도전형의 제1반도체층 위에 고농도의 제1도전형 도펀트를 포함하는 제1도전형의 제2반도체층을 포함하며,
    상기 산란층은 상기 제1도전형의 제1반도체층과 상기 제1도전형의 제2반도체층 사이에 복수의 패턴이 서로 이격되게 배열되는 반도체 발광소자.
  5. 제3항에 있어서, 상기 제2도전형 반도체층은 제2도전형 도펀트를 포함하는 제2도전형의 제1반도체층과, 상기 제2도전형의 제1반도체층 위에 제2도전형 도펀트를 포함하는 제2도전형의 제2반도체층을 포함하며,
    상기 산란층은 상기 제2도전형의 제1반도체층과 상기 제2도전형의 제2반도체층 사이에 복수의 패턴이 서로 이격되게 배열되는 반도체 발광소자.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1러프니스 및 제2러프니스는 서로 다른 크기를 갖고, 상기 제2도전형 반도체층의 표면으로 진행하는 광의 임계각을 변화시켜 주는 반도체 발광소자.
  7. 제6항에 있어서, 상기 제1러프니스는 질화물 반도체를 이용한 복수의 돌출 패턴을 포함하며,
    상기 제2러프니스는 나노 크기의 알루미늄 분말 또는 사파이어 분말을 포함하는 반도체 발광소자.
  8. 제1항에 있어서, 상기 제1도전형 반도체층의 아래에 초격자층을 포함하며,
    상기 초격자층은 InxAlyGa(1-y-x)N (0≤x<1, 0≤y <1, x+y≠0)의 조성식을 갖고 상기 x 및 y의 조성이 다른 복수의 층이 교대로 형성되는 반도체 발광소자.
  9. 제8항에 있어서, 상기 초격자층은 제1도전형 도펀트를 포함하는 반도체 발광소자.
  10. 제1도전형 반도체층;
    상기 제1도전형 반도체층 위에 활성층;
    상기 활성층 위에 제2도전형 반도체층;
    상기 제1도전형 반도체층과 상기 제2도전형 반도체층 중 적어도 하나의 내부에 산란층;
    상기 제1도전형 반도체층 아래에 나노 로드의 제1반도체층; 및
    상기 나노 로드의 제1반도체층과 상기 제1도전형 반도체층 사이에 저 농도의 제1도전형 도펀트를 포함하는 제2반도체층을 포함하는 반도체 발광소자.
  11. 제10항에 있어서, 상기 나노 로드의 제1반도체층과 상기 제2반도체층 사이에 적어도 하나의 공극을 포함하는 반도체 발광소자.
  12. 제10항에 있어서, 기판; 상기 기판과 상기 나노로드의 제1반도체층 사이에 다결정의 버퍼층을 포함하는 반도체 발광소자.
  13. 제12항에 있어서, 상기 다결정 버퍼층은 상기 기판 위에 InAlN층; 및 상기 InAlN층 위에 InxAlyGa(1-y-x)N (0<x<1, 0<y <1)의 조성식을 갖는 층을 포함하는 반도체 발광소자.
  14. 제12항에 있어서, 상기 기판은 상면에 복수의 패턴을 포함하는 반도체 발광소자.
  15. 제12항에 있어서, 상기 다결정의 버퍼층과 상기 나노로드의 제1반도체층 사이에 형성되며 상기 다결정의 버퍼층과의 접합 영역에 적어도 하나의 공극을 형성하는 씨드층을 포함하는 반도체 발광소자.
  16. 제1항에 있어서, 상기 전극층은 오믹층, 반사층, 및 본딩층 중 적어도 하나를 포함하는 반도체 발광소자.
  17. 제16항에 있어서, 상기 제1도전형 반도체층 아래에 제1전극을 포함하는 반도체 발광소자.
  18. 제10항에 있어서, 상기 제1도전형 반도체층 위에 제1전극; 및 상기 제2도전형 반도체층 위에 투명전극층, 및 전극 패드 중 적어도 하나를 포함하는 제2전극부를 포함하는 반도체 발광소자.
  19. 기판 위에 다결정의 버퍼층을 형성하는 단계;
    상기 다결정의 버퍼층 위에 공극을 갖는 씨드층을 형성하는 단계;
    상기 씨드층 위에 나노로드의 제1반도체층을 형성하는 단계;
    상기 나노로드의 제1반도체층 위에 저 농도의 제2반도체층을 형성하는 단계;
    상기 저 농도의 제2반도체층 위에 3족-5족 화합물 반도체를 이용한 발광 구조물을 형성하는 단계를 포함하며,
    상기 발광 구조물은 상기 저 농도의 제1반도체층 위에 고 농도의 제1도전형 반도체층을 형성하고, 상기 제1도전형 반도체층 위에 활성층을 형성하며, 상기 활성층 위에 제2도전형 반도체층을 형성하며,
    상기 제1도전형 반도체층과 상기 제2도전형 반도체층 중 적어도 하나의 내부에 수평 방향으로 복수의 패턴이 배치된 산화물 계열의 산란층을 형성하는 반도체 발광소자 제조방법.
  20. 제19항에 있어서, 상기 다결정의 버퍼층은 상기 기판 위에 InAlN층을 형성하고는 단계; 및, 상기 InAlN층 위에 InxAlyGa(1-y-x)N (0<x<1, 0<y <1)의 조성식을 갖는 다방향 단결정층을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  21. 제19항에 있어서, 상기 씨드층은 질화갈륨을 포함하며, 상기 공극은 상기 다결정 버퍼층과의 접합 영역에 적어도 하나가 형성되는 반도체 발광소자 제조방법.
  22. 제19항에 있어서, 상기 나노로드의 제1반도체층 위에 상기 저 농도의 제2반도체층을 제2반도체층을 형성하여, 상기 나노로드 사이에 공극을 형성시켜 주는 반도체 발광소자 제조방법.
  23. 제19항에 있어서, 상기 씨드층 위에 마스크층을 형성한 후, 상기 제1도전형 반도체층보다 적어도 50% 이하의 낮은 성장 속도로 복수의 나노로드를 갖는 제1반도체층을 형성하는 반도체 발광소자 제조방법.
  24. 제19항에 있어서, 상기 발광 구조물과 상기 저농도의 제2반도체층 사이에 초격자층이 형성되며,
    상기 초격자층은 InxAlyGa(1-y-x)N (0≤x<1, 0≤y <1, x+y≠0)의 조성식을 갖고 상기 x 및 y의 조성이 다른 복수의 층이 교대로 형성되는 반도체 발광소자 제조방법.
  25. 제19항에 있어서, 상기 제2도전형 반도체층 위에 형성된 복수의 돌출 패턴을 갖는 제1러프니스와, 상기 제1러프니스의 표면과 상기 제2도전형 반도체층의 위에 상기 제1러프니스와 다른 물질로 배치된 제2러프니스를 포함하는 반도체 발광소자 제조방법.
  26. 제25항에 있어서, 상기 제1러프니스와 상기 제2러프니스는 서로 다른 크기를 갖고, 상기 제2도전형 반도체층으로 진행하는 광의 임계각을 변화시켜 주는 반도체 발광소자 제조방법.
  27. 제25항에 있어서,
    상기 제1러프니스는 질화물 반도체를 포함하며,
    상기 제2러프니스는 나노 크기의 알루미늄 분말 또는 사파이어 분말을 갖는 반도체 발광소자 제조방법.
  28. 제27항에 있어서, 상기 발광 구조물 위에 습식 에칭 처리하는 단계; 상기 습식 에칭 처리 후 세척하고 활성화시키는 단계를 포함하는 반도체 발광소자 제조방법.
  29. 제19항에 있어서, 상기 발광 구조물 위에 전극층을 형성하는 단계; 상기 기판 또는 상기 버퍼층이 형성된 기판을 제거하는 단계; 및, 상기 발광 구조물 아래의 반도체층들을 제거하는 단계를 포함하는 반도체 발광소자 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013133593A1 (ko) * 2012-03-08 2013-09-12 서울옵토디바이스주식회사 광추출 효율이 개선된 발광다이오드 및 그 제조방법
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101309506B1 (ko) * 2011-12-20 2013-09-23 (재)한국나노기술원 질화물계 반도체 발광소자 및 제조 방법
KR101286211B1 (ko) * 2012-02-16 2013-07-15 고려대학교 산학협력단 발광 소자 제조 방법 및 이를 이용하여 제조된 발광 소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050079279A (ko) * 2004-02-05 2005-08-10 엘지전자 주식회사 발광 다이오드
KR100631981B1 (ko) * 2005-04-07 2006-10-11 삼성전기주식회사 수직구조 ３족 질화물 발광 소자 및 그 제조 방법
KR20080026882A (ko) * 2006-09-21 2008-03-26 엘지이노텍 주식회사 질화물 반도체 발광소자 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050079279A (ko) * 2004-02-05 2005-08-10 엘지전자 주식회사 발광 다이오드
KR100631981B1 (ko) * 2005-04-07 2006-10-11 삼성전기주식회사 수직구조 ３족 질화물 발광 소자 및 그 제조 방법
KR20080026882A (ko) * 2006-09-21 2008-03-26 엘지이노텍 주식회사 질화물 반도체 발광소자 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013133593A1 (ko) * 2012-03-08 2013-09-12 서울옵토디바이스주식회사 광추출 효율이 개선된 발광다이오드 및 그 제조방법
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