KR101120168B1 - method for forming semiconductor device - Google Patents

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Abstract

본 발명의 반도체 소자의 형성 방법은 반도체 기판 상부에 일정 간격 이격되도록 형성된 하드마스크 패턴을 식각마스크로 하여 상부 필라를 형성하는 단계와 상기 하드마스크 패턴 및 상기 상부 필라를 식각마스크로 하여 상기 반도체 기판을 등방성 습식 식각하여 하부 필라를 형성하는 단계와 상기 상부 필라 및 상기 하부 필라를 포함한 반도체 기판의 전체 표면에 게이트 산화막을 형성하는 단계와 상기 게이트 산화막의 전체 표면에 게이트 전극을 형성하는 단계와 상기 게이트 전극의 전체 표면에 절연막을 형성하는 단계와 상기 절연막을 상기 상부 필라까지 식각하여 상기 하부 필라 사이에만 절연막이 남도록 하는 단계와 하부 필라 사이에 남아있는 절연막을 포함하는 상기 게이트 전극의 전체 표면에 도전물질을 형성하는 단계와 상기 하부 필라 사이에 남아있는 절연막이 노출되도록 상기 도전물질 및 상기 게이트 전극을 식각하는 단계 및 상기 반도체 기판이 노출되도록 상기 하부 필라 사이에 남아있는 절연막 및 상기 게이트 전극을 식각하여 써라운드 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.In the method of forming a semiconductor device of the present invention, forming an upper pillar by using a hard mask pattern formed on the semiconductor substrate so as to be separated by a predetermined interval as an etching mask, and forming the semiconductor substrate using the hard mask pattern and the upper pillar as an etching mask. Forming a lower pillar by isotropic wet etching, forming a gate oxide layer on the entire surface of the semiconductor substrate including the upper pillar and the lower pillar, forming a gate electrode on the entire surface of the gate oxide layer, and forming the gate electrode. Forming an insulating film on the entire surface of the insulating film; etching the insulating film to the upper pillar so that the insulating film remains only between the lower pillars; and a conductive material on the entire surface of the gate electrode including the insulating film remaining between the lower pillars. Forming and the lower fill Etching the conductive material and the gate electrode to expose the insulating film remaining between the la and etching the insulating film and the gate electrode remaining between the lower pillar to expose the semiconductor substrate to form a surround gate. It is characterized by including.

수직형 게이트, 심 Vertical gate, seam

Description

반도체 소자의 형성 방법{method for forming semiconductor device}Method for forming semiconductor device

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 수직형 게이트를 포함하는 반도체 소자의 형성 방법에 관한 것이다. The present invention relates to a method of forming a semiconductor device, and more particularly to a method of forming a semiconductor device including a vertical gate.

반도체 소자의 집적도가 향상되면서 한정된 영역에 더 많은 소자를 형성하기 위하여 트랜지스터 크기가 감소되면서 트랜지스터의 채널 길이가 감소되고 있다.As the degree of integration of semiconductor devices improves, the channel length of the transistors decreases as the transistor size decreases to form more devices in a limited region.

트랜지스터의 채널 길이가 감소됨에 따라 단채널 효과(short channel effect: SCE)와 같은 영향으로 인하여 반도체 소자가 정상적으로 구동되지 못하는 문제점을 해결하기 위하여 상대적으로 채널 길이를 연장하도록 채널 영역에 그루브(groove)를 형성하거나 트랜지스터를 수직형 구조로 형성하는 수직형 트랜지스터 기술이 개발되었다.As the channel length of the transistor decreases, grooves are formed in the channel region to extend the channel length relatively to solve the problem that the semiconductor device does not operate normally due to an effect such as a short channel effect (SCE). Vertical transistor technology has been developed to form or form a transistor in a vertical structure.

수직형 트랜지스터는 한정된 영역에 기가 비트(giga bit) 수준의 트랜지스터를 집적하는데 적합하도록 수평형 채널 구조에서 수직형 채널 구조를 갖으며 수직형 채널 구조를 둘러싸는 써라운딩 게이트(surrounding gate) 전극 구조를 포함한다.The vertical transistor has a vertical channel structure in a horizontal channel structure and is suitable for integrating a giga bit level transistor in a confined region, and has a surrounding gate electrode structure surrounding the vertical channel structure. Include.

이러한 수직형 트랜지스터는 소자 면적 감소에도 일정한 채널 길이를 유지할 수 있기 때문에 단채널 효과와 같은 문제점을 해결하는데 매우 효과적이며, 특히 써라운딩 게이트는 제어력(gate controllability)을 극대화할 수 있어 단채널 효과 뿐만 아니라 전류가 흐르는 면적이 가장 넓어 우수한 전류 특성을 제공할 수 있다. Such vertical transistors are very effective in solving problems such as short channel effects because they can maintain a constant channel length even when the device area is reduced. In particular, the rounding gate can maximize gate controllability, so that not only short channel effects The area through which the current flows is the widest to provide excellent current characteristics.

한정된 영역에 집적도를 증가시키기 위하여 높은 종횡비(high aspect ratio)를 갖는 가늘고 긴 구조가 요구되기 때문에 반도체 기판 내에 한정되는 필라(pillar)를 포함한다.It includes pillars that are confined within a semiconductor substrate because an elongated structure with a high aspect ratio is required to increase the degree of integration in a limited area.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.1A to 1D are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.

도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 하드마스크층 및 반사방지층을 형성하고 수직형 게이트 마스크를 이용하여 일정 간격으로 이격되도록 반사방지층 및 하드마스크층을 식각하여 형성된 하드마스크 패턴(12)을 식각마스크로 하여 상부 필라(14)를 형성한다.As shown in FIG. 1A, a hard mask pattern formed by forming a hard mask layer and an antireflection layer on the semiconductor substrate 10 and etching the antireflection layer and the hard mask layer so as to be spaced at regular intervals using a vertical gate mask ( The upper pillar 14 is formed using 12) as an etching mask.

그 다음 도 1b에 도시된 바와 같이, 하드마스크 패턴(12) 및 상부 필라(14)를 식각마스크로 하여 등방성 습식 식각 방법을 이용하여 반도체 기판(10)을 식각하여 하부 필라(16)를 형성한다.1B, the lower pillar 16 is formed by etching the semiconductor substrate 10 using an isotropic wet etching method using the hard mask pattern 12 and the upper pillar 14 as an etching mask. .

이때, 하부 필라(16)는 상부 필라(14)의 폭보다 작은 폭을 갖으며 상부 필라(14) 및 하부 필라(16)는 수직 채널 영역을 형성하게 된다. In this case, the lower pillar 16 has a width smaller than the width of the upper pillar 14 and the upper pillar 14 and the lower pillar 16 form a vertical channel region.

그 다음 도 1c에 도시된 바와 같이, 상부 필라(14) 및 하부 필라(16)를 포함한 반도체 기판(10)의 전체 표면에 게이트 산화막(18)을 형성하고 게이트 산화막(18)의 전체 표면에 도전물질을 증착하여 게이트 전극(20)을 형성한다.Then, as shown in FIG. 1C, a gate oxide film 18 is formed on the entire surface of the semiconductor substrate 10 including the upper pillars 14 and the lower pillars 16 and the entire surface of the gate oxide film 18 is electrically conductive. The material is deposited to form the gate electrode 20.

상부 필라(14) 및 하부 필라(16)의 사이를 매우지 않은 상태에서 써라운드 게이트를 형성하는 경우에는 써라운드 게이트 영역을 제외한 상부 필라(14) 및 하부 필라(16)의 측벽에 형성된 게이트 전극이 쉽게 식각되지 않아 써라운드 게이트의 형성이 어렵기 때문에 도 1c에 도시된 바와 같이 상부 필라(14) 및 하부 필라(16) 사이가 매워지도록 게이트 전극(20)을 형성한다.When the surround gate is formed in a state in which the upper pillar 14 and the lower pillar 16 are not formed very much, the gate electrode formed on the sidewalls of the upper pillar 14 and the lower pillar 16 except for the surround gate region. Since the gate is not easily etched to form a surround gate, the gate electrode 20 is formed to fill the gap between the upper pillar 14 and the lower pillar 16, as shown in FIG. 1C.

하지만, 하부 필라(16)는 상부 필라(14)의 폭보다 작은 폭을 갖기 때문에 하부 필라(16)의 주위로 게이트 전극(20)이 채워지지 않아 심(seam)(22)이 발생한다. However, since the lower pillar 16 has a width smaller than the width of the upper pillar 14, the seam 22 is generated because the gate electrode 20 is not filled around the lower pillar 16.

그 다음 도 1d에 도시된 바와 같이, 게이트 전극(20)을 식각하여 써라운드 게이트(24)를 형성하는데 심으로 인하여 'A'와 같이 반도체 기판(10)까지 식각되는 문제가 발생하게 된다.Then, as illustrated in FIG. 1D, the gate electrode 20 is etched to form the surround gate 24, thereby causing a problem that the semiconductor substrate 10 is etched, such as 'A'.

이러한 심(22)은 반도체 기판(10)을 어택(attack)하기 때문에 향후 형성되는 매립 비트라인(baried bit line)의 영역을 줄어들게 할 수 있으며 후에 형성되는 절연막과의 접촉을 유발하여 스트레스를 발생시켜 반도체 소자를 열화시키는 문제점이 있다.Since the shim 22 attacks the semiconductor substrate 10, the seam 22 may reduce a region of a buried bit line to be formed in the future, and may generate stress by causing contact with an insulating layer formed later. There is a problem of deteriorating a semiconductor device.

본 발명의 반도체 소자의 형성 방법은 수직 트랜지스터를 형성할 때 필라의 구조로 인해 형성되는 심이 써라운드 게이트를 형성하기 위해 식각할 때 반도체 기판을 어택하여 향후 형성되는 절연막과 접촉되어 스트레스를 발생시켜 반도체 소자를 열화시키는 문제를 해결하고자 한다.In the method of forming a semiconductor device of the present invention, when forming a vertical transistor, a core formed by a pillar structure, when etching to form a surround gate, attacks a semiconductor substrate and comes into contact with an insulating film formed in the future to generate a semiconductor. It is intended to solve the problem of deteriorating the device.

본 발명의 반도체 소자의 형성 방법은 반도체 기판 상부에 일정 간격 이격되도록 형성된 하드마스크 패턴을 식각마스크로 하여 상부 필라를 형성하는 단계와The method of forming a semiconductor device of the present invention comprises the steps of: forming an upper pillar by using a hard mask pattern formed on the semiconductor substrate so as to be spaced apart from each other by an etching mask;

상기 하드마스크 패턴 및 상기 상부 필라를 식각마스크로 하여 상기 반도체 기판을 등방성 습식 식각하여 하부 필라를 형성하는 단계와Forming a lower pillar by isotropic wet etching the semiconductor substrate using the hard mask pattern and the upper pillar as an etching mask;

상기 상부 필라 및 상기 하부 필라를 포함한 반도체 기판의 전체 표면에 게이트 산화막을 형성하는 단계와Forming a gate oxide film on an entire surface of the semiconductor substrate including the upper pillar and the lower pillar;

상기 게이트 산화막의 전체 표면에 게이트 전극을 형성하는 단계와Forming a gate electrode on an entire surface of the gate oxide film;

상기 게이트 전극의 전체 표면에 절연막을 형성하는 단계와Forming an insulating film on the entire surface of the gate electrode;

상기 절연막을 상기 상부 필라까지 식각하여 상기 하부 필라 사이에만 절연막이 남도록 하는 단계와Etching the insulating layer to the upper pillar so that the insulating layer remains only between the lower pillars;

하부 필라 사이에 남아있는 절연막을 포함하는 상기 게이트 전극의 전체 표면에 도전물질을 형성하는 단계와Forming a conductive material on an entire surface of the gate electrode including an insulating film remaining between lower pillars;

상기 하부 필라 사이에 남아있는 절연막이 노출되도록 상기 도전물질 및 상 기 게이트 전극을 식각하는 단계 및 Etching the conductive material and the gate electrode to expose the insulating film remaining between the lower pillars; and

상기 반도체 기판이 노출되도록 상기 하부 필라 사이에 남아있는 절연막 및 상기 게이트 전극을 식각하여 써라운드 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.And etching the insulating film and the gate electrode remaining between the lower pillars to expose the semiconductor substrate to form a surround gate.

이때, 상기 하부 필라는 상기 상부 필라의 폭보다 작은 폭을 갖는 것을 특징으로 한다.At this time, the lower pillar is characterized in that it has a width smaller than the width of the upper pillar.

그리고, 상기 절연막은 산화막인 것을 특징으로 한다.The insulating film is an oxide film.

또한, 상기 산화막은 SOD(spin on dielectric)인 것을 특징으로 한다.In addition, the oxide film is characterized in that the spin on dielectric (SOD).

그리고, 상기 게이트 전극은 폴리실리콘인 것을 특징으로 한다.And, the gate electrode is characterized in that the polysilicon.

이때, 상기 도전층은 게이트 전극과 동일한 물질인 것을 특징으로 한다.In this case, the conductive layer is characterized in that the same material as the gate electrode.

한편, 또 다른 실시예에 따른 반도체 소자의 형성 방법은 반도체 기판 상부에 일정 간격 이격되도록 형성된 하드마스크 패턴을 식각마스크로 하여 상부 필라를 형성하는 단계와 Meanwhile, a method of forming a semiconductor device according to another embodiment may include forming an upper pillar by using a hard mask pattern formed on the semiconductor substrate to be spaced apart at a predetermined interval as an etching mask;

상기 하드마스크 패턴 및 상기 상부 필라를 식각마스크로 하여 상기 반도체 기판을 등방성 습식 식각하여 하부 필라를 형성하는 단계와 Forming a lower pillar by isotropic wet etching the semiconductor substrate using the hard mask pattern and the upper pillar as an etching mask;

상기 상부 필라 및 상기 하부 필라를 포함한 반도체 기판의 전체 표면에 게이트 산화막을 형성하는 단계와 Forming a gate oxide film on an entire surface of the semiconductor substrate including the upper pillar and the lower pillar;

상기 게이트 산화막의 전체 표면에 게이트 전극을 형성하는 단계와Forming a gate electrode on an entire surface of the gate oxide film;

상기 게이트 전극의 전체 표면에 절연막을 형성하는 단계와Forming an insulating film on the entire surface of the gate electrode;

상기 절연막을 상기 상부 필라까지 식각하여 상기 하부 필라 사이에만 절연 막이 남도록 하는 단계와Etching the insulating layer to the upper pillar so that the insulating layer remains only between the lower pillars;

상기 상부 필라 사이 및 그 상부의 상기 게이트 전극을 식각하는 단계 및Etching the gate electrode between and between the upper pillars; and

상기 반도체 기판이 노출되도록 상기 하부 필라 사이에 남아있는 절연막 및 상기 게이트 전극을 식각하여 써라운드 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.And etching the insulating film and the gate electrode remaining between the lower pillars to expose the semiconductor substrate to form a surround gate.

이때, 상기 하부 필라는 상기 상부 필라의 폭보다 작은 폭을 갖는 것을 특징으로 한다.At this time, the lower pillar is characterized in that it has a width smaller than the width of the upper pillar.

그리고, 상기 절연막은 산화막인 것을 특징으로 한다.The insulating film is an oxide film.

또한, 상기 산화막은 SOD(spin on dielectric)인 것을 특징으로 한다.In addition, the oxide film is characterized in that the spin on dielectric (SOD).

그리고, 상기 하부 필라 사이에 남아있는 절연막까지 게이트 전극을 식각하는 단계에서는 습식식각이 적용되는 것을 특징으로 한다.The etching of the gate electrode to the insulating film remaining between the lower pillars may include wet etching.

본 발명의 반도체 소자의 형성 방법은 필라를 포함하는 수직 트랜지스터의 수율을 극대화시키고, 소자 특성 열화를 방지할 수 있는 장점이 있다.The method of forming a semiconductor device of the present invention has the advantage of maximizing the yield of the vertical transistor including the pillar and preventing deterioration of device characteristics.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세한 설명을 하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.2A through 2F are cross-sectional views illustrating a method of forming a semiconductor device in accordance with an embodiment of the present invention.

도 2a에 도시된 바와 같이, 반도체 기판(40) 상에 하드마스크층 및 반사방지 층을 형성하고 수직형 게이트 마스크를 이용하여 일정 간격으로 이격되도록 반사방지층 및 하드마스크층을 식각하여 형성된 하드마스크 패턴(42)을 식각마스크로 하여 상부 필라(44)를 형성한다.As shown in FIG. 2A, a hard mask pattern formed by forming a hard mask layer and an antireflection layer on the semiconductor substrate 40 and etching the antireflection layer and the hard mask layer to be spaced at regular intervals using a vertical gate mask. An upper pillar 44 is formed using the 42 as an etching mask.

그 다음 도 2b에 도시된 바와 같이, 하드마스크 패턴(42) 및 상부 필라(44)를 식각마스크로 하여 등방성 습식 식각 방법을 이용하여 반도체 기판(40)을 식각하여 하부 필라(46)를 형성한다.Next, as shown in FIG. 2B, the semiconductor substrate 40 is etched using the isotropic wet etching method using the hard mask pattern 42 and the upper pillars 44 as an etching mask to form the lower pillars 46. .

이때, 하부 필라(46)는 상부 필라(44)의 폭보다 작은 폭을 갖으며 상부 필라(44) 및 하부 필라(46)는 수직 채널 영역을 형성하게 된다. In this case, the lower pillar 46 has a width smaller than the width of the upper pillar 44 and the upper pillar 44 and the lower pillar 46 form a vertical channel region.

그 다음 도 2c에 도시된 바와 같이, 상부 필라(44) 및 하부 필라(46)를 포함한 반도체 기판(40)의 전체 표면에 게이트 산화막(48)을 형성하고 게이트 산화막(48)의 전체 표면에 도전물질을 증착하여 게이트 전극(50)을 형성한다.Next, as shown in FIG. 2C, a gate oxide film 48 is formed on the entire surface of the semiconductor substrate 40 including the upper pillars 44 and the lower pillars 46, and the entire surface of the gate oxide layer 48 is electrically conductive. The material is deposited to form the gate electrode 50.

이때, 게이트 전극(50)은 폴리실리콘인 것이 바람직하다.At this time, the gate electrode 50 is preferably polysilicon.

게이트 전극(50)은 상부 필라(44)와 하부 필라(46)의 사이가 매워지지 않도록 형성하되 후에 게이트 전극(50)을 식각하여 써라운드 게이트가 형성될 정도의 두께로 형성하는 것이 바람직하고, 게이트 전극(50)의 사이에 절연막(52)이 채워질 수 있을 정도의 두께로 형성하는 것이 바람직하다.The gate electrode 50 may be formed so as not to fill the gap between the upper pillar 44 and the lower pillar 46, and then, the gate electrode 50 may be etched to have a thickness sufficient to form a surround gate. It is preferable to form a thickness such that the insulating film 52 can be filled between the gate electrodes 50.

그 다음 도 2d에 도시한 바와 같이, 일정 간격 이격된 상부 필라(44) 및 하부 필라(46)의 사이가 매워지도록 게이트 전극(50)의 전체 상면으로 절연막(52)을 형성한다.Next, as shown in FIG. 2D, an insulating film 52 is formed on the entire upper surface of the gate electrode 50 so as to fill the space between the upper pillar 44 and the lower pillar 46 spaced apart at regular intervals.

절연막(52)은 상부 필라(44)의 간격보다 큰 하부 필라(46)의 간격을 매우기 때문에 게이트 전극(52) 사이에서 심이 발생하는 것을 방지할 수 있다.Since the insulating film 52 makes the gap between the lower pillars 46 larger than the gap of the upper pillars 44, the seam can be prevented from occurring between the gate electrodes 52.

이때, 절연막은 산화막인 것이 바람직하고, SOD(spin on dielectric)인 것이 더욱 바람직하다.In this case, the insulating film is preferably an oxide film, more preferably a spin on dielectric (SOD).

그 다음 도 2e에 도시된 바와 같이, 상부 필라(44)까지 절연막(52)를 식각하여 하부 필라(46)의 사이에만 남아있도록 절연막(54)을 형성한다.Next, as shown in FIG. 2E, the insulating film 52 is etched to the upper pillar 44 to form the insulating film 54 so as to remain only between the lower pillars 46.

그 다음 도 2f에 도시된 바와 같이, 절연막(54)을 포함한 게이트 전극(50)의 전체 상면에 도전물질(56)을 다시 증착한다.Then, as illustrated in FIG. 2F, the conductive material 56 is again deposited on the entire upper surface of the gate electrode 50 including the insulating film 54.

이때, 도전물질(56)은 게이트 전극(50)과 동일한 물질인 것이 바람직하다.In this case, the conductive material 56 is preferably the same material as the gate electrode 50.

그 다음 도 2g에 도시된 바와 같이, 써라운드 게이트를 형성하기 위하여 상부 필라(44) 사이에 있는 도전물질(56) 및 게이트 전극(50)을 절연막(54)이 노출되도록 1차 식각한다.Next, as shown in FIG. 2G, the conductive material 56 and the gate electrode 50 between the upper pillars 44 are first etched to expose the insulating layer 54 to form a surround gate.

그 다음 도 2h에 도시된 바와 같이, 써라운드 게이트를 형성하기 위하여 하부 필라(45) 사이에 있는 절연막(54) 및 게이트 전극(50)을 2차 식각한다.Next, as shown in FIG. 2H, the insulating layer 54 and the gate electrode 50 between the lower pillars 45 are second-etched to form a surround gate.

이와 같이 써라운드 게이트 전극의 형성을 위한 식각 단계를 1차 식각과 2차 식각으로 나누어 진행함으로써 써라운드 게이트 전극의 형성을 위한 게이트 전극(50)의 식각과정에서 반도체 기판(40)까지 식각되는 것을 방지할 수 있다.As described above, the etching step for forming the surround gate electrode is performed by dividing the first and second etchings to the semiconductor substrate 40 in the etching process of the gate electrode 50 for forming the surround gate electrode. It can prevent.

이러한 방법 외에도 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법은 다음과 같이 나타낼 수 있다.In addition to such a method, a method of forming a semiconductor device according to a second exemplary embodiment of the present invention may be represented as follows.

도 2a에 도시된 바와 같이, 반도체 기판(40) 상에 하드마스크층 및 반사방지층을 형성하고 수직형 게이트 마스크를 이용하여 일정 간격으로 이격되도록 반사방 지층 및 하드마스크층을 식각하여 형성된 하드마스크 패턴(42)을 식각마스크로 하여 상부 필라(44)를 형성한다.As shown in FIG. 2A, a hard mask pattern formed by forming a hard mask layer and an antireflection layer on the semiconductor substrate 40 and etching the reflective barrier layer and the hard mask layer to be spaced at regular intervals using a vertical gate mask. An upper pillar 44 is formed using the 42 as an etching mask.

그 다음 도 2b에 도시된 바와 같이, 하드마스크 패턴(42) 및 상부 필라(44)를 식각마스크로 하여 등방성 습식 식각 방법을 이용하여 반도체 기판(40)을 식각하여 하부 필라(46)를 형성한다.Next, as shown in FIG. 2B, the semiconductor substrate 40 is etched using the isotropic wet etching method using the hard mask pattern 42 and the upper pillars 44 as an etching mask to form the lower pillars 46. .

이때, 하부 필라(46)는 상부 필라(44)의 폭보다 작은 폭을 갖으며 상부 필라(44) 및 하부 필라(46)는 수직 채널 영역을 형성하게 된다. In this case, the lower pillar 46 has a width smaller than the width of the upper pillar 44 and the upper pillar 44 and the lower pillar 46 form a vertical channel region.

그 다음 도 2c에 도시된 바와 같이, 상부 필라(44) 및 하부 필라(46)를 포함한 반도체 기판(40)의 전체 표면에 게이트 산화막(48)을 형성하고 게이트 산화막(48)의 전체 표면에 도전물질을 증착하여 게이트 전극(50)을 형성한다.Next, as shown in FIG. 2C, a gate oxide film 48 is formed on the entire surface of the semiconductor substrate 40 including the upper pillars 44 and the lower pillars 46, and the entire surface of the gate oxide layer 48 is electrically conductive. The material is deposited to form the gate electrode 50.

이때, 게이트 전극(50)은 폴리실리콘인 것이 바람직하다.At this time, the gate electrode 50 is preferably polysilicon.

그 다음 도 2d에 도시한 바와 같이, 일정 간격 이격된 상부 필라(44) 및 하부 필라(46)의 사이가 매워지도록 게이트 전극(50)의 전체 상면으로 절연막(52)을 형성한다.Next, as shown in FIG. 2D, an insulating film 52 is formed on the entire upper surface of the gate electrode 50 so as to fill the space between the upper pillar 44 and the lower pillar 46 spaced apart at regular intervals.

절연막(52)은 상부 필라(44)의 간격보다 큰 하부 필라(46)의 간격을 매우기 때문에 게이트 전극(50) 사이에서 심이 발생하는 것을 방지할 수 있다.Since the insulating film 52 makes the gap between the lower pillars 46 larger than that of the upper pillars 44, the seam can be prevented from occurring between the gate electrodes 50.

이때, 절연막은 산화막인것이 바람직하고, SOD(spin on dielectric)인 것이 더욱 바람직하다.In this case, the insulating film is preferably an oxide film, more preferably a spin on dielectric (SOD).

그 다음 도 2e에 도시된 바와 같이, 상부 필라(44)까지 절연막(52)를 식각하여 하부 필라(46)의 사이에만 남아있도록 절연막(54)을 형성한다.Next, as shown in FIG. 2E, the insulating film 52 is etched to the upper pillar 44 to form the insulating film 54 so as to remain only between the lower pillars 46.

그 다음 도 2g에 도시된 바와 같이, 써라운드 게이트를 형성하기 위하여 상부 필라(44) 사이에 있는 게이트 전극(50)을 1차 식각한다.Then, as shown in FIG. 2G, the gate electrode 50 between the upper pillars 44 is first etched to form a surround gate.

그 다음 도 2h에 도시된 바와 같이, 써라운드 게이트(58)를 형성하기 위하여 하부 필라(46) 사이에 있는 절연막(54) 및 게이트 전극(50)을 2차 식각한다.Next, as shown in FIG. 2H, the insulating layer 54 and the gate electrode 50 between the lower pillars 46 are second-etched to form the surround gate 58.

본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법은 게이트 전극과 동일한 물질을 증착하는 단계를 실시하지 않기 때문에 공정시간을 단축할 수 있다.The method of forming the semiconductor device according to the second embodiment of the present invention can shorten the process time since the step of depositing the same material as the gate electrode is not performed.

이와 같이 써라운드 게이트 전극(58)의 형성을 위한 식각 단계를 1차 식각과 2차 식각으로 나누어 진행함으로써 써라운드 게이트 전극의 형성을 위한 게이트 전극(50)의 식각과정에서 반도체 기판(40)까지 식각되는 것을 방지할 수 있다.As described above, the etching step for forming the surround gate electrode 58 is divided into primary etching and secondary etching so that the etching process of the gate electrode 50 for forming the surround gate electrode is performed from the etching process of the gate electrode 50 to the semiconductor substrate 40. Etching can be prevented.

이는 후에 형성되는 매립 비트라인의 영역이 감소되는 것을 방지할 수 있으며 매립 비트라인을 분리시키기 위한 아이솔레이션(isolation) 영역에 형성되는 질화막(linear nitride)이 증착되는 경우 반도체 기판에 질화막이 직접 접촉하게 되는 것을 방지할 수 있다.This can prevent the region of the buried bit line formed later from being reduced, and when the nitride film is deposited in the isolation region for separating the buried bit line, the nitride film is in direct contact with the semiconductor substrate. Can be prevented.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 단면도.1A to 1D are cross-sectional views showing a method of forming a semiconductor device according to the prior art.

도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.2A to 2H are cross-sectional views illustrating a method of forming a semiconductor device in accordance with an embodiment of the present invention.

Claims (11)

반도체 기판 상부에 일정 간격 이격되도록 형성된 하드마스크 패턴을 식각마스크로 하여 상부 필라를 형성하는 단계;Forming an upper pillar by using a hard mask pattern formed on the semiconductor substrate so as to be spaced apart from each other by an etching mask; 상기 하드마스크 패턴 및 상기 상부 필라를 식각마스크로 하여 상기 반도체 기판을 등방성 습식 식각하여 하부 필라를 형성하는 단계;Forming a lower pillar by isotropic wet etching the semiconductor substrate using the hard mask pattern and the upper pillar as an etch mask; 상기 상부 필라 및 상기 하부 필라를 포함한 반도체 기판의 전체 표면에 게이트 산화막을 형성하는 단계;Forming a gate oxide film on an entire surface of the semiconductor substrate including the upper pillar and the lower pillar; 상기 게이트 산화막의 전체 표면에 게이트 전극을 형성하는 단계;Forming a gate electrode on an entire surface of the gate oxide film; 상기 게이트 전극의 전체 표면에 절연막을 형성하는 단계;Forming an insulating film on the entire surface of the gate electrode; 상기 절연막을 상기 상부 필라까지 식각하여 상기 하부 필라 사이에만 절연막이 남도록 하는 단계;Etching the insulating film to the upper pillar so that the insulating film remains only between the lower pillars; 상기 하부 필라 사이에 남아있는 절연막을 포함하는 상기 게이트 전극의 전체 표면에 도전물질을 형성하는 단계;Forming a conductive material on an entire surface of the gate electrode including an insulating film remaining between the lower pillars; 상기 하부 필라 사이에 남아있는 절연막이 노출되도록 상기 도전물질 및 상기 게이트 전극을 식각하는 단계; 및Etching the conductive material and the gate electrode to expose the insulating film remaining between the lower pillars; And 상기 반도체 기판이 노출되도록 상기 하부 필라 사이에 남아있는 절연막 및 상기 게이트 전극을 식각하여 써라운드 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. And forming a surround gate by etching the insulating film and the gate electrode remaining between the lower pillars so that the semiconductor substrate is exposed. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 1항에 있어서, 상기 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 형성 방법.The method for forming a semiconductor device according to claim 1, wherein the insulating film is an oxide film. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제 3항에 있어서, 상기 산화막은 SOD(spin on dielectric)인 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 3, wherein the oxide layer is a spin on dielectric (SOD). 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 1항에 있어서, 상기 게이트 전극은 폴리실리콘인 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 1, wherein the gate electrode is polysilicon. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제 1항에 있어서, 상기 도전물질은 상기 게이트 전극과 동일한 물질인 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 1, wherein the conductive material is the same material as the gate electrode. 반도체 기판 상부에 일정 간격 이격되도록 형성된 하드마스크 패턴을 식각마스크로 하여 상부 필라를 형성하는 단계;Forming an upper pillar by using a hard mask pattern formed on the semiconductor substrate so as to be spaced apart from each other by an etching mask; 상기 하드마스크 패턴 및 상기 상부 필라를 식각마스크로 하여 상기 반도체 기판을 등방성 습식 식각하여 하부 필라를 형성하는 단계;Forming a lower pillar by isotropic wet etching the semiconductor substrate using the hard mask pattern and the upper pillar as an etch mask; 상기 상부 필라 및 상기 하부 필라를 포함한 반도체 기판의 전체 표면에 게이트 산화막을 형성하는 단계;Forming a gate oxide film on an entire surface of the semiconductor substrate including the upper pillar and the lower pillar; 상기 게이트 산화막의 전체 표면에 게이트 전극을 형성하는 단계;Forming a gate electrode on an entire surface of the gate oxide film; 상기 게이트 전극의 전체 표면에 절연막을 형성하는 단계;Forming an insulating film on the entire surface of the gate electrode; 상기 절연막을 상기 상부 필라까지 식각하여 상기 하부 필라 사이에만 절연막이 남도록 하는 단계;Etching the insulating film to the upper pillar so that the insulating film remains only between the lower pillars; 상기 상부 필라 사이 및 상기 상부 필라 상부의 상기 게이트 전극을 식각하는 단계; 및Etching the gate electrode between the upper pillars and the upper pillars; And 상기 반도체 기판이 노출되도록 상기 하부 필라 사이에 남아있는 절연막 및 상기 게이트 전극을 식각하여 써라운드 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. And forming a surround gate by etching the insulating film and the gate electrode remaining between the lower pillars so that the semiconductor substrate is exposed. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제 7항에 있어서, 상기 하부 필라는 상기 상부 필라의 폭보다 작은 폭을 갖는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 7, wherein the lower pillar has a width smaller than the width of the upper pillar. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제 7항에 있어서, 상기 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 형성 방법.8. The method of claim 7, wherein the insulating film is an oxide film. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제 9항에 있어서, 상기 산화막은 SOD(spin on dielectric)인 것을 특징으로 하는 반도체 소자의 형성 방법.10. The method of claim 9, wherein the oxide film is a spin on dielectric (SOD). 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제 7항에 있어서, 상기 하부 필라 사이에 남아있는 절연막까지 상기 게이트 전극을 식각하는 단계에서는 습식식각이 적용되는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 7, wherein the etching of the gate electrode to the insulating layer remaining between the lower pillars is performed by wet etching.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030019639A (en) * 2000-07-31 2003-03-06 인피네온 테크놀로지스 아게 Semiconductor memory cell arrangement and method for producing the same
KR20040028806A (en) * 2001-08-31 2004-04-03 인터내셔널 비지네스 머신즈 코포레이션 Vertical dual gate field effect transistor
KR100718248B1 (en) 2005-07-20 2007-05-15 삼성전자주식회사 Method of forming a recess structure, a recessed channel type transistor having the recess structure, and method of manufacturing the recessed channel type transistor
KR20080011491A (en) * 2006-07-31 2008-02-05 삼성전자주식회사 Method of forming a vertical channel type transistor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030019639A (en) * 2000-07-31 2003-03-06 인피네온 테크놀로지스 아게 Semiconductor memory cell arrangement and method for producing the same
KR20040028806A (en) * 2001-08-31 2004-04-03 인터내셔널 비지네스 머신즈 코포레이션 Vertical dual gate field effect transistor
KR100718248B1 (en) 2005-07-20 2007-05-15 삼성전자주식회사 Method of forming a recess structure, a recessed channel type transistor having the recess structure, and method of manufacturing the recessed channel type transistor
KR20080011491A (en) * 2006-07-31 2008-02-05 삼성전자주식회사 Method of forming a vertical channel type transistor

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