KR101115526B1 - 관통 실리콘 비아 제조 방법 - Google Patents

관통 실리콘 비아 제조 방법 Download PDF

Info

Publication number
KR101115526B1
KR101115526B1 KR1020100006617A KR20100006617A KR101115526B1 KR 101115526 B1 KR101115526 B1 KR 101115526B1 KR 1020100006617 A KR1020100006617 A KR 1020100006617A KR 20100006617 A KR20100006617 A KR 20100006617A KR 101115526 B1 KR101115526 B1 KR 101115526B1
Authority
KR
South Korea
Prior art keywords
silicon substrate
polymer film
hole
silicon
metal
Prior art date
Application number
KR1020100006617A
Other languages
English (en)
Other versions
KR20110087129A (ko
Inventor
박세훈
김준철
박종철
유종인
김동수
Original Assignee
전자부품연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 전자부품연구원 filed Critical 전자부품연구원
Priority to KR1020100006617A priority Critical patent/KR101115526B1/ko
Publication of KR20110087129A publication Critical patent/KR20110087129A/ko
Application granted granted Critical
Publication of KR101115526B1 publication Critical patent/KR101115526B1/ko

Links

Images

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

본 발명은 관통 실리콘 비아(Through Silicon Via; TSV) 제조 방법에 관한 것으로, 특히 폴리머 진공 열압착 공정을 이용한 관통 실리콘 비아 제조 방법에 관한 것이다.
본 발명의 관통 실리콘 비아 제조 방법은 실리콘 기판의 전면에 구멍을 뚫는 (a) 단계; 상기 실리콘 기판의 전면에 폴리머 필름을 놓는 (b) 단계; 진공 상태에서 열과 압력을 이용하여 상기 폴리머 필름을 상기 실리콘 기판의 전면에 접합시키고 상기 구멍에 채워 넣는 (c) 단계; 상기 폴리머 필름으로 메워진 구멍을 처음 뚫을 때의 지름보다 작게 재차 뚫는 (d) 단계; 및 상기 재차 뚫린 구멍을 금속으로 메우는 (e) 단계를 포함하여 이루어진다.

Description

관통 실리콘 비아 제조 방법{method for manufacturing Through Silicon Via(TSV)}
본 발명은 관통 실리콘 비아(Through Silicon Via; TSV) 제조 방법에 관한 것으로, 특히 폴리머 진공 열압착 공정을 이용한 관통 실리콘 비아 제조 방법에 관한 것이다.
그동안 무어의 법칙은 반도체 셀의 미세화가 가능하였기에 성립할 수 있었다. 그러나, 최근 들어 거대한 설비 투자로 인한 제조 원가의 상승, 미세 패턴의 물리적 한계 및 배선이 점점 길어짐에 따른 신호 지연 문제에 직면하게 되면서 칩 성능 향상은 한계점을 드러내고 있다.
이러한 한계점을 극복하기 위한 대안으로서 TSV 기술이 제안되어 있다. 일반적으로, TSV란 실리콘 기판을 관통하는 홀을 형성하고, 칩 적층시 실리콘 기판의 위와 아래를 연결하여 칩 간 신호 및 파워를 전달할 수 있도록 한 기술을 일컫는다.
도 1 내지 도 3은 종래 관통 실리콘 비아 제조 방법을 설명하기 위한 공정별 단면도이다.
도 1에 도시한 바와 같이, 종래 실리콘 비아 제조 방법은 포토 마스킹 공정을 이용하여 실리콘 기판(11)의 전면에 패턴(12)을 형성하는 단계와, 패턴(12)을 이용하여 실리콘 기판(11)에 구멍을 뚫어 비아 홀을 형성하는 단계와, 패턴(12) 및 비아 홀의 표면에 절연막(13)을 형성하고, 절연막(13)의 표면에 시드(seed) 도금하는 단계와, 전해 도금 공정을 통해 비아 홀에 금속을 채워 넣어(filling) 비아를 형성하는 단계와, 실리콘 기판의 후면을 백그라인딩(back grinding)하여 비아를 실리콘 기판의 후면 쪽으로도 노출되도록 하는 단계를 포함하여 이루어질 수 있다.
그러나, 종래 실리콘 비아 제조 방법은 다음과 같은 몇 가지 문제점이 있다.
절연막은 산화 공정을 통해 형성될 수 있다. 그런데, 이러한 산화 공정을 통해 형성된 절연막 즉, 산화막이나 질화막은 실리콘과 금속 간의 열팽창 계수의 차이를 보완하기 어렵다. 따라서, 반도체 동작시 발생하는 열에 의하여 도금층이 실리콘 기판으로부터 박리될 수 있다. 즉, 기존의 산화막이나 질화막은 반도체 칩의 신뢰성을 훼손하는 요인으로 작용할 수 있다.
또한, 절연막은 스핀 코팅 공정을 통해 형성될 수도 있다. 여기서, 스핀 코딩이란 실리콘 기판의 전면에 액상의 폴리머를 도포한 다음, 실리콘 기판을 회전시켜 패턴 및 비아 홀의 표면에 절연막을 형성하는 것을 일컫는다. 이와 같은 스핀 코팅 공정은 산화 공정과 비교하여, 절연막의 두께가 균일하고 제조 비용을 절감할 수 있는 장점을 제공한다. 또한, 폴리머는 산화막이나 질화막에 비해 소프트(soft)한 재료이므로, 실리콘과 금속 간 열팽창 계수 차이로 인한 박리 등의 신뢰성 문제를 해결할 수 있는 장점을 제공한다. 그러나, 이러한 스핀 코팅을 통해 형성된 절연막은 두께가 얇다. 이는 진공증착이나 CVD(chemical vapor deposition)로 절연막을 형성할 때에도 마찬가지이다. 따라서, 실리콘 기판으로 저항이 작은 로시(lossy)한 실리콘을 사용할 경우, 반도체 칩의 도체 부분에서 전기장이 형성되었을 때 실리콘 기판에서 전기적 손실이 발생하는 문제점이 있다. 다시 말해, 절연막 형성 방식으로 스핀 코팅 또는 진공 증착 방법이나 CVD를 사용할 경우, 전기적 손실을 줄이기 위해서는 값비싼 고저항 웨이퍼(HRS)를 사용하여야 한다.
한편, 증착 방식을 통한 절연막 형성 방법은 일반적으로, 비용과 시간이 많이 소모된다. 무엇보다도 도 2에 도시한 바와 같이, 비아 홀의 직경 대비 깊이(종횡비; aspect ratio)가 클 경우에는 절연막 증착에 어려움이 있다. 따라서, 이러한 경우에는 도 3에 도시한 바와 같이, 일반적으로 보쉬 프로세스(Bosch process)를 이용하고 있다. 그러나, 보쉬 프로세스는 종횡비가 큰 비아 홀에 절연막을 형성할 수 있는 장점이 있는 반면, 실리콘 식각 및 폴리머 코팅을 반복하면서 비아 홀을 가공하기 때문에 비아 측벽(sidewall)의 표면이 거칠어지고, 제조 시간과 비용을 상승시키는 요인이 되고 있다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 절연막을 두껍게 할 수 있는 관통 실리콘 비아 제조 방법을 제공함을 목적으로 한다.
또한, 본 발명은 종횡비가 큰 비아 홀에 절연막을 쉽게 형성할 수 있는 관통 실리콘 비아 제조 방법을 제공함을 목적으로 한다.
또한, 본 발명은 절연막이 실리콘과 금속 간 열팽창 계수 차이를 완충할 수 있도록 한 관통 실리콘 비아 제조 방법을 제공함을 목적으로 한다.
전술한 목적을 달성하기 위해 본 발명의 제 1 내지 제 4 실시예에 따른 관통 실리콘 비아 제조 방법은 실리콘 기판의 전면에 구멍을 뚫는 (a) 단계; 상기 실리콘 기판의 전면에 폴리머 필름을 놓는 (b) 단계; 진공 상태에서 열과 압력을 이용하여 상기 폴리머 필름을 상기 실리콘 기판의 전면에 접합시키고 상기 구멍에 채워 넣는 (c) 단계; 상기 폴리머 필름으로 메워진 구멍을 처음 뚫을 때의 지름보다 작게 재차 뚫는 (d) 단계; 및 상기 재차 뚫린 구멍을 금속으로 메우는 (e) 단계를 포함하여 이루어진다.
본 발명의 제 1 실시예(도 4 내지 도 7 참조)에 따르면, 상기 (a) 단계는 실리콘 기판의 전/후면을 관통하도록 구멍을 뚫는 단계이고, 상기 (e) 단계 후, 상기 실리콘 기판의 후면에 노출된 금속에 범프를 형성하는 (f) 단계를 더 포함할 수 있다.
본 발명의 제 2 실시예(도 8 참조)에 따르면, 상기 (e) 단계 후, 상기 실리콘 기판의 후면을 백그라인딩하여 상기 금속을 노출시키는 (f) 단계; 및 상기 실리콘 기판의 후면에 노출된 금속에 범프를 형성하는 (g) 단계를 더 포함할 수 있다.
본 발명의 제 3 실시예(도 9 참조)에 따르면, 상기 (e) 단계 후, 상기 실리콘 기판의 후면을 백그라인딩하여 상기 금속을 노출시키는 (f) 단계; 상기 (f) 단계 후, 상기 실리콘 기판의 후면에 폴리머 필름을 놓는 (g) 단계; 진공 상태에서 열과 압력을 이용하여 상기 실리콘 기판의 후면에 놓은 폴리머 필름을 상기 실리콘 기판의 후면에 접합시키는 (h) 단계; 상기 실리콘 기판의 후면에 접합된 폴리머 필름에 구멍을 뚫어 상기 금속을 노출시키는 (i) 단계; 및 상기 (i) 단계에서 노출된 금속에 범프를 형성하는 (j) 단계를 더 포함할 수 있다.
본 발명의 제 4 실시예(도 9 참조)에 따르면, 상기 (a) 단계는 실리콘 기판의 전/후면을 관통하도록 구멍을 뚫는 단계이고, 상기 (e) 단계 후, 상기 실리콘 기판의 후면에 폴리머 필름을 놓는 (f) 단계; 진공 상태에서 열과 압력을 이용하여 상기 실리콘 기판의 후면에 놓은 폴리머 필름을 상기 실리콘 기판의 후면에 접합시키는 (g) 단계; 상기 실리콘 기판의 후면에 접합된 폴리머 필름에 구멍을 뚫어 상기 금속을 노출시키는 (h) 단계; 및 상기 (h) 단계에서 노출된 금속에 범프를 형성하는 (i) 단계를 더 포함하여 이루어질 수 있다.
본 발명의 제 5 실시예(도 10 참조)에 따른 관통 실리콘 비아 제조 방법은 실리콘 기판의 전면에 구멍을 뚫는 (a) 단계; 상기 실리콘 기판의 전면에 폴리머 필름을 놓는 (b) 단계; 진공 상태에서 열과 압력을 이용하여 상기 폴리머 필름을 상기 실리콘 기판의 전면에 접합시키고 상기 구멍에 채워 넣는 (c) 단계; 상기 실리콘 기판의 후면을 백그라인딩하여 상기 구멍에 채워진 폴리머 필름을 노출시키는 (d) 단계; 상기 (d) 단계 후, 상기 실리콘 기판의 후면에 폴리머 필름을 놓는 (e) 단계; 진공 상태에서 열과 압력을 이용하여 상기 실리콘 기판의 후면에 놓은 폴리머 필름을 상기 실리콘 기판의 후면에 접합시키는 (f) 단계; 상기 (f) 단계 후, 상기 구멍을 처음 뚫을 때의 지름보다 작게 재차 뚫는 (g) 단계; 및 상기 재차 뚫린 구멍을 금속으로 메우는 (h) 단계를 포함하여 이루어질 수 있다.
본 발명의 제 6 실시예(도 10 참조)에 따른 관통 실리콘 비아 제조 방법은 실리콘 기판의 전/후면을 관통하도록 구멍을 뚫는 (a) 단계; 상기 실리콘 기판의 전면에 폴리머 필름을 놓는 (b) 단계; 진공 상태에서 열과 압력을 이용하여 상기 폴리머 필름을 상기 실리콘 기판의 전면에 접합시키고 상기 구멍에 채워 넣는 (c) 단계; 상기 (c) 단계 후, 상기 실리콘 기판의 후면에 폴리머 필름을 놓는 (d) 단계; 진공 상태에서 열과 압력을 이용하여 상기 실리콘 기판의 후면에 놓은 폴리머 필름을 상기 실리콘 기판의 후면에 접합시키는 (e) 단계; 상기 (e) 단계 후, 상기 구멍을 처음 뚫을 때의 지름보다 작게 재차 뚫는 (f) 단계; 및 상기 재차 뚫린 구멍을 금속으로 메우는 (g) 단계를 포함하여 이루어질 수 있다.
본 발명의 관통 실리콘 비아 제조 방법에 따르면, 절연막의 두껍게 할 수 있기 때문에 로시(lossy)한 실리콘을 사용하여도 고주파 환경에서 우수한 절연 특성을 확보할 수 있는 효과가 있다.
또한, 종횡비가 큰 비아 홀의 측벽에 대해서도 기존의 증착 방식이나 보쉬 프로세스보다 쉽고 빠르게 그리고 비용을 적게 들이면서 절연막을 형성할 수 있는 효과가 있다.
또한, 비아 홀의 측벽에 형성된(즉, 실리콘 기판과 금속 사이에 개재된) 절연막은 소프트(soft)한 폴리머이므로, 실리콘과 금속 간 열팽창 계수 차이로 인한 박리 등의 신뢰성 문제를 해결할 수 있는 효과가 있다.
즉, 본 발명의 진공 라미네이팅 공정을 이용한 관통 실리콘 비아 제조 방법은 산화 공정, 스핀 코팅 및 보쉬 프로세스가 각각, 가지고 있는 문제점을 모두 해결할 수 있는 효과가 있다.
도 1 내지 도 3은 종래 관통 실리콘 비아 제조 방법을 설명하기 위한 공정별 단면도이다.
도 4 내지 도 7은 본 발명의 제 1 실시예에 따른 관통 실리콘 비아 제조 방법을 설명하기 위한 공정별 단면도이다.
도 8은 본 발명의 제 2 실시예에 따른 관통 실리콘 비아 제조 방법을 설명하기 위한 공정별 단면도이다.
도 9는 본 발명의 제 3, 4 실시예에 따른 관통 실리콘 비아 제조 방법을 설명하기 위한 공정별 단면도이다.
도 10은 본 발명의 제 5, 6 실시예에 따른 관통 실리콘 비아 제조 방법을 설명하기 위한 공정별 단면도이다.
이하에는 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따라 관통 실리콘 비아 제조 방법에 대해서 상세하게 설명한다.
도 4 내지 도 7은 본 발명의 제 1 실시예에 따른 관통 실리콘 비아 제조 방법을 설명하기 위한 공정별 단면도이다.
먼저, 도 4에 도시한 바와 같이 포토 마스킹 공정을 이용하여 실리콘 기판(100) 전면에 비아 홀 형성을 위한 패턴(101)을 형성한다. 예컨대, 포토 마스킹 방법은 '감광액 도포 -> 소프트 베이킹(baking) -> 마스크 얼라인먼트(alignment) -> 노광(exposure) -> 현상(development) -> 하드 베이킹'의 순서로 이루어질 수 있다. 여기서, 각각의 공정은 통상적인 기술이므로, 구체적인 설명은 생략한다.
그 다음, 이러한 패턴(101)을 이용하여 실리콘 기판(101)의 전/후면을 관통하는 구멍(A)을 뚫은 다음, 패턴(101)을 제거한다. 여기서, 홀 가공은 레이저, 플라즈마 에칭, 화학 에칭 및 DRIE(deep reactive ion etch) 등 통상적인 방법을 이용한다.
다음으로, 도 5에 도시한 바와 같이, 실리콘 기판(100)의 전면에 예컨대, 10~40㎛ 두께를 갖고 무전해 구리 도금이 가능한 폴리머 필름(102)을 올려놓은 다음, 진공 라미네이트 장비로 폴리머 필름을 라미네이팅한다. 그러면, 폴리머 필름(102)이 실리콘 기판(100)의 전면에 본딩(bonding)되고 동시에 구멍(A)에 필링(filling)이 이루어진다. 이에 따라, 실리콘 기판(100)의 전면에 10㎛ 이상의 충분한 절연층(폴리머 층)이 형성되기 때문에 로시(lossy)한 실리콘을 사용하여도 고주파 환경에서 우수한 절연 특성을 확보할 수 있게 된다. 또한, 진공 상태에서 라미네이팅이 되기 때문에 구멍(A)에 충분한 필링이 이루어진다.
다음으로, 도 6에 도시한 바와 같이, 레이저를 이용하여 구멍(A; 전 단계에서 폴리머 필름으로 메워진 구멍)을 처음 뚫을 때의 지름보다 작게 재차 뚫음으로써 비아 홀(B)를 형성한다. 이에 따라, 종횡비가 큰 비아 홀의 측벽에 대해서도 기존의 증착 방식이나 보쉬 프로세스보다 쉽고 빠르게 그리고 비용을 적게 들이면서 절연막을 형성할 수 있게 된다. 또한, 이렇게 비아 홀의 측벽에 형성된 절연막은 소프트(soft)한 재료이므로, 실리콘과 금속 간 열팽창 계수 차이로 인한 박리 등의 신뢰성 문제를 해결할 수 있다.
다음으로, 도 7에 도시한 바와 같이, 무전해 도금 공정 또는 PVD(physical vapor deposition)나 CVD를 이용하여 폴리머층(106; 절연층)과 비아 홀(B)의 측벽에 시드(seed)층(103)을 형성한다. 특히, 폴리머층(106)이 무전해 도금 가능한 것이기 때문에, 저가의 공정 즉, 무전해 도금 공정으로 시드층(103)을 형성할 수 있게 된다.
다음으로, 위와 같은 포토 마스킹 공정을 이용하여 비아 형성을 위한 패턴(104)을 형성한다. 그런 다음, 전해 구리 도금 공정을 이용하여 금속을 비아 홀(B)에 채워넣음으로써 비아(105)를 형성한 후, 패턴(104)을 제거하고 불필요한 시드층(즉, 패턴(104)이 제거됨에 따라 노출된 부분)을 제거한다.
그런 다음, 실리콘 기판의 후면에 노출된 금속 즉, 비아(105)에 범프(106; bump)를 형성한다. 여기서, 범프(106)는 솔더를 리플로우(reflow)시키는 방법 등 공지된 기술에 의해 형성될 수 있다.
도 8은 본 발명의 제 2 실시예에 따른 관통 실리콘 비아 제조 방법을 설명하기 위한 공정별 단면도이다.
도 8에 도시한 바와 같이, 본 발명의 제 2 실시예에 따른 관통 실리콘 비아 제조 방법은 제 1 실시예와 비교하여 실리콘 기판(110)에 구멍을 뚫되 관통시키지는 않는다는 점과, 비아(112)를 형성한 다음에 실리콘 기판(110)의 후면을 백그라인딩(back grinding)하여 금속 즉, 비아(112)을 실리콘 기판(110)의 후면 쪽으로 노출시키는 공정이 추가된다는 점만 다를 뿐, 그 이외는 동일하다.
한편, 도 8에서 미설명부호 111은 진공 라미네이트 공정에 의해 형성된 폴리머층이며, 113은 범프이다.
도 9는 본 발명의 제 3, 4 실시예에 따른 관통 실리콘 비아 제조 방법을 설명하기 위한 공정별 단면도이다.
도 9에 도시한 바와 같이, 앞서 설명한 제 1 실시예 또는 제 2 실시예를 이용하여 비아(122)를 형성한다(단, 범프 형성 공정은 제외).
그런 다음, 실리콘 기판(120)의 후면(즉, 전면 폴리머층(121)이 형성되어 있지 않은 면)에 예컨대, 10~40㎛ 두께를 갖고 무전해 구리 도금이 가능한 폴리머 필름을 올려놓은 다음, 진공 라미네이트 장비로 폴리머 필름을 라미네이팅하여 실리콘 기판(120)의 후면에 접합시킨다.
그런 다음, 후면에 형성된 폴리머 층(123)에 구멍(C)을 뚫어 비아(122)를 기판 후면 쪽으로 노출시킨다. 여기서, 홀 가공은 레이저, 플라즈마 에칭, 화학 에칭 및 DRIE(deep reactive ion etch) 등 통상적인 방법을 이용한다.
그런 다음, 무전해 도금 공정 또는 PVD(physical vapor deposition)나 CVD를 이용하여 후면 폴리머 층(123)과 구멍(C)의 측벽에 시드(seed)층을 형성한다. 그런 다음, 앞서 설명한 포토 마스킹 공정을 이용하여 패턴을 형성한다. 그런 다음, 전해 구리 도금 공정을 이용하여 비아(122)에 범프(124)를 형성한 후, 패턴과 불필요한 시드층을 제거한다.
도 10은 본 발명의 제 5, 6 실시예에 따른 관통 실리콘 비아 제조 방법을 설명하기 위한 공정별 단면도이다.
도 10에 도시한 바와 같이, 먼저, 포토 마스킹 공정을 이용하여 실리콘 기판(130) 전면에 비아 홀 형성을 위한 패턴을 형성한다. 그 다음, 이러한 패턴을 이용하여 실리콘 기판(130)에 구멍을 뚫되 관통시키지는 않거나 실리콘 기판(130)의 전/후면을 관통하는 구멍을 뚫은 다음, 패턴을 제거한다. 여기서, 홀 가공은 레이저, 플라즈마 에칭, 화학 에칭 및 DRIE 등 통상적인 방법을 이용한다.
다음으로, 실리콘 기판(130)의 전면에 예컨대, 10~40㎛ 두께를 갖고 무전해 구리 도금이 가능한 폴리머 필름을 올려놓는다. 그 다음, 진공 라미네이트 장비를 이용하여 폴리머 필름을 실리콘 기판(130)의 전면에 접합시키고 구멍에 채워넣는다.
다음으로, 포토 마스킹 공정을 이용하여 전면 폴리머 층(131) 위에 도금층 형성을 위한 패턴을 형성한다. 그 다음, 통상의 도금 공정을 이용하여 폴리머 층(131) 위에 도금층(132)을 형성한 후, 패턴을 제거한다.
다음으로, 실리콘 기판(130)의 후면을 백그라인딩(back grinding)하여 구멍에 채워진 폴리머 필름을 실리콘 기판(130)의 후면 쪽으로 노출시킨다. 단, 이 공정은 구멍이 실리콘 기판의 전/후면을 관통한 경우에는 필요치 아니하다.
다음으로, 실리콘 기판(130)의 후면에 예컨대, 10~40㎛ 두께를 갖고 무전해 구리 도금이 가능한 폴리머 필름을 올려놓은 다음, 진공 라미네이트 장비로 폴리머 필름을 라미네이팅하여 실리콘 기판(130)의 후면에 접합시킨다.
다음으로, 앞서 폴리머 필름으로 채워진 구멍을 실리콘 기판(130)의 후면에서 전면 방향으로, 처음 뚫을 때의 지름보다 작게 그리고, 도금층(132)의 후면이 노출될 수 있도록 재차 뚫는다. 여기서, 홀 가공은 레이저, 플라즈마 에칭, 화학 에칭 및 DRIE(deep reactive ion etch) 등 통상적인 방법을 이용한다.
다음으로, 무전해 도금 공정 또는 PVD(physical vapor deposition)나 CVD를 이용하여 후면 폴리머층(133)과 비아 홀(D)의 측벽에 시드(seed)층을 형성한다. 그런 다음, 위와 같은 포토 마스킹 공정을 이용하여 비아 형성을 위한 패턴을 형성한다. 그런 다음, 전해 구리 도금 공정을 이용하여 금속을 비아 홀(D)에 채워넣음으로써 비아(134)를 형성한 후, 패턴을 제거하고 불필요한 시드층을 제거한다.
본 발명의 관통 실리콘 비아 제조 방법은 전술한 실시 예에 국한되지 않고 본 발명의 기술 사상이 허용하는 범위에서 다양하게 변형하여 실시할 수가 있다.
100: 실리콘 기판 101: 비아 홀 형성을 위한 패턴
102: 폴리머 필름 103: 시드층
104: 비아 형성을 위한 패턴 105: 비아
110: 실리콘 기판 111: 폴리머 층
112: 비아 113: 범프
120: 실리콘 기판 121: 전면 폴리머층
122: 비아 123: 후면 폴리머층
124: 범프
130: 실리콘 기판 131: 전면 폴리머층
132: 도금층 133: 후면 폴리머층
134: 비아

Claims (7)

  1. 실리콘 기판의 전면에 구멍을 뚫는 (a) 단계;
    상기 실리콘 기판의 전면에 폴리머 필름을 놓는 (b) 단계;
    진공 상태에서 열과 압력을 이용하여 상기 폴리머 필름을 상기 실리콘 기판의 전면에 접합시키고 상기 구멍에 채워 넣는 (c) 단계;
    상기 폴리머 필름으로 메워진 구멍을 처음 뚫을 때의 지름보다 작게 재차 뚫는 (d) 단계; 및
    상기 재차 뚫린 구멍을 금속으로 메우는 (e) 단계를 포함하여 이루어진 관통 실리콘 비아 제조 방법.
  2. 제 1 항에 있어서,
    상기 (a) 단계는 실리콘 기판의 전면과 후면을 관통하도록 구멍을 뚫는 단계이고,
    상기 (e) 단계 후, 상기 실리콘 기판의 후면에 노출된 금속에 범프를 형성하는 (f) 단계를 더 포함하는 것을 특징으로 하는 관통 실리콘 비아 제조 방법.
  3. 제 1 항에 있어서,
    상기 (e) 단계 후, 상기 실리콘 기판의 후면을 백그라인딩하여 상기 금속을 노출시키는 (f) 단계; 및
    상기 실리콘 기판의 후면에 노출된 금속에 범프를 형성하는 (g) 단계를 더 포함하는 것을 특징으로 하는 관통 실리콘 비아 제조 방법.
  4. 제 1 항에 있어서,
    상기 (e) 단계 후, 상기 실리콘 기판의 후면을 백그라인딩하여 상기 금속을 노출시키는 (f) 단계;
    상기 (f) 단계 후, 상기 실리콘 기판의 후면에 폴리머 필름을 놓는 (g) 단계;
    진공 상태에서 열과 압력을 이용하여 상기 실리콘 기판의 후면에 놓은 폴리머 필름을 상기 실리콘 기판의 후면에 접합시키는 (h) 단계;
    상기 실리콘 기판의 후면에 접합된 폴리머 필름에 구멍을 뚫어 상기 금속을 노출시키는 (i) 단계; 및
    상기 (i) 단계에서 노출된 금속에 범프를 형성하는 (j) 단계를 더 포함하여 이루어진 것을 특징으로 하는 관통 실리콘 비아 제조 방법.
  5. 제 1 항에 있어서,
    상기 (a) 단계는 실리콘 기판의 전면과 후면을 관통하도록 구멍을 뚫는 단계이고,
    상기 (e) 단계 후, 상기 실리콘 기판의 후면에 폴리머 필름을 놓는 (f) 단계;
    진공 상태에서 열과 압력을 이용하여 상기 실리콘 기판의 후면에 놓은 폴리머 필름을 상기 실리콘 기판의 후면에 접합시키는 (g) 단계;
    상기 실리콘 기판의 후면에 접합된 폴리머 필름에 구멍을 뚫어 상기 금속을 노출시키는 (h) 단계; 및
    상기 (h) 단계에서 노출된 금속에 범프를 형성하는 (i) 단계를 더 포함하여 이루어진 것을 특징으로 하는 관통 실리콘 비아 제조 방법.
  6. 실리콘 기판의 전면에 구멍을 뚫는 (a) 단계;
    상기 실리콘 기판의 전면에 폴리머 필름을 놓는 (b) 단계;
    진공 상태에서 열과 압력을 이용하여 상기 폴리머 필름을 상기 실리콘 기판의 전면에 접합시키고 상기 구멍에 채워 넣는 (c) 단계;
    상기 실리콘 기판의 후면을 백그라인딩하여 상기 구멍에 채워진 폴리머 필름을 노출시키는 (d) 단계;
    상기 (d) 단계 후, 상기 실리콘 기판의 후면에 폴리머 필름을 놓는 (e) 단계;
    진공 상태에서 열과 압력을 이용하여 상기 실리콘 기판의 후면에 놓은 폴리머 필름을 상기 실리콘 기판의 후면에 접합시키는 (f) 단계;
    상기 (f) 단계 후, 상기 구멍을 처음 뚫을 때의 지름보다 작게 재차 뚫는 (g) 단계; 및
    상기 재차 뚫린 구멍을 금속으로 메우는 (h) 단계를 포함하여 이루어진 관통 실리콘 비아 제조 방법.
  7. 실리콘 기판의 전면과 후면을 관통하도록 구멍을 뚫는 (a) 단계;
    상기 실리콘 기판의 전면에 폴리머 필름을 놓는 (b) 단계;
    진공 상태에서 열과 압력을 이용하여 상기 폴리머 필름을 상기 실리콘 기판의 전면에 접합시키고 상기 구멍에 채워 넣는 (c) 단계;
    상기 (c) 단계 후, 상기 실리콘 기판의 후면에 폴리머 필름을 놓는 (d) 단계;
    진공 상태에서 열과 압력을 이용하여 상기 실리콘 기판의 후면에 놓은 폴리머 필름을 상기 실리콘 기판의 후면에 접합시키는 (e) 단계;
    상기 (e) 단계 후, 상기 구멍을 처음 뚫을 때의 지름보다 작게 재차 뚫는 (f) 단계; 및
    상기 재차 뚫린 구멍을 금속으로 메우는 (g) 단계를 포함하여 이루어진 관통 실리콘 비아 제조 방법.
KR1020100006617A 2010-01-25 2010-01-25 관통 실리콘 비아 제조 방법 KR101115526B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100006617A KR101115526B1 (ko) 2010-01-25 2010-01-25 관통 실리콘 비아 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100006617A KR101115526B1 (ko) 2010-01-25 2010-01-25 관통 실리콘 비아 제조 방법

Publications (2)

Publication Number Publication Date
KR20110087129A KR20110087129A (ko) 2011-08-02
KR101115526B1 true KR101115526B1 (ko) 2012-02-27

Family

ID=44926014

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100006617A KR101115526B1 (ko) 2010-01-25 2010-01-25 관통 실리콘 비아 제조 방법

Country Status (1)

Country Link
KR (1) KR101115526B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101468641B1 (ko) * 2012-09-03 2014-12-03 전자부품연구원 반도체 장치 및 그 제조 방법
US9376541B2 (en) 2013-10-10 2016-06-28 Samsung Electronics Co., Ltd. Non-conductive film and non-conductive paste including zinc particles, semiconductor package including the same, and method of manufacturing the semiconductor package

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130267089A1 (en) * 2012-04-04 2013-10-10 Henkel Corpration Film for filling through hole interconnects and post processing for interconnect substrates
KR20240075302A (ko) * 2022-11-22 2024-05-29 김현호 비아가 형성된 글라스 기판의 제조방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950027956A (ko) * 1994-03-21 1995-10-18 김주용 반도체 소자의 콘택홀 형성방법
KR19980025508A (ko) * 1996-10-02 1998-07-15 김영환 반도체 소자의 콘택홀 형성 방법
KR20020085227A (ko) * 2001-05-07 2002-11-16 삼성전자 주식회사 반도체 소자의 콘택홀 형성방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950027956A (ko) * 1994-03-21 1995-10-18 김주용 반도체 소자의 콘택홀 형성방법
KR19980025508A (ko) * 1996-10-02 1998-07-15 김영환 반도체 소자의 콘택홀 형성 방법
KR20020085227A (ko) * 2001-05-07 2002-11-16 삼성전자 주식회사 반도체 소자의 콘택홀 형성방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101468641B1 (ko) * 2012-09-03 2014-12-03 전자부품연구원 반도체 장치 및 그 제조 방법
US9376541B2 (en) 2013-10-10 2016-06-28 Samsung Electronics Co., Ltd. Non-conductive film and non-conductive paste including zinc particles, semiconductor package including the same, and method of manufacturing the semiconductor package

Also Published As

Publication number Publication date
KR20110087129A (ko) 2011-08-02

Similar Documents

Publication Publication Date Title
US8411459B2 (en) Interposer-on-glass package structures
TWI836302B (zh) 電子結構以及製造電子結構的方法
CN112534574A (zh) Tsv之上的大金属焊盘
US9484293B2 (en) Semiconductor devices with close-packed via structures having in-plane routing and method of making same
TW202002111A (zh) 用作襯墊的直通矽穿孔
KR101049380B1 (ko) 전해도금을 이용한 반도체 소자 3차원 패키지용 관통 전극 및 그 제조 방법
US8456017B2 (en) Filled through-silicon via with conductive composite material
SE537874C2 (sv) CTE-anpassad interposer och metod att tillverka en sådan
JP2011086773A (ja) 半導体装置及び回路基板並びに電子機器
US8716867B2 (en) Forming interconnect structures using pre-ink-printed sheets
JP2008153326A (ja) 半導体装置の製造方法
US9893030B2 (en) Reliable device assembly
US20130234325A1 (en) Filled through-silicon via and the fabrication method thereof
TW201134329A (en) Multilayered wiring substrate
WO2010011177A1 (en) A substrate arrangement and a method of manufacturing a substrate arrangement
US9184113B1 (en) Methods of forming coaxial feedthroughs for 3D integrated circuits
KR101115526B1 (ko) 관통 실리콘 비아 제조 방법
Shen et al. A clamped through silicon via (TSV) interconnection for stacked chip bonding using metal cap on pad and metal column forming in via
CN115831907A (zh) 将玻璃通孔的金属焊盘与玻璃表面分隔开的电介质层
JP2011086850A (ja) 半導体装置及び半導体装置の製造方法、回路基板並びに電子機器
US8519524B1 (en) Chip stacking structure and fabricating method of the chip stacking structure
JP2011228484A (ja) 半導体装置及びその製造方法
TWI416689B (zh) And a method for manufacturing a laminated semiconductor device and a multilayer semiconductor device
Yook et al. Low-loss and high-isolation through silicon via technology for high performance RF applications
Hu et al. An innovative embedded interposer carrier for high density interconnection

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150109

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151224

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161229

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171207

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190201

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20200115

Year of fee payment: 9