KR101113979B1 - Thin Film Transistor Array Substrate And Fabricating Method Thereof - Google Patents

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Abstract

본 발명은 마스크 공정수를 줄임과 아울러 패드의 전식을 방지하여 신뢰성을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다. The present invention relates to a thin film transistor array substrate and a method of manufacturing the same, which can improve reliability by reducing the number of mask processes and preventing pad transfer.

본 발명에 따른 박막트랜지스터 어레이 기판은 기판 상에 형성된 게이트라인과; 상기 게이트라인과 게이트 절연막을 사이에 두고 교차하는 데이터라인과; 상기 데이터라인과 접속된 데이터 패드와; 상기 게이트라인과 접속된 게이트 패드를 구비하며, 상기 게이트 패드 및 데이터 패드는 상기 게이트 절연막 상에 형성된 패드 하부 전극과; 상기 패드 하부 전극을 노출시키는 콘택홀을 가지는 보호막과; 상기 콘택홀 내에 형성되어 상기 패드 하부 전극과 접속되며 양끝단의 두께가 다른 영역의 두께와 다른 패드 상부 전극을 구비하는 것을 특징으로 한다.
The thin film transistor array substrate according to the present invention includes a gate line formed on the substrate; A data line crossing the gate line and a gate insulating layer therebetween; A data pad connected to the data line; A gate pad connected to the gate line, the gate pad and the data pad including a pad lower electrode formed on the gate insulating layer; A protective film having a contact hole exposing the pad lower electrode; And a pad upper electrode formed in the contact hole and connected to the pad lower electrode, the thickness of both ends being different from the thickness of the region.

Description

박막트랜지스터 어레이 기판 및 그 제조방법{Thin Film Transistor Array Substrate And Fabricating Method Thereof} Thin Film Transistor Array Substrate And Fabricating Method Thereof}             

도 1은 종래 액정 표시 패널을 나타내는 사시도이다.1 is a perspective view illustrating a conventional liquid crystal display panel.

도 2는 본 발명에 따른 액정 표시 패널의 박막트랜지스터 어레이 기판을 나타내는 평면도이다.2 is a plan view illustrating a thin film transistor array substrate of a liquid crystal display panel according to the present invention.

도 3은 도 2에서 선"Ⅰ-Ⅰ'", Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.FIG. 3 is a cross-sectional view illustrating a thin film transistor array substrate taken along lines "I-I '", II-II' ", and" III-III '"in FIG. 2.

도 4a 및 도 4b는 관련기술의 리프트 오프 공정을 이용하여 형성되는 게이트 패드 및 데이터패드 각각을 나타내는 단면도이다.4A and 4B are cross-sectional views illustrating gate pads and data pads each formed using a lift-off process of the related art.

도 5a 및 도 5b는 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제1 마스크공정을 상세히 나타내는 평면도 및 단면도이다.5A and 5B are plan and cross-sectional views illustrating in detail a first mask process in the method of manufacturing a thin film transistor array substrate according to the present invention.

도 6a 및 도 6b는 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제2 마스크공정을 상세히 나타내는 평면도 및 단면도이다.6A and 6B are plan and cross-sectional views illustrating a second mask process in detail in a method of manufacturing a thin film transistor array substrate according to the present invention.

도 7a 및 도 7b는 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제3 마스크공정을 상세히 나타내는 평면도 및 단면도이다.7A and 7B are plan and cross-sectional views illustrating a third mask process in detail in a method of manufacturing a thin film transistor array substrate according to the present invention.

도 8a 내지 도 8f는 도 7a 및 도 7b에 도시된 제3 마스크공정을 상세히 설명 하기 위한 단면도이다.
8A to 8F are cross-sectional views illustrating in detail the third mask process illustrated in FIGS. 7A and 7B.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

1,101 : 기판 2,102 : 게이트라인1,101: substrate 2,102: gate line

4,104 : 데이터라인 6,106 : 게이트전극4,104 data line 6,106 gate electrode

8,108 : 소스전극 10,110 : 드레인전극8,108 source electrode 10,110 drain electrode

12,112 : 게이트절연막 14,114 : 활성층12,112: gate insulating film 14,114: active layer

16,116 : 오믹접촉층 18,118,124,126 : 보호막16,116: ohmic contact layer 18,118,124,126: protective film

20,120 : 콘택홀 22,122 : 화소 전극
20,120: contact hole 22,122: pixel electrode

본 발명은 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것으로, 특히 마스크 공정수를 줄임과 아울러 패드의 전식을 방지하여 신뢰성을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.The present invention relates to a thin film transistor array substrate and a method for manufacturing the same, and more particularly, to a thin film transistor array substrate and a method for manufacturing the same, which can improve reliability by reducing the number of mask processes and preventing the transfer of pads.

통상, 액정 표시 장치(Liquid Crystal Display; LCD)는 액정 패널에 매트릭스 형태로 배열된 액정셀들 각각이 비디오 신호에 따라 광투과율을 조절함으로써 화상을 표시하게 된다. In general, a liquid crystal display (LCD) displays an image by adjusting light transmittance of each of the liquid crystal cells arranged in a matrix form on the liquid crystal panel according to a video signal.

이러한 액정 표시 장치는 도 1에 도시된 바와 같이 액정을 사이에 두고 서로 대향하여 합착된 박막 트랜지스터 어레이 기판(70) 및 칼러 필터 어레이 기판(80)을 구비한다.As shown in FIG. 1, the liquid crystal display includes a thin film transistor array substrate 70 and a color filter array substrate 80 bonded to each other with the liquid crystal interposed therebetween.

칼라 필터 어레이 기판(80)은 빛샘 방지를 위한 블랙 매트릭스(18)와, 칼러 구현을 위한 칼러 필터(12), 화소 전극(22)과 수직전계를 이루는 공통전극(14)과, 그들 위에 액정 배향을 위해 도포된 상부 배향막으로 구성된다. The color filter array substrate 80 includes a black matrix 18 for preventing light leakage, a color filter 12 for implementing color, a common electrode 14 forming a vertical electric field with the pixel electrode 22, and a liquid crystal alignment thereon. It consists of an upper alignment film applied for.

박막 트랜지스터 어레이 기판(70)은 서로 교차되게 형성된 게이트라인(2) 및 데이터라인(4)과, 그들(2,4)의 교차부에 형성된 박막트랜지스터(30)와, 박막트랜지스터(30)와 접속된 화소 전극(22)과, 그들 위에 액정 배향을 위해 도포된 하부 배향막으로 구성된다. 또한, 박막트랜지스터 어레이 기판은 게이트 라인으로부터 신장된 게이트 패드(50)와, 데이터 라인(4)으로부터 신장된 데이터패드(60)를 더 구비한다. The thin film transistor array substrate 70 is connected to the gate line 2 and the data line 4 formed to intersect with each other, the thin film transistor 30 formed at the intersection of them 2 and 4, and the thin film transistor 30. The pixel electrode 22, and a lower alignment film coated thereon for liquid crystal alignment. The thin film transistor array substrate further includes a gate pad 50 extending from the gate line and a data pad 60 extending from the data line 4.

이러한 액정 표시 장치에서 박막 트랜지스터 어레이 기판(70)은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 어레이 기판(70)은 마스크 공정 수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토리소그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막트랜지스터 어레이 기판(70)의 제조공정을 단순화하여 제조단가를 줄일 수 있는 방안이 요구되고 있다.
In such a liquid crystal display device, the thin film transistor array substrate 70 includes a semiconductor process and requires a plurality of mask processes, and thus, the manufacturing process is complicated, which is an important cause of an increase in the manufacturing cost of the liquid crystal panel. In order to solve this problem, the thin film transistor array substrate 70 is developing in a direction of reducing the number of mask processes. This is because one mask process includes many processes such as a thin film deposition process, a cleaning process, a photolithography process, an etching process, a photoresist stripping process, an inspection process, and the like. Accordingly, in recent years, a method for reducing the manufacturing cost by simplifying the manufacturing process of the thin film transistor array substrate 70 is required.

따라서, 본 발명의 목적은 마스크 공정수를 줄일 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다. Accordingly, an object of the present invention relates to a thin film transistor array substrate and a method of manufacturing the same, which can reduce the number of mask processes.

또한, 본 발명의 다른 목적은 패드의 전식의 방지하여 신뢰성을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
In addition, another object of the present invention relates to a thin film transistor array substrate and a method for manufacturing the same that can improve the reliability by preventing the pad transfer.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판은 기판 상에 형성된 게이트라인과; 상기 게이트라인과 게이트 절연막을 사이에 두고 교차하는 데이터라인과; 상기 데이터라인과 접속된 데이터 패드와; 상기 게이트라인과 접속된 게이트 패드를 구비하며, 상기 게이트 패드 및 데이터 패드는 상기 게이트 절연막 상에 형성된 패드 하부 전극과; 상기 패드 하부 전극을 노출시키는 콘택홀을 가지는 보호막과; 상기 콘택홀 내에 형성되어 상기 패드 하부 전극과 접속되며 양끝단의 두께가 다른 영역의 두께와 다른 패드 상부 전극을 구비하는 것을 특징으로 한다.In order to achieve the above object, the thin film transistor array substrate according to the present invention comprises a gate line formed on the substrate; A data line crossing the gate line and a gate insulating layer therebetween; A data pad connected to the data line; A gate pad connected to the gate line, the gate pad and the data pad including a pad lower electrode formed on the gate insulating layer; A protective film having a contact hole exposing the pad lower electrode; And a pad upper electrode formed in the contact hole and connected to the pad lower electrode, the thickness of both ends being different from the thickness of the region.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 형성된 게이트라인을 형성하는 단계와; 상기 게이트 라인을 덮도록 상기 기판 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 데이터라인, 상기 게이트라인과 접속된 게이트 패드 하부 전극 및 상기 데이터라인과 접속된 패드 하부 전극을 형성하는 단계와; 상기 게이트 패드 하부 전극 및 데이터 패드 하부 전극을 노출시키는 제1 및 제2 콘택홀을 가지는 보호막을 형성함과 아울러 상기 제1 콘택홀 내에 상기 게이트 패드 하부 전극과 접속되는 게이트 패드 상부 전극, 상기 제2 콘택홀 내에 상기 데이터 패드 하부 전극과 접속되는 데이터 패드 상부 전극을 형성하는 단계를 포함하며, 상기 게이트 패드 상부 전극 및 데이터 패드 상부 전극은 양끝단의 두께가 다른 영역의 두께와 다른 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a thin film transistor array substrate according to the present invention comprises the steps of forming a gate line formed on the substrate; Forming a gate insulating film on the substrate to cover the gate line; Forming a data line, a gate pad lower electrode connected to the gate line, and a pad lower electrode connected to the data line on the gate insulating layer; A gate pad upper electrode connected to the gate pad lower electrode in the first contact hole and forming a passivation layer having first and second contact holes exposing the gate pad lower electrode and the data pad lower electrode; And forming a data pad upper electrode connected to the data pad lower electrode in the contact hole, wherein the gate pad upper electrode and the data pad upper electrode are different from the thicknesses of the other regions.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above object will be apparent from the description of the embodiments with reference to the accompanying drawings.

이하, 도 2 내지 도 8f를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 2 to 8F.

도 2는 본 발명에 따른 액정 표시 패널의 박막트랜지스터 어레이 기판을 나타내는 평면도이며, 도 3은 도 2에서 선"Ⅰ-Ⅰ'", "Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.FIG. 2 is a plan view illustrating a thin film transistor array substrate of a liquid crystal display panel according to the present invention, and FIG. 3 is cut along the lines "I-I '", "II-II'", and "III-III '" in FIG. 2. It is sectional drawing which shows one thin film transistor array board | substrate.

도 2 및 도 3에 도시된 박막트랜지스터 어레이 기판은 각 화소 영역을 정의하는 게이트 라인(102) 및 데이터 라인(104), 그 게이트 라인(102) 및 데이터라인(104)과 접속된 박막트랜지스터와, 화소영역에 형성되어 박막트랜지스터와 접속된 화소 전극(122)을 구비한다.The thin film transistor array substrate shown in FIGS. 2 and 3 includes a gate line 102 and a data line 104 defining each pixel area, a thin film transistor connected to the gate line 102 and the data line 104; The pixel electrode 122 is formed in the pixel area and connected to the thin film transistor.

게이트 라인(102)은 게이트 패드(150)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드(150)는 게이트라인(102)과 콘택부(170)를 통해 접속되며 소스/드레인 금속으로 형성된 게이트 패드 하부 전극(152)과, 보호막(118)을 관통하는 제1 콘택홀(154) 내에 형성되는 게이트 패드 상부 전극(156)을 구비한다. 게이트 패드 하부 전극(152)은 그 하부에 위치하는 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체 패턴(115)과 중첩되게 형성된다.The gate line 102 is connected to a gate driver (not shown) through the gate pad 150. The gate pad 150 is connected through the gate line 102 and the contact portion 170 and is formed through the gate pad lower electrode 152 formed of a source / drain metal, and the first contact hole 154 penetrating through the passivation layer 118. And a gate pad upper electrode 156 formed therein. The gate pad lower electrode 152 is formed to overlap the semiconductor pattern 115 including the active layer 114 and the ohmic contact layer 116 disposed under the gate pad lower electrode 152.

콘택부(170)는 보호막(118) 및 게이트 절연막(112)을 관통하여 게이트 라인(102)의 끝단과 게이트 패드 하부 전극(152)의 끝단을 노출시키는 제3 콘택홀(158)과, 그 제3 콘택홀(158)을 통해 게이트 라인(102) 및 게이트 패드 하부 전극(152)을 연결하기 위한 콘택전극(168)을 구비한다. 이러한 콘택부(170)는 박막트랜지스터 어레이 기판과 칼라필터 어레이 기판을 합착하는 데 이용되는 실링재(도시하지 않음) 내부에 형성된다.The contact portion 170 penetrates the passivation layer 118 and the gate insulating layer 112 to expose the end of the gate line 102 and the end of the gate pad lower electrode 152, and the third contact hole 158. The contact electrode 168 is provided to connect the gate line 102 and the gate pad lower electrode 152 through the three contact holes 158. The contact portion 170 is formed in a sealing material (not shown) used to bond the thin film transistor array substrate and the color filter array substrate.

데이터 라인(104)은 데이터 패드(160)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드(160)는 데이터라인(104)으로부터 신장된 데이터 패드 하부 전극(162)과, 보호막(118)을 관통하는 제2 콘택홀(164) 내에 형성되는 데이터 패드 상부 전극(166)으로 구성된다. 데이터 패드 하부 전극(162)은 그 하부에 위치하는 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체 패턴(115)과 중첩되게 형성된다.The data line 104 is connected to a data driver (not shown) through the data pad 160. The data pad 160 includes a data pad lower electrode 162 extending from the data line 104 and a data pad upper electrode 166 formed in the second contact hole 164 penetrating the passivation layer 118. . The data pad lower electrode 162 is formed to overlap the semiconductor pattern 115 including the active layer 114 and the ohmic contact layer 116 disposed under the data pad lower electrode 162.

박막트랜지스터는 게이트라인(102)으로부터의 게이트신호에 응답하여 데이터라인(104)으로부터의 데이터신호를 선택적으로 화소 전극(122)에 공급한다. 이를 위해, 박막트랜지스터는 게이트 라인(102)과 접속된 게이트 전극(106), 데이터 라인(104)에 포함된 소스 전극(108), 화소 전극(122)과 접속된 드레인 전극(110), 게이트 전극(106)과 게이트 절연막(112)을 사이에 두고 중첩되면서 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 활성층(114), 활성층(114)과 소스 전극(108) 및 드레인 전극(110)과의 오믹 접촉을 위한 오믹 접촉층(116)을 구비한다.The thin film transistor selectively supplies the data signal from the data line 104 to the pixel electrode 122 in response to the gate signal from the gate line 102. To this end, the thin film transistor includes a gate electrode 106 connected to the gate line 102, a source electrode 108 included in the data line 104, a drain electrode 110 connected to the pixel electrode 122, and a gate electrode. An active layer 114, an active layer 114, a source electrode 108, and a drain electrode overlapping each other with the 106 and the gate insulating layer 112 interposed therebetween to form a channel between the source electrode 108 and the drain electrode 110. An ohmic contact layer 116 for ohmic contact with 110.

화소 전극(122)은 데이터라인(104)과 게이트라인(102)의 교차로 마련된 화소영역에서 보호막(118) 및 게이트 절연막(112)을 관통하는 화소홀(134) 내에 형성되며, 그 화소홀(134)을 통해 노출된 드레인 전극(110)과 측면 접속된다. 그리고, 화소전극(122)은 보호막(118)의 측면까지 형성되며 보호막(118)의 측면에서 위로 갈수록 두께가 감소한다. 이 화소 전극(122)은 박막트랜지스터를 통해 공급된 데이터 신호에 의해 공통전극(도시하지 않음)과 전위차를 발생시킨다. 이 전위차에 의해 액정이 회전하게 되며 액정의 회전 정도에 따라서 광투과량이 결정된다. The pixel electrode 122 is formed in the pixel hole 134 that passes through the passivation layer 118 and the gate insulating layer 112 in the pixel region formed at the intersection of the data line 104 and the gate line 102, and the pixel hole 134. Side surface is connected to the exposed drain electrode 110 through ()). The pixel electrode 122 is formed up to the side of the passivation layer 118 and decreases in thickness from the side of the passivation layer 118 upward. The pixel electrode 122 generates a potential difference from a common electrode (not shown) by the data signal supplied through the thin film transistor. This potential difference causes the liquid crystal to rotate, and the light transmittance is determined by the degree of rotation of the liquid crystal.

이러한 본 발명에 따른 박막트랜지스터 어레이 기판은 게이트 패드(150) 및 데이터 패드(160)의 패드 하부 전극(152,162)을 소스/드레인 금속으로 형성한다. 이러한 패드 하부 전극(152,162)과 콘택홀(154,164)을 통해 접속되는 패드 상부 전극(156,166)은 리프트 오프 공정에 의해 도 3에 도시된 바와 같이 완만한 경사각을 가지는 보호막(118)의 측면을 덮도록 형성된다. 그리고, 패드 상부 전극(156,166)은 보호막(118)의 측면까지 형성되며 보호막(118)의 측면에서 위로 갈수록 두께가 감소한다. 보호막(118)의 측면을 덮도록 형성되는 패드 상부 전극(156,166)은 관련 기술의 리프트 오프 공정에 의해 형성되는 패드 상부 전극(256,266)에 비해 전식이 방지됨과 아울러 신뢰성이 향상된다. 이에 대한 상세한 설명을 도 4a 및 도 4b를 결부하여 상세히 설명하기로 한다.The thin film transistor array substrate according to the present invention forms the gate pad 150 and the pad lower electrodes 152 and 162 of the data pad 160 as source / drain metals. The pad upper electrodes 156 and 166 connected to the pad lower electrodes 152 and 162 and the contact holes 154 and 164 may cover the side surfaces of the passivation layer 118 having a gentle inclination angle as shown in FIG. 3 by a lift-off process. Is formed. In addition, the pad upper electrodes 156 and 166 may be formed to the side surface of the passivation layer 118, and the thickness thereof may decrease from the side of the passivation layer 118 upward. The pad upper electrodes 156 and 166 formed to cover the side surface of the passivation layer 118 are prevented from being electroformed and improved in reliability compared to the pad upper electrodes 256 and 266 formed by the lift-off process of the related art. Detailed description thereof will be described in detail with reference to FIGS. 4A and 4B.

관련기술의 리프트 오프 공정에 의해 형성되는 게이트 패드 상부 전극(256) 과 데이터 패드 상부 전극(266)은 도 4a 및 도 4b에 도시된 바와 같이 상대적으로 급한 경사각을 가지는 보호막(218) 및/또는 게이트 절연막(212)의 측면 상에 형성되지 못한다. 이는 게이트 패드 상부 전극(256)과 데이터 패드 상부 전극(266)을 이루는 투명 도전막이 급한 경사각을 가지는 보호막(218) 상에 제대로 증착되지 못해 리프트 오프 공정시 보호막(218) 아래에서 포토레지스트패턴과 함께 투명도전막이 뜯겨져 나가기 때문이다. 이로 인해 보호막(218)의 측면 상에 형성되지 못하는 데이터 패드 상부 전극(266)에 의해 데이터 패드 하부 전극(262)이 노출되는 경우가 종종 발생된다. 이 경우, 노출된 데이터 패드 하부 전극(262)으로 수분이 침투되어 데이터 패드 하부 전극(262)이 전식되는 문제점이 있다. The gate pad upper electrode 256 and the data pad upper electrode 266 formed by the lift-off process of the related art have a protective film 218 and / or gate having a relatively steep inclination angle as shown in FIGS. 4A and 4B. It cannot be formed on the side of the insulating film 212. This is because the transparent conductive films constituting the gate pad upper electrode 256 and the data pad upper electrode 266 cannot be deposited properly on the protective film 218 having a sharp inclination angle, together with the photoresist pattern under the protective film 218 during the lift-off process. This is because the transparent conductive film is torn off. As a result, the data pad lower electrode 262 is often exposed by the data pad upper electrode 266 which cannot be formed on the side surface of the passivation layer 218. In this case, moisture penetrates into the exposed data pad lower electrode 262, thereby transferring the data pad lower electrode 262.

반면에 본원 발명에 따른 게이트 패드 하부 전극(152)과 데이터 패드 하부 전극(162)은 도 3에 도시된 바와 같이 완만한 경사각을 가지는 보호막(118)의 측면을 덮도록 형성되므로 수분 침투가 어려워 패드 하부 전극(152,162)의 전식을 방지할 수 있다.On the other hand, the gate pad lower electrode 152 and the data pad lower electrode 162 according to the present invention are formed to cover the side surface of the passivation layer 118 having a gentle inclination angle as shown in FIG. Electrolysis of the lower electrodes 152 and 162 can be prevented.

도 5a 및 도 5b는 본 발명에 따른 박막트랜지스터 어레이 기판의 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.5A and 5B are a plan view and a cross-sectional view for describing a first mask process of a thin film transistor array substrate according to the present invention.

도 5a 및 도 5b를 참조하면, 하부기판(101) 상에 게이트라인(102), 게이트전극(106)을 포함하는 제1 도전패턴군이 형성된다.5A and 5B, a first conductive pattern group including a gate line 102 and a gate electrode 106 is formed on the lower substrate 101.

하부기판(101) 상에 스퍼터링 등의 증착방법을 통해 게이트금속층이 형성된다. 이 게이트금속층이 포토리소그래피공정과 식각공정으로 패터닝됨으로써 게이트라인(102) 및 게이트전극(106)을 포함하는 제1 도전패턴군이 형성된다. 게이트 금속층으로는 Al계, Mo계, Cr계, Cu계, Al합금, Mo합금, Cr합금, Cu합금 등 금속의 단일층 또는 다중층 구조가 이용된다.The gate metal layer is formed on the lower substrate 101 through a deposition method such as sputtering. The gate metal layer is patterned by a photolithography process and an etching process to form a first group of conductive patterns including the gate line 102 and the gate electrode 106. As the gate metal layer, a single layer or a multilayer structure of a metal such as Al, Mo, Cr, Cu, Al alloy, Mo alloy, Cr alloy, Cu alloy is used.

도 6a 및 도 6b를 참조하면, 제1 도전패턴군이 형성된 하부기판(101) 상에 게이트절연막(112)이 형성되고, 그 위에 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴(115)과; 데이터라인(104), 소스전극(108), 드레인전극(110), 게이트 패드 하부 전극(152) 및 데이터 패드 하부 전극(162)을 포함하는 제2 도전패턴군이 형성된다.6A and 6B, a gate insulating film 112 is formed on a lower substrate 101 on which a first conductive pattern group is formed, and a semiconductor pattern including an active layer 114 and an ohmic contact layer 116 thereon. 115; A second conductive pattern group including a data line 104, a source electrode 108, a drain electrode 110, a gate pad lower electrode 152, and a data pad lower electrode 162 is formed.

제1 도전패턴군이 형성된 하부 기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(112), 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. 게이트 절연막(112)으로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이, 소스/드레인 금속층으로는 Al계, Mo계, Cr계, Cu계, Al합금, Mo합금, Cr합금, Cu합금 등 금속의 단일층 또는 이중층 구조가 이용된다.On the lower substrate 101 on which the first conductive pattern group is formed, the gate insulating layer 112, the amorphous silicon layer, the amorphous silicon layer doped with impurities, and the source / drain metal layer are sequentially formed through a deposition method such as PECVD or sputtering. do. An inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) may be used as the gate insulating layer 112, and an Al, Mo, Cr, Cu, Al alloy, Mo alloy, or Cr may be used as the source / drain metal layer. Single-layer or double-layer structures of metals such as alloys and Cu alloys are used.

그리고, 소스/드레인 금속층 위에 채널부가 다른 소스/드레인패턴부보다 낮은 높이를 가지는 포토레지스트패턴이 형성된다. 이 포토레지스트 패턴을 이용한 습식 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(104), 소스 전극(108), 그 소스 전극(108)과 일체화된 드레인 전극(110), 게이트 패드 하부 전극(152) 및 데이터 패드 하부 전극(162)을 포함하는 제2 도전패턴군이 형성된다.Then, a photoresist pattern having a height lower than that of other source / drain pattern portions is formed on the source / drain metal layer. The source / drain metal layer is patterned by a wet etching process using the photoresist pattern, so that the data line 104, the source electrode 108, the drain electrode 110 integrated with the source electrode 108, and the lower gate pad lower electrode 152. ) And a second conductive pattern group including the data pad lower electrode 162 is formed.

그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 불순물이 도핑된 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹 접촉층 (116)과 활성층(114)이 형성된다.Then, the ohmic contact layer 116 and the active layer 114 are formed by simultaneously patterning the amorphous silicon layer and the amorphous silicon layer doped with impurities by a dry etching process using the same photoresist pattern.

그리고, 애싱(Ashing) 공정으로 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 제거된 후 건식 식각 공정으로 채널부의 소스/드레인 패턴 및 오믹 접촉층(116)이 식각된다. 이에 따라, 채널부의 활성층(114)이 노출되고 소스 전극(108)과 드레인 전극(110)은 분리된다.After the ashing process removes the photoresist pattern having a relatively low height from the channel portion, the source / drain pattern of the channel portion and the ohmic contact layer 116 are etched by the dry etching process. Accordingly, the active layer 114 of the channel portion is exposed and the source electrode 108 and the drain electrode 110 are separated.

이어서, 스트립 공정으로 제2 도전패턴군 위에 남아 있는 포토레지스트 패턴이 제거된다.Subsequently, the photoresist pattern remaining on the second conductive pattern group is removed by a stripping process.

도 7a 및 도 7b를 참조하면, 제2 도전 패턴군이 형성된 게이트 절연막(112) 상에 보호막(118)이 형성되고, 화소 전극(122), 게이트 패드 상부 전극(156) 및 데이터 패드 상부 전극(166)을 포함하는 제3 도전 패턴군이 형성된다. 이에 대해서 도 8a 내지 도 8e를 결부하여 상세히 설명하기로 한다.7A and 7B, a passivation layer 118 is formed on the gate insulating layer 112 on which the second conductive pattern group is formed, and the pixel electrode 122, the gate pad upper electrode 156, and the data pad upper electrode ( A third conductive pattern group including 166 is formed. This will be described in detail with reference to FIGS. 8A to 8E.

도 8a에 도시된 바와 같이 제2 도전 패턴군이 형성된 게이트 절연막(112)의 전면에 전면 보호막(118)이 형성된다. 보호막(118)의 재료로는 게이트 절연막(112)과 동일한 무기 절연 물질이나, 유기 절연 물질이 이용된다. 그리고, 보호막(118) 위에 제3 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴(180)이 형성된다.As shown in FIG. 8A, a front passivation layer 118 is formed on an entire surface of the gate insulating layer 112 on which the second conductive pattern group is formed. As the material of the protective film 118, the same inorganic insulating material as the gate insulating film 112 or an organic insulating material is used. The photoresist pattern 180 is formed on the passivation layer 118 by a photolithography process using a third mask.

그 다음, 포토레지스트 패턴(180)을 이용한 건식 식각 공정으로 보호막(118) 및 게이트 절연막(112)이 패터닝된다. 이에 따라, 도 8b와 같이 보호막(118)과 게이트 절연막(112)을 관통하는 화소홀(132) 및 제3 콘택홀(158)이 형성된다. 화소홀(132)은 화소전극(122)이 형성되어질 부분에서 보호막(118) 및 게이트 절연막 (112)을 관통하여 드레인전극(110), 그 아래의 오믹접촉층(116) 및 활성층(114) 각각의 측면을 노출시킨다. 그리고, 제3 콘택홀(158)은 보호막(118) 및 게이트 절연막(112)을 관통하여 게이트 라인(102) 및 게이트 패드 하부 전극(152) 각각의 끝단을 노출시킨다. Next, the passivation layer 118 and the gate insulating layer 112 are patterned by a dry etching process using the photoresist pattern 180. Accordingly, as illustrated in FIG. 8B, the pixel hole 132 and the third contact hole 158 penetrating the passivation layer 118 and the gate insulating layer 112 are formed. The pixel hole 132 penetrates through the passivation layer 118 and the gate insulating layer 112 at the portion where the pixel electrode 122 is to be formed, and each of the drain electrode 110, the ohmic contact layer 116 and the active layer 114 thereunder. Expose the sides. The third contact hole 158 penetrates through the passivation layer 118 and the gate insulating layer 112 to expose ends of each of the gate line 102 and the gate pad lower electrode 152.

이어서, 애싱(Ashing) 공정으로 게이트 패드 하부 전극(152) 및 데이터 패드 하부 전극(162) 상부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴(180)이 도 8c에 도시된 바와 같이 제거된 후 게이트 패드 하부 전극(152) 및 데이터 패드 하부 전극(162) 상의 보호막(118)이 일부 남도록 건식 식각된다.Subsequently, after the ashing process, the photoresist pattern 180 having a relatively low height above the gate pad lower electrode 152 and the data pad lower electrode 162 is removed as shown in FIG. 8C, and then the gate pad is removed. The protective layer 118 on the lower electrode 152 and the data pad lower electrode 162 may be dry-etched so that a portion thereof remains.

그런 다음, 애싱된 포토레지스트 패턴을 마스크로 보호막(118)이 불산계열의 식각액을 이용한 습식식각공정으로 패터닝됨으로써 도 8d에 도시된 바와 같이 게이트 패드 하부 전극(152)과 데이터 패드 하부 전극(162)을 각각 노출시키는 제1 및 제2 콘택홀(154,164)이 형성된다. 보호막(118)에서 화소홀(132)과 제1 내지 제3 콘택홀(154, 164, 158)이 형성된 부분에서는 보호막(118)의 과식각으로 포토레지스트 패턴(180)의 에지부가 보호막(118)의 에지부 보다 돌출된 형태(미도시)를 갖는다.Then, the protective layer 118 is patterned by a wet etching process using a hydrofluoric acid-based etching solution using the ashed photoresist pattern as a mask, so that the gate pad lower electrode 152 and the data pad lower electrode 162 are shown in FIG. 8D. First and second contact holes 154 and 164 respectively exposing the gaps. In the portion of the passivation layer 118 where the pixel holes 132 and the first to third contact holes 154, 164, and 158 are formed, an edge portion of the photoresist pattern 180 may be overetched by the passivation layer 118. It has a shape (not shown) protruding more than the edge portion of.

여기서, 불산계열의 식각액, 예를 들어 NH4F, HF, BOE(Buffered Oxide Etchant) 등이 이용된다. 특히, BOE는 금속 보다 질화실리콘(SiOx) 등의 무기 절연 물질과의 반응성이 커 보호막(118)만 선택적으로 식각한다. 이러한 BOE에 의해 식각된 보호막(118)은 완만한 경사각을 가지도록 형성된다. Here, an etching solution of hydrofluoric acid, for example, NH 4 F, HF, BOE (Buffered Oxide Etchant), and the like are used. In particular, since BOE is more reactive with an inorganic insulating material such as silicon nitride (SiOx) than metal, only the protective film 118 is selectively etched. The protective film 118 etched by the BOE is formed to have a gentle inclination angle.

이어서, 도 8e와 같이 상기 포토레지스트 패턴(180)이 존재하는 박막 트랜지스터 기판 상에 투명도전막(182)이 스퍼터링 등과 같의 증착 방법으로 전면 형성된다. 투명도전막(182)으로는 인듐 주석 산화물(Indium Tin Oxide : ITO)이나 주석 산화물(Tin Oxide : TO) 또는 인듐 아연 산화물(Indium Zinc Oxide : IZO) 또는 인듐 주석 아연 산화물(Indium Tin Zinc Oxide : ITZO) 등이 이용된다. Subsequently, as shown in FIG. 8E, the transparent conductive film 182 is formed on the entire surface of the thin film transistor substrate on which the photoresist pattern 180 is present by a deposition method such as sputtering. The transparent conductive film 182 may be formed of indium tin oxide (ITO), tin oxide (TO) or indium zinc oxide (IZO), or indium tin zinc oxide (ITZO). Etc. are used.

그리고, 리프트-오프 공정으로 포토레지스트 패턴(180)과 그 위의 투명도전막(182)이 함께 제거됨으로써 투명도전막(182)이 패터닝된다. 이에 따라, 도 8f와 같이 화소홀(132)과 제1 내지 제3 컨택홀(154, 164, 158) 각각에 화소 전극(122), 게이트 하부 상부 전극(152), 데이터 하부 상부 전극(162) 및 연결전극(168)을 포함하는 제3 도전패턴군이 형성된다.The transparent conductive film 182 is patterned by removing the photoresist pattern 180 and the transparent conductive film 182 thereon in a lift-off process. Accordingly, as illustrated in FIG. 8F, the pixel electrode 122, the gate lower upper electrode 152, and the data lower upper electrode 162 are respectively formed in the pixel hole 132 and the first to third contact holes 154, 164, and 158. And a third conductive pattern group including the connection electrode 168.

이 때, 돌출된 포토레지스트 패턴(180)의 에지부에 의해 그와 보호막(118)의 에지부 사이에서 직진성을 갖고 증착된 투명도전층(182)은 오픈되거나, 상대적으로 얇게 증착되어 스트립퍼가 쉽게 침투할 수 있다. 그 결과, 투명도전층이 덮힌 포토레지스트패턴은 스트립퍼에 의해 보호막(118)으로부터 쉽게 분리된다.At this time, the transparent conductive layer 182 deposited with the straightness between the edge portion of the protruding photoresist pattern 180 and the edge portion of the protective film 118 is opened or deposited relatively thinly so that the stripper easily penetrates. can do. As a result, the photoresist pattern covered with the transparent conductive layer is easily separated from the protective film 118 by the stripper.

이와 같이, 리프트-오프 공정으로 투명도전층(182)의 불필요한 부분이 포토레지스트 패턴(180)과 함께 제거됨으로써 제3 도전 패턴군은 보호막(118)과 경계를 이루며 형성된다. 구체적으로, 화소 전극(122)은 화소홀(132) 내에 형성되어 노출된 드레인 전극(110)과 측면 접속된다. 게이트 패드 상부 전극(156) 각각은 제1 콘택홀(154) 내에 형성되어 게이트 패드 하부 전극(152)과 접속된다. 그리고, 데이터 패드 상부 전극(166)은 제2 콘택홀(164) 내에 형성되어 데이터 패드 하부 전극 (162)과 측면 접속된다. 이러한 화소전극(122), 게이트 패드 상부 전극(156) 및 데이터 패드 상부 전극(166)은 보호막(118)의 측면까지 형성되며 보호막(118)의 측면에서 위로 갈수록 두께가 감소한다.
As such, the unnecessary portion of the transparent conductive layer 182 is removed together with the photoresist pattern 180 by the lift-off process, so that the third conductive pattern group forms a boundary with the passivation layer 118. In detail, the pixel electrode 122 is formed in the pixel hole 132 and is laterally connected to the exposed drain electrode 110. Each of the gate pad upper electrodes 156 is formed in the first contact hole 154 to be connected to the gate pad lower electrode 152. The data pad upper electrode 166 is formed in the second contact hole 164 and is laterally connected to the data pad lower electrode 162. The pixel electrode 122, the gate pad upper electrode 156, and the data pad upper electrode 166 are formed to the side of the passivation layer 118, and the thickness thereof decreases upward from the side of the passivation layer 118.

상술한 바와 같이, 본 발명에 따른 박막트랜지스터 어레이 기판 및 그 제조방법은 게이트 패드 및 데이터 패드를 동일 금속으로 동일 구조로 형성된다. 그리고, 게이트 패드 및 데이터 패드의 하부 전극을 노출시키는 콘택홀이 완만한 경사각을 가지도록 형성한다. 이에 따라, 게이트 패드 및 데이터 패드의 상부 전극이 그 하부 전극과 보호막 상에 형성되므로 패드 전극의 전식을 방지할 수 있어 선결함이 방지된다.As described above, the thin film transistor array substrate and the method of manufacturing the same according to the present invention are formed of the same structure using the gate pad and the data pad in the same metal. The contact hole exposing the lower electrodes of the gate pad and the data pad is formed to have a gentle inclination angle. Accordingly, since the upper electrodes of the gate pad and the data pad are formed on the lower electrode and the passivation layer, it is possible to prevent the pad electrodes from being transferred, thereby preventing predecessors.

또한, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법은 리프트-오프 공정을 적용함으로써 마스크 공정을 절감할 수 있게 된다. 이에 따라, 본 발명은 3마스크 공정으로 박막 트랜지스터 기판을 제조할 수 있게 되므로 공정을 단순화하여 제조 원가를 절감할 수 있음과 아울러 제조 수율을 향상시킬 수 있게 된다.In addition, the thin film transistor substrate and the manufacturing method thereof according to the present invention can reduce the mask process by applying a lift-off process. Accordingly, the present invention can manufacture the thin film transistor substrate in a three-mask process, thereby simplifying the process can reduce the manufacturing cost and improve the manufacturing yield.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (12)

기판 상에 형성된 게이트라인과;A gate line formed on the substrate; 상기 게이트라인과 게이트 절연막을 사이에 두고 교차하는 데이터라인과;A data line crossing the gate line and a gate insulating layer therebetween; 상기 데이터라인과 접속된 데이터 패드와;A data pad connected to the data line; 상기 게이트라인과 접속된 게이트 패드를 구비하며,A gate pad connected to the gate line, 상기 게이트 패드 및 데이터 패드는The gate pad and the data pad 상기 게이트 절연막 상에 형성된 패드 하부 전극과;A pad lower electrode formed on the gate insulating film; 상기 패드 하부 전극을 노출시키는 콘택홀을 가지는 보호막과;A protective film having a contact hole exposing the pad lower electrode; 상기 콘택홀 내에 형성되어 상기 패드 하부 전극과 접속되고, 상기 보호막의 측면까지 형성되며 보호막의 측면에서 위로 갈수록 두께가 감소하는 패드 상부 전극을 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.And a pad upper electrode formed in the contact hole and connected to the pad lower electrode, formed to the side of the passivation layer and decreasing in thickness from the side of the passivation layer. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 게이트라인과 상기 게이트 패드의 패드 하부 전극을 접속시키기 위한 콘택부를 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.And a contact portion for connecting the gate line and the pad lower electrode of the gate pad. 제 3 항에 있어서,The method of claim 3, wherein 상기 콘택부는The contact portion 상기 게이트 절연막 및 상기 보호막을 관통하여 상기 게이트라인의 끝단과 상기 게이트 패드 하부 전극의 끝단을 노출시키는 제2 콘택홀과;A second contact hole penetrating the gate insulating layer and the passivation layer to expose an end of the gate line and an end of the gate pad lower electrode; 상기 제2 콘택홀 내에 형성되어 상기 게이트 라인 및 상기 게이트 패드 하부 전극을 연결시키는 콘택전극을 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.And a contact electrode formed in the second contact hole to connect the gate line and the lower electrode of the gate pad. 제 3 항에 있어서,The method of claim 3, wherein 상기 콘택부는 상기 박막트랜지스터 어레이 기판과 컬러필터 어레이 기판을 합착시키는 실링재 내부에 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.The contact portion is a thin film transistor array substrate, characterized in that formed in the sealing material for bonding the thin film transistor array substrate and the color filter array substrate. 제 1 항에 있어서,The method of claim 1, 상기 게이트라인 및 상기 데이터라인과 접속된 박막트랜지스터와;A thin film transistor connected to the gate line and the data line; 상기 보호막을 관통하는 화소홀과;A pixel hole penetrating the protective film; 상기 화소홀 내에 보호막의 측면까지 형성되어 보호막의 측면에서 위로 갈수록 두께가 감소하며 상기 박막트랜지스터의 드레인전극과 접속되는 화소전극을 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.And a pixel electrode which is formed in the pixel hole to the side of the passivation layer and decreases in thickness from the side of the passivation layer and is connected to the drain electrode of the thin film transistor. 기판 상에 형성된 게이트라인을 형성하는 단계와;Forming a gate line formed on the substrate; 상기 게이트 라인을 덮도록 상기 기판 상에 게이트 절연막을 형성하는 단계와;Forming a gate insulating film on the substrate to cover the gate line; 상기 게이트 절연막 상에 데이터라인, 상기 게이트라인과 접속된 게이트 패드 하부 전극 및 상기 데이터라인과 접속된 패드 하부 전극을 형성하는 단계와;Forming a data line, a gate pad lower electrode connected to the gate line, and a pad lower electrode connected to the data line on the gate insulating layer; 상기 게이트 패드 하부 전극 및 데이터 패드 하부 전극을 노출시키는 제1 및 제2 콘택홀을 가지는 보호막을 형성함과 아울러 상기 제1 콘택홀 내에 상기 게이트 패드 하부 전극과 접속되는 게이트 패드 상부 전극, 상기 제2 콘택홀 내에 상기 데이터 패드 하부 전극과 접속되는 데이터 패드 상부 전극을 형성하는 단계를 포함하며,A gate pad upper electrode connected to the gate pad lower electrode in the first contact hole and forming a passivation layer having first and second contact holes exposing the gate pad lower electrode and the data pad lower electrode; Forming a data pad upper electrode connected to the data pad lower electrode in a contact hole; 상기 게이트 패드 상부 전극 및 데이터 패드 상부 전극은 상기 보호막의 측면까지 형성되며 보호막의 측면에서 위로 갈수록 두께가 감소하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.The gate pad upper electrode and the data pad upper electrode are formed to the side of the passivation layer and the thickness of the thin film transistor array substrate, characterized in that the thickness decreases toward the top of the passivation layer. 삭제delete 제 7 항에 있어서,The method of claim 7, wherein 상기 게이트라인과 상기 게이트 패드의 패드 하부 전극을 접속시키기 위한 콘택부를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.And forming a contact portion for connecting the gate line and the pad lower electrode of the gate pad. 제 9 항에 있어서,The method of claim 9, 상기 콘택부를 형성하는 단계는Forming the contact portion 상기 게이트 절연막 및 상기 보호막을 관통하여 상기 게이트라인의 끝단과 상기 게이트 패드 하부 전극의 끝단을 노출시키는 제2 콘택홀을 형성하는 단계와;Forming a second contact hole penetrating the gate insulating layer and the passivation layer to expose an end of the gate line and an end of the gate pad lower electrode; 상기 제2 콘택홀 내에 상기 게이트 라인 및 상기 게이트 패드 하부 전극을 연결시키는 콘택전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.And forming a contact electrode connecting the gate line and the gate pad lower electrode in the second contact hole. 제 7 항에 있어서,The method of claim 7, wherein 상기 게이트라인 및 상기 데이터라인과 접속된 박막트랜지스터를 형성하는 단계와;Forming a thin film transistor connected to the gate line and the data line; 상기 보호막을 관통하는 화소홀을 형성하는 단계와;Forming a pixel hole penetrating the passivation layer; 상기 화소홀 내에 상기 박막트랜지스터의 드레인전극과 접속되는 화소전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.And forming a pixel electrode connected to the drain electrode of the thin film transistor in the pixel hole. 제 7 항에 있어서,The method of claim 7, wherein 상기 제1 및 제2 콘택홀을 가지는 보호막, 게이트 패드 하부 전극 및 데이터 패드 하부 전극을 형성하는 단계는Forming the passivation layer, the gate pad lower electrode, and the data pad lower electrode having the first and second contact holes, 상기 게이트 패드 하부 전극 및 데이터 패드 하부 전극이 형성된 게이트 절연막 상에 보호막을 형성하는 단계와;Forming a passivation layer on the gate insulating layer on which the gate pad lower electrode and the data pad lower electrode are formed; 상기 보호막 상에 단차진 포토레지스트패턴을 형성하는 단계와;Forming a stepped photoresist pattern on the protective film; 상기 보호막의 에지부보다 상기 포토레지스트 패턴의 에지부가 더 돌출되도록 상기 보호막을 식각하여 제1 및 제2 콘택홀을 형성하는 단계와;Etching the passivation layer so that the edge portion of the photoresist pattern protrudes more than the edge portion of the passivation layer to form first and second contact holes; 상기 포토레지스트 패턴을 덮도록 투명도전막을 형성하는 단계와;Forming a transparent conductive film to cover the photoresist pattern; 상기 투명 도전막이 잔존하는 포토레지스트 패턴을 제거하여 상기 게이트 패드 상부 전극 및 데이터 패드 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.And removing the remaining photoresist pattern to form the gate pad upper electrode and the data pad upper electrode.
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