KR101111920B1 - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

본 발명은 수직형 트랜지스터 및 폴디드 비트 라인 구조를 갖는 반도체 장치 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 장치는, 필라 형상을 가지며 상부와 하부에 전극들이 형성된 액티브 영역들이 복수의 열을 이루며, 인접한 각 열의 액티브 영역들이 서로 엇갈리게 배치된 액티브 패턴, 상기 열을 이루는 상기 액티브 영역들의 하부 전극과 공통으로 접하며, 한 쌍의 서로 인접한 열의 상기 액티브 영역들에 대하여 폴디드 구조를 이루는 다수의 비트 라인, 상기 각 액티브 영역의 상부와 하부에 형성된 전극들 사이의 측면을 감싸도록 형성된 게이트 및 상기 다수의 비트 라인과 교차되면서, 공통된 행을 이루는 상기 액티브 영역들의 상기 게이트들과 공통으로 접속되는 다수의 워드 라인을 포함한다. The present invention discloses a semiconductor device having a vertical transistor and folded bit line structure, and a method of manufacturing the same. According to the disclosed semiconductor device, an active pattern having a pillar shape and having active electrodes formed at upper and lower portions thereof constitutes a plurality of rows, and active regions of adjacent columns are staggered from each other, A plurality of bit lines in common contact with a lower electrode and forming a folded structure with respect to the active regions of a pair of adjacent columns, a gate formed to surround a side surface between electrodes formed above and below each of the active regions; And a plurality of word lines crossing the plurality of bit lines and commonly connected to the gates of the active regions forming a common row.

Description

반도체 장치 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 장치 및 그의 제조방법에 관한 것으로, 보다 상세하게, 수직형 트랜지스터 및 폴디드 비트 라인 구조를 갖는 반도체 장치 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having a vertical transistor and a folded bit line structure, and a method of manufacturing the same.

주지된 바와 같이, 반도체 장치는 데이타들을 저장하기 위한 다수의 셀을 포함하며, 상기 각 셀은 트랜지스터와 캐패시터를 포함한다. 그리고, 상기 각 셀에 저장된 데이타는 비트 라인 및 비트 라인 바를 통해 센스 엠프로 전달되고, 상기 센스 엠프에 의해 증폭된다.As is well known, semiconductor devices include a plurality of cells for storing data, each cell comprising a transistor and a capacitor. The data stored in each cell is transferred to the sense amplifier through the bit line and the bit line bar, and amplified by the sense amplifier.

최근에는 반도체 장치의 고집적화 추세에 따라, 단위 비트 라인에 연결되는 셀의 수가 증가하였으며, 이에 따라, 비트 라인에서의 전력 소모가 증가하였다. 이에, 이러한 비트 라인의 전력 소모를 줄이기 위해 다양한 연구가 진행되고 있으며, 그 일환으로서, 폴디드 비트 라인 구조가 제안된 바 있다.Recently, with the trend of higher integration of semiconductor devices, the number of cells connected to a unit bit line has increased, and accordingly, power consumption at the bit line has increased. Accordingly, various studies have been conducted to reduce the power consumption of such bit lines, and as part of this, a folded bit line structure has been proposed.

상기 폴디드 비트 라인 구조는 워드 라인과 비트 라인의 전체 교차점 중 절반에만 셀들이 배치되며, 이러한 폴디드 비트 라인 구조를 적용하면, 워드 라인과 비트 라인의 전체 교차점에 셀들이 배치되는 오픈 비트 라인 구조를 적용하는 경우에 비해 노이즈를 감소시킬 수 있다. In the folded bit line structure, cells are disposed only at half of the total intersection points of the word line and the bit line, and when the folded bit line structure is applied, the open bit line structure in which the cells are disposed at all intersection points of the word line and the bit line is applied. Noise can be reduced compared to the case of applying.

한편, 반도체 장치의 집적도가 증가함에 따라, 평면적으로 각 단위 셀이 차지하는 면적이 감소하게 되었으며, 이와 같은 단위 셀 면적의 감소에 대응하여, 수직형 트랜지스터가 제안된 바 있다. 상기 수직형 트랜지스터는 소오스 영역 및 드레인 영역이 활성 영역 내에 각각 상하로 배치된 구조를 가지며, 이에 따라, 반도체 기판 내에서 수직형 채널이 구현된다.Meanwhile, as the degree of integration of semiconductor devices increases, the area occupied by each unit cell decreases in plan view, and a vertical transistor has been proposed in response to the reduction of the unit cell area. The vertical transistor has a structure in which a source region and a drain region are vertically disposed in an active region, and thus a vertical channel is realized in a semiconductor substrate.

그러나, 전술한 종래 기술의 경우에는 상기 수직형 트랜지스터를 적용하는 반도체 장치에 폴디드 비트 라인 구조를 구현하기 어렵다는 문제점이 있다. 그래서, 전술한 종래 기술의 경우에는 수직형 트랜지스터가 형성된 반도체 장치에 오픈 비트 라인 구조가 적용되며, 이에 따라, 노이즈의 발생을 피하기 어렵다.However, the above-described conventional technology has a problem in that it is difficult to implement a folded bit line structure in a semiconductor device to which the vertical transistor is applied. Therefore, in the above-described prior art, an open bit line structure is applied to a semiconductor device in which a vertical transistor is formed, and thus, it is difficult to avoid generation of noise.

본 발명은 수직형 트랜지스터 및 폴디드 비트 라인 구조를 갖는 반도체 장치 및 그의 제조방법을 제공한다.The present invention provides a semiconductor device having a vertical transistor and folded bit line structure, and a method of manufacturing the same.

또한, 본 발명은 노이즈의 발생을 감소시킬 수 있는 반도체 장치 및 그의 제조방법을 제공한다.In addition, the present invention provides a semiconductor device and a method of manufacturing the same that can reduce the occurrence of noise.

본 발명의 실시예에 따른 반도체 장치는, 필라 형상을 가지며 상부와 하부에 전극들이 형성된 액티브 영역들이 복수의 열을 이루며, 인접한 각 열의 액티브 영 역들이 서로 엇갈리게 배치된 액티브 패턴, 상기 열을 이루는 상기 액티브 영역들의 하부 전극과 공통으로 접하며, 한 쌍의 서로 인접한 열의 상기 액티브 영역들에 대하여 폴디드 구조를 이루는 다수의 비트 라인, 상기 각 액티브 영역의 상부와 하부에 형성된 전극들 사이의 측면을 감싸도록 형성된 게이트 및 상기 다수의 비트 라인과 교차되면서, 공통된 행을 이루는 상기 액티브 영역들의 상기 게이트들과 공통으로 접속되는 다수의 워드 라인을 포함한다.In an exemplary embodiment of the present invention, a semiconductor device may include a plurality of rows of active regions having a pillar shape and having electrodes formed at upper and lower portions thereof, and active regions of adjacent columns staggered with each other. A plurality of bit lines in common contact with the lower electrodes of the active regions and forming a folded structure with respect to the active regions of the pair of adjacent columns, and surrounding side surfaces between the electrodes formed on the upper and lower portions of the respective active regions. And a plurality of word lines that are connected to the gates of the active regions forming a common row while crossing the formed gate and the plurality of bit lines.

상기 액티브 영역의 상부에 형성된 전극은 소오스 영역이다.The electrode formed on the active region is a source region.

상기 액티브 영역의 하부에 형성된 전극은 드레인 영역이다.An electrode formed under the active region is a drain region.

상기 워드 라인의 양측벽에 형성된 스페이서를 더 포함한다.The semiconductor device may further include a spacer formed on both sidewalls of the word line.

상기 워드 라인은 단면으로 볼 때 인접한 워드 라인과 서로 다른 높이에 배치된다.The word lines are arranged at different heights from adjacent word lines in cross section.

상기 워드 라인은 단면으로 볼 때 인접한 워드 라인보다 높은 높이에 배치된다.The word line is disposed at a height higher than the adjacent word line in cross section.

상기 워드 라인은 단면으로 볼 때 인접한 워드 라인보다 낮은 높이에 배치된다.The word line is disposed at a lower height than the adjacent word line in cross section.

또한, 본 발명의 실시예에 따른 반도체 장치의 제조방법은, 필라 형상을 가지며 상부에 하부에 전극들이 형성되고, 상기 전극들 사이의 측면에 게이트가 형성되는 다수의 액티브 영역들로 액티브 패턴을 형성하며, 상기 액티브 패턴은 인접한 열의 상기 액티브 영역들이 서로 엇갈리도록 배치하는 단계, 상기 열을 이루는 상기 액티브 영역들의 하부 전극과 공통으로 접하도록 다수의 비트 라인을 형성하며, 한 쌍의 서로 인접한 열의 상기 액티브 영역들에 대응하는 상기 비트 라인들은 폴디드 구조를 이루도록 배치하는 단계 및 상기 다수의 비트 라인과 교차되면서, 공통된 행을 이루는 상기 액티브 영역들의 상기 게이트와 공통으로 접속되게 다수의 워드 라인을 배치하는 단계를 포함한다.In addition, in the method of manufacturing a semiconductor device according to an embodiment of the present invention, an active pattern is formed of a plurality of active regions having a pillar shape, electrodes formed on a lower portion thereof, and gates formed on side surfaces between the electrodes. And disposing the active regions of adjacent columns so as to alternate with each other, and forming a plurality of bit lines in common contact with lower electrodes of the active regions forming the column, wherein the active patterns of the pair of adjacent columns Arranging the bit lines corresponding to the regions to form a folded structure and arranging a plurality of word lines to be connected in common with the gates of the active regions forming a common row while crossing the plurality of bit lines. It includes.

상기 액티브 영역의 상부 전극으로 소오스 영역이 형성된다.A source region is formed as an upper electrode of the active region.

상기 액티브 영역의 하부 전극으로 드레인 영역이 형성된다.A drain region is formed as a lower electrode of the active region.

상기 워드 라인의 양측벽에 스페이서를 형성한다.Spacers are formed on both sidewalls of the word line.

상기 워드 라인은 단면으로 볼 때 인접한 워드 라인과 서로 다른 높이에 배치된다.The word lines are arranged at different heights from adjacent word lines in cross section.

상기 워드 라인은 단면으로 볼 때 인접한 워드 라인보다 높은 높이에 배치된다.The word line is disposed at a height higher than the adjacent word line in cross section.

상기 워드 라인은 단면으로 볼 때 인접한 워드 라인보다 낮은 높이에 배치된다.The word line is disposed at a lower height than the adjacent word line in cross section.

아울러, 본 발명의 실시예에 따른 반도체 장치는, 필라 형상을 가지며 상부와 하부에 전극들이 형성된 제1 액티브 영역들이 복수의 열을 이루는 제1 액티브 패턴, 필라 형상을 가지며 상부와 하부에 전극들이 형성된 제2 액티브 영역들이 복수의 열을 이루고, 상기 제1 액티브 패턴과 인접한 열들이 서로 엇갈리게 중첩 배치된 제2 액티브 패턴, 상기 제1 액티브 패턴의 열의 수와 대응되는 수로 구성되며, 각각이 하나의 열을 이루는 상기 제1 액티브 영역들의 하부 전극들과 공통으로 접하는 다수의 제1 비트 라인, 상기 제1 비트 라인과 폴디드 구조를 이루며, 상기 제2 액티브 패턴의 열의 수와 대응되는 수로 구성되고, 각각이 하나의 열을 이루는 상기 제2 액티브 영역들의 하부 전극들과 공통으로 접하는 다수의 제2 비트 라인, 상기 제1 및 제2 액티브 영역의 상부와 하부에 형성된 전극들 사이의 측면을 감싸도록 형성된 게이트 및 상기 제1 및 제2 비트 라인과 교차되면서, 공통된 행을 이루는 상기 제1 및 제2 액티브 영역들의 상기 게이트들과 공통으로 접속되는 다수의 워드 라인을 포함한다.In addition, the semiconductor device according to the embodiment of the present invention may have a pillar shape and a first active pattern in which a plurality of rows of first active regions in which electrodes are formed at upper and lower portions thereof, may have a pillar shape, and electrodes are formed at upper and lower portions thereof. The second active region forms a plurality of columns, and the second active pattern includes a plurality of columns corresponding to the number of columns of the first active pattern and the first active pattern and the columns adjacent to each other alternately arranged. A plurality of first bit lines in common with the lower electrodes of the first active regions constituting the first active region, and a folded structure with the first bit lines, the number of columns corresponding to the number of columns of the second active pattern, respectively. A plurality of second bit lines, the first and second active regions in common contact with lower electrodes of the second active regions forming one row; A gate formed to surround side surfaces between electrodes formed at upper and lower portions of the gate and intersecting the first and second bit lines, the gates being connected in common to the gates of the first and second active regions forming a common row. It includes a number of word lines.

상기 제1 및 제2 액티브 영역들의 상부에 형성된 전극은 소오스 영역이다.An electrode formed on the first and second active regions is a source region.

상기 제1 및 제2 액티브 영역들의 하부에 형성된 전극은 드레인 영역이다.An electrode formed under the first and second active regions is a drain region.

상기 워드 라인의 양측벽에 형성된 스페이서를 더 포함한다.The semiconductor device may further include a spacer formed on both sidewalls of the word line.

상기 워드 라인은 단면으로 볼 때 인접한 워드 라인과 서로 다른 높이에 배치된다.The word lines are arranged at different heights from adjacent word lines in cross section.

상기 워드 라인은 단면으로 볼 때 인접한 워드 라인보다 높은 높이에 배치된 다.The word line is disposed at a height higher than the adjacent word line in cross section.

상기 워드 라인은 단면으로 볼 때 인접한 워드 라인보다 낮은 높이에 배치된다.The word line is disposed at a lower height than the adjacent word line in cross section.

본 발명은 수직형 트랜지스터를 갖는 반도체 장치에서, 복수의 열을 이루는 필라형 액티브 영역들이 인접한 각 열에서 서로 엇갈리도록 배치됨으로써, 한 쌍의 서로 인접한 열의 액티브 영역들에 대해 워드 라인과 비트 라인의 전체 교차점 중 절반에만 셀들이 배치되는 폴디드 비트 라인 구조를 구현할 수 있다.According to the present invention, in a semiconductor device having a vertical transistor, the pillar-shaped active regions constituting a plurality of columns are arranged to be staggered from each other in each adjacent column so that the entirety of the word line and the bit line for the pair of adjacent regions of the active regions are arranged. A folded bit line structure may be implemented in which cells are disposed only at half of intersection points.

따라서, 본 발명은 수직형 트랜지스터를 갖는 반도체 장치에 폴디드 비트 라인 구조를 구현할 수 있으므로, 셀 사이즈가 감소됨과 아울러 오픈 비트 라인 구조의 구현시 발생되는 노이즈를 효과적으로 감소시킬 수 있다.Therefore, since the folded bit line structure can be implemented in a semiconductor device having a vertical transistor, the cell size can be reduced and noise generated when the open bit line structure is implemented can be effectively reduced.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 실시예에 따른 반도체 장치를 도시한 평면도로서, 이를 설명하면 다음과 같다.1 is a plan view illustrating a semiconductor device according to an embodiment of the present invention.

도시된 바와 같이, 반도체 기판(100)에 복수의 열을 이루는 필라형 액티브 영역(P1, P2)들이 배치되어 있으며, 인접한 각 열의 필라형 액티브 영역(P1, P2)들이 서로 엇갈리게 배치되어 액티브 패턴(P)을 이룬다. 상기 필라형 액티브 영역(P1, P2)들의 상부와 하부에 각각 전극(도시안됨)들이 형성되어 있으며, 필라형 액티브 영역(P1, P2)의 상부 전극 및 하부 전극들 사이의 측면을 감싸도록 환형 게이트(G1, G2)가 형성되어 있다. 즉, 제1 필라형 액티브 영역(P1)들의 측면에는 제1 게이트(G1)들이, 그리고, 제2 필라형 액티브 영역(P2)들의 측면에는 제2 게이트(G2)들이 각각 형성되어 있다.As illustrated, pillar-type active regions P1 and P2 forming a plurality of rows are disposed on the semiconductor substrate 100, and pillar-type active regions P1 and P2 of adjacent columns are alternately arranged to form an active pattern ( P). Electrodes (not shown) are formed on the upper and lower portions of the pillar-type active regions P1 and P2, and the annular gates surround side surfaces between the upper and lower electrodes of the pillar-type active regions P1 and P2. (G1, G2) are formed. That is, first gates G1 are formed on side surfaces of the first pillar-type active regions P1, and second gates G2 are formed on side surfaces of the second pillar-type active regions P2, respectively.

상기 액티브 패턴(P)이 배치된 반도체 기판(100) 내에 상기 열을 이루는 필라형 액티브 영역(P1, P2)들의 하부 전극들과 공통으로 접하며, 한 쌍의 서로 인접한 열의 필라형 액티브 영역(P1, P2)들에 대하여 폴디드 구조를 이루는 다수의 비트 라인(BL)이 형성되어 있다. 자세하게, 상기 제1 필라형 액티브 영역(P1)들의 하 부 전극들과 공통으로 접하는 비트 라인(BL)과 상기 제2 필라형 액티브 영역(P2)들의 하부 전극들과 공통으로 접하는 비트 라인(BL)은 폴디드 구조를 이룬다.In the semiconductor substrate 100 on which the active pattern P is disposed, the lower electrodes of the pillar-type active regions P1 and P2 forming the column are in common contact with each other, and a pair of pillar-type active regions P1 and A plurality of bit lines BL forming a folded structure with respect to P2) are formed. In detail, the bit line BL in common contact with lower electrodes of the first pillar-type active regions P1 and the bit line BL in common contact with lower electrodes of the second pillar-type active regions P2. Form a folded structure.

상기 다수의 비트 라인(BL)과 교차되면서, 공통된 행을 이루는 필라형 액티브 영역(P1, P2)들의 게이트(G1, G2)들과 공통으로 접속되는 다수의 워드 라인(WL1, WL2)이 형성되어 있다. 자세하게, 상기 제1 필라형 액티브 영역(P1)들의 제1 게이트(G1)들과 공통으로 접속되는 제1 워드 라인(WL1)이 형성되어 있으며, 상기 제2 필라형 액티브 영역(P2)들의 제2 게이트(G2)들과 공통으로 접속되는 제2 워드 라인(WL2)이 형성되어 있다.A plurality of word lines WL1 and WL2 connected to the gates G1 and G2 of the pillar-type active regions P1 and P2 which form a common row while crossing the plurality of bit lines BL are formed. have. In detail, a first word line WL1 is formed in common with the first gates G1 of the first pillar-type active regions P1, and the second word of the second pillar-type active regions P2 is formed. A second word line WL2 is formed in common with the gates G2.

상기 각 제1 및 제2 워드 라인(WL1, WL2)의 양측벽에 스페이서(130)가 형성되어 있다. 상기 스페이서(130)는 상기 제1 및 제2 워드 라인(WL1, WL2)에 의해 상호 연결되지 않은 다른 게이트(G1, G2)들과 제1 및 제2 워드 라인(WL1, WL2) 간의 콘택을 방지하는 역할을 한다.Spacers 130 are formed on both sidewalls of each of the first and second word lines WL1 and WL2. The spacer 130 prevents contact between the other gates G1 and G2 that are not interconnected by the first and second word lines WL1 and WL2 and the first and second word lines WL1 and WL2. It plays a role.

한편, 상기 제1 및 제2 워드 라인(WL1, WL2)은 단면으로 볼 때 인접한 워드 라인들(WL1, WL2)과 서로 다른 높이에 배치되어 있다. 예컨대, 상기 제1 워드 라인은 단면으로 볼 때 상기 제2 워드 라인보다 높은 높이에 배치되어 있다. Meanwhile, the first and second word lines WL1 and WL2 are disposed at different heights from adjacent word lines WL1 and WL2 when viewed in cross section. For example, the first word line is disposed at a height higher than that of the second word line in cross section.

전술한 바와 같이, 본 발명의 실시예에서는 반도체 기판(100)에 복수의 열을 이루는 제1 및 제2 필라형 액티브 영역(P1, P2)들이 서로 인접한 각 열에서 서로 엇갈리게 배치됨으로써, 한 쌍의 서로 인접한 열의 필라형 액티브 영역(P1, P2)에 대하여 제1 및 제2 워드 라인(WL1, WL2)과 비트 라인(BL)의 전체 교차점 중 절반에만 셀들이 배치되는 폴디드 비트 라인(BL) 구조를 구현할 수 있다.As described above, in the exemplary embodiment of the present invention, the first and second pillar-type active regions P1 and P2 constituting a plurality of rows of the semiconductor substrate 100 are alternately disposed in each of adjacent columns, thereby providing a pair of pairs. Folded bit line BL structure in which cells are disposed at only half of the intersections of the first and second word lines WL1 and WL2 and the bit line BL with respect to the pillar-type active regions P1 and P2 in adjacent columns. Can be implemented.

따라서, 본 발명은 제1 및 제2 필라형 액티브 영역(P1, P2)의 상부와 하부에 각각 전극들이 형성되어 수직형 채널을 갖는 반도체 장치에 종래의 오픈 구조 대신에 폴디드 비트 라인(BL) 구조를 구현할 수 있으며, 이에 따라, 소자 동작시 노이즈의 발생을 감소시킬 수 있다.Therefore, in the semiconductor device having upper and lower portions of the first and second pillar-type active regions P1 and P2, respectively, the present invention provides a folded bit line BL instead of a conventional open structure in a semiconductor device having a vertical channel. It is possible to implement the structure, thereby reducing the occurrence of noise during operation of the device.

또한, 본 발명은 상기 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 단면으로 볼 때 서로 다른 높이의 제1 게이트(G1) 부분들 및 제2 게이트(G2) 부분들과 공통으로 접속되도록 배치되며, 이를 통해, 제1 워드 라인(WL1)과 제2 워드 라인(WL2) 간의 거리를 증가시킬 수 있다. 그러므로, 본 발명은 상기 제1 워드 라인(WL1)과 제2 워드 라인(WL2) 간의 간격이 확보됨에 따라 셀 사이즈를 감소시킬 수 있다.In addition, in the present invention, the first word line WL1 and the second word line WL2 have a common height with portions of the first gate G1 and the second gate G2 having different heights. The distance between the first word line WL1 and the second word line WL2 may be increased. Therefore, according to the present invention, the cell size can be reduced as the gap between the first word line WL1 and the second word line WL2 is secured.

도 2a 내지 도 2b는 도 1의 2A―2A선 및 2B―2B선에 대응하는, 본 발명의 실시예에 따른 반도체 장치의 단면도로서, 이하에서는 도 2a 내지 도 2b를 참조하여 제1 및 제2 워드 라인이 형성된 높이에 대해 보다 자세하게 설명하도록 한다.2A through 2B are cross-sectional views of a semiconductor device according to an exemplary embodiment of the present invention, corresponding to lines 2A-2A and 2B-2B of FIG. 1, hereinafter, the first and second embodiments will be described with reference to FIGS. 2A through 2B. The height at which the word lines are formed will be described in more detail.

도 2a를 참조하면, 제1 필라형 액티브 영역(P1)들을 갖는 반도체 기판 (100) 내에 폴디드 구조로 비트 라인(BL)이 형성되어 있다. 상기 제1 필라형 액티브 영역(P1)의 측면을 감싸도록 환형의 제1 게이트(G1)가 형성되어 있다. Referring to FIG. 2A, a bit line BL is formed in a folded structure in the semiconductor substrate 100 having the first pillar-type active regions P1. An annular first gate G1 is formed to surround the side surface of the first pillar-type active region P1.

상기 제1 게이트(G1) 상측의 제1 필라형 액티브 영역(P1) 부분 내에 상부 전극으로 소오스 영역(120s)이 형성되어 있고, 상기 제1 게이트(G1) 하측의 제1 필라형 액티브 영역(P1) 부분 및 반도체 기판(100) 부분 내에 하부 전극으로 드레인 영역(120d)이 형성되어 있다. 상기 드레인 영역(120d)은 상기 비트 라인(BL)과 콘택한다.A source region 120s is formed as an upper electrode in a portion of the first pillar-type active region P1 above the first gate G1, and the first pillar-type active region P1 under the first gate G1. The drain region 120d is formed as a lower electrode in the) portion and the portion of the semiconductor substrate 100. The drain region 120d contacts the bit line BL.

상기 반도체 기판(100)에 상기 비트 라인(BL)과 교차되면서 공통된 행을 이루는 제1 필라형 액티브 영역(P1)들의 제1 게이트(G1)들과 공통으로 접속되는 제1 워드 라인(WL1)이 형성되어 있다. 여기서, 상기 제1 워드 라인(WL1)은 상기 제1 게이트(G1)들의 상단부와 접속되도록 형성되어 있다.A first word line WL1 connected to the first substrate G1 of the first pillar-type active regions P1 crossing the bit line BL and forming a common row is commonly connected to the semiconductor substrate 100. Formed. Here, the first word line WL1 is formed to be connected to the upper ends of the first gates G1.

도 2b를 참조하면, 제2 필라형 액티브 영역(P2)들을 갖는 반도체 기판(100) 내에 폴디드 구조로 비트 라인(BL)이 형성되어 있다. 상기 제2 필라형 액티브 영역(P2)의 측면을 감싸도록 환형의 제2 게이트(G2)가 형성되어 있다. Referring to FIG. 2B, a bit line BL is formed in a folded structure in the semiconductor substrate 100 having the second pillar-type active regions P2. An annular second gate G2 is formed to surround a side surface of the second pillar-type active region P2.

상기 제2 게이트(G2) 상측의 제2 필라형 액티브 영역(P2) 부분 내에 상부 전극으로 소오스 영역(120s)이 형성되어 있고, 상기 제2 게이트(G2) 하측의 제2 필라형 액티브 영역(P2) 부분 및 반도체 기판(100) 부분 내에 하부 전극으로 드레인 영역(120d)이 형성되어 있다. 상기 드레인 영역(120d)은 상기 비트 라인(BL)과 콘택한다.A source region 120s is formed as an upper electrode in a portion of the second pillar-type active region P2 above the second gate G2, and a second pillar-type active region P2 below the second gate G2. The drain region 120d is formed as a lower electrode in the) portion and the portion of the semiconductor substrate 100. The drain region 120d contacts the bit line BL.

상기 반도체 기판(100)에 상기 비트 라인(BL)과 교차되면서 공통된 행을 이루는 제2 필라형 액티브 영역(P2)들의 제2 게이트(G2)들과 공통으로 접속되는 제2 워드 라인(WL2)이 형성되어 있다. 여기서, 상기 제2 워드 라인(WL2)은 상기 제1 게이트(G1)들의 상단부보다 낮은 제2 게이트(G2)들의 하단부와 접속되도록 형성되어 있다.A second word line WL2 connected to the second substrate G2 of the second pillar-type active regions P2 crossing the bit line BL and forming a common row is commonly connected to the semiconductor substrate 100. Formed. Here, the second word line WL2 is formed to be connected to the lower end of the second gates G2 lower than the upper end of the first gates G1.

도 2a 내지 도 2b의 미설명된 도면부호 116은 절연막을 나타낸다.Unexplained reference numeral 116 of FIGS. 2A to 2B denotes an insulating film.

이와 같이, 본 발명은 상기 제1 워드 라인(WL1)과 제2 워드 라인(WL2)이 단면으로 볼 때 서로 다른 높이의 제1 게이트(G1) 부분들 및 제2 게이트(G2) 부분들 과 접속되도록 형성되어 있다. 따라서, 본 발명은 상기 제1 및 제2 워드 라인(WL1, WL2) 간의 거리가 증가되어 간격을 확보할 수 있으며, 이를 통해, 셀 사이즈를 감소시킬 수 있다.As described above, according to the present invention, the first word line WL1 and the second word line WL2 are connected to portions of the first gate G1 and the second gate G2 having different heights when viewed in cross section. It is formed to be. Therefore, in the present invention, the distance between the first and second word lines WL1 and WL2 may be increased to secure a gap, thereby reducing the cell size.

한편, 도시하지는 않았으나, 상기 제1 워드 라인(WL1)이 상기 제1 게이트(G1)들의 하단부와 접속되고, 상기 제2 워드 라인(WL2)이 상기 제1 게이트(G1)들의 하단부보다 높은 상기 제2 게이트(G2)들의 상단부와 접속되도록 형성되는 것도 가능하다.Although not shown, the first word line WL1 is connected to the lower ends of the first gates G1, and the second word line WL2 is higher than the lower ends of the first gates G1. It may be formed to be connected to the upper end of the two gates (G2).

도 3a 내지 도 3c는 도 1의 2A―2A선에 대응하는, 본 발명의 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 공정별 단면도이다.3A to 3C are cross-sectional views for each process for explaining the method for manufacturing a semiconductor device according to the embodiment of the present invention, corresponding to line 2A-2A in FIG. 1.

도 3a를 참조하면, 필라 형상을 가지며 상부에 하부에 전극(120s, 120d)들이 형성되고, 상기 전극(120s, 120d)들 사이의 측면에 제1 게이트(G1)가 형성되는 다수의 제1 필라형 액티브 영역(P1)들을 형성한다. 상기 제1 필라형 액티브 영역(P1)들은 인접한 열의 제2 필라형 액티브 영역(도시안됨)들과 서로 엇갈리도록 배치된다. Referring to FIG. 3A, a plurality of first pillars having a pillar shape and having electrodes 120s and 120d formed thereon and first gates G1 formed on side surfaces between the electrodes 120s and 120d may be formed. Type active regions P1 are formed. The first pillar-type active regions P1 are disposed to alternate with the second pillar-type active regions (not shown) of adjacent columns.

그리고, 상기 제1 필라형 액티브 영역(P1)의 상부 전극은, 예컨대, 소오스 영역(120s)으로 형성하고, 상기 제1 필라형 액티브 영역(P2)의 하부 전극은, 예컨대, 드레인 영역(120d)으로 형성한다. 그리고, 상기 제1 게이트(G1)는 게이트 절연막(112)와 게이트 도전막(114)을 포함한다.The upper electrode of the first pillar-type active region P1 is formed of, for example, a source region 120s, and the lower electrode of the first pillar-type active region P2 is, for example, a drain region 120d. To form. The first gate G1 includes a gate insulating layer 112 and a gate conductive layer 114.

도 3b를 참조하면, 상기 제1 필라형 액티브 영역(P1)들의 드레인 영역(120d)들과 공통으로 접하도록 다수의 비트 라인(BL)을 형성한다. 상기 비트 라인(BL)은 한 쌍의 서로 인접한 열의 제1 필라형 액티브 영역(P1)들에 대하여 폴디드 구조를 이루도록 배치한다. Referring to FIG. 3B, a plurality of bit lines BL are formed to be in common contact with the drain regions 120d of the first pillar-type active regions P1. The bit line BL is arranged to form a folded structure with respect to the first pillar-type active regions P1 of the pair of adjacent columns.

도 3c를 참조하면, 상기 다수의 비트 라인(BL)과 교차되면서, 공통된 행을 이루는 제1 필라형 액티브 영역(P1)들의 상기 제1 게이트(G1)들과 공통으로 접속되도록 제1 워드 라인(WL1)을 배치한다. 상기 각 제1 워드 라인(WL1)의 양측벽에 스페이서(130)를 형성한다. 상기 스페이서(130)는 상기 제1 워드 라인(WL1)에 의해 상호 연결되지 않은 다른 게이트(G2)들과 상기 제1 워드 라인(WL1) 간의 콘택을 방지하는 역할을 한다.Referring to FIG. 3C, the first word line may be connected to the first gates G1 of the first pillar-type active regions P1 crossing the plurality of bit lines BL and forming a common row. WL1) is disposed. Spacers 130 are formed on both sidewalls of each of the first word lines WL1. The spacer 130 prevents contact between the other gates G2 that are not interconnected by the first word line WL1 and the first word line WL1.

여기서, 상기 제1 워드 라인(WL1)은 단면으로 볼 때 인접한 제2 워드 라인(도시안됨)과 서로 다른 높이에 배치된다. 예컨대, 상기 제1 워드 라인(WL1)은 단면으로 볼 때 인접한 제2 워드 라인보다 높은 높이에 배치된다. 한편, 도시하지는 않았으나, 상기 제1 워드 라인(WL1)이 단면으로 볼 때 인접한 제2 워드 라인보다 낮은 높이에 배치되는 것도 가능하다.Here, the first word line WL1 is disposed at a different height from the adjacent second word line (not shown) in cross section. For example, the first word line WL1 is disposed at a height higher than that of an adjacent second word line in cross section. Although not shown, the first word line WL1 may be disposed at a height lower than that of the adjacent second word line when viewed in cross section.

이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 장치의 제조를 완성한다.Subsequently, although not shown, a series of subsequent known processes are sequentially performed to complete the manufacture of the semiconductor device according to the embodiment of the present invention.

이상에서와 같이, 본 발명의 실시예에서는 복수의 열을 이루는 필라형 액티브 영역들을 서로 인접한 각 열에서 서로 엇갈리게 배치함으로써, 한 쌍의 서로 인접한 열의 필라형 액티브 영역에 대하여 워드 라인과 비트 라인의 전체 교차점 중 절반에만 셀들이 배치되는 폴디드 비트 라인 구조를 구현할 수 있다.As described above, in the exemplary embodiment of the present invention, the pillar-shaped active regions constituting a plurality of columns are alternately arranged in each adjacent column, so that the entire word line and the bit line can be formed with respect to the pillar-shaped active regions of the pair of adjacent columns. A folded bit line structure may be implemented in which cells are disposed only at half of intersection points.

따라서, 본 발명은 필라형 액티브 영역들의 상부와 하부에 각각 전극들이 형 성되어 수직형 채널을 갖는 반도체 장치에 종래의 오픈 구조 대신에 폴디드 비트 라인 구조를 구현할 수 있으며, 이에 따라, 소자 동작시 오픈 비트 라인 구조에 의해 유발되는 노이즈의 발생을 감소시킬 수 있다.Accordingly, the present invention can implement a folded bit line structure in place of a conventional open structure in a semiconductor device having vertical channels by forming electrodes on top and bottom of pillar-type active regions, and thus, during operation of the device. It is possible to reduce the occurrence of noise caused by the open bit line structure.

또한, 본 발명은 상기 워드 라인을 단면으로 볼 때 서로 다른 높이의 게이트 부분들과 접속되도록 배치함으로써, 서로 인접한 워드 라인 간의 거리를 증가시킬 수 있다. 그러므로, 본 발명은 워드 라인 간의 간격이 확보됨에 따라 셀 사이즈를 감소시킬 수 있다.In addition, the present invention can increase the distance between the adjacent word line by arranging the word line to be connected to the gate portions of different height when viewed in cross section. Therefore, the present invention can reduce the cell size as the spacing between word lines is secured.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1은 본 발명의 실시예에 따른 반도체 장치를 도시한 평면도.1 is a plan view showing a semiconductor device according to an embodiment of the present invention.

도 2a 내지 도 2b는 도 1의 2A―2A선 및 2B―2B선에 대응하는, 본 발명의 실시예에 따른 반도체 장치의 단면도.2A to 2B are cross-sectional views of a semiconductor device according to an embodiment of the present invention, corresponding to lines 2A-2A and 2B-2B in FIG. 1.

도 3a 내지 도 3c는 도 1의 2A―2A선에 대응하는, 본 발명의 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 공정별 단면도.3A to 3C are cross-sectional views for each process for explaining the method for manufacturing a semiconductor device according to the embodiment of the present invention, corresponding to line 2A-2A in FIG. 1.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 반도체 기판 P : 액티브 패턴100: semiconductor substrate P: active pattern

P1 : 제1 필라형 액티브 영역 P2 : 제2 필라형 액티브 영역P1: first pillar-type active region P2: second pillar-type active region

112 : 게이트 절연막 114 : 게이트 도전막112: gate insulating film 114: gate conductive film

G1 : 제1 게이트 G2 : 제2 게이트G1: first gate G2: second gate

BL : 비트 라인 120s : 소오스 영역BL: bit line 120s: source region

120d : 드레인 영역 WL1 : 제1 워드 라인120d: drain region WL1: first word line

WL2 : 제2 워드 라인 130 : 스페이서WL2: second word line 130: spacer

Claims (21)

필라 형상을 가지며 상부와 하부에 전극들이 형성된 액티브 영역들이 복수의 열을 이루며, 인접한 각 열의 액티브 영역들이 서로 엇갈리게 배치된 액티브 패턴;An active pattern having a pillar shape, in which active regions in which electrodes are formed at upper and lower portions form a plurality of rows, and active regions of adjacent columns are staggered from each other; 상기 열을 이루는 상기 액티브 영역들의 하부 전극과 공통으로 접하며, 한 쌍의 서로 인접한 열의 상기 액티브 영역들에 대하여 폴디드 구조를 이루는 다수의 비트 라인;A plurality of bit lines in common contact with the lower electrodes of the active regions forming the column, and having a folded structure with respect to the active regions of a pair of adjacent columns; 상기 각 액티브 영역의 상부와 하부에 형성된 전극들 사이의 측면을 감싸도록 형성된 게이트; 및 A gate formed to surround side surfaces between electrodes formed on upper and lower portions of each of the active regions; And 상기 다수의 비트 라인과 교차되면서, 공통된 행을 이루는 상기 액티브 영역들의 상기 게이트들과 공통으로 접속되는 다수의 워드 라인;A plurality of word lines crossing the plurality of bit lines and commonly connected to the gates of the active regions forming a common row; 을 포함하는 것을 특징으로 하는 반도체 장치.A semiconductor device comprising a. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 상기 액티브 영역의 상부에 형성된 전극은 소오스 영역인 것을 특징으로 하는 반도체 장치.And an electrode formed on the active region is a source region. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 상기 액티브 영역의 하부에 형성된 전극은 드레인 영역인 것을 특징으로 하는 반도체 장치.And an electrode formed under the active region is a drain region. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 상기 워드 라인의 양측벽에 형성된 스페이서;Spacers formed on opposite sidewalls of the word line; 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 상기 워드 라인은 단면으로 볼 때 인접한 워드 라인과 서로 다른 높이에 배치된 것을 특징으로 하는 반도체 장치.And the word lines are disposed at different heights from adjacent word lines in cross section. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 상기 워드 라인은 단면으로 볼 때 인접한 워드 라인보다 높은 높이에 배치된 것을 특징으로 하는 반도체 장치.And the word line is disposed at a height higher than an adjacent word line in cross section. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 상기 워드 라인은 단면으로 볼 때 인접한 워드 라인보다 낮은 높이에 배치된 것을 특징으로 하는 반도체 장치.And the word line is disposed at a lower height than an adjacent word line in cross section. 필라 형상을 가지며 상부에 하부에 전극들이 형성되고, 상기 전극들 사이의 측면에 게이트가 형성되는 다수의 액티브 영역들로 액티브 패턴을 형성하며, 상기 액티브 패턴은 인접한 열의 상기 액티브 영역들이 서로 엇갈리도록 배치하는 단계;An active pattern has a pillar shape and electrodes are formed on a lower portion thereof, and a plurality of active regions in which gates are formed on side surfaces of the electrodes are formed, and the active patterns are arranged such that the active regions of adjacent columns are alternated with each other. Making; 상기 열을 이루는 상기 액티브 영역들의 하부 전극과 공통으로 접하도록 다수의 비트 라인을 형성하며, 한 쌍의 서로 인접한 열의 상기 액티브 영역들에 대응하는 상기 비트 라인들은 폴디드 구조를 이루도록 배치하는 단계; 및Forming a plurality of bit lines in common contact with lower electrodes of the active regions forming the column, and arranging the bit lines corresponding to the active regions of a pair of adjacent columns to form a folded structure; And 상기 다수의 비트 라인과 교차되면서, 공통된 행을 이루는 상기 액티브 영역들의 상기 게이트와 공통으로 접속되게 다수의 워드 라인을 배치하는 단계;Arranging a plurality of word lines crossing the plurality of bit lines so as to be connected in common with the gates of the active regions forming a common row; 를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.Manufacturing method of a semiconductor device comprising a. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 상기 액티브 영역의 상부 전극으로 소오스 영역이 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.And a source region is formed as an upper electrode of the active region. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee. 상기 액티브 영역의 하부 전극으로 드레인 영역이 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.And a drain region is formed in the lower electrode of the active region. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 상기 워드 라인의 양측벽에 스페이서를 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.And forming spacers on both side walls of the word line. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 is abandoned in setting registration fee. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 is abandoned in setting registration fee. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 상기 워드 라인은 단면으로 볼 때 인접한 워드 라인보다 높은 높이에 배치되는 것을 특징으로 하는 반도체 장치의 제조방법.And the word line is disposed at a height higher than an adjacent word line in cross section. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 has been abandoned due to the setting registration fee. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 has been abandoned due to the setting registration fee. 상기 워드 라인은 단면으로 볼 때 인접한 워드 라인보다 낮은 높이에 배치되는 것을 특징으로 하는 반도체 장치의 제조방법.And the word line is disposed at a lower height than an adjacent word line in cross section. 필라 형상을 가지며 상부와 하부에 전극들이 형성된 제1 액티브 영역들이 복수의 열을 이루는 제1 액티브 패턴;A first active pattern having a pillar shape and having a plurality of rows of first active regions in which electrodes are formed at upper and lower portions thereof; 필라 형상을 가지며 상부와 하부에 전극들이 형성된 제2 액티브 영역들이 복수의 열을 이루고, 상기 제1 액티브 패턴과 인접한 열들이 서로 엇갈리게 중첩 배치된 제2 액티브 패턴;A second active pattern having a pillar shape and having a plurality of second active regions having electrodes formed at upper and lower portions thereof, wherein the second active patterns overlapping the first active pattern and adjacent columns are alternately disposed; 상기 제1 액티브 패턴의 열의 수와 대응되는 수로 구성되며, 각각이 하나의 열을 이루는 상기 제1 액티브 영역들의 하부 전극들과 공통으로 접하는 다수의 제1 비트 라인;A plurality of first bit lines having a number corresponding to the number of columns of the first active pattern, the plurality of first bit lines in common contact with lower electrodes of the first active regions forming one column; 상기 제1 비트 라인과 폴디드 구조를 이루며, 상기 제2 액티브 패턴의 열의 수와 대응되는 수로 구성되고, 각각이 하나의 열을 이루는 상기 제2 액티브 영역들의 하부 전극들과 공통으로 접하는 다수의 제2 비트 라인;A plurality of agents forming a folded structure with the first bit line and having a number corresponding to the number of columns of the second active pattern, and being in common contact with lower electrodes of the second active regions forming one column; 2 bit lines; 상기 제1 및 제2 액티브 영역의 상부와 하부에 형성된 전극들 사이의 측면을 감싸도록 형성된 게이트; 및A gate formed to surround side surfaces between electrodes formed above and below the first and second active regions; And 상기 제1 및 제2 비트 라인과 교차되면서, 공통된 행을 이루는 상기 제1 및 제2 액티브 영역들의 상기 게이트들과 공통으로 접속되는 다수의 워드 라인;A plurality of word lines crossing the first and second bit lines and commonly connected to the gates of the first and second active regions forming a common row; 을 포함하는 것을 특징으로 하는 반도체 장치.A semiconductor device comprising a. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 has been abandoned due to the setting registration fee. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 has been abandoned due to the setting registration fee. 상기 제1 및 제2 액티브 영역들의 상부에 형성된 전극은 소오스 영역인 것을 특징으로 하는 반도체 장치.And an electrode formed on the first and second active regions is a source region. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.Claim 17 has been abandoned due to the setting registration fee. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.Claim 17 has been abandoned due to the setting registration fee. 상기 제1 및 제2 액티브 영역들의 하부에 형성된 전극은 드레인 영역인 것을 특징으로 하는 반도체 장치.And an electrode formed under the first and second active regions is a drain region. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.Claim 18 was abandoned upon payment of a set-up fee. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.Claim 18 was abandoned upon payment of a set-up fee. 상기 워드 라인의 양측벽에 형성된 스페이서;Spacers formed on opposite sidewalls of the word line; 청구항 19은(는) 설정등록료 납부시 포기되었습니다.Claim 19 was abandoned upon payment of a registration fee. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.Claim 19 was abandoned upon payment of a registration fee. 상기 워드 라인은 단면으로 볼 때 인접한 워드 라인과 서로 다른 높이에 배치된 것을 특징으로 하는 반도체 장치.And the word lines are disposed at different heights from adjacent word lines in cross section. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.Claim 20 was abandoned upon payment of a registration fee. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.Claim 20 was abandoned upon payment of a registration fee. 상기 워드 라인은 단면으로 볼 때 인접한 워드 라인보다 높은 높이에 배치된 것을 특징으로 하는 반도체 장치.And the word line is disposed at a height higher than an adjacent word line in cross section. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.Claim 21 has been abandoned due to the setting registration fee. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.Claim 21 has been abandoned due to the setting registration fee. 상기 워드 라인은 단면으로 볼 때 인접한 워드 라인보다 낮은 높이에 배치된 것을 특징으로 하는 반도체 장치.And the word line is disposed at a lower height than an adjacent word line in cross section.
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