KR101105814B1 - Frequency divider - Google Patents

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KR101105814B1
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Abstract

주파수 분주기는 제1 디 플립플롭과 제1 이미터 폴로워를 포함한다. 상기 제1 디 플립플롭은 상기 제1 이미터 폴로워에서 네가티브 피드백되어 입력된 상기 제1 이미터 폴로워의 제1 출력 신호를 기초로 Return-to-Zero (RZ) 출력 신호를 생성하는 제1 CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로와 상기 RZ 출력 신호를 입력받아 Non-Return-to-Zero (NRZ) 출력 신호를 생성하는 제1 SR 래치를 포함하고-상기 제1 CML 듀얼 에지 트리거 샘플링 회로는 출력 전압의 변화에 관계없이 입력 신호에 상응하는 제2 출력 신호를 생성하는 제1 입출력부와 클럭의 각 에지에서 상기 제2 출력 신호에 대하여 샘플링 연산을 수행하는 제1 RTD(Resonant Tunneling Diode) 네트워크부를 포함함-, 상기 제1 이미터 폴로워는 상기 NRZ 출력 신호를 입력받아서 상기 NRZ 출력 신호와 동일한 위상의 제1 출력 신호를 생성하고 연결된 부하에 관계없이 일정한 전압 이득을 유지한다.The frequency divider includes a first de flip-flop and a first emitter follower. The first de flip-flop is configured to generate a Return-to-Zero (RZ) output signal based on a first output signal of the first emitter follower input by being negative feedback from the first emitter follower. A current mode logic (CML) dual edge trigger sampling circuit and a first SR latch that receives the RZ output signal and generates a non-return-to-zero (NRZ) output signal, wherein the first CML dual edge trigger sampling The circuit includes a first input / output unit for generating a second output signal corresponding to an input signal regardless of a change in the output voltage, and a first RTD (Resonant Tunneling Diode) for performing a sampling operation on the second output signal at each edge of the clock. The first emitter follower receives the NRZ output signal to generate a first output signal of the same phase as the NRZ output signal and provides a constant voltage gain regardless of the connected load. Should not.

Description

주파수 분주기{FREQUENCY DIVIDER}Frequency divider {FREQUENCY DIVIDER}

개시된 기술은 주파수 분주기에 관한 것으로, CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로를 포함하는 주파수 분주기에 관한 것이다.The disclosed technique relates to a frequency divider and relates to a frequency divider including a current mode logic (CML) dual edge trigger sampling circuit.

주파수 분주기(Frequency Divider)는 입력된 신호를 기초로 입력된 신호의 주파수를 1/n배한 주파수를 갖는 출력 신호를 생성한다. 주파수 분주기는 다양한 전자 장치에 사용될 수 있다. 예를 들어, 주파수 합성기는 주파수 분주기를 이용하여 다양한 종류의 레퍼런스 주파수를 갖는 출력 신호를 생성할 수 있다.The frequency divider generates an output signal having a frequency 1 / n times the frequency of the input signal based on the input signal. Frequency dividers can be used in a variety of electronic devices. For example, the frequency synthesizer may generate an output signal having various kinds of reference frequencies using a frequency divider.

실시예들 중에서, 주파수 분주기는 제1 디 플립플롭과 제1 이미터 폴로워를 포함한다. 상기 제1 디 플립플롭은 상기 제1 이미터 폴로워에서 네가티브 피드백되어 입력된 상기 제1 이미터 폴로워의 제1 출력 신호를 기초로 Return-to-Zero (RZ) 출력 신호를 생성하는 제1 CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로와 상기 RZ 출력 신호를 입력받아 Non-Return-to-Zero (NRZ) 출력 신호를 생성하는 제1 SR 래치를 포함하고-상기 제1 CML 듀얼 에지 트리거 샘플링 회로는 출력 전압의 변화에 관계없이 입력 신호에 상응하는 제2 출력 신호를 생성하는 제1 입출력부와 클럭의 각 에지에서 상기 제2 출력 신호에 대하여 샘플링 연산을 수행하는 제1 RTD(Resonant Tunneling Diode) 네트워크부를 포함함-, 상기 제1 이미터 폴로워는 상기 NRZ 출력 신호를 입력받아서 상기 NRZ 출력 신호와 동일한 위상의 제1 출력 신호를 생성하고 연결된 부하에 관계없이 일정한 전압 이득을 유지한다.Among embodiments, the frequency divider includes a first de flip-flop and a first emitter follower. The first de flip-flop is configured to generate a Return-to-Zero (RZ) output signal based on a first output signal of the first emitter follower input by being negative feedback from the first emitter follower. A current mode logic (CML) dual edge trigger sampling circuit and a first SR latch that receives the RZ output signal and generates a non-return-to-zero (NRZ) output signal, wherein the first CML dual edge trigger sampling The circuit includes a first input / output unit for generating a second output signal corresponding to an input signal regardless of a change in the output voltage, and a first RTD (Resonant Tunneling Diode) for performing a sampling operation on the second output signal at each edge of the clock. The first emitter follower receives the NRZ output signal to generate a first output signal of the same phase as the NRZ output signal and provides a constant voltage gain regardless of the connected load. Should not.

실시예들 중에서, 주파수 분주기는 제2 디 플립플롭과 제2 이미터 폴로워를 포함한다. 상기 제2 디 플립플롭은 상기 제2 이미터 폴로워에서 네가티브 피드백되어 입력된 상기 제2 이미터 폴로워의 제3 출력 신호를 기초로 Return-to-Zero (RZ) 출력 신호를 생성하는 제2 CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로와 상기 RZ 출력 신호를 입력받아 Non-Return-to-Zero (NRZ) 출력 신호를 생성하는 제2 SR 래치를 포함하고- 상기 제2 CML 듀얼 에지 트리거 샘플링 회로는 제1 전류원, 입력 신호에 따라 상기 제1 전류원으로부터 출력되는 전류의 개폐를 제어하여 출력 전압의 변화에 관계없이 상기 입력 신호에 상응하는 제4 출력 신호를 생성하는 제2 입출력부 및 클럭의 각 에지에서 상기 제4 출력 신호에 대하여 샘플링 연산을 수행하는 제2 RTD(Resonant Tunneling Diode) 네트워크부를 포함함-, 상기 제2 이미터 폴로워는 상기 NRZ 출력 신호를 입력받아서 상기 NRZ 출력 신호와 동일한 위상의 제3 출력 신호를 생성하고 연결된 부하에 관계없이 일정한 전압 이득을 유지한다.Among the embodiments, the frequency divider includes a second de flip-flop and a second emitter follower. The second de flip-flop is configured to generate a Return-to-Zero (RZ) output signal based on a third output signal of the second emitter follower which is negatively fed back from the second emitter follower. A current mode logic (CML) dual edge trigger sampling circuit and a second SR latch that receives the RZ output signal and generates a non-return-to-zero (NRZ) output signal, wherein the second CML dual edge trigger sampling The circuit controls the opening and closing of the current output from the first current source according to the first current source and the input signal to generate a fourth output signal corresponding to the input signal regardless of the change in the output voltage. And a second RTD (Resonant Tunneling Diode) network unit for performing a sampling operation on the fourth output signal at each edge, wherein the second emitter follower receives the NRZ output signal and outputs the NRZ. Generating a third output signal of the same phase as the signal and maintains a constant voltage gain, regardless of the connected load.

도 1은 RTD의 DC I-V 커브를 나타내는 도면이다.
도 2는 도 1의 RTD를 포함하는 SMOBILE을 설명하기 위한 도면이다.
도 3은 개시된 기술의 일 실시예에 따른 CML 듀얼 에지 트리거 샘플링 회로를 설명하기 위한 도면이다.
도 4는 개시된 기술의 다른 일 실시예에 따른 CML 듀얼 에지 트리거 샘플링 회로를 설명하기 위한 도면이다.
도 5는 개시된 기술의 또 다른 일 실시예에 따른 CML 듀얼 에지 트리거 샘플링 회로를 설명하기 위한 도면이다.
도 6은 개시된 기술의 일 실시예에 따른 SR 래치를 설명하기 위한 도면이다.
도 7은 도 6의 SR 래치에서 출력 노드의 전압과 RTD 및 트랜지스터에 흐르는 전류의 부하 그림(Load Diagram)을 나타내는 도면이다.
도 8은 도 6의 SR 래치의 동작을 설명하기 위한 타이밍(timing)도이다.
도 9는 개시된 기술의 다른 일 실시예에 따른 SR 래치를 설명하기 위한 도면이다.
도 10 내지 도 12는 개시된 기술의 디 플립플롭(D Flip-Flop)을 설명하기 위한 도면이다.
도 13은 도 10 내지 도 12의 디 플립플롭의 동작을 설명하기 위한 타이밍 도이다.
도 14 내지 도 16은 개시된 기술의 일 실시예에 따른 주파수 분주기를 설명하기 위한 도면이다.
도 17은 개시된 기술의 일 실시예에 따른 이미터 폴로워를 설명하기 위한 도면이다.
도 18은 개시된 기술의 다른 일 실시예에 따른 이미터 폴로워를 설명하기 위한 도면이다.1 is a diagram illustrating a DC IV curve of an RTD.
FIG. 2 is a diagram for describing an SMOBILE including an RTD of FIG. 1.
3 is a diagram illustrating a CML dual edge trigger sampling circuit according to an embodiment of the disclosed technology.
4 is a diagram illustrating a CML dual edge trigger sampling circuit according to another embodiment of the disclosed technology.
5 illustrates a CML dual edge trigger sampling circuit according to another embodiment of the disclosed technology.
6 is a diagram illustrating an SR latch according to an embodiment of the disclosed technology.
FIG. 7 is a diagram illustrating a load diagram of a voltage of an output node, a current flowing through an RTD and a transistor in the SR latch of FIG. 6.
FIG. 8 is a timing diagram for describing an operation of the SR latch of FIG. 6.
9 is a view for explaining an SR latch according to another embodiment of the disclosed technology.
10 to 12 are diagrams for explaining a D flip-flop of the disclosed technology.
FIG. 13 is a timing diagram for describing an operation of the de flip-flop of FIGS. 10 to 12.
14 and 16 illustrate a frequency divider according to an embodiment of the disclosed technology.
17 illustrates an emitter follower according to an embodiment of the disclosed technology.
18 illustrates an emitter follower according to another exemplary embodiment of the disclosed technology.

개시된 기술에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 개시된 기술의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 개시된 기술의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다.The description of the disclosed technique is merely an example for structural or functional explanation and the scope of the disclosed technology should not be construed as being limited by the embodiments described in the text. That is, the embodiments may be variously modified and may have various forms, and thus the scope of the disclosed technology should be understood to include equivalents capable of realizing the technical idea.

한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.On the other hand, the meaning of the terms described in the present application should be understood as follows.

“제1”, “제2” 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.The terms " first ", " second ", and the like are used to distinguish one element from another and should not be limited by these terms. For example, the first component may be named a second component, and similarly, the second component may also be named a first component.

“및/또는”의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, “제1 항목, 제2 항목 및/또는 제3 항목”의 의미는 제1, 제2 또는 제3 항목뿐만 아니라 제1, 제2 또는 제3 항목들 중 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.The term “and / or” should be understood to include all combinations that can be suggested from one or more related items. For example, the meaning of “first item, second item and / or third item” may be given from two or more of the first, second or third items as well as the first, second or third items. Any combination of the possible items.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.When a component is referred to as being "connected" to another component, it should be understood that there may be other components in between, although it may be directly connected to the other component. On the other hand, when an element is referred to as being "directly connected" to another element, it should be understood that there are no other elements in between. On the other hand, other expressions describing the relationship between the components, such as "between" and "immediately between" or "neighboring to" and "directly neighboring to", should be interpreted as well.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Singular expressions should be understood to include plural expressions unless the context clearly indicates otherwise, and terms such as "include" or "have" refer to features, numbers, steps, operations, components, parts, or parts thereof described. It is to be understood that the combination is intended to be present, but not to exclude in advance the possibility of the presence or addition of one or more other features or numbers, steps, operations, components, parts or combinations thereof.

각 단계들에 있어 식별부호(예를 들어, a, b, c, ...)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.For each step, the identifiers (e.g., a, b, c, ...) are used for convenience of description, and the identifiers do not describe the order of the steps, and each step is clearly contextual. Unless stated in a specific order, it may occur differently from the stated order. That is, each step may occur in the same order as specified, may be performed substantially simultaneously, or may be performed in the reverse order.

여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 개시된 기술이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.All terms used herein have the same meaning as commonly understood by one of ordinary skill in the art unless otherwise defined. Terms defined in commonly used dictionaries should be interpreted to be consistent with meaning in the context of the relevant art and can not be construed as having ideal or overly formal meaning unless expressly defined in the present application.

개시된 기술은 BJT, HBT 및 FET를 비롯한 모든 3단자 트랜지스터와 부성 미분 저항 특성을 갖는 모든 다이오드에 적용될 수 있다. 이하에서는 FET와 상온에서도 낮은 peak 전압과 높은 PVCR(Peak-to-Valley Current Ratio)을 가지는 InP 기반의 RTD(Resonant Tunneling Diode)를 기준으로 설명한다.The disclosed technique can be applied to all three-terminal transistors, including BJT, HBT and FETs, and to all diodes with negative differential resistance characteristics. Hereinafter, a description will be given based on an InP-based Resonant Tunneling Diode (RTD) having a low peak voltage and a high peak-to-valley current ratio (PVCR) even at room temperature.

도 1은 RTD의 DC I-V 커브를 나타내는 도면이다.1 is a diagram illustrating a DC I-V curve of an RTD.

도 1에서, RTD(Resonant Tunneling Diode)는 저전압에서 부성 저항(negative resistance) 특성을 가지는 다이오드이다. RTD는 0V를 기준으로 RTD에 인가되는 전압이 증가함에 따라 전류도 증가한다. 그러나 RTD에 인가되는 전압이 피크 전압(Vp) 이상으로 증가하는 경우에는 전류가 감소한다. 즉, RTD는 부성 저항의 특성을 가진다.In FIG. 1, a Resonant Tunneling Diode (RTD) is a diode having negative resistance at low voltage. RTD increases with increasing voltage applied to RTD based on 0V. However, when the voltage applied to the RTD increases above the peak voltage Vp, the current decreases. That is, RTD has the characteristic of negative resistance.

RTD의 DC I-V 커브는 원점을 기준으로 대칭적인 형태로 표현된다. 원점을 기준으로 오른쪽은 RTD에 양의 전압을 가하는 경우의 DC I-V 커브를 나타내며, 원점을 기준으로 왼쪽은 RTD에 음의 전압을 가하는 경우의 DC I-V 커브를 나타낸다. RTD는 양의 전압을 가하는 경우와 음의 전압을 가하는 경우에 대하여 각각 부성 미분 저항(NDR, Negative Differential Resistance) 영역이 존재하며 부성 미분 저항 영역 이전에 각각 피크 전류가 나타나는 피크 전압(Vp) 지점(101, 102)이 존재한다. 또한, RTD는 부성 미분 저항 영역 이후에 각각 밸리 전류(valley current)가 나타나는 밸리 전압 지점(103, 104)이 존재한다.The DC I-V curve of the RTD is expressed symmetrically about the origin. The right side shows the DC I-V curve when the positive voltage is applied to the RTD. The left side shows the DC I-V curve when the negative voltage is applied to the RTD. RTD has Negative Differential Resistance (NDR) areas for positive and negative voltages respectively, and the peak voltage (Vp) point at which peak current appears before each negative differential resistance area ( 101, 102). In addition, the RTD has valley voltage points 103 and 104 where a valley current appears after the negative differential resistance region, respectively.

도 2는 도 1의 RTD를 포함하는 SMOBILE을 설명하기 위한 도면이다.FIG. 2 is a diagram for describing an SMOBILE including an RTD of FIG. 1.

도 2를 참조하면, SMOBILE(Symmetric MOnostable BIstable transition Logic Element)은 제1 RTD(210), 제2 RTD(220) 및 제1 RTD(210)와 제2 RTD(220) 사이에 있는 RTD 노드(230)를 포함한다.Referring to FIG. 2, the SMOBILE (Symmetric MOnostable BIstable transition Logic Element) is a RTD node 230 between a first RTD 210, a second RTD 220, and a first RTD 210 and a second RTD 220. ).

SMOBILE은 직렬로 연결된 제1 RTD(210)와 제2 RTD(220)를 포함하고, 제1 RTD(210)를 통해 제1 클록 신호를 입력받으며 제2 RTD(220)를 통해 제2 클록 신호를 입력받는다. 제2 클록 신호는 제1 클록 신호의 위상을 180도 반전시킨 반전 신호에 상응한다. 제1 RTD(210)와 제2 RTD(220)의 피크 전류는 동일하다.The SMOBILE includes a first RTD 210 and a second RTD 220 connected in series, receives a first clock signal through the first RTD 210, and receives a second clock signal through the second RTD 220. Get input. The second clock signal corresponds to an inverted signal in which the phase of the first clock signal is inverted 180 degrees. The peak currents of the first RTD 210 and the second RTD 220 are the same.

이하에서는 RTD를 포함하는 SMOBILE을 이용하여 듀얼 에지 트리거 샘플링 회로를 구현한다. 듀얼 에지 트리거 샘플링 회로는 클록 신호의 상승 에지와 하강 에지에서 출력 신호에 대하여 샘플링 연산을 수행할 수 있다.Hereinafter, a dual edge trigger sampling circuit is implemented using SMOBILE including an RTD. The dual edge trigger sampling circuit can perform a sampling operation on the output signal at the rising and falling edges of the clock signal.

도 3은 개시된 기술의 일 실시예에 따른 CML 듀얼 에지 트리거 샘플링 회로를 설명하기 위한 도면이다.3 is a diagram illustrating a CML dual edge trigger sampling circuit according to an embodiment of the disclosed technology.

도 3을 참조하면, CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로(300)는 제1 입출력부(310)와 제1 RTD 네트워크부(320)를 포함하고, 제1 입출력부(310)는 제1 전류원부(330), 제1 트랜지스터부(340) 및 제1 출력 노드(350)를 포함한다. 일 실시예에서, CML 듀얼 에지 트리거 샘플링 회로(300)는 제1 트랜지스터부(340)와 직렬로 연결된 제1 DC 바이어스부(360)를 더 포함할 수 있다. 제1 DC 바이어스부(360)는 CML 듀얼 에지 트리거 샘플링 회로(300)의 DC 전압을 낮추는데 도움을 줄 수 있다.Referring to FIG. 3, the CML dual edge trigger sampling circuit 300 includes a first input / output unit 310 and a first RTD network unit 320, and the first input / output unit 310 includes a first input / output unit 310. The first current source unit 330, the first transistor unit 340, and the first output node 350 are included. In one embodiment, the CML dual edge trigger sampling circuit 300 may further include a first DC bias unit 360 connected in series with the first transistor unit 340. The first DC bias unit 360 may help to lower the DC voltage of the CML dual edge trigger sampling circuit 300.

제1 입출력부(310)는 입력 신호에 따라 출력 신호를 생성한다. 제1 전류원부(330)는 출력 신호의 변화에 관계없이 일정한 전류를 흘리고, 제1 트랜지스터부(340)는 제1 전류원부(330)에 직렬로 연결되며 입력 신호에 따라 제1 전류원부(330)에 의하여 흐르는 전류를 제어한다. 일 실시예에서, 제1 전류원부(330)에 흐르는 전류는 제1 트랜지스터부(340)를 통해 흐르는 전류보다 작게 설정할 수 있다. 일 실시예에서, 제1 트랜지스터부(340)는 입력 신호를 기초로 제1 출력 노드(350)의 전류를 제1 RTD 네트워크부(320)에 보내거나 또는 제1 출력 노드(350)의 전류를 제1 DC 바이어스부(360)에 보낼 수 있다. 제1 출력 노드(350)는 제1 전류원부(330)와 제1 트랜지스터부(340) 사이에서 출력 신호를 생성한다. The first input / output unit 310 generates an output signal according to the input signal. The first current source unit 330 flows a constant current regardless of the change of the output signal, the first transistor unit 340 is connected in series with the first current source unit 330 and the first current source unit 330 according to the input signal. To control the current flowing. In one embodiment, the current flowing through the first current source unit 330 may be set smaller than the current flowing through the first transistor unit 340. In one embodiment, the first transistor unit 340 sends the current of the first output node 350 to the first RTD network unit 320 or the current of the first output node 350 based on the input signal. The first DC bias unit 360 may be sent. The first output node 350 generates an output signal between the first current source unit 330 and the first transistor unit 340.

제1 전류원부(330)는 전류원 a(332)와 전류원 b(334)를 포함하고, 제1 트랜지스터부(340)는 제1 입력 신호를 입력받는 트랜지스터 a(342)와 제2 입력 신호를 입력받는 트랜지스터 b(344)를 포함한다. 전류원 a(332)와 트랜지스터 a(342)는 직렬로 연결되고 출력 노드 a(350a)는 전류원 a(332)와 트랜지스터 a(342) 사이에서 제1 출력 신호를 생성한다. 전류원 b(334)와 트랜지스터 b(344)는 직렬로 연결되고 출력 노드 b(350b)는 전류원 b(334)와 트랜지스터 b(344) 사이에서 제2 출력 신호를 생성한다.The first current source unit 330 includes a current source a 332 and a current source b 334, and the first transistor unit 340 receives the transistor a 342 and the second input signal receiving the first input signal. Receiving transistor b 344. Current source a 332 and transistor a 342 are connected in series and output node a 350a generates a first output signal between current source a 332 and transistor a 342. Current source b 334 and transistor b 344 are connected in series and output node b 350b generates a second output signal between current source b 334 and transistor b 344.

일 실시예에서, 트랜지스터 a(342)와 트랜지스터 b(344)는 각각 제1 DC 바이어스부(360)와 직렬로 연결되어 CML을 형성할 수 있다. In an embodiment, transistor a 342 and transistor b 344 may each be connected in series with first DC bias unit 360 to form a CML.

제1 RTD 네트워크부(320)는 제1 클록 신호와 제2 클록 신호(상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응함)를 입력받아 제1 및 제2 클록 신호들 각각의 제1 에지에서 출력 신호에 대하여 샘플링 연산을 수행한다. 일 실시예에서, 제1 에지는 상승 에지 또는 하강 에지에 상응할 수 있다. 예를 들어, 제1 에지가 상승 에지에 상응하는 경우에는 제1 RTD 네트워크부(320)는 제1 클록 신호의 상승 에지와 제2 클록 신호의 상승 에지에서 샘플링 연산을 수행할 수 있다. 따라서, 제1 RTD 네트워크부(320)는 제1 클록 신호 또는 제2 클록 신호의 상승 및 하강 에지(듀얼 에지)에서 모두 샘플링 연산을 수행할 수 있다. 일 실시예에서, 제1 클록 신호와 제2 클록 신호의 전압의 크기는 RTD의 피크 전압(Vp)보다 크게 설정할 수 있다.The first RTD network unit 320 receives a first clock signal and a second clock signal (the second clock signal corresponds to an inverted signal of the first clock signal) and receives the first and second clock signals, respectively. A sampling operation is performed on the output signal at the first edge. In one embodiment, the first edge may correspond to a rising edge or a falling edge. For example, when the first edge corresponds to the rising edge, the first RTD network unit 320 may perform a sampling operation on the rising edge of the first clock signal and the rising edge of the second clock signal. Therefore, the first RTD network unit 320 may perform a sampling operation on both the rising and falling edges (dual edge) of the first clock signal or the second clock signal. In an embodiment, the magnitudes of the voltages of the first clock signal and the second clock signal may be set larger than the peak voltage Vp of the RTD.

제1 RTD 네트워크부(320)는 제1 클록 신호를 입력받는 RTD a(322), 제2 클록 신호를 입력받는 RTD b(324) 및 RTD a(322)와 RTD b(324) 사이에 있는 RTD 노드 a(323)를 포함하는 제1 SMOBILE부와 제1 클록 신호를 입력받는 RTD c(326)와 제2 클록 신호를 입력받는 RTD d(328) 및 RTD c(326)와 RTD d(328) 사이에 있는 RTD 노드 b(327)를 포함하는 제2 SMOBILE부를 포함한다. 일 실시예에서, 제1 SMOBILE부와 제2 SMOBILE부는 병렬로 연결될 수 있고, RTD 노드 a(323)와 RTD 노드 b(327)는 제1 출력 노드(350)와 연결될 수 있다.The first RTD network unit 320 receives an RTD a 322 that receives the first clock signal, an RTD b 324 that receives the second clock signal, and an RTD between the RTD a 322 and the RTD b 324. RTD c (326) receiving first clock signal and first SMOBILE unit including node a (323) and RTD d (328) and RTD c (326) and RTD d (328) receiving second clock signal. And a second SMOBILE portion including an RTD node b 327 in between. In one embodiment, the first SMOBILE unit and the second SMOBILE unit may be connected in parallel, and the RTD node a 323 and the RTD node b 327 may be connected to the first output node 350.

제1 입출력부(310)에 Logic '1'에 해당하는 입력 신호(또는, 전압)가 인가되는 경우에는 제1 전류원부(330)에 흐르는 전류보다 큰 전류가 제1 RTD 네트워크부(320)에 포함된 RTD 중 제1 전류원부(330)와 병렬로 연결된 RTD에 흐른다. 이 상황에서 클록 신호가 상승하거나 하강하는 경우에는 제1 RTD 네트워크부(320)는 출력 신호에 대하여 샘플링 연산을 수행하고, 제1 출력 노드(350)는 Logic '0'에 해당하는 출력 신호(또는, 전압)를 출력한다. 예를 들어, 트랜지스터 a(342)에 Logic '1'에 해당하는 입력 신호(또는, 전압)가 인가되는 경우에는 전류원 a(332)에 흐르는 전류보다 큰 전류가 제1 RTD 네트워크부(320)의 RTD a(322)에 흐른다. 제1 RTD 네트워크부(320)가 출력 신호에 대하여 샘플링 연산을 수행하는 경우에는 출력 노드 a(350a)는 Logic '0'에 해당하는 출력 신호(또는, 전압)를 출력한다.When an input signal (or voltage) corresponding to logic '1' is applied to the first input / output unit 310, a current larger than a current flowing in the first current source unit 330 is applied to the first RTD network unit 320. It flows in the RTD connected in parallel with the first current source unit 330 of the included RTD. In this situation, when the clock signal rises or falls, the first RTD network unit 320 performs a sampling operation on the output signal, and the first output node 350 outputs an output signal corresponding to Logic '0' (or , Voltage). For example, when an input signal (or voltage) corresponding to Logic '1' is applied to the transistor a 342, a current larger than the current flowing in the current source a 332 is applied to the first RTD network unit 320. Flows in RTD a 322. When the first RTD network unit 320 performs a sampling operation on the output signal, the output node a 350a outputs an output signal (or voltage) corresponding to Logic '0'.

Logic '0'에 해당하는 출력 신호가 출력되어 제1 출력 노드(350)의 전압이 하강하는 경우에도 제1 전류원부(330)는 일정한 전류를 흘려서 제1 RTD 네트워크부(320)의 RTD에 흐르는 전류보다 제1 전류원부(330)에 흐르는 전류가 커지는 것을 방지한다. 즉, 제1 전류원부(330)는 출력 신호의 변화에 관계없이 일정한 전류를 흘려서 제1 출력 노드(350)의 전압 하강으로 발생하는 오류를 방지할 수 있다.Even when the output signal corresponding to logic '0' is outputted and the voltage of the first output node 350 falls, the first current source unit 330 flows a constant current to flow to the RTD of the first RTD network unit 320. It is possible to prevent the current flowing in the first current source unit 330 from becoming larger than the current. That is, the first current source unit 330 may prevent an error caused by the voltage drop of the first output node 350 by flowing a constant current regardless of the change of the output signal.

입출력부(310)에 Logic '0'에 해당하는 입력 신호(또는, 전압)가 인가되는 경우에는 제1 전류원부(330)에 흐르는 전류보다 작은 전류가 제1 RTD 네트워크부(320)에 포함된 RTD 중 제1 전류원부(330)와 병렬로 연결된 RTD에 흐른다. 이 상황에서 클록 신호가 상승 하거나 하강하는 경우에는 제1 RTD 네트워크부(320)는 출력 신호에 대하여 샘플링 연산을 수행하고, 제1 출력 노드(350)는 Logic '1'에 해당하는 출력 신호(또는, 전압)를 출력한다. 예를 들어, 트랜지스터 b(344)에 Logic '0'에 해당하는 입력 신호(또는, 전압)가 인가되는 경우에는 전류원 b(334)에 흐르는 전류보다 큰 전류가 제1 RTD 네트워크부(320)의 RTD c(326)에 흐른다. 제1 RTD 네트워크부(320)가 출력 신호에 대하여 샘플링 연산을 수행하는 경우에는 출력 노드 b(350b)는 Logic '1'에 해당하는 출력 신호(또는, 전압)를 출력한다.When an input signal (or voltage) corresponding to logic '0' is applied to the input / output unit 310, a current smaller than a current flowing in the first current source unit 330 is included in the first RTD network unit 320. The RTD flows in an RTD connected in parallel with the first current source unit 330. In this situation, when the clock signal rises or falls, the first RTD network unit 320 performs a sampling operation on the output signal, and the first output node 350 outputs an output signal corresponding to Logic '1' (or , Voltage). For example, when an input signal (or voltage) corresponding to Logic '0' is applied to the transistor b 344, a current larger than the current flowing in the current source b 334 is applied to the first RTD network unit 320. Flows in RTD c (326). When the first RTD network unit 320 performs a sampling operation on the output signal, the output node b 350b outputs an output signal (or voltage) corresponding to Logic '1'.

Logic '1'에 해당하는 출력 신호가 출력되어 제1 출력 노드(350)의 전압이 상승하는 경우에도 제1 전류원부(330)는 일정한 전류를 흘려서 제1 RTD 네트워크부(320)의 RTD에 흐르는 전류보다 제1 전류원부(330)에 흐르는 전류가 작아지는 것을 방지한다. 즉, 제1 전류원부(330)는 출력 신호의 변화에 관계없이 일정한 전류를 흘려서 제1 출력 노드(350)의 전압 상승으로 발생하는 오류를 방지할 수 있다.Even when the output signal corresponding to logic '1' is output and the voltage of the first output node 350 is increased, the first current source unit 330 flows a constant current to flow to the RTD of the first RTD network unit 320. The current flowing in the first current source unit 330 is prevented from becoming smaller than the current. That is, the first current source unit 330 may prevent an error caused by the voltage rise of the first output node 350 by flowing a constant current regardless of the change of the output signal.

도 4는 개시된 기술의 다른 일 실시예에 따른 CML 듀얼 에지 트리거 샘플링 회로를 설명하기 위한 도면이다.4 is a diagram illustrating a CML dual edge trigger sampling circuit according to another embodiment of the disclosed technology.

도 4를 참조하면, CML 듀얼 에지 트리거 샘플링 회로(400)는 제2 전류원(410), 제2 입출력부(420) 및 제2 RTD 네트워크부(430)를 포함하고, 제2 입출력부(420)는 제2 트랜지스터부(440), 제3 트랜지스터부(450) 및 제2 출력 노드(460)를 포함한다. 일 실시예에서, CML 듀얼 에지 트리거 샘플링 회로(400)는 제3 트랜지스터부(450)와 직렬로 연결된 제2 DC 바이어스부(470)를 더 포함할 수 있다. 제2 DC 바이어스부(470)는 CML 듀얼 에지 트리거 샘플링 회로(400)의 DC 전압을 낮추는데 도움을 줄 수 있다.Referring to FIG. 4, the CML dual edge trigger sampling circuit 400 includes a second current source 410, a second input / output unit 420, and a second RTD network unit 430, and a second input / output unit 420. Includes a second transistor portion 440, a third transistor portion 450, and a second output node 460. In one embodiment, the CML dual edge trigger sampling circuit 400 may further include a second DC bias unit 470 connected in series with the third transistor unit 450. The second DC bias unit 470 may help lower the DC voltage of the CML dual edge trigger sampling circuit 400.

전류원(410)은 전류를 출력하고 제2 입출력부(420)는 입력 신호에 따라 출력 신호를 생성한다. 제2 트랜지스터부(440)는 입력 신호를 수신하여 제2 전류원(410)으로부터 생성되는 전류의 개폐를 제어하여 출력 신호의 변화에 관계없이 일정한 전류를 흘린다. 제3 트랜지스터부(450)는 제2 트랜지스터부(440)에 직렬로 연결되며 입력 신호에 따라 제2 출력 노드(460)의 전류의 개폐를 제어한다. 일 실시예에서, 제3 트랜지스터부(450)는 입력 신호를 기초로 제2 출력 노드(460)의 전류를 제2 RTD 네트워크부(430)에 보내거나 또는 제2 출력 노드(460)의 전류를 제2 DC 바이어스부(470)에 보낸다. 제2 출력 노드(460)는 제2 트랜지스터부(440)와 제3 트랜지스터부(450) 사이에서 출력 신호를 생성한다. The current source 410 outputs a current and the second input / output unit 420 generates an output signal according to the input signal. The second transistor unit 440 receives an input signal and controls the opening and closing of a current generated from the second current source 410 to flow a constant current regardless of a change in the output signal. The third transistor unit 450 is connected in series to the second transistor unit 440 and controls the opening and closing of the current of the second output node 460 according to the input signal. In one embodiment, the third transistor unit 450 sends the current of the second output node 460 to the second RTD network unit 430 or sends the current of the second output node 460 based on the input signal. It is sent to the second DC bias unit 470. The second output node 460 generates an output signal between the second transistor portion 440 and the third transistor portion 450.

제2 트랜지스터부(440)는 제1 입력 신호(Vin)를 입력받는 트랜지스터 a(442)와 제2 입력 신호(Vref)를 입력받는 트랜지스터 c(444)를 포함하고, 제3 트랜지스터부(450)는 제1 입력 신호(Vin)를 입력받는 트랜지스터 b(452)와 제2 입력 신호(Vref)를 입력받는 트랜지스터 d(454)를 포함한다. 트랜지스터 a(442)와 트랜지스터 b(452)는 직렬로 연결되고 출력 노드 a(460a)는 트랜지스터 a(442)와 트랜지스터 b(452) 사이에서 제1 출력 신호(RESET)를 생성한다. 트랜지스터 c(444)와 트랜지스터 d(454)는 직렬로 연결되고 출력 노드 b(460b)는 트랜지스터 c(444)와 트랜지스터 d(454) 사이에서 제2 출력 신호(SET)를 생성한다. The second transistor unit 440 includes a transistor a 442 that receives the first input signal Vin and a transistor c 444 that receives the second input signal Vref, and the third transistor unit 450. The transistor b 452 receives the first input signal Vin and the transistor d 454 receives the second input signal Vref. Transistor a 442 and b 452 are connected in series and output node a 460a generates a first output signal RESET between transistor a 442 and b 452. Transistor c 444 and transistor d 454 are connected in series and output node b 460b generates a second output signal SET between transistor c 444 and transistor d 454.

일 실시예에서, 트랜지스터 a(442)와 트랜지스터 c(444) 각각은 제2 전류원(410)과 직렬로 연결될 수 있고, 트랜지스터 b(452)와 트랜지스터 d(454) 각각은 제2 DC 바이어스부(470)와 직렬로 연결되어 CML을 형성할 수 있다. 일 실시예에서, 트랜지스터 a(442)와 트랜지스터 c(444)는 p 타입 트랜지스터에 상응할 수 있고, 트랜지스터 b(452)와 트랜지스터 d(454)는 n 타입 트랜지스터에 상응할 수 있다.In one embodiment, each of transistors a 442 and c 444 may be connected in series with a second current source 410, and each of transistors b 452 and d 454 is a second DC bias portion ( 470 may be connected in series to form a CML. In one embodiment, transistors a 442 and c 444 may correspond to p-type transistors, and transistors b 452 and d 454 may correspond to n-type transistors.

제2 RTD 네트워크부(430)는 제1 클록 신호와 제2 클록 신호(상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응함)를 입력받아 제1 및 제2 클록 신호들 각각의 제1 에지에서 출력 신호에 대하여 샘플링 연산을 수행한다. 일 실시예에서, 제1 에지는 상승 에지 또는 하강 에지에 상응할 수 있다. 예를 들어, 제1 에지가 상승 에지에 상응하는 경우에는 제2 RTD 네트워크부(430)는 제1 클록 신호의 상승 에지와 제2 클록 신호의 상승 에지에서 샘플링 연산을 수행할 수 있다. 따라서, 제2 RTD 네트워크부(430)는 제1 클록 신호 또는 제2 클록 신호의 상승 및 하강 에지(듀얼 에지)에서 모두 샘플링 연산을 수행할 수 있다. 일 실시예에서, 제1 클록 신호와 제2 클록 신호의 전압의 크기는 RTD의 피크 전압(Vp)보다 크게 설정할 수 있다.The second RTD network unit 430 receives a first clock signal and a second clock signal (the second clock signal corresponds to an inverted signal of the first clock signal) to receive each of the first and second clock signals. A sampling operation is performed on the output signal at the first edge. In one embodiment, the first edge may correspond to a rising edge or a falling edge. For example, when the first edge corresponds to the rising edge, the second RTD network unit 430 may perform a sampling operation on the rising edge of the first clock signal and the rising edge of the second clock signal. Accordingly, the second RTD network unit 430 may perform a sampling operation on both the rising and falling edges (dual edges) of the first clock signal or the second clock signal. In an embodiment, the magnitudes of the voltages of the first clock signal and the second clock signal may be set larger than the peak voltage Vp of the RTD.

제2 RTD 네트워크부(430)는 제1 클록 신호를 입력받는 RTD a(432), 제2 클록 신호를 입력받는 RTD b(434) 및 RTD a(432)와 RTD b(434) 사이에 있는 RTD 노드 a(433)를 포함하는 제1 SMOBILE부와 제1 클록 신호를 입력받는 RTD c(436)와 제2 클록 신호를 입력받는 RTD d(438) 및 RTD c(436)와 RTD d(438) 사이에 있는 RTD 노드 b(437)를 포함하는 제2 SMOBILE부를 포함한다. 일 실시예에서, 제1 SMOBILE부와 제2 SMOBILE부는 병렬로 연결될 수 있고, RTD 노드 a(433)와 RTD 노드 b(437)는 제2 출력 노드(460)와 연결될 수 있다.The second RTD network unit 430 receives the RTD a 432 for receiving the first clock signal, the RTD b 434 for receiving the second clock signal, and the RTD between the RTD a 432 and the RTD b 434. RTD c (436) receiving the first clock signal and the first SMOBILE unit including the node a (433) and RTD d (438) and RTD c (436) and RTD d (438) receiving the second clock signal And a second SMOBILE portion including an RTD node b 437 in between. In one embodiment, the first SMOBILE portion and the second SMOBILE portion may be connected in parallel, and the RTD node a 433 and the RTD node b 437 may be connected with the second output node 460.

제2 입출력부(420)에 Logic '1'에 해당하는 입력 신호(또는, 전압)가 인가되는 경우에는 제2 트랜지스터부(440)에 흐르는 전류보다 큰 전류가 제2 RTD 네트워크부(430)에 포함된 RTD 중 제2 트랜지스터부(440)와 병렬로 연결된 RTD에 흐르고 제3 트랜지스터부(450)에는 제2 트랜지스터부(440)에 흐르는 전류보다 큰 전류가 흐른다. 클록 신호가 상승 하거나 또는 하강하는 경우에는 제2 RTD 네트워크부(430)는 출력 신호에 대하여 샘플링 연산을 수행하고 제2 출력 노드(460)는 Logic '0'에 해당하는 출력 신호(또는, 전압)를 출력한다.When an input signal (or voltage) corresponding to logic '1' is applied to the second input / output unit 420, a current larger than the current flowing in the second transistor unit 440 is applied to the second RTD network unit 430. Among the RTDs included, a current flowing in an RTD connected in parallel with the second transistor unit 440 and a current larger than a current flowing in the second transistor unit 440 flows in the third transistor unit 450. When the clock signal rises or falls, the second RTD network unit 430 performs a sampling operation on the output signal, and the second output node 460 outputs an output signal (or voltage) corresponding to Logic '0'. Outputs

예를 들어, 트랜지스터 a(442)와 트랜지스터 b(452)에 Logic '1'에 해당하는 입력 신호(또는, 전압)가 인가되는 경우에는 트랜지스터 a(442)에 흐르는 전류보다 큰 전류가 제2 RTD 네트워크부(430)의 RTD a(432)에 흐르고 트랜지스터 b(452)에는 트랜지스터 a(442)에 흐르는 전류보다 큰 전류가 흐른다. 왜냐하면 트랜지스터 a(442)는 열리고(open) 트랜지스터 b(452)는 닫히기(close) 때문이다. 제2 RTD 네트워크부(430)가 출력 신호에 대하여 샘플링 연산을 수행하는 경우에는 출력 노드 a(360a)는 Logic '0'에 해당하는 출력 신호(또는, 전압)를 출력한다. 일 실시예에서, 트랜지스터 a(442)는 p 타입의 트랜지스터에 상응할 수 있고 트랜지스터 b(452)는 n 타입의 트랜지스터에 상응할 수 있다.For example, when an input signal (or voltage) corresponding to Logic '1' is applied to the transistors a 442 and b 452, the current larger than the current flowing through the transistor a 442 is the second RTD. A current flowing in the RTD a 432 of the network unit 430 and a larger current than the current flowing in the transistor a 442 flows in the transistor b 452. This is because transistor a 442 is open and transistor b 452 is closed. When the second RTD network unit 430 performs a sampling operation on the output signal, the output node a 360a outputs an output signal (or voltage) corresponding to Logic '0'. In one embodiment, transistor a 442 may correspond to a p type transistor and transistor b 452 may correspond to an n type transistor.

Logic '0'에 해당하는 출력 신호가 출력되어 제2 출력 노드(460)의 전압이 하강하는 경우에도 제2 트랜지스터부(440)는 일정한 전류를 흘려서 제3 트랜지스터부(450)에 흐르는 전류보다 제2 트랜지스터부(440)에 흐르는 전류가 커지는 것을 방지한다. 즉, 제2 트랜지스터부(440)는 출력 신호의 변화에 관계없이 일정한 전류를 흘려서 제2 출력 노드(460)의 전압 하강으로 발생하는 오류를 방지할 수 있다.Even when the output signal corresponding to logic '0' is outputted and the voltage of the second output node 460 is decreased, the second transistor unit 440 flows a constant current and is higher than the current flowing in the third transistor unit 450. The current flowing through the two transistor units 440 is prevented from increasing. That is, the second transistor unit 440 may prevent an error caused by the voltage drop of the second output node 460 by flowing a constant current regardless of the change of the output signal.

제2 입출력부(420)에 Logic '0'에 해당하는 입력 신호(또는, 전압)가 인가되는 경우에는 제2 트랜지스터부(440)에 흐르는 전류보다 작은 전류가 제2 RTD 네트워크부(430)에 포함된 RTD 중 제2 트랜지스터부(440)와 병렬로 연결된 RTD에 흐르고, 제3 트랜지스터부(450)에는 제2 트랜지스터부(440)에 흐르는 전류보다 작은 전류가 흐른다. 클록 신호가 상승 하거나 하강하는 경우에는 제2 RTD 네트워크부(430)는 출력 신호에 대하여 샘플링 연산을 수행하고, 제2 출력 노드(460)는 Logic '1'에 해당하는 출력 신호(또는, 전압)를 출력한다.When an input signal (or voltage) corresponding to logic '0' is applied to the second input / output unit 420, a current smaller than a current flowing in the second transistor unit 440 is applied to the second RTD network unit 430. Among the RTDs included, a current flows in an RTD connected in parallel with the second transistor unit 440, and a current smaller than a current flowing in the second transistor unit 440 flows through the third transistor unit 450. When the clock signal rises or falls, the second RTD network unit 430 performs a sampling operation on the output signal, and the second output node 460 outputs an output signal (or voltage) corresponding to Logic '1'. Outputs

예를 들어, 트랜지스터 c(444)와 트랜지스터 d(454)에 Logic '0'에 해당하는 입력 신호(또는, 전압)가 인가되는 경우에는 트랜지스터 c(444)에 흐르는 전류보다 작은 전류가 제2 RTD 네트워크부(430)의 RTD c(436)에 흐르고, 트랜지스터 d(454)에는 트랜지스터 c(444)에 흐르는 전류보다 작은 전류가 흐른다. 왜냐하면 트랜지스터 c(444)는 닫히고(close) 트랜지스터 d(454)는 열리기(open) 때문이다. 제2 RTD 네트워크부(430)가 출력 신호에 대하여 샘플링 연산을 수행하는 경우에는 출력 노드 b(460b)는 Logic '1'에 해당하는 출력 신호(또는, 전압)를 출력한다. 일 실시예에서, 트랜지스터 c(444)는 p 타입의 트랜지스터에 상응할 수 있고 트랜지스터 d(454)는 n 타입의 트랜지스터에 상응할 수 있다.For example, when an input signal (or voltage) corresponding to Logic '0' is applied to the transistors c 444 and d 454, the current smaller than the current flowing through the transistor c 444 is the second RTD. The current flows in the RTD c 436 of the network unit 430, and a current smaller than the current flowing in the transistor c 444 flows through the transistor d 454. This is because transistor c 444 is closed and transistor d 454 is open. When the second RTD network unit 430 performs a sampling operation on the output signal, the output node b 460b outputs an output signal (or voltage) corresponding to Logic '1'. In one embodiment, transistor c 444 may correspond to a p type transistor and transistor d 454 may correspond to an n type transistor.

Logic '1'에 해당하는 출력 신호가 출력되어 제2 출력 노드(460)의 전압이 상승하는 경우에도 제2 트랜지스터부(440)는 일정한 전류를 흘려서 제3 트랜지스터부(450)에 흐르는 전류보다 제2 트랜지스터부(440)에 흐르는 전류가 작아지는 것을 방지한다. 즉, 제2 트랜지스터부(440)는 출력 신호의 변화에 관계없이 일정한 전류를 흘려서 제2 출력 노드(460)의 전압 상승으로 발생하는 오류를 방지할 수 있다.Even when the output signal corresponding to logic '1' is outputted and the voltage of the second output node 460 increases, the second transistor unit 440 flows a constant current, which is higher than the current flowing in the third transistor unit 450. The current flowing through the two transistor units 440 is prevented from decreasing. That is, the second transistor unit 440 may prevent an error caused by a voltage increase of the second output node 460 by flowing a constant current regardless of a change in the output signal.

도 5는 개시된 기술의 또 다른 일 실시예에 따른 CML 듀얼 에지 트리거 샘플링 회로를 설명하기 위한 도면이다.5 illustrates a CML dual edge trigger sampling circuit according to another embodiment of the disclosed technology.

도 5를 참조하면, CML 듀얼 에지 트리거 샘플링 회로(500)는 제3 전류원부(510), 제3 입출력부(520) 및 제3 RTD 네트워크부(530)를 포함하고, 제3 입출력부(520)는 제4 트랜지스터부(540), 제4 전류원부(550) 및 제3 출력 노드(560)를 포함한다.Referring to FIG. 5, the CML dual edge trigger sampling circuit 500 includes a third current source unit 510, a third input / output unit 520, and a third RTD network unit 530, and the third input / output unit 520. ) Includes a fourth transistor unit 540, a fourth current source unit 550, and a third output node 560.

제3 전류원부(510)는 전류를 출력하고 제3 입출력부(520)는 입력 신호에 따라 출력 신호를 생성한다. 제4 트랜지스터부(540)는 입력 신호에 따라 제3 전류원부(510)로부터 출력되는 전류의 개폐를 제어하고, 제4 전류원부(550)는 출력 신호의 변화에 관계없이 일정한 전류를 흘린다. 일 실시예에서, 제4 전류원부(550)에서 출력되는 전류는 제4 트랜지스터부(540)를 통해 흐르는 전류보다 작게 설정할 수 있다. 제3 출력 노드(560)는 제4 트랜지스터부(540)와 제4 전류원부(550) 사이에서 출력 신호를 생성한다. The third current source unit 510 outputs a current and the third input / output unit 520 generates an output signal according to the input signal. The fourth transistor unit 540 controls the opening and closing of the current output from the third current source unit 510 according to the input signal, and the fourth current source unit 550 flows a constant current regardless of the change of the output signal. In one embodiment, the current output from the fourth current source unit 550 may be set smaller than the current flowing through the fourth transistor unit 540. The third output node 560 generates an output signal between the fourth transistor unit 540 and the fourth current source unit 550.

제4 트랜지스터부(540)는 제1 입력 신호(Vin)를 입력받는 트랜지스터 a(542)와 제2 입력 신호(Vref)를 입력받는 트랜지스터 b(544)를 포함하고, 제4 전류원부(550)는 전류원 a(552)과 전류원 b(554)를 포함한다. 트랜지스터 a(542)와 전류원 a(552)는 직렬로 연결되고 출력 노드 a(560a)는 트랜지스터 a(542)와 전류원 a(552) 사이에서 제1 출력 신호(RESET)를 생성한다. 트랜지스터 b(544)과 전류원 b(554)는 직렬로 연결되고 출력 노드 b(560b)는 트랜지스터 b(544)과 전류원 b(554) 사이에서 제2 출력 신호(SET)를 생성한다. 일 실시예에서, 트랜지스터 a(542)와 트랜지스터 b(544) 각각은 제3 전류원부(510)와 직렬로 연결될 수 있다. 일 실시예에서, 트랜지스터 a(542)와 트랜지스터 b(544)는 p 타입 트랜지스터에 상응할 수 있다.The fourth transistor unit 540 includes a transistor a 542 for receiving the first input signal Vin and a transistor b 544 for receiving the second input signal Vref, and the fourth current source unit 550. Includes a current source a 552 and a current source b 554. Transistor a 542 and current source a 552 are connected in series and output node a 560a generates a first output signal RESET between transistor a 542 and current source a 552. Transistor b 544 and current source b 554 are connected in series and output node b 560b generates a second output signal SET between transistor b 544 and current source b 554. In an embodiment, each of the transistors a 542 and b 544 may be connected in series with the third current source unit 510. In one embodiment, transistors a 542 and b 544 may correspond to p-type transistors.

제3 RTD 네트워크부(530)는 제1 클록 신호와 제2 클록 신호(상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응함)를 입력받아 제1 및 제2 클록 신호들 각각의 제1 에지에서 출력 신호에 대하여 샘플링 연산을 수행한다. 일 실시예에서, 제1 에지는 상승 에지 또는 하강 에지에 상응할 수 있다. 예를 들어, 제1 에지가 상승 에지에 상응하는 경우에는 제3 RTD 네트워크부(530)는 제1 클록 신호의 상승 에지와 제2 클록 신호의 상승 에지에서 샘플링 연산을 수행할 수 있다. 따라서, RTD 네트워크부(330)는 제1 클록 신호 또는 제2 클록 신호의 상승 및 하강 에지(듀얼 에지)에서 모두 샘플링 연산을 수행할 수 있다. 일 실시예에서, 제1 클록 신호와 제2 클록 신호의 전압의 크기는 RTD의 피크 전압(Vp)보다 크게 설정할 수 있다.The third RTD network unit 530 receives a first clock signal and a second clock signal (the second clock signal corresponds to an inverted signal of the first clock signal) to receive each of the first and second clock signals. A sampling operation is performed on the output signal at the first edge. In one embodiment, the first edge may correspond to a rising edge or a falling edge. For example, when the first edge corresponds to the rising edge, the third RTD network unit 530 may perform a sampling operation on the rising edge of the first clock signal and the rising edge of the second clock signal. Accordingly, the RTD network unit 330 may perform a sampling operation on both the rising and falling edges (dual edges) of the first clock signal or the second clock signal. In an embodiment, the magnitudes of the voltages of the first clock signal and the second clock signal may be set larger than the peak voltage Vp of the RTD.

제3 RTD 네트워크부(530)는 제1 클록 신호를 입력받는 RTD a(532), 제2 클록 신호를 입력받는 RTD b(534) 및 RTD a(532)와 RTD b(534) 사이에 있는 RTD 노드 a(533)를 포함하는 제1 SMOBILE부와 제1 클록 신호를 입력받는 RTD c(536)와 제2 클록 신호를 입력받는 RTD d(538) 및 RTD c(536)와 RTD d(538) 사이에 있는 RTD 노드 b(537)를 포함하는 제2 SMOBILE부를 포함한다. 일 실시예에서, 제1 SMOBILE부와 제2 SMOBILE부는 병렬로 연결될 수 있고, RTD 노드 a(533)와 RTD 노드 b(537)는 제3 출력 노드(560)와 연결될 수 있다.The third RTD network unit 530 is the RTD a (532) receiving the first clock signal, the RTD b (534) receiving the second clock signal and the RTD between the RTD a (532) and the RTD b (534) RTD c (536) receiving the first clock signal and the first SMOBILE unit including the node a (533) and RTD d (538) and RTD c (536) and RTD d (538) receiving the second clock signal And a second SMOBILE portion including an RTD node b 537 in between. In one embodiment, the first SMOBILE unit and the second SMOBILE unit may be connected in parallel, and the RTD node a 533 and the RTD node b 537 may be connected to the third output node 560.

제3 입출력부(520)에 Logic '1'에 해당하는 입력 신호(또는, 전압)가 인가되는 경우에는 제4 전류원부(550)에 흐르는 전류보다 큰 전류가 제3 RTD 네트워크부(530)에 포함된 RTD 중 제4 전류원부(550)와 병렬로 연결된 RTD에 흐르고, 제4 트랜지스터부(540)에는 제4 전류원부(550)에 흐르는 전류보다 큰 전류가 흐른다. 클록 신호가 상승 하거나 하강하는 경우에는 제3 RTD 네트워크부(530)는 출력 신호에 대하여 샘플링 연산을 수행하고, 제3 출력 노드(560)는 Logic '1'에 해당하는 출력 신호(또는, 전압)를 출력한다. 예를 들어, 트랜지스터 a(542)에 Logic '1'에 해당하는 입력 신호(또는, 전압)가 인가되는 경우에는 전류원 a(552)에 흐르는 전류보다 큰 전류가 제3 RTD 네트워크부(530)의 RTD b(534)에 흐른다. 제3 RTD 네트워크부(530)가 출력 신호에 대하여 샘플링 연산을 수행하는 경우에는 출력 노드 a(560a)는 Logic '1'에 해당하는 출력 신호(또는, 전압)를 출력한다.When an input signal (or voltage) corresponding to logic '1' is applied to the third input / output unit 520, a current larger than the current flowing in the fourth current source unit 550 is applied to the third RTD network unit 530. Among the RTDs included, the current flows in the RTD connected in parallel with the fourth current source unit 550, and a current larger than the current flowing in the fourth current source unit 550 flows through the fourth transistor unit 540. When the clock signal rises or falls, the third RTD network unit 530 performs a sampling operation on the output signal, and the third output node 560 outputs an output signal (or voltage) corresponding to Logic '1'. Outputs For example, when an input signal (or voltage) corresponding to logic '1' is applied to the transistor a 542, a current larger than a current flowing in the current source a 552 may be generated by the third RTD network unit 530. Flows in RTD b 534. When the third RTD network unit 530 performs a sampling operation on the output signal, the output node a 560a outputs an output signal (or voltage) corresponding to Logic '1'.

Logic '1'에 해당하는 출력 신호가 출력되어 제3 출력 노드(560)의 전압이 상승하는 경우에도 제4 전류원부(550)는 일정한 전류를 유지하여 제4 전류원부(550)에 흐르는 전류가 제4 트랜지스터부(540)에 흐르는 전류보다 커지는 것을 방지한다. 즉, 제4 전류원부(550)는 출력 신호의 변화에 관계없이 일정한 전류를 흘려서 제3 출력 노드(560)의 전압 상승으로 발생하는 오류를 방지할 수 있다.Even when an output signal corresponding to logic '1' is output and the voltage of the third output node 560 increases, the fourth current source unit 550 maintains a constant current so that the current flowing through the fourth current source unit 550 is maintained. It is prevented from becoming larger than the current flowing in the fourth transistor unit 540. That is, the fourth current source unit 550 may prevent an error caused by the voltage rise of the third output node 560 by flowing a constant current regardless of the change of the output signal.

제3 입출력부(520)에 Logic '0'에 해당하는 입력 신호(또는, 전압)가 인가되는 경우에는 제4 전류원부(550)에 흐르는 전류보다 작은 전류가 제3 RTD 네트워크부(530)에 포함된 RTD 중 제4 전류원부(550)와 병렬로 연결된 RTD에 흐르고, 제4 트랜지스터부(540)에는 제4 전류원부(550)에 흐르는 전류보다 작은 전류가 흐른다. 클록 신호가 상승하거나 하강하는 경우에는 제3 RTD 네트워크부(530)는 출력 신호에 대하여 샘플링 연산을 수행하고, 제3 출력 노드(560)는 Logic '0'에 해당하는 출력 신호(또는, 전압)를 출력한다. 예를 들어, 트랜지스터 b(544)에 Logic '0'에 해당하는 입력 신호(또는, 전압)가 인가되는 경우에는 전류원 b(554)에 흐르는 전류보다 작은 전류가 제3 RTD 네트워크부(530)의 RTD d(538)에 흐른다. 제3 RTD 네트워크부(530)가 출력 신호에 대하여 샘플링 연산을 수행하는 경우에는 출력 노드 b(560a)는 Logic '0'에 해당하는 출력 신호(또는, 전압)를 출력한다.When an input signal (or voltage) corresponding to logic '0' is applied to the third input / output unit 520, a current smaller than the current flowing in the fourth current source unit 550 is applied to the third RTD network unit 530. Among the RTDs included, the current flows in the RTD connected in parallel with the fourth current source unit 550, and a current smaller than the current flowing in the fourth current source unit 550 flows through the fourth transistor unit 540. When the clock signal rises or falls, the third RTD network unit 530 performs a sampling operation on the output signal, and the third output node 560 outputs an output signal (or voltage) corresponding to logic '0'. Outputs For example, when an input signal (or voltage) corresponding to logic '0' is applied to the transistor b 544, a current smaller than the current flowing in the current source b 554 may be applied to the third RTD network unit 530. Flow in RTD d 538. When the third RTD network unit 530 performs a sampling operation on the output signal, the output node b 560a outputs an output signal (or voltage) corresponding to Logic '0'.

Logic '0'에 해당하는 출력 신호가 출력되어 제3 출력 노드(560)의 전압이 하강하는 경우에도 제4 전류원부(550)는 일정한 전류를 유지하여 제4 전류원부(550)에 흐르는 전류가 제4 트랜지스터부(540)에 흐르는 전류보다 작아지는 것을 방지한다. 즉, 제4 전류원부(550)는 출력 신호의 변화에 관계없이 일정한 전류를 흘려서 제3 출력 노드(560)의 전압 하강으로 발생하는 오류를 방지할 수 있다.Even when the output signal corresponding to logic '0' is outputted and the voltage of the third output node 560 falls, the fourth current source unit 550 maintains a constant current so that the current flowing in the fourth current source unit 550 is maintained. It is prevented from becoming smaller than the current flowing in the fourth transistor unit 540. That is, the fourth current source unit 550 may prevent an error caused by the voltage drop of the third output node 560 by flowing a constant current regardless of the change of the output signal.

도 3 내지 도 5의 CML 듀얼 에지 트리거 샘플링 회로(300, 400, 500)는 RZ(Return-to-Zero) 출력 신호를 출력한다. 초고속 광통신 시스템과 같은 데이터 처리 시스템에서는 주파수 대역을 증가시키기 위해서 NRZ(Non-Return-to-Zero) 신호를 사용하므로, 해당 시스템에서 CML 듀얼 에지 트리거 샘플링 회로(300, 400, 500)를 사용하기 위해서는 출력 신호를 NRZ 신호로 변환하여야 한다. 이하에서는 CML 듀얼 에지 트리거 샘플링 회로(300, 400, 500)의 RZ 출력 신호를 NRZ 신호로 변환하여 출력하는 디 플립플롭(D Flip-Flop)을 설명한다.The CML dual edge trigger sampling circuits 300, 400, and 500 of FIGS. 3 to 5 output a return-to-zero (RZ) output signal. Data processing systems, such as high-speed optical communications systems, use non-return-to-zero (NRZ) signals to increase the frequency band, so to use CML dual edge trigger sampling circuits 300, 400, and 500 in these systems. The output signal must be converted to an NRZ signal. Hereinafter, a D flip-flop for converting and outputting an RZ output signal of the CML dual edge trigger sampling circuits 300, 400, and 500 into an NRZ signal will be described.

도 6은 개시된 기술의 일 실시예에 따른 SR 래치를 설명하기 위한 도면이다.6 is a diagram illustrating an SR latch according to an embodiment of the disclosed technology.

도 6을 참조하면, 제1 SR 래치(SET/RESET Latch)(600)는 RZ 출력 신호를 입력받는 제5 트랜지스터부(610), 제5 트랜지스터부(610)와 직렬로 연결된 제1 RTD부(620) 및 제5 트랜지스터부(610)와 제1 RTD부(620) 사이에서 NRZ 출력 신호를 생성하는 제4 출력 노드(630)를 포함한다. 일 실시예에서, 제1 SR 래치(600)는 제5 트랜지스터부(610)와 직렬로 연결된 제3 DC 바이어스부(640)를 더 포함할 수 있다. 제3 DC 바이어스부(640)는 제1 SR 래치(600)의 DC 전압을 낮춘다.Referring to FIG. 6, the first SR latch 600 may include a fifth transistor unit 610 that receives an RZ output signal and a first RTD unit connected in series with the fifth transistor unit 610. 620 and a fourth output node 630 for generating an NRZ output signal between the fifth transistor portion 610 and the first RTD portion 620. In an embodiment, the first SR latch 600 may further include a third DC bias unit 640 connected in series with the fifth transistor unit 610. The third DC bias unit 640 lowers the DC voltage of the first SR latch 600.

SR 래치(600)는 RZ 출력 신호를 입력받아 NRZ 출력 신호를 생성한다. 제5 트랜지스터부(610)는 트랜지스터 a(612)와 트랜지스터 b(614)를 포함하고, 제1 RTD부(620)는 RTD a(622)와 RTD b(624)를 포함하며, RTD b(624)와 트랜지스터 b(614)는 직렬로 연결된다. 출력 노드 a(630a)는 RTD a(622)와 트랜지스터 a(612) 사이에서 NRZ 출력 신호를 생성하고 출력 노드 b(630b)는 RTD b(624)와 트랜지스터 b(614) 사이에서 NRZ 출력 신호를 생성한다.The SR latch 600 receives the RZ output signal and generates an NRZ output signal. The fifth transistor unit 610 includes transistor a 612 and transistor b 614, and the first RTD unit 620 includes RTD a 622 and RTD b 624, and RTD b 624. ) And transistor b 614 are connected in series. Output node a 630a generates an NRZ output signal between RTD a 622 and transistor a 612 and output node b 630b outputs an NRZ output signal between RTD b 624 and transistor b 614. Create

트랜지스터 a(612)와 트랜지스터 b(614)는 제3 DC 바이어스부(640)와 각각 직렬로 연결된다. 일 실시예에서, 제3 DC 바이어스부(640)의 전류값(IEE)을 2로 나눈 값(IEE/2)이 RTD a(622) 및 RTD b(624)의 밸리(Valley) 전류보다 작고, RTD a(622) 및 RTD b(624)의 피크 전류(Ip)보다 크게 제3 DC 바이어스부(640)의 전류값(IEE)이 설정될 수 있다.Transistors a 612 and b 614 are connected in series with the third DC bias unit 640, respectively. In an embodiment, the value I EE / 2 divided by the current value I EE of the third DC bias unit 640 by 2 is greater than the valley current of the RTD a 622 and the RTD b 624. The current value I EE of the third DC bias unit 640 may be set smaller than the peak current Ip of the RTD a 622 and the RTD b 624.

도 7은 도 6의 SR 래치에서 출력 노드의 전압과 RTD 및 트랜지스터에 흐르는 전류의 부하 그림(Load Diagram)을 나타내는 도면이다.FIG. 7 is a diagram illustrating a load diagram of a voltage of an output node, a current flowing through an RTD and a transistor in the SR latch of FIG. 6.

도 7을 참조하면, 도 7a는 RTD a(622)와 트랜지스터 a(612) 사이의 출력 노드 a(630a)에서 생성된 출력 신호(또는, 전압)와 RTD a(622) 및 트랜지스터 a(612)에 흐르는 전류(ISET)의 부하 그림을 나타내는 도면이고, 도 7b는 RTD b(624)와 트랜지스터 b(614) 사이의 출력 노드 b(630b)에서 생성된 출력 신호(또는, 전압)와 RTD b(624) 및 트랜지스터 b(614)에 흐르는 전류(IRESET)의 부하 그림을 나타내는 도면이다.Referring to FIG. 7, FIG. 7A illustrates an output signal (or voltage) generated at output node a 630a between RTD a 622 and transistor a 612 and RTD a 622 and transistor a 612. Is a diagram showing a load diagram of a current I SET flowing in FIG. 7B, and an output signal (or voltage) generated at an output node b 630b between the RTD b 624 and the transistor b 614 and the RTD b. 624 and a diagram showing a load diagram of the current I RESET flowing through the transistor b 614.

SR 래치(600)의 트랜지스터 a(612)에 입력되는 제1 입력 신호(SET)와 트랜지스터 b(614)에 입력되는 제2 입력 신호(RESET)는 RZ 신호이며, 제1 입력 신호(SET)와 제2 입력 신호(RESET)는 (SET, RESET) = {(LOW, LOW), (LOW, HIGH), (HIGH, LOW)} 3가지 중 하나의 상태를 가진다. 제5 트랜지스터부(610)는 제3 DC 바이어스부(640)와 직렬로 연결되어 CML을 형성하므로, 트랜지스터 a(612)에 흐르는 전류(ISET)와 트랜지스터 b(614)에 흐르는 전류(IRESET)의 합은 제3 DC 바이어스부(640)의 전류값(IEE)과 동일해야 한다. 표 1은 제1 입력 신호(SET)와 제2 입력 신호(RESET)의 상태에 따른 ISET와 IRESET의 값을 정리한 표이다.The first input signal SET input to the transistor a 612 of the SR latch 600 and the second input signal RESET input to the transistor b 614 are RZ signals, and the first input signal SET and The second input signal RESET has one of three states: (SET, RESET) = {(LOW, LOW), (LOW, HIGH), (HIGH, LOW)}. Since the fifth transistor unit 610 is connected in series with the third DC bias unit 640 to form a CML, the current I SET flowing through the transistor a 612 and the current I reset flowing through the transistor b 614. ) Must be equal to the current value I EE of the third DC bias unit 640. Table 1 summarizes the values of I SET and I RESET according to the states of the first input signal SET and the second input signal RESET.

Figure 112010036015921-pat00001
Figure 112010036015921-pat00001

표 1을 참조하면, (SET, RESET) = (HIGH, LOW)일 경우에는 ISET = IEE, IRESET = 0이다. 따라서, 도 7a 및 도 7b를 참조하면, (SET, RESET) = (HIGH, LOW)일 경우에는 '1'의 상태에 상응하므로, 출력 노드 a(630a)의 출력 신호(또는, 전압)(/Output)는 Logic '0'(또는, LOW)에 상응할 수 있고, 출력 노드 b(630b)의 출력 신호(또는, 전압)(Output)는 Logic '1'(또는, HIGH)에 상응할 수 있다.Referring to Table 1, when (SET, RESET) = (HIGH, LOW), I SET = I EE , I RESET = 0. Therefore, referring to FIGS. 7A and 7B, when (SET, RESET) = (HIGH, LOW) corresponds to the state of '1', the output signal (or voltage) of the output node a 630a (/ Output) may correspond to Logic '0' (or LOW), and the output signal (or voltage) Output of output node b 630b may correspond to Logic '1' (or HIGH). .

(SET, RESET) = (LOW, LOW)로 상태가 변경되는 경우에는 ISET = IRESET = IEE/2이다. 따라서, 도 7a 및 도 7b를 참조하면, (SET, RESET) = (LOW, LOW)로 상태가 변경되는 경우에는 '2'의 상태로 상태가 변경되므로 출력 노드 a(630a)의 출력 신호(또는, 전압)(/Output)와 출력 노드 b(630b)의 출력 신호(또는, 전압)(Output)는 이전의 상태를 유지한다. 즉, 출력 노드 a(630a)의 출력 신호(또는, 전압)(/Output)와 출력 노드 b(630b)의 출력 신호(또는, 전압)(Output)가 제로로 복귀하지 않는다.If the state changes to (SET, RESET) = (LOW, LOW), then I SET = I RESET = I EE / 2. Therefore, referring to FIGS. 7A and 7B, when the state is changed to (SET, RESET) = (LOW, LOW), the state is changed to the state of '2', so the output signal of the output node a 630a (or , Voltage) (/ Output) and output signal (or voltage) Output of the output node b 630b maintain their previous states. That is, the output signal (or voltage) / Output of the output node a 630a and the output signal (or voltage) Output of the output node b 630b do not return to zero.

(SET, RESET) = (LOW, HIGH)로 상태가 변경되는 경우에는 ISET = 0, IRESET = IEE이다. 따라서, 도 7a 및 도 7b를 참조하면, (SET, RESET) = (LOW, HIGH)로 상태가 변경되는 경우에는 '3'의 상태로 상태가 변경되므로 제1 출력 노드(430a)의 출력 신호(또는, 전압)(/Output)는 Logic '1'(또는, HIGH)에 상응할 수 있고, 출력 노드 b(630b)의 출력 신호(또는, 전압)(Output)는 Logic'0'(또는, LOW)에 상응할 수 있다.If the status changes to (SET, RESET) = (LOW, HIGH), I SET = 0, I RESET = I EE . Therefore, referring to FIGS. 7A and 7B, when the state is changed to (SET, RESET) = (LOW, HIGH), the state is changed to the state of '3', so that the output signal of the first output node 430a ( Alternatively, the voltage (/ Output) may correspond to Logic '1' (or HIGH), and the output signal (or voltage) Output of the output node b 630b is Logic'0 '(or LOW). May correspond to

도 8은 도 6의 SR 래치의 동작을 설명하기 위한 타이밍(timing)도이다.FIG. 8 is a timing diagram for describing an operation of the SR latch of FIG. 6.

도 8을 참조하면, SR 래치(600)에 RZ 형태의 제1 입력 신호(SET =1011)와 제2 입력 신호(RESET = 0100)가 입력되는 경우에는 출력 노드 a(630a)의 출력 신호(또는, 전압)(/Output)는 NRZ 형태의 '0100'이고, 출력 노드 b(630b)의 출력 신호(또는, 전압)(Output)는 NRZ 형태의 '1011'인 것을 확인할 수 있다.Referring to FIG. 8, when the RZ type first input signal SET = 1011 and the second input signal RESET = 0100 are input to the SR latch 600, the output signal of the output node a 630a (or , Voltage) (/ Output) is '0100' in the form of NRZ, and the output signal (or voltage) Output of the output node b 630b is '1011' in the form of NRZ.

도 9는 개시된 기술의 다른 일 실시예에 따른 SR 래치를 설명하기 위한 도면이다.9 is a view for explaining an SR latch according to another embodiment of the disclosed technology.

도 9를 참조하면, 제2 SR 래치(900)는 RZ 출력 신호를 입력받는 제6 트랜지스터부(910), 제6 트랜지스터부(910)와 직렬로 연결된 제2 RTD부(920) 및 제6 트랜지스터부(910)와 제2 RTD부(920) 사이에서 NRZ 출력 신호를 생성하는 제5 출력 노드(930)를 포함한다. 일 실시예에서, 제2 SR 래치(900)는 제6 트랜지스터부(910)와 직렬로 연결된 제4 DC 바이어스부(940)를 더 포함할 수 있다. 제4 DC 바이어스부(940)는 제2 SR 래치(900)의 DC 전압을 낮춘다.Referring to FIG. 9, the second SR latch 900 may include a sixth transistor unit 910 that receives an RZ output signal, a second RTD unit 920 and a sixth transistor connected in series with the sixth transistor unit 910. And a fifth output node 930 for generating an NRZ output signal between the unit 910 and the second RTD unit 920. In an embodiment, the second SR latch 900 may further include a fourth DC bias unit 940 connected in series with the sixth transistor unit 910. The fourth DC bias unit 940 lowers the DC voltage of the second SR latch 900.

제6 트랜지스터부(910)는 트랜지스터 a(912)와 트랜지스터 b(914)를 포함하고, 제2 RTD부(920)는 RTD a(922)와 RTD b(924)를 포함하며, RTD b(924)와 트랜지스터 b(914)는 직렬로 연결된다. 출력 노드 a(930a)는 RTD a(922)와 트랜지스터 a(912) 사이에서 NRZ 출력 신호를 생성하고 출력 노드 b(930b)는 RTD b(924)와 트랜지스터 b(914) 사이에서 NRZ 출력 신호를 생성한다.The sixth transistor unit 910 includes a transistor a 912 and a transistor b 914, the second RTD unit 920 includes an RTD a 922 and an RTD b 924, and an RTD b 924. And transistor b 914 are connected in series. Output node a 930a generates an NRZ output signal between RTD a 922 and transistor a 912 and output node b 930b outputs an NRZ output signal between RTD b 924 and transistor b 914. Create

제2 SR 래치(900)의 기능은 도 6의 제1 SR 래치(600)와 동일하다. 다만, 제2 SR 래치(900)의 제6 트랜지스터부(910)는 p-type 트랜지스터를 포함하고, 제4 DC 바이어스부(940)의 전류가 제6 트랜지스터부(910)로 흐른다.The function of the second SR latch 900 is the same as that of the first SR latch 600 of FIG. 6. However, the sixth transistor unit 910 of the second SR latch 900 includes a p-type transistor, and a current of the fourth DC bias unit 940 flows to the sixth transistor unit 910.

도 10 내지 도 12는 개시된 기술의 디 플립플롭(D Flip-Flop)을 설명하기 위한 도면이다. 도 10은 도 3의 CML 듀얼 에지 트리거 샘플링 회로(300)와 도 6의 제1 SR 래치(600)를 연결한 경우의 디 플립플롭이고, 도 11은 도 4의 CML 듀얼 에지 트리거 샘플링 회로(400)와 도 6의 제1 SR 래치(600)를 연결한 경우의 디 플립플롭이며, 도 12는 도 5의 CML 듀얼 에지 트리거 샘플링 회로(500)와 도 9의 제2 SR 래치(900)를 연결한 경우의 디 플립플롭이다.10 to 12 are diagrams for explaining a D flip-flop of the disclosed technology. FIG. 10 is a de flip-flop when the CML dual edge trigger sampling circuit 300 of FIG. 3 is connected to the first SR latch 600 of FIG. 6, and FIG. 11 is a CML dual edge trigger sampling circuit 400 of FIG. 4. ) And the first flip-flop when the first SR latch 600 of FIG. 6 is connected, and FIG. 12 connects the CML dual edge trigger sampling circuit 500 of FIG. 5 to the second SR latch 900 of FIG. One flip flop in one case.

도 10 내지 도 12를 참조하면, CML 듀얼 에지 트리거 샘플링 회로(300, 400, 500)는 입력 신호를 기초로 RZ 출력 신호를 생성하고, SR 래치(600, 900)는 CML 듀얼 에지 트리거 샘플링 회로(300, 400, 500)에서 출력된 RZ 출력 신호를 입력받아 NRZ 출력 신호를 생성한다. 다른 일 실시예에서, 도 3 및 도 4의 CML 듀얼 에지 트리거 샘플링 회로(300, 400)에 도 9의 제2 SR 래치(900)를 연결하여 디 플립플롭을 구현할 수도 있고, 도 5의 CML 듀얼 에지 트리거 샘플링 회로(500)에 도 6의 제1 SR 래치(600)를 연결하여 디 플립플롭을 구현할 수도 있다.10 to 12, the CML dual edge trigger sampling circuits 300, 400, and 500 generate an RZ output signal based on an input signal, and the SR latches 600 and 900 generate a CML dual edge trigger sampling circuit ( The NRZ output signal is generated by receiving the RZ output signal output from 300, 400, and 500). In another embodiment, the second flip latch latch 900 of FIG. 9 may be connected to the CML dual edge trigger sampling circuits 300 and 400 of FIGS. 3 and 4 to implement a de-flop, and the CML dual of FIG. The first flip-flop may be implemented by connecting the first SR latch 600 of FIG. 6 to the edge trigger sampling circuit 500.

도 13은 도 10 내지 도12의 디 플립플롭의 동작을 설명하기 위한 타이밍도이다.FIG. 13 is a timing diagram for describing an operation of the de- flip-flop of FIGS. 10 to 12.

도 13을 참조하면, SR 래치(900)에는 CML 듀얼 에지 트리거 샘플링 회로(300, 400, 500)에서 출력된 RZ 모드의 차동 출력 신호가 제1 입력 신호(SET)와 제2 입력 신호(RESET)로 입력된다. Logic '1'에 해당하는 신호(또는, 전압)가 제1 입력 신호(SET)로 입력되는 경우에는 RTD a(922)와 트랜지스터 a(912)에는 HIGH에 상응하는 전류가 흘러 A의 위치에서 출력 노드 a(930a)의 출력 신호(또는, 전압)가 결정된다. 이 때, RZ 신호에 해당하는 전류 HZ가 제1 입력 신호(SET)로 입력되면 B의 위치에서 출력 노드 a(930a)의 출력 신호(또는, 전압)가 결정된다.Referring to FIG. 13, in the SR latch 900, a differential output signal of the RZ mode output from the CML dual edge trigger sampling circuits 300, 400, and 500 is provided with a first input signal SET and a second input signal RESET. Is entered. When a signal (or voltage) corresponding to logic '1' is input to the first input signal SET, a current corresponding to HIGH flows in the RTD a 922 and the transistor a 912 and is output at the position A. The output signal (or voltage) of node a 930a is determined. At this time, when the current HZ corresponding to the RZ signal is input to the first input signal SET, the output signal (or voltage) of the output node a 930a is determined at the position B.

Logic '0'에 해당하는 신호(또는, 전압)이 제1 입력 신호(SET)로 입력되는 경우에는 RTD a(922)와 트랜지스터 a(912)에는 LOW에 상응하는 전류가 흘러 D의 위치에서 출력 노드 a(930a)의 출력 신호(또는, 전압)가 결정된다. 이 때, RZ 신호에 해당하는 전류 LZ가 제1 입력 신호(SET)로 입력되면 C의 위치에서 출력 노드 a(930a)의 출력 신호(또는, 전압)가 결정된다. 즉, 디 플립플롭은 SR 래치 회로(600, 900)를 통해 CML 듀얼 에지 트리거 샘플링 회로(300, 400, 500)의 RZ 신호를 NRZ 신호로 변환할 수 있다.When a signal (or voltage) corresponding to logic '0' is input to the first input signal SET, a current corresponding to LOW flows to the RTD a 922 and the transistor a 912 and is output at the position D. The output signal (or voltage) of node a 930a is determined. At this time, when the current LZ corresponding to the RZ signal is input to the first input signal SET, the output signal (or voltage) of the output node a 930a is determined at the position of C. That is, the de- flip-flop may convert the RZ signal of the CML dual edge trigger sampling circuits 300, 400, and 500 into the NRZ signal through the SR latch circuits 600 and 900.

도 10 내지 도 12의 디 플립플롭을 통해 듀얼 에지 트리거 방식의 주파수 분주기(frequency divider)를 구현할 수 있다. 이하에서는 도 10 내지 도 12의 디 플립플롭을 포함하는 듀얼 에지 트리거 방식의 주파수 분주기를 설명한다.10 to 12 may implement a frequency divider of a dual edge trigger method. Hereinafter, a frequency divider of the dual edge trigger method including the de- flip-flop of FIGS. 10 to 12 will be described.

도 14 내지 도 16은 개시된 기술의 일 실시예에 따른 주파수 분주기를 설명하기 위한 도면이다. 도 14는 도 3의 CML 듀얼 에지 트리거 샘플링 회로(300)와 도 6의 SR 래치(600)를 포함하는 디 플립플롭(1000)에 제1 이미터 폴로워(Emitter Follower) (1410)를 연결한 주파수 분배기에 대한 도면이고, 도 15는 도 4의 CML 듀얼 에지 트리거 샘플링 회로(400)와 도 6의 SR 래치(600)를 포함하는 디 플립플롭(1100)에 제1 이미터 폴로워(1410)를 연결한 주파수 분배기에 대한 도면이며, 도 16은 도 5의 CML 듀얼 에지 트리거 샘플링 회로(500)와 도 9의 SR 래치(900)를 포함하는 디 플립플롭(1200)에 제2 이미터 폴로워(1610)를 연결한 주파수 분배기에 대한 도면이다.14 and 16 illustrate a frequency divider according to an embodiment of the disclosed technology. FIG. 14 illustrates a first emitter follower 1410 connected to a de-flipped flop 1000 including the CML dual edge trigger sampling circuit 300 of FIG. 3 and the SR latch 600 of FIG. 6. FIG. 15 is a diagram of a frequency divider, and FIG. 15 shows a first emitter follower 1410 on a de-flop 1100 that includes the CML dual edge trigger sampling circuit 400 of FIG. 4 and the SR latch 600 of FIG. 6. FIG. 16 illustrates a second emitter follower on a de-flipped flop 1200 including the CML dual edge trigger sampling circuit 500 of FIG. 5 and the SR latch 900 of FIG. 9. A diagram of a frequency divider with 1616 connected.

도 14 내지 도 16를 참조하면, 주파수 분주기(1400, 1500, 1600)는 디 플립플롭(1000, 1100, 1200)에서 출력된 NRZ 출력 신호를 입력받아 출력 신호를 생성하는 이미터 폴로워(Emitter Follower)(1410, 1610)를 포함한다. 이미터 폴로워(1410, 1610)에서 출력된 신호는 네가티브 피드백(negative feedback)되어 디 플립플롭(1000, 1100, 1200)에 포함된 CML 듀얼 에지 트리거 샘플링 회로(300, 400, 500)로 입력된다. 이미터 폴로워(1410, 1610)는 디 플립플롭(1000, 1100, 1200)에서 출력된 NRZ 출력 신호를 입력받아서 해당 NRZ 출력 신호와 동일한 위상의 출력 신호를 생성하고 연결된 부하에 관계없이 일정한 전압 이득을 유지할 수 있다.14 to 16, the frequency dividers 1400, 1500, and 1600 receive emitter NRZ output signals output from the de-flip flops 1000, 1100, and 1200 to generate an output signal. Follower 1414, 1610. The signal output from the emitter followers 1410 and 1610 is negative feedback and input to the CML dual edge trigger sampling circuits 300, 400, and 500 included in the de-flip flops 1000, 1100, and 1200. . Emitter followers 1410 and 1610 receive the NRZ output signals output from the de-flop flops 1000, 1100, and 1200 to generate output signals in phase with the corresponding NRZ output signals, and provide a constant voltage gain regardless of the connected load. Can be maintained.

다른 일 실시예에서, 도 10 및 도 11의 디 플립플롭(1000, 1100)에 제2 이미터 폴로워(1610)를 연결하여 주파수 분주기를 구현할 수도 있고, 도 12의 디 플립플롭(1200)에 제1 이미터 폴로워(1410)를 연결하여 주파수 분주기를 구현할 수도 있다.In another embodiment, the frequency divider may be implemented by connecting the second emitter follower 1610 to the de-flip flops 1000 and 1100 of FIGS. 10 and 11, and the de-flip flop 1200 of FIG. 12. A frequency divider may be implemented by connecting the first emitter follower 1410 to the first emitter follower.

도 17은 개시된 기술의 일 실시예에 따른 이미터 폴로워를 설명하기 위한 도면이다.17 illustrates an emitter follower according to an embodiment of the disclosed technology.

도 17을 참조하면, 제1 이미터 폴로워(1410)는 입력 신호를 입력받는 제7 트랜지스터부(1710), 제7 트랜지스터부(1710)와 직렬로 연결된 제1 저항부(1720) 및 제7 트랜지스터부(1710)와 제1 저항부(1720) 사이에서 출력 신호를 생성하는 제6 출력 노드(1730)를 포함한다.Referring to FIG. 17, the first emitter follower 1410 may include a seventh transistor unit 1710, a first resistor unit 1720, and a seventh transistor connected in series with the seventh transistor unit 1710. The sixth output node 1730 generates an output signal between the transistor unit 1710 and the first resistor unit 1720.

제7 트랜지스터부(1710)는 트랜지스터 a(1712)와 트랜지스터 b(1714)를 포함하고, 제1 저항부(1720)는 저항 a(1722)와 저항 b(1724)를 포함하며, 트랜지스터 a(1712)와 저항 a(1722)는 직렬로 연결되고 트랜지스터 b(1714)와 저항 b(1724)는 직렬로 연결된다. 출력 노드 a(1730a)는 저항 a(1722)와 트랜지스터 a(1712) 사이에서 출력 신호를 생성하고 출력 노드 b(1730b)는 저항 b(1724)와 트랜지스터 b(1714) 사이에서 출력 신호를 생성한다. 일 실시예에서, 트랜지스터 a(1712)와 트랜지스터 b(1714)는 n-type 트랜지스터에 상응할 수 있다.The seventh transistor portion 1710 includes a transistor a 1712 and a transistor b 1714, the first resistor portion 1720 includes a resistor a 1722 and a resistor b 1724, and a transistor a 1712. ) And resistor a 1722 are connected in series, and transistor b 1714 and resistor b 1724 are connected in series. Output node a 1730a generates an output signal between resistor a 1722 and transistor a 1712 and output node b 1730b generates an output signal between resistor b 1724 and transistor b 1714. . In one embodiment, transistor a 1712 and transistor b 1714 may correspond to an n-type transistor.

도 18은 개시된 기술의 다른 일 실시예에 따른 이미터 폴로워를 설명하기 위한 도면이다.18 illustrates an emitter follower according to another exemplary embodiment of the disclosed technology.

도 18을 참조하면, 제2 이미터 폴로워(1610)는 제2 저항부(1810), 입력 신호를 입력받고 제2 저항부(1810)와 직렬로 연결된 제8 트랜지스터부(1820) 및 제2 저항부(1810)와 제8 트랜지스터부(1820) 사이에서 출력 신호를 생성하는 제7 출력 노드(1830)를 포함한다.Referring to FIG. 18, the second emitter follower 1610 may include a second resistor unit 1810, an eighth transistor unit 1820, and a second transistor in series with the second resistor unit 1810. And a seventh output node 1830 for generating an output signal between the resistor unit 1810 and the eighth transistor unit 1820.

제2 저항부(1810)는 저항 a(1812)와 저항 b(1814)를 포함하고, 제8 트랜지스터부(1810)는 트랜지스터 a(1822)와 트랜지스터 b(1824)를 포함하며, 저항 a(1812)와 트랜지스터 a(1822)는 직렬로 연결되고 저항 b(1814)와 트랜지스터 b(1824)는 직렬로 연결된다. 출력 노드 a(1830a)는 저항 a(1812)와 트랜지스터 a(1822) 사이에서 출력 신호를 생성하고 출력 노드 b(1830b)는 저항 b(1814)와 트랜지스터 b(1824) 사이에서 출력 신호를 생성한다. 일 실시예에서, 트랜지스터 a(1712)와 트랜지스터 b(1714)는 p-type 트랜지스터에 상응할 수 있다.The second resistor portion 1810 includes a resistor a 1812 and a resistor b 1814, the eighth transistor portion 1810 includes a transistor a 1822 and a transistor b 1824, and a resistor a 1812. ) And transistor a 1822 are connected in series, and resistor b 1814 and transistor b 1824 are connected in series. Output node a 1830a generates an output signal between resistor a 1812 and transistor a 1822 and output node b 1830b generates an output signal between resistor b 1814 and transistor b 1824. . In one embodiment, transistor a 1712 and transistor b 1714 may correspond to a p-type transistor.

개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.The disclosed technique may have the following effects. It is to be understood, however, that the scope of the disclosed technology is not to be construed as limited thereby, as it is not meant to imply that a particular embodiment should include all of the following effects or only the following effects.

일 실시예에 따른 CML 듀얼 에지 트리거 샘플링 회로는 샘플링 오류를 방지할 수 있다. 즉, CML 듀얼 에지 트리거 샘플링 회로는 전류원을 통해 출력의 변화에 관계없이 일정한 전류를 흘리므로 출력 노드의 전압 상승 또는 전압 하강으로 인해 발생하는 오류를 방지할 수 있고, 저항을 사용하지 않으므로 저항 값 오차에 따른 전류 오차 문제를 해결 할 수 있다.The CML dual edge trigger sampling circuit according to an embodiment can prevent sampling error. That is, the CML dual edge trigger sampling circuit flows a constant current through the current source regardless of the change in the output, thereby preventing errors caused by the voltage rising or falling of the output node, and the resistance value error because no resistor is used. This can solve the current error problem.

일 실시예에 따른 CML 듀얼 에지 트리거 샘플링 회로는 낮은 DC 바이어스 전압으로 구동할 수 있다. CML 듀얼 에지 트리거 샘플링 회로는 적은 수의 소자가 직렬로 연결되므로 낮은 DC 바이어스 전압으로 구동할 수 있다.The CML dual edge trigger sampling circuit can drive with a low DC bias voltage. The CML dual edge trigger sampling circuitry can be driven with a low DC bias voltage because fewer devices are connected in series.

따라서, CML 듀얼 에지 트리거 샘플링 회로는 고주파수에서도 정확하고 신속하게 동작할 수 있다. 또한, CML 듀얼 에지 트리거 샘플링 회로와 SR 래치를 통해 디 플립플롭을 구현하는 경우에는 RZ 출력을 NRZ 출력으로 변환할 수 있으므로 초고속 광통신 시스템과 같은 고성능 데이터 처리 시스템에도 사용할 수 있다.Thus, the CML dual edge trigger sampling circuit can operate quickly and accurately even at high frequencies. The CML dual edge trigger sampling circuitry and SR latches also enable the flip-flop to convert the RZ output to NRZ output for use in high performance data processing systems such as high speed optical communication systems.

일 실시예에 따른 주파수 분주기는 안정적으로 동작하며 고속으로 동작할 수 있다. 주파수 분주기는 듀얼 에지 트리거 샘플링 방식으로 신호를 고속으로 샘플링하는 듀얼 에지 트리거 샘플링 회로와 RZ 출력을 NRZ 출력으로 변환하는 SR 래치를 포함하여 보다 안정적이고 고속으로 동작할 수 있다. 따라서, 주파수 분주기는 초고속 광통신 시스템과 같은 고성능 데이터 처리 시스템에서 안정적으로 사용될 수 있다.The frequency divider according to an embodiment may operate stably and operate at high speed. The frequency divider can operate more reliably and at higher speeds, including a dual edge trigger sampling circuit that samples signals at high speed with dual edge trigger sampling and an SR latch that converts the RZ output to an NRZ output. Thus, the frequency divider can be stably used in high performance data processing systems such as high speed optical communication systems.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the present invention as defined by the following claims It can be understood that

Claims (22)

제1 디 플립플롭과 제1 이미터 폴로워를 포함하는 주파수 분주기에 있어서,
상기 제1 디 플립플롭은 상기 제1 이미터 폴로워에서 네가티브 피드백되어 입력된 상기 제1 이미터 폴로워의 제1 출력 신호를 기초로 Return-to-Zero (RZ) 출력 신호를 생성하는 제1 CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로와 상기 RZ 출력 신호를 입력받아 Non-Return-to-Zero (NRZ) 출력 신호를 생성하는 제1 SR 래치를 포함하고-상기 제1 CML 듀얼 에지 트리거 샘플링 회로는 출력 전압의 변화에 관계없이 입력 신호에 상응하는 제2 출력 신호를 생성하는 제1 입출력부와 클럭의 각 에지에서 상기 제2 출력 신호에 대하여 샘플링 연산을 수행하는 제1 RTD(Resonant Tunneling Diode) 네트워크부를 포함함-,
상기 제1 이미터 폴로워는 상기 NRZ 출력 신호를 입력받아서 상기 NRZ 출력 신호와 동일한 위상의 제1 출력 신호를 생성하고 연결된 부하에 관계없이 일정한 전압 이득을 유지하는 주파수 분주기.A frequency divider comprising a first de flip-flop and a first emitter follower,
The first de flip-flop is configured to generate a Return-to-Zero (RZ) output signal based on a first output signal of the first emitter follower input by being negative feedback from the first emitter follower. A current mode logic (CML) dual edge trigger sampling circuit and a first SR latch that receives the RZ output signal and generates a non-return-to-zero (NRZ) output signal, wherein the first CML dual edge trigger sampling The circuit includes a first input / output unit for generating a second output signal corresponding to an input signal regardless of a change in the output voltage, and a first RTD (Resonant Tunneling Diode) for performing a sampling operation on the second output signal at each edge of the clock. ) Contains the network section,
The first emitter follower receives the NRZ output signal to generate a first output signal in phase with the NRZ output signal and maintains a constant voltage gain regardless of the connected load. 제1항에 있어서, 상기 제1 입출력부는
출력 신호의 변화에 관계없이 일정한 전류를 흘리는 제1 전류원부(current source unit), 상기 제1 전류원부에 직렬로 연결되고 입력 신호에 따라 상기 제1 전류원부에 의하여 흐르는 전류를 제어하는 제1 트랜지스터부 및 상기 제1 전류원부와 상기 제1 트랜지스터부 사이에서 상기 제2 출력 신호를 생성하는 제1 출력 노드를 포함하는 것을 특징으로 하는 주파수 분주기.The method of claim 1, wherein the first input and output unit
A first current source unit for flowing a constant current regardless of a change in the output signal, a first transistor connected in series with the first current source and controlling the current flowing by the first current source in accordance with an input signal And a first output node for generating said second output signal between said first current source portion and said first transistor portion. 제2항에 있어서, 상기 CML 듀얼 에지 트리거 샘플링 회로는
상기 제1 트랜지스터부와 직렬로 연결된 제1 DC 바이어스부를 더 포함하여 DC 전압을 낮추는 것을 특징으로 하는 주파수 분주기.3. The method of claim 2, wherein the CML dual edge trigger sampling circuit
And a first DC bias unit connected in series with the first transistor unit to lower the DC voltage. 제3항에 있어서, 상기 제1 트랜지스터부는
상기 입력 신호를 기초로 상기 제1 출력 노드의 전류를 상기 제1 RTD 네트워크에 전류를 보내거나 또는 상기 제1 출력 노드의 전류를 상기 제1 DC 바이어스부에 보내는 것을 특징으로 하는 주파수 분주기.The method of claim 3, wherein the first transistor unit
And a current of the first output node to the first RTD network or a current of the first output node to the first DC bias unit based on the input signal. 제3항에 있어서, 상기 제1 트랜지스터부는
제1 입력 신호를 입력받는 제1 트랜지스터 및 제2 입력 신호를 입력받는 제2 트랜지스터를 포함하고
상기 제1 트랜지스터와 상기 제2 트랜지스터 각각은 상기 제1 DC 바이어스부와 직렬로 연결되어 CML을 형성하는 것을 특징으로 하는 주파수 분주기.The method of claim 3, wherein the first transistor unit
A first transistor receiving a first input signal and a second transistor receiving a second input signal;
And the first transistor and the second transistor are connected in series with the first DC bias unit to form a CML. 제1항에 있어서, 상기 제1 RTD 네트워크부는
상기 제1 RTD 네트워크부는 제1 클록 신호와 제2 클록 신호(상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응함)를 입력받아 상기 제1 및 제2 클록 신호들 각각의 제1 에지에서 상기 제2 출력 신호에 대하여 샘플링 연산을 수행하는 것을 특징으로 하는 주파수 분주기.The method of claim 1, wherein the first RTD network unit
The first RTD network unit receives a first clock signal and a second clock signal (the second clock signal corresponds to an inverted signal of the first clock signal) and receives a first clock signal from each of the first and second clock signals. And a sampling operation on the second output signal at an edge. 제6항에 있어서, 상기 제1 RTD 네트워크부는
상기 제1 클록 신호를 입력받는 제1 RTD, 상기 제2 클록 신호를 입력받는 제2 RTD 및 상기 제1 RTD와 제2 RTD 사이에 있는 제1 RTD 노드를 포함하는 제1 SMOBILE(Symmetric MOnostable BIstable transition Logic Element)부; 및
상기 제1 클록 신호를 입력받는 제3 RTD와 상기 제2 클록 신호를 입력받는 제4 RTD 및 상기 제3 RTD와 제4 RTD 사이에 있는 제2 RTD 노드를 포함하는 제2 SMOBILE부를 포함하고, 상기 제1 및 제2 SMOBILE부들은 병렬로 연결되는 것을 특징으로 하는 주파수 분주기.The method of claim 6, wherein the first RTD network unit
A first Symmetric MOnostable BIstable transition including a first RTD receiving the first clock signal, a second RTD receiving the second clock signal, and a first RTD node between the first RTD and the second RTD. Logic Element) unit; And
And a second SMOBILE unit including a third RTD receiving the first clock signal and a fourth RTD receiving the second clock signal, and a second RTD node between the third RTD and the fourth RTD. Frequency divider, characterized in that the first and second SMOBILE units are connected in parallel. 제1항에 있어서, 상기 제1 이미터 폴로워는
상기 NRZ 출력 신호를 입력받는 제2 트랜지스터부, 상기 제2 트랜지스터부와 직렬로 연결된 제1 저항부 및 상기 제2 트랜지스터부와 상기 제1 저항부 사이에서 상기 제1 출력 신호를 생성하는 제2 출력 노드를 포함하는 것을 특징으로 하는 주파수 분주기.The method of claim 1 wherein the first emitter follower is
A second output unit configured to receive the NRZ output signal, a first resistor unit connected in series with the second transistor unit, and a second output unit generating the first output signal between the second transistor unit and the first resistor unit; Frequency divider comprising a node. 제2 디 플립플롭과 제2 이미터 폴로워를 포함하는 주파수 분주기에 있어서,
상기 제2 디 플립플롭은 상기 제2 이미터 폴로워에서 네가티브 피드백되어 입력된 상기 제2 이미터 폴로워의 제3 출력 신호를 기초로 Return-to-Zero (RZ) 출력 신호를 생성하는 제2 CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로와 상기 RZ 출력 신호를 입력받아 Non-Return-to-Zero (NRZ) 출력 신호를 생성하는 제2 SR 래치를 포함하고- 상기 제2 CML 듀얼 에지 트리거 샘플링 회로는 제1 전류원, 입력 신호에 따라 상기 제1 전류원으로부터 출력되는 전류의 개폐를 제어하여 출력 전압의 변화에 관계없이 상기 입력 신호에 상응하는 제4 출력 신호를 생성하는 제2 입출력부 및 클럭의 각 에지에서 상기 제4 출력 신호에 대하여 샘플링 연산을 수행하는 제2 RTD(Resonant Tunneling Diode) 네트워크부를 포함함-,
상기 제2 이미터 폴로워는 상기 NRZ 출력 신호를 입력받아서 상기 NRZ 출력 신호와 동일한 위상의 제3 출력 신호를 생성하고 연결된 부하에 관계없이 일정한 전압 이득을 유지하는 주파수 분주기.10. A frequency divider comprising a second de flip-flop and a second emitter follower,
The second de flip-flop is configured to generate a Return-to-Zero (RZ) output signal based on a third output signal of the second emitter follower which is negatively fed back from the second emitter follower. A current mode logic (CML) dual edge trigger sampling circuit and a second SR latch that receives the RZ output signal and generates a non-return-to-zero (NRZ) output signal, wherein the second CML dual edge trigger sampling The circuit controls the opening and closing of the current output from the first current source according to the first current source and the input signal to generate a fourth output signal corresponding to the input signal regardless of the change in the output voltage. A second Resonant Tunneling Diode (RTD) network unit for performing a sampling operation on the fourth output signal at each edge;
The second emitter follower receives the NRZ output signal to generate a third output signal in phase with the NRZ output signal and maintains a constant voltage gain regardless of the connected load. 제9항에 있어서, 상기 제2 입출력부는
입력 신호를 수신하여 상기 제1 전류원으로부터 출력되는 전류의 개폐를 제어하여 출력 신호의 변화에 관계없이 일정한 전류를 흘리는 제3 트랜지스터부, 상기 출력 신호를 생성하는 제3 출력 노드, 상기 입력 신호를 수신하여 상기 제3 출력 노드의 전류의 개폐를 제어하는 제4 트랜지스터부를 포함하고, 상기 제3 출력 노드는 상기 제3 트랜지스터부와 상기 제4 트랜지스터부 사이에 위치하는 것을 특징으로 하는 주파수 분주기.The method of claim 9, wherein the second input and output unit
Receiving an input signal to control the opening and closing of the current output from the first current source to pass a constant current irrespective of the change in the output signal, a third transistor unit, a third output node for generating the output signal, receiving the input signal And a fourth transistor unit configured to control opening and closing of the current of the third output node, wherein the third output node is positioned between the third transistor unit and the fourth transistor unit. 제10항에 있어서, 상기 제3 트랜지스터부는
제3 입력 신호를 입력받는 제3 트랜지스터 및 제4 입력 신호를 입력받는 제4 트랜지스터를 포함하고 상기 제3 트랜지스터와 상기 제4 트랜지스터 각각은 상기 제1 전류원과 직렬로 연결되는 것을 특징으로 하는 주파수 분주기.The method of claim 10, wherein the third transistor unit
And a fourth transistor receiving a third input signal and a fourth transistor receiving a fourth input signal, wherein each of the third transistor and the fourth transistor is connected in series with the first current source. Cycle. 삭제delete 제11항에 있어서, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는
P 타입 트랜지스터에 상응하는 것을 특징으로 하는 주파수 분주기.The method of claim 11, wherein the third transistor and the fourth transistor is
A frequency divider characterized in that it corresponds to a P-type transistor. 제10항에 있어서, 상기 제2 CML 듀얼 에지 트리거 샘플링 회로는
상기 제4 트랜지스터부와 직렬로 연결된 제2 DC 바이어스부를 더 포함하여 DC 전압을 낮추는 것을 특징으로 하는 주파수 분주기.11. The method of claim 10, wherein the second CML dual edge trigger sampling circuit
And a second DC bias unit connected in series with the fourth transistor unit to lower the DC voltage. 제14항에 있어서, 상기 제4 트랜지스터부는
제3 입력 신호를 입력받는 제5 트랜지스터 및 제4 입력 신호를 입력받는 제6 트랜지스터를 포함하고
상기 제5 트랜지스터와 상기 제6 트랜지스터 각각은 상기 제2 DC 바이어스부와 직렬로 연결되어 CML을 형성하는 것을 특징으로 하는 주파수 분주기.The method of claim 14, wherein the fourth transistor unit
A fifth transistor receiving a third input signal and a sixth transistor receiving a fourth input signal;
And the fifth transistor and the sixth transistor are connected in series with the second DC bias unit to form a CML. 제15항에 있어서, 상기 제5 트랜지스터 및 상기 제6 트랜지스터는
N 타입 트랜지스터에 상응하는 것을 특징으로 하는 주파수 분주기.The method of claim 15, wherein the fifth transistor and the sixth transistor is
A frequency divider characterized in that it corresponds to an N-type transistor. 제9항에 있어서, 상기 제2 RTD 네트워크부는
제3 클록 신호와 제4 클록 신호(상기 제4 클록 신호는 상기 제3 클록 신호의 반전 신호에 상응함)를 입력받아 상기 제3 및 제4 클록 신호들 각각의 제1 에지에서 상기 제4 출력 신호에 대하여 샘플링 연산을 수행하는 것을 특징으로 하는 주파수 분주기.The method of claim 9, wherein the second RTD network unit
A third clock signal and a fourth clock signal (the fourth clock signal corresponds to an inverted signal of the third clock signal) and receive the fourth output signal at a first edge of each of the third and fourth clock signals; A frequency divider for performing a sampling operation on a signal. 제17항에 있어서, 상기 제2 RTD 네트워크부는
상기 제3 클록 신호를 입력받는 제5 RTD, 상기 제4 클록 신호를 입력받는 제6 RTD 및 상기 제5 RTD와 제6 RTD 사이에 있는 제3 RTD 노드를 포함하는 제3 SMOBILE(Symmetric MOnostable BIstable transition Logic Element)부; 및
상기 제3 클록 신호를 입력받는 제7 RTD와 상기 제4 클록 신호를 입력받는 제8 RTD 및 상기 제7 RTD와 제8 RTD 사이에 있는 제4 RTD 노드를 포함하는 제4 SMOBILE부를 포함하고, 상기 제3 및 제4 SMOBILE부들은 병렬로 연결되는 것을 특징으로 하는 주파수 분주기.18. The method of claim 17, wherein the second RTD network portion
A third Symmetric MOnostable BIstable transition including a fifth RTD receiving the third clock signal, a sixth RTD receiving the fourth clock signal, and a third RTD node between the fifth RTD and the sixth RTD. Logic Element) unit; And
A fourth SMOBILE unit including a seventh RTD receiving the third clock signal and an eighth RTD receiving the fourth clock signal, and a fourth RTD node between the seventh and eighth RTDs; Frequency divider, characterized in that the third and fourth SMOBILE units are connected in parallel. 제9항에 있어서, 상기 제2 이미터 폴로워는
상기 NRZ 출력 신호를 입력받는 제5 트랜지스터부, 상기 제5 트랜지스터부와 직렬로 연결된 제2 저항부 및 상기 제5 트랜지스터부와 상기 제2 저항부 사이에서 상기 제3 출력 신호를 생성하는 제4 출력 노드를 포함하는 것을 특징으로 하는 주파수 분주기.10. The method of claim 9, wherein the second emitter follower is
A fourth output unit configured to generate the third output signal between the fifth transistor unit receiving the NRZ output signal, a second resistor unit connected in series with the fifth transistor unit, and the fifth transistor unit and the second resistor unit; Frequency divider comprising a node. 제9항에 있어서, 상기 제2 입출력부는
입력 신호를 수신하여 상기 제1 전류원으로부터 출력되는 전류의 개폐를 제어하는 제6 트랜지스터부, 출력 신호를 생성하는 제5 출력 노드 및 상기 출력 신호의 변화에 관계없이 상기 제5 출력 노드의 전류를 일정하게 흘리는 제2 전류원부를 포함하고, 상기 제5 출력 노드는 상기 제6 트랜지스터부와 상기 제2 전류원부 사이에 위치하는 것을 특징으로 하는 주파수 분주기.The method of claim 9, wherein the second input and output unit
A sixth transistor unit configured to receive an input signal to control opening and closing of current output from the first current source, a fifth output node generating an output signal, and a current of the fifth output node constant regardless of the change of the output signal And a second current source portion flowing smoothly, wherein the fifth output node is positioned between the sixth transistor portion and the second current source portion. 제20항에 있어서, 상기 제6 트랜지스터부는
제5 입력 신호를 입력받는 제7 트랜지스터 및 제6 입력 신호를 입력받는 제8 트랜지스터를 포함하고 상기 제7 트랜지스터와 상기 제8 트랜지스터 각각은 상기 제2 전류원부와 직렬로 연결되는 것을 특징으로 하는 주파수 분주기.The method of claim 20, wherein the sixth transistor unit
And a seventh transistor receiving a fifth input signal and an eighth transistor receiving a sixth input signal, wherein each of the seventh and eighth transistors is connected in series with the second current source unit. Divider. 제21항에 있어서, 상기 제7 트랜지스터 및 상기 제8 트랜지스터는
P 타입 트랜지스터에 상응하는 것을 특징으로 하는 주파수 분주기.The method of claim 21, wherein the seventh transistor and the eighth transistor is
A frequency divider characterized in that it corresponds to a P-type transistor.
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