KR101103809B1 - Method for manufacturing semiconductor device - Google Patents

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Abstract

본 발명은, 반도체 기판상에 제1 식각 마스크 패턴들을 형성하는 단계; 상기 제1 식각 마스크 패턴들의 표면을 포함한 상기 반도체 기판상에 보조막을 150 내지 350℃의 저온에서 형성하는 단계; 및 상기 제1 식각 마스크 패턴들의 측벽에 형성된 상기 보조막의 사이에 제2 식각 마스크 패턴들을 형성하는 단계로 이루어진다.The present invention includes forming first etching mask patterns on a semiconductor substrate; Forming an auxiliary layer on the semiconductor substrate including the surfaces of the first etching mask patterns at a low temperature of 150 to 350 ° C .; And forming second etching mask patterns between the auxiliary layers formed on sidewalls of the first etching mask patterns.

더블 패터닝(Double Patterning), SPT, 미세패턴 Double Patterning, SPT, Fine Pattern

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}Method for manufacturing semiconductor device

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 기존의 노광 장비의 한계를 극복하여 초미세 패턴을 구현할 수 있는 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of realizing an ultrafine pattern by overcoming the limitations of existing exposure equipment.

최근, 반도체 소자의 고집적화가 가속화되면서 단위 소자의 크기가 점차 감소되고, 이에 따라 선폭(Critical Dimension, CD)이 좁아져 기존의 노광 장비에서 미세 패턴이 형성된 마스크를 통과하는 빛의 회절 및 간섭 현상에 의해서 소정 폭 이하의 패턴을 형성할 수 없는 패터닝(patterning)의 한계에 도달하였다. 즉, 기존의 노광 장비 중에서 가장 최소 피치(Pitch)로 미세 패터닝이 가능한 장비가 ArF를 사용하는 것인데 이 장비의 패터닝 한계가 대략 40nm 정도이다. 이보다 더 작은 피치 사이즈에 대한 패터닝 툴(Tool)로 전자 빔(E-beam)을 이용한 노광 장비가 유력한데, 이러한 노광 장비는 차후 2010년 이후에나 상용화가 가능할 것으로 예측되고 있다. 따라서, 패터닝 한계의 문제를 극복하기 위하여 기존의 노광 장비 툴을 이용하여 미세 패터닝을 가능하게 하는 방법들에 대한 연구가 활발히 진행중이다. In recent years, as the integration of semiconductor devices is accelerated, the size of unit devices is gradually reduced, thereby narrowing the critical dimensions (CDs), thereby preventing diffraction and interference of light passing through a mask having a fine pattern in conventional exposure equipment. By this, the limit of patterning in which a pattern below a predetermined width cannot be formed has been reached. In other words, ArF is used in the existing exposure equipment capable of fine patterning with the smallest pitch. The patterning limit of this equipment is about 40 nm. As a patterning tool for a smaller pitch size, an exposure apparatus using an electron beam (E-beam) is most likely. Such exposure equipment is expected to be commercially available after 2010. Therefore, studies are being actively conducted on methods for enabling fine patterning using an existing exposure equipment tool to overcome the problem of patterning limitation.

전술한 문제를 해결하기 위해 본 발명은, 기존의 노광 장비의 한계를 극복하여 초미세 패턴을 구현할 수 있는 반도체 소자의 제조 방법을 제공하는데 목적이 있다.In order to solve the above problems, an object of the present invention is to provide a method of manufacturing a semiconductor device that can implement an ultra-fine pattern by overcoming the limitations of existing exposure equipment.

전술한 목적을 달성하기 위해 본 발명은, 반도체 기판상에 제1 식각 마스크 패턴들을 형성하는 단계; 상기 제1 식각 마스크 패턴들의 표면을 포함한 상기 반도체 기판상에 보조막을 150 내지 350℃의 저온에서 형성하는 단계; 및 상기 제1 식각 마스크 패턴들의 측벽에 형성된 상기 보조막의 사이에 제2 식각 마스크 패턴들을 형성하는 단계로 이루어진다.In order to achieve the above object, the present invention provides a method for forming a semiconductor device, the method comprising: forming first etching mask patterns on a semiconductor substrate; Forming an auxiliary layer on the semiconductor substrate including the surfaces of the first etching mask patterns at a low temperature of 150 to 350 ° C .; And forming second etching mask patterns between the auxiliary layers formed on sidewalls of the first etching mask patterns.

본 발명에서, 상기 제1 식각 마스크 패턴들을 형성하는 단계는, 상기 반도체 기판상에 하드마스크막, 식각 정지막, 제1 식각 마스크막, 반사 방지막 및 포토레지스트 패턴들을 순차적으로 형성하는 단계; 및 상기 포토레지스트 패턴들을 이용한 건식 식각 방법으로 상기 식각 정지막이 노출되도록 상기 반사 방지막 및 상기 제1 식각 마스크막을 순차적으로 식각하는 단계를 포함한다.The forming of the first etching mask patterns may include sequentially forming a hard mask layer, an etching stop layer, a first etching mask layer, an antireflection layer, and a photoresist pattern on the semiconductor substrate; And sequentially etching the anti-reflection film and the first etch mask layer to expose the etch stop layer by a dry etching method using the photoresist patterns.

본 발명에서, 상기 반사 방지막 및 상기 제1 식각 마스크막을 식각하는 단계 후에 상기 포토레지스트 패턴 및 패터닝된 상기 반사 방지막의 스트립 공정 및 세정 공정을 실시하는 단계를 더 포함한다.The method may further include performing a stripping process and a cleaning process of the photoresist pattern and the patterned anti-reflection film after the etching of the anti-reflection film and the first etching mask film.

본 발명에서, 상기 하드마스크막은 비정질 카본막으로 형성되고, 상기 식각 정지막은 질화막 또는 실리콘산화질화막으로 형성된다.In the present invention, the hard mask film is formed of an amorphous carbon film, the etch stop film is formed of a nitride film or silicon oxynitride film.

본 발명에서, 상기 하드마스크막은 500 내지 10000Å 두께로 형성되고, 상기 식각 정지막은 200 내지 1000Å 두께로 형성된다.In the present invention, the hard mask film is formed to a thickness of 500 to 10000Å, the etch stop film is formed to a thickness of 200 to 1000Åm.

본 발명에서, 상기 하드마스크막 및 상기 식각 정지막은 PE-CVD 방식으로 형성된다.In the present invention, the hard mask layer and the etch stop layer are formed by PE-CVD.

본 발명에서, 상기 제1 식각 마스크막은 폴리실리콘막으로 형성된다.In the present invention, the first etching mask layer is formed of a polysilicon layer.

본 발명에서, 상기 제1 식각 마스크막은 1000 내지 10000Å 두께로 형성된다.In the present invention, the first etching mask layer is formed to a thickness of 1000 to 10000Å.

본 발명에서, 상기 보조막은 비정질 카본막으로 형성된다.In the present invention, the auxiliary film is formed of an amorphous carbon film.

본 발명에서, 상기 보조막은 CVD 방식으로 형성된다.In the present invention, the auxiliary film is formed by a CVD method.

본 발명에서, 상기 보조막은 50 내지 1000Å 두께로 형성된다.In the present invention, the auxiliary film is formed to a thickness of 50 to 1000Å.

본 발명에서, 상기 제2 식각 마스크 패턴들을 형성하는 단계는, 상기 보조막을 포함하는 상기 반도체 기판상에 제2 식각 마스크막을 형성하는 단계; 및 상기 제1 식각 마스크막 패턴들이 노출되도록 상기 제2 식각 마스크막을 평탄화하는 단계를 포함한다.In example embodiments, the forming of the second etching mask patterns may include forming a second etching mask layer on the semiconductor substrate including the auxiliary layer; And planarizing the second etching mask layer to expose the first etching mask layer patterns.

본 발명에서, 상기 제2 식각 마스크막은 폴리실리콘막으로 형성된다.In the present invention, the second etching mask layer is formed of a polysilicon layer.

본 발명에서, 상기 제2 식각 마스크 패턴들은 상기 제1 식각 마스크 패턴들과 동일한 높이로 형성된다.In the present invention, the second etching mask patterns are formed at the same height as the first etching mask patterns.

본 발명에서, 상기 평탄화하는 단계에서, 상기 제1 식각 마스크 패턴들의 상부에 형성된 상기 보조막이 함께 평탄화된다.In the present invention, in the planarizing, the auxiliary layer formed on the first etching mask patterns is planarized together.

본 발명에서, 상기 평탄화 단계는, SiO2 슬러리를 사용한다.In the present invention, the planarization step, SiO 2 Use slurry.

본 발명에서, 상기 SiO2 슬러리는 PH 범위가 9 내지 12이다.In the present invention, the SiO 2 The slurry has a PH range of 9-12.

본 발명에서, 상기 제2 식각 마스크 패턴을 형성하는 단계 후에, 상기 보조막을 제거하여 패턴 홀을 형성하는 단계를 더 포함한다.The method may further include removing the auxiliary layer to form the pattern hole after the forming of the second etching mask pattern.

본 발명에서, 상기 보조막은 산소 플라즈마 트리트먼트 공정으로 제거된다.In the present invention, the auxiliary film is removed by an oxygen plasma treatment process.

본 발명에서, 상기 산소 플라즈마 트리트먼트 공정은 주가스로 O2 가스를 사용하고, 페시베이션 가스로 H2 가스 또는 N2 가스를 사용한다.In the present invention, the oxygen plasma treatment process uses O 2 gas as the main gas, and H 2 gas or N 2 gas as the passivation gas.

또한, 본 발명은, 반도체 기판상에 실리콘을 포함하는 제1 식각 마스크 패턴들을 형성하는 단계; 상기 제1 식각 마스크 패턴들의 표면을 포함한 상기 반도체 기판상에 보조막을 형성하는 단계; 및 상기 제1 식각 마스크 패턴들의 측벽에 형성된 상기 보조막의 사이에 실리콘을 포함하는 제2 식각 마스크 패턴들을 형성하는 단계로 이루어진다.In addition, the present invention may include forming first etching mask patterns including silicon on a semiconductor substrate; Forming an auxiliary layer on the semiconductor substrate including the surfaces of the first etching mask patterns; And forming second etching mask patterns including silicon between the auxiliary layers formed on sidewalls of the first etching mask patterns.

본 발명에서, 상기 제1 및 제2 식각 마스크 패턴들은 폴리실리콘막으로 형성된다.In the present invention, the first and second etching mask patterns are formed of a polysilicon film.

본 발명에서, 상기 보조막은 비정질 카본막으로 형성된다.In the present invention, the auxiliary film is formed of an amorphous carbon film.

본 발명에서, 상기 보조막은 150 내지 350℃의 저온에서 CVD 방식으로 형성된다.In the present invention, the auxiliary film is formed by a CVD method at a low temperature of 150 to 350 ℃.

본 발명에 따르면, 40nm 이하 초미세 패턴을 구현하기 위하여 동일한 거리를 확보할 수 있는 SPT 방식을 이용한 더블 패터닝 기술 적용하기 위한 보조막으로 특히 저온 비정질 카본을 이용함으로써 스텝커버리지가 우수하게 구현될 수 있으며 후속 공정 시 제거가 용이하여 공정의 신뢰성을 향상시킬 수 있다.According to the present invention, step coverage can be excellently implemented by using low-temperature amorphous carbon as an auxiliary film for applying the double patterning technology using the SPT method that can secure the same distance to realize the ultra-fine pattern of 40 nm or less. Removal is easy in subsequent processes, which improves the reliability of the process.

또한, 최종 형성된 식각 마스크 패턴들이 동일한 물질로 형성됨으로써 이에 따라, 동일 식각 마스크 패턴을 이용한 후속의 식각 공정을 진행할 수 있어 목표하고자 하는 결과에 대해 동일한 결과물을 얻을 수 있다. 따라서, 노광 장비의 한계를 극복하여 수율 향상 및 소자의 고집적화를 달성할 수 있다.In addition, since the final etching mask patterns are formed of the same material, the subsequent etching process using the same etching mask pattern may be performed, thereby obtaining the same result for the desired result. Therefore, the yield improvement and the high integration of the device can be achieved by overcoming the limitation of the exposure equipment.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 자세히 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.Descriptions of technical contents that are well known in the art to which the present invention pertains and are not directly related to the present invention will be omitted. This is to more clearly communicate without obscure the subject matter of the present invention by omitting unnecessary description.

도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순차적인 공정 단면도들이다.1A through 1G are sequential process cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(110)상에 하드마스크막(112) 및 식각 정지막(114)을 순차적으로 형성한다. 이때, 하드마스크막(112) 하부에 실제 소자 특성을 구현하기 위한 다층막(미도시)이 존재할 수 있다. 구체적으로, 하드마스크막(112) 및 식각 정지막(114)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식을 이용하여 형성될 수 있다. 또한, 하드마스크막(112)은 500 내 지 10000Å 두께의 비정질 카본막으로 형성되고, 식각 정지막(114)은 200 내지 1000Å 두께의 질화막 또는 실리콘산화질화막으로 형성된다. Referring to FIG. 1A, the hard mask layer 112 and the etch stop layer 114 are sequentially formed on the semiconductor substrate 110. In this case, a multilayer film (not shown) may exist under the hard mask layer 112 to implement actual device characteristics. In detail, the hard mask layer 112 and the etch stop layer 114 may be formed using a Plasma Enhanced Chemical Vapor Deposition (PECVD) method. In addition, the hard mask film 112 is formed of an amorphous carbon film having a thickness of 500 to 10000 kPa, and the etch stop film 114 is formed of a nitride film or a silicon oxynitride film having a thickness of 200 to 1000 kPa.

이어서, 식각 정지막(114) 상에 제1 식각 마스크막(116), 반사 방지막(118) 및 포토레지스트막을 순차적으로 형성한다. 이때, 제1 식각 마스크막(116)은 1000 내지 10000Å 두께의 폴리실리콘막으로 형성될 수 있다. 이어서, 통상의 노광 및 현상 공정으로 포토레지스트막을 패터닝하여 반사 방지막(118) 상에 포토레지스트 패턴(120)들을 형성한다. 이때, 포토레지스트 패턴(120)들의 피치(Pitch)는 목표 패턴들 피치의 2배이다. 즉, 포토레지스트 패턴(120)들의 피치를 목표 패턴들 피치의 2배로 형성하여 후속 공정을 통해 더블 패터닝(Double Patterning) 기술을 구현함으로써 40nm 이하 초미세 패턴을 형성하기 위한 노광 장비의 한계를 극복할 수 있어 원가 절감, 수율 향상 및 공정의 신뢰성 등과 같은 여러 가지 측면에서 매우 효율적이다.Subsequently, the first etching mask layer 116, the antireflection layer 118, and the photoresist layer are sequentially formed on the etching stop layer 114. In this case, the first etching mask layer 116 may be formed of a polysilicon film having a thickness of 1000 to 10000 Å. Subsequently, the photoresist film is patterned by a conventional exposure and development process to form the photoresist patterns 120 on the anti-reflection film 118. In this case, the pitch of the photoresist patterns 120 is twice the pitch of the target patterns. In other words, by forming the pitch of the photoresist patterns 120 to twice the pitch of the target patterns to implement a double patterning technique through a subsequent process to overcome the limitations of the exposure equipment for forming an ultra-fine pattern below 40nm It is very efficient in many aspects such as cost reduction, yield improvement and process reliability.

도 1b를 참조하면, 포토레지스트 패턴(120)들을 식각 방지막으로 이용한 건식 식각 방법으로 식각 정지막(114)이 노출되도록 반사 방지막(118) 및 제1 식각 마스크막(116)을 순차적으로 식각한다. 이로써, 식각 정지막(114) 상에 제1 식각 마스크 패턴(116a)들이 형성될 수 있으며 이때, 제1 식각 마스크 패턴(116a)들 사이로 노출되는 식각 정지막(114)의 일부가 식각될 수 있다.Referring to FIG. 1B, the anti-reflection film 118 and the first etching mask layer 116 are sequentially etched to expose the etch stop layer 114 by a dry etching method using the photoresist patterns 120 as an etch stop layer. As a result, first etching mask patterns 116a may be formed on the etch stop layer 114, and a portion of the etch stop layer 114 exposed between the first etch mask patterns 116a may be etched. .

이후, 포토레지스트 패턴(120)들 및 반사 방지막(118)의 스트립(Strip) 공정 및 세정 공정을 실시할 수 있다. 이때, 스트립 공정은 산소 애싱(Ashing)에 의한 건식 식각이나 황산(H2SO4) 용액에 의한 습식 식각으로 실시하여 포토레지스트 패턴(120) 및 반사 방지막(118)을 동시에 제거할 수 있다. 또한, HF 용액을 사용하여 세정 공정을 실시할 수 있다.Thereafter, a strip process and a cleaning process of the photoresist patterns 120 and the anti-reflection film 118 may be performed. In this case, the strip process may be performed by dry etching by oxygen ashing or wet etching by sulfuric acid (H 2 SO 4 ) solution to simultaneously remove the photoresist pattern 120 and the anti-reflection film 118. In addition, the washing process can be performed using HF solution.

도 1c를 참조하면, 제1 식각 마스크 패턴(116a)들의 표면을 포함하는 반도체 기판(110) 상에 보조막(122)을 콘포말(Conformal)하게 형성한다. 이때, 보조막(122)은 후속에 제거가 용이할 수 있는 비정질 카본막으로 형성되며, 특히 비정질 카본막으로 이루어진 보조막(122)이 150 내지 350℃의 저온에서 CVD 방식으로 형성됨으로써 우수한 스텝 커버리지(Step Coverag)가 구현될 수 있다. 즉, 보조막(122)은 제거가 용이하고 스텝커버리지 특성이 우수한 두 가지 특성을 반드시 포함하여야한다. 여기서, 도 2는 150 내지 350℃의 저온에서 제1 식각 마스크 패턴(116a)들의 표면을 따라 형성된 비정질 카본막으로 이루어진 보조막(122)의 스텝커버리지가 우수하게 구현된 모습을 나타내는 주사전자현미경(SEM) 사진이다. 이러한 보조막(122)은 50 내지 1000Å 두께로 형성될 수 있다. 이후, 보조막(122)을 경화시키기 위한 베이킹 공정이 실시될 수 있다.Referring to FIG. 1C, the auxiliary layer 122 is conformally formed on the semiconductor substrate 110 including the surfaces of the first etching mask patterns 116a. At this time, the auxiliary film 122 is formed of an amorphous carbon film that can be easily removed later, in particular, the auxiliary film 122 made of an amorphous carbon film is formed in a CVD method at a low temperature of 150 to 350 ℃ excellent step coverage (Step Coverag) may be implemented. That is, the auxiliary film 122 must include two characteristics that are easy to remove and have excellent step coverage characteristics. 2 is a scanning electron microscope showing the excellent step coverage of the auxiliary film 122 made of an amorphous carbon film formed along the surfaces of the first etching mask patterns 116a at a low temperature of 150 to 350 ° C. SEM) photo. The auxiliary layer 122 may be formed to a thickness of 50 to 1000Å. Thereafter, a baking process for curing the auxiliary layer 122 may be performed.

도 1d를 참조하면, 보조막(122)을 건식식각 방법을 이용하여 식각한다. 이때, 건식 식각 방법 중 수직벽 식각 즉, 직진성을 갖는 식각 가스를 이용한 이방성 건식 식각 방법을 이용할 수 있는데, 이러한 이방성 건식 식각 방법의 특성상 식각 후, 보조막이 식각 정지막(114)을 노출시키면서 주로 제1 식각 마스크 패턴(116a)들의 측벽에 잔존되어 스페이서 형태의 보조막(122a)으로 형성될 수 있다. 이때, 식각 마스크 패턴(116a)들의 상부에도 식각 마스크 패턴(116a)들의 측벽에 잔존하는 스페이서 형태의 보조막(122a) 두께보다 얇은 두께의 보조막(122a)이 잔류될 수 있다.Referring to FIG. 1D, the auxiliary layer 122 is etched using a dry etching method. At this time, an anisotropic dry etching method using a vertical wall etching, that is, an etching gas having a straightness among the dry etching methods may be used. Due to the characteristics of the anisotropic dry etching method, after the etching, the auxiliary layer mainly exposes the etch stop layer 114. 1 may remain on sidewalls of the etch mask patterns 116a and may be formed as an auxiliary layer 122a having a spacer shape. In this case, the auxiliary layer 122a having a thickness thinner than the thickness of the auxiliary layer 122a having the spacer shape remaining on the sidewalls of the etching mask pattern 116a may remain on the etching mask pattern 116a.

도 1e를 참조하면, 제1 식각 마스크 패턴(116a)들의 표면에 형성된 보조막(122a)을 포함하는 반도체 기판(11) 상에 제2 식각마스크막(124)을 형성한다. 이때, 제2 식각 마스크막(124)은 제1 식각 마스크막(116)막과 동일한 물질인 폴리실리콘막을 사용하여 제1 식각 마스크 패턴(116a)들의 측벽에 형성된 보조막(122a) 사이를 충분히 매립하도록 형성한다. 즉, 이러한 폴리실리콘막은 매립 특성이 우수하여 심(Seam) 현상과 같은 공정의 신뢰성을 저하시키는 문제를 방지할 수 있으며, 후속의 평탄화 공정 시 쉽게 평탄화될 수 있는 장점이 있다.Referring to FIG. 1E, a second etching mask layer 124 is formed on the semiconductor substrate 11 including the auxiliary layer 122a formed on the surfaces of the first etching mask patterns 116a. In this case, the second etching mask layer 124 is sufficiently filled between the auxiliary layers 122a formed on the sidewalls of the first etching mask patterns 116a by using a polysilicon layer made of the same material as the first etching mask layer 116. To form. That is, such a polysilicon film can prevent the problem of lowering the reliability of a process such as a seam phenomenon due to excellent embedding characteristics, and has an advantage of being easily planarized in a subsequent planarization process.

도 1f를 참조하면, 제2 식각마스크막(124)을 제1 식각마스크 패턴(116a)들이 노출되도록 평탄화한다. 즉, 통상의 CMP(Chemical Mechanical Polishing) 공정으로 평탄화 공정을 실시할 수 있다. 이때, 평탄화 공정 시 연마제로 SiO2 슬러리를 사용할 수 있으며 예를 들어, PH 범위가 9 내지 12인 고순도 콜로이달(High Purity Colloidal) SiO2 슬러리를 사용할 수 있다. 한편, 평탄화 공정 시 제1 식각 마스크 패턴(116a)들의 상부에 잔류하는 보조막(122a)이 함께 평탄화됨에 따라 제1 식각 마스크 패턴(116a)들의 측벽에만 보조막 패턴(122b)들이 잔존될 수 있으며 동시에, 제1 식각 마스크 패턴(116a)들의 측벽에 형성된 보조막 패턴(122b)들 사이에 제2 식각 마스크 패턴(124a)들이 형성될 수 있다. 이때, 제2 식각 마스크 패턴(124a) 들은 상기의 CMP 공정에 의해 제1 식각 마스크 패턴(116a)들과 동일한 높이로 형성될 수 있다. Referring to FIG. 1F, the second etching mask layer 124 is planarized to expose the first etching mask patterns 116a. That is, the planarization process can be performed by a normal CMP (Chemical Mechanical Polishing) process. In this case, an SiO 2 slurry may be used as an abrasive during the planarization process. For example, a high purity colloidal SiO 2 slurry having a PH range of 9 to 12 may be used. Meanwhile, as the auxiliary layer 122a remaining on the first etching mask pattern 116a is planarized together during the planarization process, the auxiliary layer patterns 122b may remain only on sidewalls of the first etching mask patterns 116a. At the same time, second etching mask patterns 124a may be formed between the auxiliary layer patterns 122b formed on sidewalls of the first etching mask patterns 116a. In this case, the second etching mask patterns 124a may be formed at the same height as the first etching mask patterns 116a by the CMP process.

도 1g를 참조하면, 제1 식각 마스크 패턴(116a)들의 측벽에 형성된 보조막 패턴(122b)들의 제거공정을 실시한다. 이때, 보조막 패턴(122b)들의 제거공정은 산소 플라즈마 트리트먼트 공정을 실시하여 제거할 수 있으며, 산소 플라즈마 트리트먼트 공정 시 주가스로 O2 가스를 사용하고, 페시베이션 가스로 H2 가스 또는 N2 가스를 사용할 수 있다. 이로써, 보조막 패턴(122b)들이 제거됨에 따라 제거된 지역에 패턴 홀(126)들이 형성되며, 식각 정지막(114) 상에 제1 및 제2 식각 마스크 패턴(116a, 124a)들이 일측 방향으로 나열되어 잔존할 수 있는데 예를 들어, 제1 식각 마스크 패턴(116a), 제2 식각 마스크 패턴(124a), 제1 식각 마스크 패턴(116a)의 반복적인 배열로 서로 엇갈려서 위치될 수 있다. 또한, 최종 형성된 식각 베리어막들 즉, 제1 및 제2 식각 마스크 패턴(116a, 124a)들이 동일한 물질인 폴리실리콘막으로 형성됨으로써 이에 따라, 동일 식각 마스크 패턴을 이용한 후속의 식각 공정을 진행할 수 있어 목표하고자 하는 결과에 대해 동일한 결과물을 얻을 수 있다.Referring to FIG. 1G, a process of removing the auxiliary layer patterns 122b formed on sidewalls of the first etching mask patterns 116a is performed. At this time, the removal process of the auxiliary layer pattern 122b may be removed by performing an oxygen plasma treatment process, using an O 2 gas as a main gas during the oxygen plasma treatment process, and using an H 2 gas or N as a passivation gas. 2 gases can be used. As a result, as the auxiliary layer patterns 122b are removed, the pattern holes 126 are formed in the removed region, and the first and second etching mask patterns 116a and 124a are disposed in one direction on the etch stop layer 114. The first etching mask pattern 116a, the second etching mask pattern 124a, and the first etching mask pattern 116a may be staggered from each other. In addition, since the finally formed etching barrier layers, that is, the first and second etching mask patterns 116a and 124a are formed of a polysilicon layer made of the same material, a subsequent etching process using the same etching mask pattern may be performed. You can get the same output for the result you want to target.

따라서, 본 발명에서와 같이 40nm 이하 초미세 패턴을 구현하기 위하여 동일한 거리를 확보할 수 있는 SPT(Spacer Patterning) 방식을 이용한 더블 패터닝 기술을 적용함으로써 패턴 홀(126)들의 피치(Pitch)가 제1 및 제2 식각 마스크 패턴(116a, 124a)들 피치의 하프 피치(Halh-Pitch)로 구현될 수 있다. 이에 따라, 노광 장비의 한계를 극복하여 반도체 소자의 고집적화 경향에 크게 기여함으로써 원가 절감 및 수율 향상에 기여할 수 있다.Therefore, the pitch of the pattern holes 126 is first by applying a double patterning technique using a SPT (Spacer Patterning) method to secure the same distance to implement an ultra-fine pattern of 40 nm or less as in the present invention. And a half pitch (Halh-Pitch) of the pitch of the second etching mask patterns 116a and 124a. Accordingly, by overcoming the limitations of the exposure equipment and greatly contributing to the high integration trend of the semiconductor device, it can contribute to cost reduction and yield improvement.

지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.Although specific embodiments of the present invention have been described with reference to the drawings, this is intended to be easily understood by those skilled in the art and is not intended to limit the technical scope of the present invention. Therefore, the technical scope of the present invention is determined by the matters described in the claims, and the embodiments described with reference to the drawings may be modified or modified as much as possible within the technical spirit and scope of the present invention.

도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순차적인 공정 단면도들이다.1A through 1G are sequential process cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2는 도 1c의 공정 단계에서의 주사전자현미경(SEM) 사진이다.FIG. 2 is a scanning electron microscope (SEM) photograph of the process step of FIG. 1C.

110 : 반도체 기판 112 : 하드마스크막110 semiconductor substrate 112 hard mask film

114 : 식각 정지막 116 : 제1 식각 마스크막114: etching stop film 116: first etching mask film

116a : 제1 식각 마스크 패턴 118 : 반사 방지막116a: first etching mask pattern 118: antireflection film

120 : 포토레지스트 패턴 122, 122a : 보조막120: photoresist pattern 122, 122a: auxiliary film

122b : 보조막 패턴 124 : 제2 식각 마스크막122b: auxiliary film pattern 124: second etching mask film

124a : 제2 식각 마스크 패턴 126 : 패턴 홀124a: second etching mask pattern 126: pattern hole

Claims (24)

반도체 기판상에 제1 식각 마스크 패턴들을 형성하는 단계;Forming first etching mask patterns on the semiconductor substrate; 상기 제1 식각 마스크 패턴들의 표면을 포함한 상기 반도체 기판상에 보조막을 150 내지 350℃의 저온에서 형성하는 단계;Forming an auxiliary layer on the semiconductor substrate including the surfaces of the first etching mask patterns at a low temperature of 150 to 350 ° C .; 상기 보조막이 상기 제1 식각 마스크 패턴들의 상부 표면 및 측벽에만 잔류되도록 상기 보조막을 식각하는 단계; 및Etching the auxiliary layer so that the auxiliary layer remains only on upper surfaces and sidewalls of the first etching mask patterns; And 상기 제1 식각 마스크 패턴들의 측벽에 잔류된 상기 보조막 사이의 상기 반도체 기판 상에 제2 식각 마스크 패턴들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.Forming second etching mask patterns on the semiconductor substrate between the auxiliary layers remaining on sidewalls of the first etching mask patterns. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 상기 제1 식각 마스크 패턴들을 형성하는 단계는,Forming the first etching mask patterns, 상기 포토레지스트 패턴들을 이용한 건식 식각 방법으로 상기 식각 정지막이 노출되도록 상기 반사 방지막 및 상기 제1 식각 마스크막을 순차적으로 식각하는 단계를 포함하는 반도체 소자의 제조 방법.And sequentially etching the anti-reflection film and the first etch mask layer to expose the etch stop layer by a dry etching method using the photoresist patterns. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 상기 반사 방지막 및 상기 제1 식각 마스크막을 식각하는 단계 후에 상기 포 토레지스트 패턴 및 패터닝된 상기 반사 방지막의 스트립 공정 및 세정 공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조 방법.And etching the photoresist pattern and the patterned anti-reflection film after the etching of the anti-reflection film and the first etch mask film. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 상기 하드마스크막은 비정질 카본막으로 형성되고, 상기 식각 정지막은 질화막 또는 실리콘산화질화막으로 형성되는 반도체 소자의 제조 방법.The hard mask film is formed of an amorphous carbon film, the etching stop film is a semiconductor device manufacturing method of the nitride film or silicon oxynitride film. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 상기 하드마스크막은 500 내지 10000Å 두께로 형성되고, 상기 식각 정지막은 200 내지 1000Å 두께로 형성되는 반도체 소자의 제조 방법.The hard mask film is formed to a thickness of 500 to 10000Å, the etching stop film is a semiconductor device manufacturing method of about 200 to 1000Å thickness. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 상기 하드마스크막 및 상기 식각 정지막은 PE-CVD 방식으로 형성되는 반도체 소자의 제조 방법.The hard mask layer and the etch stop layer is a semiconductor device manufacturing method of the PE-CVD method. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 상기 제1 식각 마스크막은 1000 내지 10000Å 두께로 형성되는 반도체 소자의 제조 방법.The first etching mask layer is a manufacturing method of a semiconductor device formed to a thickness of 1000 to 10000Å. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 상기 보조막은 비정질 카본막으로 형성되는 반도체 소자의 제조 방법.The auxiliary film is a method of manufacturing a semiconductor device formed of an amorphous carbon film. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 상기 보조막은 CVD 방식으로 형성되는 반도체 소자의 제조 방법.The auxiliary layer is formed by a CVD method. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 상기 보조막은 50 내지 1000Å 두께로 형성되는 반도체 소자의 제조 방법.The auxiliary film is a method of manufacturing a semiconductor device is formed to a thickness of 50 to 1000Å. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 was abandoned upon payment of a registration fee. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 was abandoned upon payment of a registration fee. 상기 제2 식각 마스크 패턴들을 형성하는 단계는,The forming of the second etching mask patterns may include: 상기 제1 식각 마스크막 패턴들이 노출되도록 상기 제2 식각 마스크막을 평탄화하는 단계를 포함하는 반도체 소자의 제조 방법.Planarizing the second etching mask layer to expose the first etching mask layer patterns. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 상기 제2 식각 마스크막은 폴리실리콘막으로 형성되는 반도체 소자의 제조 방법.The second etching mask film is a method of manufacturing a semiconductor device formed of a polysilicon film. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 was abandoned when the registration fee was paid. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 was abandoned when the registration fee was paid. 상기 제2 식각 마스크 패턴들은 상기 제1 식각 마스크 패턴들과 동일한 높이로 형성되는 반도체 소자의 제조 방법.The second etching mask patterns are formed on the same height as the first etching mask patterns. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 was abandoned upon payment of a registration fee. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 was abandoned upon payment of a registration fee. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 was abandoned upon payment of a setup registration fee. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 was abandoned upon payment of a setup registration fee. 상기 평탄화 단계는, SiO2 슬러리를 사용하는 반도체 소자의 제조 방법.The planarization step, SiO 2 The manufacturing method of the semiconductor element using a slurry. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.Claim 17 has been abandoned due to the setting registration fee. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.Claim 17 has been abandoned due to the setting registration fee. 상기 SiO2 슬러리는 PH 범위가 9 내지 12인 반도체 소자의 제조 방법.SiO 2 The slurry is a method for producing a semiconductor device having a PH range of 9 to 12. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.Claim 18 was abandoned upon payment of a set-up fee. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.Claim 18 was abandoned upon payment of a set-up fee. 상기 제2 식각 마스크 패턴을 형성하는 단계 후에, 상기 보조막을 제거하여 패턴 홀을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.After the forming of the second etching mask pattern, removing the auxiliary layer to form a pattern hole. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.Claim 19 was abandoned upon payment of a registration fee. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.Claim 19 was abandoned upon payment of a registration fee. 상기 보조막은 산소 플라즈마 트리트먼트 공정으로 제거되는 반도체 소자의 제조 방법.And the auxiliary film is removed by an oxygen plasma treatment process. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.Claim 20 was abandoned upon payment of a registration fee. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.Claim 20 was abandoned upon payment of a registration fee. 상기 산소 플라즈마 트리트먼트 공정은 주가스로 O2 가스를 사용하고, 페시베이션 가스로 H2 가스 또는 N2 가스를 사용하는 반도체 소자의 제조 방법.The oxygen plasma treatment process uses an O 2 gas as a main gas and an H 2 gas or an N 2 gas as a passivation gas. 반도체 기판상에 실리콘을 포함하는 제1 식각 마스크 패턴들을 형성하는 단계;Forming first etch mask patterns comprising silicon on the semiconductor substrate; 상기 제1 식각 마스크 패턴들의 표면을 포함한 상기 반도체 기판상에 보조막을 형성하는 단계; Forming an auxiliary layer on the semiconductor substrate including the surfaces of the first etching mask patterns; 상기 보조막이 상기 제1 식각 마스크 패턴들의 상부 표면 및 측벽에만 잔류되도록 상기 보조막을 식각하는 단계; 및Etching the auxiliary layer so that the auxiliary layer remains only on upper surfaces and sidewalls of the first etching mask patterns; And 상기 제1 식각 마스크 패턴들의 측벽에 잔류된 상기 보조막 사이의 상기 반도체 기판 상에 실리콘을 포함하는 제2 식각 마스크 패턴들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.Forming second etching mask patterns including silicon on the semiconductor substrate between the auxiliary layers remaining on sidewalls of the first etching mask patterns. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.Claim 22 is abandoned in setting registration fee. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.Claim 22 is abandoned in setting registration fee. 상기 제1 및 제2 식각 마스크 패턴들은 폴리실리콘막으로 형성되는 반도체 소자의 제조 방법.The first and second etching mask patterns are formed of a polysilicon film. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.Claim 23 was abandoned upon payment of a set-up fee. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.Claim 23 was abandoned upon payment of a set-up fee. 상기 보조막은 비정질 카본막으로 형성되는 반도체 소자의 제조 방법.The auxiliary film is a method of manufacturing a semiconductor device formed of an amorphous carbon film. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.Claim 24 is abandoned in setting registration fee. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.Claim 24 is abandoned in setting registration fee. 상기 보조막은 150 내지 350℃의 저온에서 CVD 방식으로 형성되는 반도체 소자의 제조 방법.The auxiliary film is a method of manufacturing a semiconductor device is formed by a CVD method at a low temperature of 150 to 350 ℃.
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