KR101102975B1 - Digital controlled variable gain amplifier - Google Patents

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Abstract

본 발명은 최소한의 저항과 로직을 사용하여 저항 어레이를 구현하고, 디지털 코드(Digital Code)에 의해 직접 제어되어 전류 소모 및 레이아웃 면적을 최소화하는 기술을 개시한다. 이를 위해, 외부로부터 인가된 디지털 코드를 디코딩하여 다수의 제 1 및 제 2 선택신호를 발생하는 선택신호 발생부; 다수의 저항을 포함하여 상기 다수의 제 1 선택신호에 따라 입력 저항 값이 조절되는 제 1 저항 어레이 및 다수의 저항을 포함하여 상기 다수의 제 2 선택신호에 따라 출력 저항 값이 조절되는 제 2 저항 어레이를 포함하여 이득을 조절함으로써 입력신호에 따라 일정한 값의 출력신호를 출력하는 증폭부; 및 상기 저항 어레이의 공통 노드 전위를 입력받아 기준 전압과 비교한 결과 값을 상기 증폭부에 피드백하여 항상 동일한 공통 노드 출력 값을 유지하는 공통 노드 피드백부;를 포함하는 것을 특징으로 한다.The present invention discloses a technique for implementing a resistor array using minimal resistance and logic, and directly controlled by digital code to minimize current consumption and layout area. To this end, the selection signal generator for generating a plurality of first and second selection signals by decoding the digital code applied from the outside; A first resistor array including a plurality of resistors to adjust an input resistance value according to the plurality of first selection signals and a second resistor to adjust an output resistance value according to the plurality of second selection signals including a plurality of resistors An amplifier for outputting a constant value output signal according to an input signal by adjusting a gain including an array; And a common node feedback unit which receives the common node potential of the resistor array and compares the result with the reference voltage to feed back the amplification unit to maintain the same common node output value at all times.

Description

디지털 제어 가변 이득 증폭기{Digital controlled variable gain amplifier}Digital controlled variable gain amplifier

도 1은 일반적인 수신기의 회로를 나타낸 블록도이다.1 is a block diagram illustrating a circuit of a general receiver.

도 2는 도 1에 도시된 이득 제어신호 발생기(12)를 나타낸 블록도이다.FIG. 2 is a block diagram illustrating the gain control signal generator 12 shown in FIG. 1.

도 3은 본 발명에 따른 VGA(Variable Gain Amplifier)를 나타낸 상세 회로도이다. 3 is a detailed circuit diagram illustrating a variable gain amplifier (VGA) according to the present invention.

도 4a는 도 3에 도시된 RS 어레이(30)를 나타낸 상세 회로도이다.4A is a detailed circuit diagram illustrating the RS array 30 shown in FIG. 3.

도 4b는 도 3에 도시된 RD 어레이(32)를 나타낸 상세 회로도이다.FIG. 4B is a detailed circuit diagram of the RD array 32 shown in FIG. 3.

본 발명은 디지털 제어 가변 이득 증폭기(Digital Controlled Variable Gain Amplifier)에 관한 것으로, 보다 상세하게는 최소한의 저항과 로직을 사용하여 저항 어레이를 구현하고, 디지털 코드(Digital Code)에 의해 직접 제어되어 전류 소모 및 레이아웃 면적을 최소화하는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital controlled variable gain amplifier, and more particularly, to implement a resistor array using minimal resistance and logic, and directly controlled by a digital code to consume current. And a technique for minimizing the layout area.

VGA(Variable Gain Amplifier)는 RF 송수신기의 IF 경로(Intermediate Frequency path)에서 입력 신호의 크기가 크게 변하더라도 원활한 동작이 가능하도 록 이득을 가변할 수 있는 증폭기이다.VGA (Variable Gain Amplifier) is an amplifier that can vary the gain to enable smooth operation even if the size of the input signal in the IF path (intermediate frequency path) of the RF transceiver changes significantly.

VGA를 제어하기 위해서는 아날로그 신호(Analog Signal)에 의한 이득을 제어하거나, 디지털 코드(Digital Code)에 의해 제어되는 방법이 있다.In order to control the VGA, there is a method of controlling gain by an analog signal or controlling by a digital code.

최근에는 디지털 코드에 의해 이득을 제어하여 RF 수신기의 AGC(Automatic Gain Control) Loop를 형성하는 방식이 많이 사용되고 있다.Recently, a method of forming an AGC (Automatic Gain Control) loop of an RF receiver by controlling gain by a digital code has been widely used.

이러한 방식은 디지털 코드가 DAC(Digital to Analog Converter) 회로를 사용하여 아날로그 제어 전압(Analog Control Voltage)로 변하여 VGA를 제어하는 방식이다.This method uses a digital to analog converter (DAC) circuit to change the analog control voltage (Analog Control Voltage) to control the VGA.

이러한 방식을 사용하기 위해서는 이득(Gain)은 dB로 표현되기 때문에 이득(Gain)에 선형적(Linear)으로 제어되도록 하기 위해서는 DAC에 의해 변화된 아날로그 제어 전압을 VGA를 제어하기 위한 신호로 변환하는 LEC(Linear to Exponential Converter), DAC 회로 등의 부가 회로들이 구성되어야 한다.In order to use this method, the gain is expressed in dB. Therefore, in order to control the gain linearly, the LEC (converting the analog control voltage changed by the DAC into a signal for controlling the VGA is controlled. Additional circuits such as Linear to Exponential Converter (DAC) and DAC circuits should be configured.

도 1은 일반적인 수신기의 회로를 나타낸 블록도이다.1 is a block diagram illustrating a circuit of a general receiver.

수신기는 LNA(Low Noise Amplifier)(2), 국부 발진기(LO)(4), 채널 선택 필터(Channel Select Filter)(6), VGA(8), ADC(Analog to Digital Converter)(10), 및 이득 제어신호 발생기(12)를 포함한다.The receiver includes a low noise amplifier (LNA) 2, a local oscillator (LO) 4, a channel select filter 6, a VGA 8, an analog to digital converter 10, and Gain control signal generator 12 is included.

도 1을 참조하면, VGA(8)가 ADC 앞단에 배치되어 있다. 이러한 경우 VGA(8)는 입력신호 RX_RF의 변화에 대응하여 이득(Gain)을 가변하여 ADC(10)의 입력신호의 크기가 항상 일정하게 유지될 수 있도록 하여 ADC(10)의 동작이 원활하도록 해주는 역할을 한다. Referring to Fig. 1, a VGA 8 is disposed in front of the ADC. In this case, the VGA 8 varies the gain in response to the change of the input signal RX_RF so that the magnitude of the input signal of the ADC 10 can be kept constant at all times to facilitate the operation of the ADC 10. Play a role.                         

이러한 경우 VGA(8)의 이득 제어코드 GCC(Gain Control Code)는 모뎀(modem)을 통해 인가되는데, 여기서, 이득 제어코드 GCC는 디지털 코드의 형태를 가지고 있다.In this case, the gain control code GCC (Gain Control Code) of the VGA 8 is applied through a modem, where the gain control code GCC has the form of a digital code.

또한, 이득 제어신호 발생기(12)는 VGA(8)가 이득 제어코드(Gain Control Code) GCC를 이용하여 이득 제어신호 GCS를 발생한다. In addition, the gain control signal generator 12 generates a gain control signal GCS by the VGA 8 using a gain control code GCC.

도 2는 도 1에 도시된 이득 제어신호 발생기(12)를 나타낸 블록도이다.FIG. 2 is a block diagram illustrating the gain control signal generator 12 shown in FIG. 1.

이득 제어신호 발생기(12)는 DAC(Digital to Analog Converter)(14) 및 LEC(Linear to Exponential Converter)(16)를 포함한다.The gain control signal generator 12 includes a digital to analog converter (DAC) 14 and a linear to exponential converter (LEC) 16.

DAC(14)는 입력된 이득 제어코드 GCC에 해당하는 아날로그 제어전압 VC을 발생하고, LEC(16)는 제어전압 VC을 이용하여 VGA(8)를 제어하기 위한 이득 제어 신호 GCS을 발생한다.The DAC 14 generates an analog control voltage VC corresponding to the input gain control code GCC, and the LEC 16 generates a gain control signal GCS for controlling the VGA 8 using the control voltage VC.

상기한 바와 같이, 종래 기술에 따른 VGA(8)를 제어하기 위해 DAC(14) 및 LEC(16)를 포함하는 이득 제어신호 발생기(12)와 같은 부가 회로들에 의한 추가적인 전류소모와 레이아웃 면적이 증가하는 문제점이 있다.As noted above, additional current consumption and layout area by additional circuits, such as gain control signal generator 12 including DAC 14 and LEC 16, to control VGA 8 in accordance with the prior art. There is an increasing problem.

상기한 문제점을 해결하기 위한 본 발명의 목적은 저항 어레이(Resister Array)로 VGA를 구성하고, 간단한 로직 소자를 사용하여 디지털 코드에 선형적으로 이득을 제어하는 것이다.An object of the present invention to solve the above problems is to configure a VGA with a resistor array, and to control the gain linearly in the digital code using a simple logic element.

상기한 목적을 달성하기 위한 본 발명의 디지털 제어 가변 이득 증폭기는 외 부로부터 인가된 디지털 코드를 디코딩하여 다수의 제 1 및 제 2 선택신호를 발생하는 선택신호 발생부; 다수의 저항을 포함하여 상기 다수의 제 1 선택신호에 따라 입력 저항 값이 조절되는 제 1 저항 어레이 및 다수의 저항을 포함하여 상기 다수의 제 2 선택신호에 따라 출력 저항 값이 조절되는 제 2 저항 어레이를 포함하여 이득을 조절함으로써 입력신호에 따라 일정한 값의 출력신호를 출력하는 증폭부; 및 상기 제 2 저항 어레이의 공통 노드 전위를 입력받아 기준 전압과 비교한 결과 값을 상기 증폭부에 피드백하여 항상 동일한 공통 노드 출력 값을 유지하는 공통 노드 피드백부;를 포함하는 것을 특징으로 한다.A digital control variable gain amplifier of the present invention for achieving the above object comprises a selection signal generator for decoding a digital code applied from the outside to generate a plurality of first and second selection signals; A first resistor array including a plurality of resistors to adjust an input resistance value according to the plurality of first selection signals and a second resistor to adjust an output resistance value according to the plurality of second selection signals including a plurality of resistors An amplifier for outputting a constant value output signal according to an input signal by adjusting a gain including an array; And a common node feedback unit which receives a common node potential of the second resistor array and compares the result of the comparison with a reference voltage to the amplifier to maintain the same common node output value at all times.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 VGA(Variable Gain Amplifier)를 나타낸 상세 회로도이다. 여기서는 이득 제어 코드 VC가 6 비트인 경우를 예를 들어 설명한다.3 is a detailed circuit diagram illustrating a variable gain amplifier (VGA) according to the present invention. Here, a case where the gain control code VC is 6 bits will be described as an example.

VGA는 저항 어레이(Resister Array) 제어부(18), 바이어스부(20), 증폭부(22), 및 CMFB부(Common Mode FeedBack)(24)를 포함한다. The VGA includes a resistor array controller 18, a bias unit 20, an amplifier 22, and a CMFB (Common Mode FeedBack) 24.

저항 어레이 제어부(18)는 6비트 이득 제어코드 VC<5:0> 중에서 MSB 3비트 VC<5:3>를 디코딩하여 8비트 RS 제어신호 rs<7:0>를 발생하는 RS 디코더(26) 및 이득 제어코드 VC<5:0> 중에서 LSB 3비트 VC<2:0>를 디코딩하여 8비트 RD 제어신호 rd<7:0>를 발생하는 RD 디코더(28)를 포함한다. The resistor array control unit 18 decodes the MSB 3-bit VC <5: 3> from the 6-bit gain control code VC <5: 0> to generate an 8-bit RS control signal rs <7: 0>. And an RD decoder 28 for decoding the LSB 3-bit VC <2: 0> from the gain control code VC <5: 0> to generate an 8-bit RD control signal rd <7: 0>.                     

바이어스부(20)는 바이어스 Bias가 인가되어 증폭부(22) 및 CMFB부(24)를 인에이블 한다.The bias unit 20 applies a bias bias to enable the amplifier 22 and the CMFB unit 24.

증폭부(22)는 노드 N1, N2에 접속된 RS 어레이(30) 및 출력단자 OUTP, OUTN에 접속된 RD 어레이(32)를 포함하여, 입력신호 INP, INN에 따라 일정한 값의 출력신호 OUTP, OUTN을 출력한다. 여기서 이득(AV)은 [수학식 1]과 같이 구현될 수 있다.The amplifier 22 includes an RS array 30 connected to the nodes N1 and N2, and an RD array 32 connected to the output terminals OUTP and OUTN, and outputs the output signal OUTP, having a constant value according to the input signals INP and INN. Output OUTN. The gain AV may be implemented as shown in Equation 1 below.

[수학식 1][Equation 1]

Figure 112004062811871-pat00001
Figure 112004062811871-pat00001

CMFB부(24)는 RD 어레이(32)로부터 CM 출력 값 CM을 기준 전압 Vcm과 비교한 결과 값을 증폭부(22)에 피드백하여 항상 동일한 CM 출력 값을 유지한다.The CMFB unit 24 feeds back the result of comparing the CM output value CM with the reference voltage Vcm from the RD array 32 to the amplifier 22 to always maintain the same CM output value.

도 4a는 도 3에 도시된 RS 어레이(30)를 나타낸 상세 회로도이다.4A is a detailed circuit diagram illustrating the RS array 30 shown in FIG. 3.

RS 어레이(30)는 병렬 연결되어 해당하는 RS 선택신호 rs<7:0>, rsb<7:0>에 따라 저항 값이 조절되는 8개의 단위 저항블록(34)을 포함하는데, 각 단위 저항블록(34)은 직렬 연결된 두개의 저항 R1, R2 및 각 저항 R1, R2의 양측에 각각 접속되어 해당하는 RS 선택신호 rs<7:0>, rsb<7:0>에 따라 선택적으로 턴 온 되는 4개의 전송게이트들 TG1∼TG4를 포함한다.The RS array 30 includes eight unit resistance blocks 34 connected in parallel and having resistance values adjusted according to corresponding RS selection signals rs <7: 0> and rsb <7: 0>, each unit resistance block. 34 is respectively connected to two resistors R1 and R2 connected in series and to both sides of each resistor R1 and R2, and is selectively turned on according to the corresponding RS selection signals rs <7: 0> and rsb <7: 0>. Transmission gates TG1 to TG4.

도 4b는 도 3에 도시된 RD 어레이(32)를 나타낸 상세 회로도이다.FIG. 4B is a detailed circuit diagram of the RD array 32 shown in FIG. 3.

RD 어레이(32)는 병렬 연결되어 해당하는 RD 선택신호 rd<7:0>, rdb<7:0>에 따라 저항 값이 조절되는 8개의 단위 저항블록(36)을 포함하는데, 각 단위 저항블 록(36)은 직렬 연결된 두개의 저항 R3, R4 및 각 저항 R3, R4의 양측에 각각 접속되어 해당하는 RD 선택신호 rd<7:0>, rdb<7:0>에 따라 선택적으로 턴 온 되는 4개의 전송게이트들 TG5∼TG8을 포함한다. 또한, 각 단위 저항블록(36) 내의 두개의 저항 R3, R4의 공통 노드 CM의 전위가 출력된다.The RD array 32 includes eight unit resistance blocks 36 connected in parallel to adjust resistance values according to corresponding RD selection signals rd <7: 0> and rdb <7: 0>. The lock 36 is connected to two resistors R3 and R4 connected in series and to both sides of each resistor R3 and R4, respectively, and is selectively turned on according to the corresponding RD selection signals rd <7: 0> and rdb <7: 0>. Four transmission gates TG5 to TG8 are included. In addition, the potentials of the common nodes CM of the two resistors R3 and R4 in each unit resistance block 36 are output.

이와 같이 구성된 본 발명에 따른 VGA의 동작을 설명하면 다음과 같다.The operation of the VGA according to the present invention configured as described above is as follows.

본 발명에 따른 VGA는 6 비트의 이득 제어코드 VC<5:0>를 입력 받아 RS 어레이(30)와 RD 어레이(32)에 입력되어 저항 값을 조절함으로써 원하는 이득을 얻을 수 있다.The VGA according to the present invention receives 6-bit gain control codes VC <5: 0> and is input to the RS array 30 and the RD array 32 to adjust the resistance value to obtain a desired gain.

여기서, 이득 제어코드 VC<5:0> 중에서 MSB 3 비트 VC<5:3>는 RS 디코더(26)에 의해 8개의 선택신호 rs<7:0>를 생성하여 RS 어레이(30)의 저항 값을 선택하고, LSB 3 비트 VC<2:0>는 RD 디코더(28)에 의해 8개의 선택신호 rd<7:0>를 생성하여 RD 어레이(32)의 저항 값을 선택한다.Here, among the gain control codes VC <5: 0>, the MSB 3 bits VC <5: 3> generate eight selection signals rs <7: 0> by the RS decoder 26 to generate resistance values of the RS array 30. And the LSB 3-bits VC <2: 0> generate eight selection signals rd <7: 0> by the RD decoder 28 to select the resistance values of the RD array 32.

따라서, 본 발명은 8 종의 저항으로 구성되는 도 4a 및 도 4b에 도시된 바와 같은 RS 어레이(30) 및 RD 어레이(32)를 구성하고, RS 디코더(26) 및 RD 디코더(28)를 이용하여 8종의 저항을 선택할 수 있도록 하여 원하는 이득을 제어할 수 있다.Accordingly, the present invention constitutes an RS array 30 and an RD array 32 as shown in Figs. 4A and 4B composed of eight resistors, and uses the RS decoder 26 and the RD decoder 28. 8 resistors can be selected to control the desired gain.

예를 들어, RS 어레이(30)는 (12.87, 9.46, 6.96, 5.12, 3.77, 2.77, 2.04, 1.5)Kohm으로 구성하고, RD 어레이(32)는 (12.87, 13.37, 13.89, 4.44, 15.00, 15.59, 16.20, 16.83)Kohm으로 구성할 경우, 한 단의 VGA는 0∼21dB의 이득 가변 범위 (Gain Variable Range)를 가지고, 1 단계(step)당 0.333dB의 총 64 단계 (step)를 갖는다.For example, RS array 30 is comprised of (12.87, 9.46, 6.96, 5.12, 3.77, 2.77, 2.04, 1.5) Kohm, and RD array 32 is (12.87, 13.37, 13.89, 4.44, 15.00, 15.59 , 16.20, 16.83) Kohm, one stage VGA has a Gain Variable Range of 0 ~ 21dB, a total of 64 steps of 0.333dB per step.

이러한 VGA를 3단으로 구성할 경우, 6비트의 제어신호 VC<5:0>를 가지고 0∼63dB의 가변 범위를 갖는 디지털 제어 VGA(Digital Contolled Variable Gain Amplifier)를 구현할 수 있다.When the VGA is configured in three stages, it is possible to implement a digitally controlled digital gain controller (VGA) having a variable range of 0 to 63 dB with a 6-bit control signal VC <5: 0>.

상기한 바와 같이 본 발명에 따른 VGA는 종래 기술의 복잡하고 전류소모나 레이아웃 면적을 많이 차지하는 부가회로들을 사용하지 않고 직접적으로 디지털 코드에 제어된다.As described above, the VGA according to the present invention is directly controlled to the digital code without using the complicated and current-consuming additional layout circuits that consume a lot of layout area.

또한, 이러한 VGA를 구현하기 위한 방법으로 저항 어레이를 구성하여 최소한의 저항과 로직소자를 사용하여 전류 소모와 레이아웃 면적을 최소화 할 수 있다.In addition, as a method for implementing such a VGA, a resistor array may be configured to minimize current consumption and layout area by using a minimum of resistors and logic elements.

이상에서 살펴본 바와 같이, 본 발명에 따른 디지털 제어 가변 이득 증폭기는 디지털 코드를 직접 이용하여 디지털 코드를 변환하기 위한 부가회로를 사용하지 않아 부가회로에 의한 전력소모 및 레이아웃 면적을 줄일 수 있는 효과가 있다.As described above, the digitally controlled variable gain amplifier according to the present invention does not use an additional circuit for converting a digital code using a digital code directly, thereby reducing power consumption and layout area of the additional circuit. .

또한, 본 발명에 따른 디지털 제어 가변 이득 증폭기는 저항 어레이를 구성하여 최소한의 저항과 로직 소자를 사용하기 때문에 전류 소모 및 레이아웃 면적을 최소화할 수 있는 효과가 있다.In addition, the digitally controlled variable gain amplifier according to the present invention has an effect of minimizing current consumption and layout area because a resistor array is used to use the minimum resistance and logic elements.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

Claims (8)

외부로부터 인가된 디지털 코드를 디코딩하여 다수의 제 1 및 제 2 선택신호를 발생하는 선택신호 발생부;A selection signal generator for decoding a digital code applied from the outside and generating a plurality of first and second selection signals; 다수의 저항을 포함하여 상기 다수의 제 1 선택신호에 따라 입력 저항 값이 조절되는 제 1 저항 어레이 및 다수의 저항을 포함하여 상기 다수의 제 2 선택신호에 따라 출력 저항 값이 조절되는 제 2 저항 어레이를 포함하여 이득을 조절함으로써 입력신호에 따라 일정한 값의 출력신호를 출력하는 증폭부; 및A first resistor array including a plurality of resistors to adjust an input resistance value according to the plurality of first selection signals and a second resistor to adjust an output resistance value according to the plurality of second selection signals including a plurality of resistors An amplifier for outputting a constant value output signal according to an input signal by adjusting a gain including an array; And 상기 제 2 저항 어레이의 공통 노드 전위를 입력받아 기준 전압과 비교한 결과 값을 상기 증폭부에 피드백하여 항상 동일한 공통 노드 출력 값을 유지하는 공통 노드 피드백부;를 포함하는 것을 특징으로 하는 디지털 제어 가변 이득 증폭기.And a common node feedback unit which receives the common node potential of the second resistor array and compares the result with the reference voltage and feeds back a value to the amplifier to maintain the same common node output value at all times. Gain amplifier. 제 1 항에 있어서,The method of claim 1, 바이어스가 인가되어 상기 증폭부 및 상기 공통 노드 피드백부를 인에이블 시키는 바이어스부를 더 포함하는 것을 특징으로 하는 디지털 제어 가변 이득 증폭기.And a bias unit configured to apply a bias to enable the amplifier and the common node feedback unit. 제 1 항에 있어서, 상기 선택신호 발생부는 The method of claim 1, wherein the selection signal generator is 상기 디지털 코드 중에서 MSB 일정 비트를 디코딩하여 상기 제 1 선택신호를 발생하는 제 1 디코더; 및 A first decoder for decoding the MSB constant bit among the digital codes to generate the first selection signal; And 상기 디지털 코드 중에서 LSB 일정 비트를 디코딩하여 상기 제 2 선택신호를 발생하는 제 2 디코더;를 포함하는 것을 특징으로 하는 디지털 제어 가변 이득 증폭기.And a second decoder for decoding the LSB constant bit from the digital code to generate the second selection signal. 제 1 항에 있어서, The method of claim 1, 상기 제 1 저항 어레이는 병렬 연결되어 상기 제 1 선택신호에 따라 저항 값이 조절되는 다수의 제 1 단위 저항블록을 포함하는 것을 특징으로 하는 디지털 제어 가변 이득 증폭기.And the first resistor array includes a plurality of first unit resistor blocks connected in parallel to adjust resistance values according to the first selection signal. 제 4 항에 있어서, 상기 각 제 1 단위 저항블록은 The method of claim 4, wherein each of the first unit resistance block 직렬 연결된 다수의 제 1 저항들; 및A plurality of first resistors connected in series; And 상기 다수의 제 1 저항들 양측에 접속되어 상기 제 1 선택신호에 의해 선택적으로 연결하는 다수의 제 1 스위치;를 포함하는 것을 특징으로 하는 디지털 제어 가변 이득 증폭기.And a plurality of first switches connected to both sides of the plurality of first resistors and selectively connected to each other by the first selection signal. 제 1 항에 있어서, The method of claim 1, 상기 제 2 저항 어레이는 병렬 연결되어 상기 제 2 선택신호에 따라 저항 값이 조절되는 다수의 제 2 단위 저항블록을 포함하는 것을 특징으로 하는 디지털 제어 가변 이득 증폭기.And the second resistor array includes a plurality of second unit resistor blocks connected in parallel to adjust resistance values according to the second selection signal. 제 6 항에 있어서, 상기 각 제 2 단위 저항블록은 The method of claim 6, wherein each of the second unit resistance block 직렬 연결된 다수의 제 2 저항들; 및A plurality of second resistors connected in series; And 상기 다수의 제 2 저항들 양측에 접속되어 상기 제 2 선택신호에 의해 선택적으로 연결하는 다수의 제 2 스위치;를 포함하는 것을 특징으로 하는 디지털 제어 가변 이득 증폭기.And a plurality of second switches connected to both sides of the plurality of second resistors and selectively connected by the second selection signal. 제 7 항에 있어서,The method of claim 7, wherein 상기 제 2 저항 어레이는 상기 제 2 저항들의 공통 노드가 공통 연결되어 상기 공통 노드 전위를 발생하는 것을 특징으로 하는 디지털 제어 가변 이득 증폭기.And wherein the second resistor array is commonly connected with a common node of the second resistors to generate the common node potential.
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