KR101097980B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR101097980B1
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Abstract

본 발명은 MOS 트랜지스터의 형성시 기생적으로 형성되는 기생 BJT의 이득 특성 및 동작 주파수 특성을 개선시킬 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로서, 이를 위해 본 발명에서는 제1 영역 및 제2 영역으로 정의된 반도체 기판을 제공하는 단계와, 상기 제1 영역 및 제2 영역에 각각 제1 웰 및 제2 웰을 형성하는 단계와, 상기 제1 영역의 상기 제1 웰 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측으로 노출된 상기 제1 웰과 상기 제2 웰에 이온주입공정을 실시하여 상기 제1 웰에는 소오스/드레인 영역을 형성하고, 상기 제2 웰에는 서로 분리된 컬렉터용 접합영역, 베이스용 접합영역 및 에미터용 접합영역을 각각 형성하는 단계와, 상기 에미터용 접합영역 사이로 노출된 상기 제2 웰과 일부 영역이 접촉되도록 상기 에미터용 접합영역과 상기 제2 웰 상에 금속 실리사이드층을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
MOS, BJT, 쇼트키 다이오드, 베이스/에미터 접합.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE}
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 소자분리막
12a : P웰 12b : 제1 N웰
12c : 제2 N웰 13 : 게이트 산화막
14 : 폴리 실리콘 15a : 제1 게이트 전극
15b : 제2 게이트 전극 16a, 16b : 저농도 접합영역
17 : 스페이서 18a, 18b : 고농도 접합영역
19a, 19b : 소오스/드레인 영역 19c : 컬렉터 접합영역
19d : 베이스 접합영역 19e : 에미터 접합영역
20 : 실리사이드층 21 : 층간 절연막
22 : 컨택 플러그
23a 내지 23e : 제1 내지 제5 금속배선
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 바이폴라 트랜지스터(BJT : Bipolar Junction Transistor)와 모스(MOS : Metal Oxide Semiconductor) 트랜지스터를 단일 칩에 동시에 제조하는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 바이폴라 트랜지스터(Bipolar Junction Transistor; 이하, BJT라 함)는 모스(Metal Oxide Semiconductor; 이하, MOS라 함) 트랜지스터가 갖지 못하는 특성, 예를 들어 증폭 작용 및 열적 안정성 때문에 많은 반도체 제품에 사용되고 있다. 이때, BJT와 MOS 트랜지스터를 단일 칩에 제조하기 위해서는 MOS 트랜지스터를 만들기 위한 공정과 BJT를 만들기 위한 공정을 각각 별도로 진행해야 하므로, 반도체 소자의 제조공정이 복잡해지고 제조비용이 증가하는 문제점이 있다.
이를 해결하기 위해, 즉 BJT와 MOS 트랜지스터를 단일 칩에 동시에 제조하기 위해 종래에는, MOS 트랜지스터를 형성하는 공정을 통해 기생적으로 형성되는 BJT를 사용해왔으나, 이 기생 BJT는 이득(Gain) 특성이 좋지 않아 국한된 용도로 사용되고 있다.
여기서, 기생 BJT는 일반적으로 PN 접합을 에미터/베이스(emitter/base) 접 합(junction)에 이용하는데, PN 접합은 순방향 턴온(Turn-on) 전압이 높고 도핑(doping)된 기판과의 접합으로 인해 접촉 저항이 높아 이득 특성이 나쁘고 동작 주파수가 낮은 문제점이 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, MOS 트랜지스터의 형성시 기생적으로 형성되는 기생 BJT의 이득 특성 및 동작 주파수 특성을 개선시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 제1 영역 및 제2 영역으로 정의된 반도체 기판을 제공하는 단계와, 상기 제1 영역 및 제2 영역에 각각 제1 웰 및 제2 웰을 형성하는 단계와, 상기 제1 영역의 상기 제1 웰 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측으로 노출된 상기 제1 웰과 상기 제2 웰에 이온주입공정을 실시하여 상기 제1 웰에는 소오스/드레인 영역을 형성하고, 상기 제2 웰에는 서로 분리된 컬렉터용 접합영역, 베이스용 접합영역 및 에미터용 접합영역을 각각 형성하는 단계와, 상기 에미터용 접합영역 사이로 노출된 상기 제2 웰과 일부 영역이 접촉되도록 상기 에미터용 접합영역과 상기 제2 웰 상에 금속 실리사이드층을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한 다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
실시예
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시된 공정단면도이다. 여기서, 도 1 내지 도 5에 도시된 도면부호 중 동일한 도면부호는 동일한 기능을 하는 동일요소이다. 또한, 여기서는 설명의 편의를 위해 NMOS와 PMOS로 이루어진 CMOS 트랜지스터 및 BJT를 단일 칩에 구현하는 방법을 설명하기로 한다.
먼저, 도 1에 도시된 바와 같이, 복수의 소자분리막(11)이 형성된 P형 반도체 기판(10)을 제공한다. 이때, 소자분리막(11)은 STI(Shallow Trench Isolation) 공정 또는 LOCOS(LOCal Oxidation of Silicon)공정을 통해 형성한다.
이어서, 마스크 공정 및 웰 이온주입 공정을 실시하여 반도체 기판(10)에 NMOS 트랜지스터가 형성될 NMOS 영역(NMOS), PMOS 트랜지스터가 형성될 PMOS 영역(PMOS) 및 BJT가 형성될 BJT 영역(bjt)을 정의한다. 예컨대, 마스크 공정 및 P웰 이온주입 공정을 실시하여 NMOS 영역(NMOS)에 P웰(12a; P-well)을 형성한 후, 마스크 공정 및 N웰 이온주입 공정을 실시하여 PMOS 영역(PMOS) 및 BJT 영역(bjt)에 제1 N웰(12b; N-well) 및 제2 N웰(12c)을 형성한다. 이때, 제2 N웰(12c)은 1.0E16 내 지 1.0E18/㎤의 농도를 갖는 N형 불순물, 예를 들어 As 및 Ph 등을 주입하여 형성한다.
이어서, 도 2에 도시된 바와 같이, P웰(12a) 표면 상의 소정 영역에 제1 게이트 전극(15a)을 형성하면서 제1 N웰(12b) 표면 상의 소정 영역에 제2 게이트 전극(15b)을 형성한다. 이때, 제1 및 제2 게이트 전극(15a 및 15b)은 반도체 기판(10) 전면에 게이트 산화막(13) 및 폴리 실리콘(14)을 증착한 후, 건식식각공정을 실시하여 형성한다.
이어서, 저농도의 불순물 이온주입 공정을 실시하여 제1 및 제2 게이트 전극(15a 및 15b)의 양측으로 노출된 P웰(12a) 및 제1 N웰(12b)에 저농도 접합영역을 형성한다. 이때, 저농도 접합영역은 저농도의 N- 접합영역(16a) 및 저농도의 P- 접합영역(16b)으로 형성한다.
여기서, N- 접합영역(16a)은 NMOS 영역(NMOS) 및 BJT의 베이스가 형성될 영역이 오픈된 구조의 포토레지스트 패턴(미도시)을 이용한 불순물 이온주입 공정을 실시하여 형성한다. 또한, P- 접합영역(16b)은 PMOS 영역(PMOS) 및 BJT의 컬렉터가 형성될 영역과 에미터가 형성될 영역의 일부분이 오픈된 구조의 포토레지스트 패턴(미도시)을 이용한 불순물 이온주입 공정을 실시하여 형성한다.
이어서, 도 3에 도시된 바와 같이, 제1 및 제2 게이트 전극(15a 및 15b)이 형성된 전체 구조물 상부의 단차를 따라 절연막을 증착한 후, 건식식각공정을 실시하여 제1 및 제2 게이트 전극(15a 및 15b)의 양측벽에 각각 스페이서(17)를 형성한 다.
이어서, 고농도의 불순물 이온주입 공정을 실시하여 스페이서(17)의 양측으로 노출된 N- 접합영역(16a) 및 P- 접합영역(16b) 내에 각각 고농도 접합영역을 형성한다. 이때, 고농도 접합영역은 N- 접합영역(16a) 내에는 고농도의 N+ 접합영역(18a)을 형성하고, P- 접합영역(16b) 내에는 고농도의 P+ 접합영역(18b)을 형성한다. 이에 따라, NMOS 트랜지스터의 제1 소오스/드레인 영역(19a) 및 PMOS 트랜지스터의 제2 소오스/드레인 영역(19b)이 형성되는 동시에, BJT의 컬렉터 접합영역(19c), 베이스 접합영역(19d) 및 에미터 접합영역(19e)이 형성된다. 이때, BJT 영역(BJT)의 N+ 접합영역(18a) 및 P+ 접합영역(18b)은 1.0E20/㎤ 이상의 고농도로 형성한다.
이어서, 도 4에 도시된 바와 같이, 살리사이드(SALICIDE) 공정을 실시하여 실리콘(Si)이 노출된 소오스/드레인 영역(19a 및 19b), BJT의 컬렉터 접합영역(19c), 베이스 접합영역(19d), 에미터 접합영역(19e), 제1 게이트 전극(15a) 및 제2 게이트 전극(15b) 상부에 실리사이드층(20)을 형성한다. 이때, 실리사이드층(20)은 살리사이드 공정시 Ti, Co 및 Ni 중 어느 하나의 금속을 사용하여 형성할 수 있다.
여기서, 에미터 접합영역(19e) 상부 표면에 형성된 실리사이드층(20)은 쇼트키 다이오드(schottky diode)의 애노드(anode)로 기능하고, 제2 N웰(12c)과 동일한 도전형으로 형성된 베이스 접합영역(19d)은 쇼트키 다이오드의 캐소드(cathod)로 기능한다. 사실상, 에미터 접합영역(19e)은 누설전류 방지를 위해 형성되는 영역으로 일반적으로 형성되는 BJT의 에미터 영역과는 다르게 이분할되어 형성된다.
즉, 에미터 접합영역(19e)을 제2 N웰(12c)과 반대 도전형인 P형으로 형성하는 이유는, 에미터에 역방향 바이어스가 인가되었을 경우에 제2 N웰(12c)에서 소자분리막(11) 쪽으로 흐르는 누설전류(leakage current)를 방지하기 위함이다.
결국, 본 발명의 바람직한 실시예에 따르면, P형의 불순물 이온으로 형성된 컬렉터 접합영역(19c)이 컬렉터로 기능하고, N형의 불순물 이온으로 형성된 베이스 접합영역(19d)이 베이스로 기능하며, 에미터 접합영역 상의 금속 실리사이드층(20)이 에미터로 기능하는 기생 BJT를 형성할 수 있다. 이에 따라, P(컬렉터)-N(베이스)-금속(에미터) 구조의 BJT가 형성되므로, 베이스-에미터가 쇼트키 다이오드와 동일한 동작특성을 갖게 된다.
이하에서는, 설명의 이해를 돕기 위해 일반적인 쇼트키 다이오드의 구조 및 특성에 대해 간략히 설명하기로 한다.
일반적으로, 쇼트키 다이오드는 금속으로 이루어진 애노드와 반도체로 이루어진 캐소드의 접합, 즉 쇼트키 접합을 이용하는 다이오드로써, 전도성분이 다수 캐리어여서 소수 캐리어의 주입이 거의 없기 때문에 소수 캐리어의 축적이 없어 고속 스위칭 동작에 적합하다는 특성이 있다. 또한, 한쪽이 금속이기 때문에 동일한 반도체 기판 농도에 대해 상승 전압이 낮고 직렬 저항도 낮을뿐만 아니라 금속의 열전도율이 좋아 열의 발산이 양호하다는 특성도 있다. 따라서, PN 접합 다이오드 보다 접촉 저항이 낮아 이득 특성이 우수하고 동작 주파수가 높은 이점이 있다.
이러한 특성을 이용하여, 본 발명의 바람직한 실시예에서는 MOS 트랜지스터 형성공정시 형성되는 기생 BJT의 에미터/베이스 접합을 쇼트키 접합과 동일하게 형성하여, 기생 BJT의 이득 특성 및 동작 주파수 특성을 개선시킬 수 있도록 한다.
이어서, 도면에 도시되지는 않았으나, 습식식각공정을 실시하여 살리사이드 공정시 반응하지 않고 남아있는 금속을 제거한다.
이어서, 도 5에 도시된 바와 같이, 실리사이드층(20)이 형성된 결과물 상에 층간 절연막(21)을 증착한다. 이때, 층간 절연막(21)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막 중 어느 하나로 형성하거나, 이들이 둘 이상 적층된 구조로 형성할 수 있다.
이어서, 마스크 공정 및 식각공정을 실시하여 제1 게이트 전극(15a), 제2 게이트 전극(15b), 제1 및 제2 소오스/드레인 영역(19a 및 19b), BJT의 컬렉터 접합영역(19c), 베이스 접합영역(19d) 및 에미터 접합영역(19e)을 각각 노출시키는 복수의 컨택홀(미도시)을 형성한다.
이어서, 컨택홀을 포함한 층간 절연막(21) 상에 금속층을 증착한 후, 마스크 공정 및 식각공정을 실시하여 컨택홀을 매립하는 복수의 컨택 플러그(22)를 형성하는 동시에 제1 내지 제5 금속배선(23a 내지 23e)을 형성한다. 이때, 제1 금속배선 (23a)은 컨택 플러그(22)를 통해 NMOS 트랜지스터의 제1 소오스/드레인 영역(19a) 및 제1 게이트 전극(15a)과 각각 전기적으로 접속되고, 제2 금속배선(23b)은 컨택 플러그(22)를 통해 PMOS 트랜지스터의 제2 소오스/드레인 영역(19b)및 제2 게이트 전극(15b)과 각각 전기적으로 접속된다.
또한, 제3 금속배선(23c)은 컨택 플러그(22)를 통해 BJT의 컬렉터 접합영역(19c)과 전기적으로 접속되어 컬렉터 전극으로 기능하고, 제4 금속배선(23d)은 컨택 플러그(22)를 통해 BJT의 베이스 접합영역(19d)과 전기적으로 접속되어 베이스 전극으로 기능하며, 제5 금속배선(23e)은 컨택 플러그(22)를 통해 BJT의 에미터 접합영역(19e)과 전기적으로 접속되어 에미터 전극으로 기능한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, MOS 트랜지스터 형성공정시 형성되는 기생 BJT의 에미터/베이스 접합을 쇼트키 접합과 동일하게 형성하여, 기생 BJT의 이득 특성 및 동작 주파수 특성을 개선시킬 수 있도록 한다. 따라서, MOS 트랜지스터 및 BJT를 동시에 하나의 칩에 효율적으로 제작하여 다양한 형태의 반도체 소자를 제조할 수 있는 이점이 있다.

Claims (19)

  1. 제1 영역 및 제2 영역으로 정의된 반도체 기판을 제공하는 단계;
    상기 제1 영역 및 제2 영역에 각각 제1 웰 및 제2 웰을 형성하는 단계;
    상기 제1 영역의 상기 제1 웰 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 양측으로 노출된 상기 제1 웰과 상기 제2 웰에 이온주입공정을 실시하여 상기 제1 웰에는 소오스/드레인 영역을 형성하고, 상기 제2 웰에는 서로 분리된 컬렉터 접합영역, 베이스 접합영역 및 이분할된 에미터 접합영역을 각각 형성하는 단계; 및
    상기 이분할된 에미터 접합영역 사이로 노출된 상기 제2 웰과 일부 영역이 접촉되도록 상기 이분할된 에미터 접합영역과 상기 제2 웰 상에 금속 실리사이드층을 형성하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 베이스 접합영역은 상기 제2 웰과 동일한 도전형 불순물 이온으로 형성하는 반도체 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 에미터 접합영역과 상기 컬렉터 접합영역은 상기 제2 웰과 반대 도전형 불순물 이온으로 형성하는 반도체 소자의 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 금속 실리사이드층은 상기 게이트 전극, 상기 소오스/드레인 영역, 상기 컬렉터 접합영역 및 상기 베이스 접합영역 상에도 형성되는 반도체 소자의 제조방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 이분할된 에미터 접합영역 사이로 노출된 상기 제2 웰은 상기 금속 실리사이드층과 접촉되는 반도체 소자의 제조방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 베이스 접합영역과 상기 금속 실리사이드층은 쇼트키 다이오드로 동작하는 반도체 소자의 제조방법.
  8. 반도체 기판상에 트렌치로 서로 분리된 저농도 컬렉터 접합영역, 저농도 베이스 접합영역 및 저농도 에미터 접합영역;
    상기 저농도 컬렉터 접합영역, 상기 저농도 베이스 접합영역 및 상기 저농도 에미터 접합영역 위에 각각 형성된 고농도 컬렉터 접합영역, 고농도 베이스 접합영역 및 고농도 에미터 접합영역;
    상기 반도체 기판 표면에 노출된 웰 영역; 및
    상기 고농도 에미터 접합영역 및 상기 웰 영역 위에 동시에 형성된 금속 실리사이층;
    를 포함하는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 고농도 에미터 접합영역은,
    이분할된 고농도 에미터 접합영역으로 형성되는 것을 특징으로 하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 웰 영역은,
    상기 이분할된 에미터 접합영역 사이에 존재하는 것을 특징으로 하는 반도체 소자.
  11. 제 8 항에 있어서,
    상기 금속 실리사이드층은,
    Ti, Co 및 Ni 중 어느 하나의 금속을 사용하는 것을 특징으로 하는 반도체 소자.
  12. 제 8 항에 있어서,
    상기 웰 영역은,
    1.0E16/㎤ 내지 1.0E18/㎤의 불순물 농도를 갖는 것을 특징으로 하는 반도체 소자.
  13. 제 8 항에 있어서,
    상기 고농도 컬렉터 접합영역, 상기 고농도 베이스 접합영역 및 상기 고농도 에미터 접합영역은,
    1.0E20/㎤ 내지 1.0E22/㎤ 의 불순물 농도를 갖는 것을 특징으로 하는 반도체 소자.
  14. 제 8 항에 있어서,
    상기 베이스 접합영역과 상기 금속 실리사이드층은,
    쇼트키 다이오드로 동작하는 것을 특징으로 하는 반도체 소자.
  15. 반도체 기판상에 트랜치로 서로 분리된 컬렉터 접합영역, 베이스 접합영역 및 에미터 접합영역;
    상기 반도체 기판 표면에 노출된 웰 영역; 및
    상기 에미터 접합영역 및 상기 웰 영역 위에 동시에 형성된 금속 실리사이드층;을 포함하며,
    상기 에미터 접합영역은 이분할된 에미터 접합영역인 것을 특징으로 하는 반도체 소자.
  16. 제 15 항에 있어서,
    상기 금속 실리사이드층은,
    Ti, Co 및 Ni 중 어느 하나의 금속을 사용하는 것을 특징으로 하는 반도체 소자.
  17. 제 15 항에 있어서,
    상기 고농도 컬렉터 접합영역, 상기 고농도 베이스 접합영역 및 상기 고농도 에미터 접합영역은,
    1.0E20/㎤ 내지 1.0E22/㎤의 불순물 농도를 갖는 것을 특징으로 하는 반도체 소자.
  18. 제 15 항에 있어서,
    상기 웰 영역은,
    1E16/㎤ 내지 1E18/㎤의 불순물 농도를 갖는 것을 특징으로 하는 반도체 소자.
  19. 제 15 항에 있어서,
    상기 베이스 접합영역과 상기 금속 실리사이드층은 쇼트키 다이오드로 동작하는 것을 특징으로 하는 반도체 소자.
KR1020050018530A 2005-03-07 2005-03-07 반도체 소자의 제조방법 KR101097980B1 (ko)

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