KR101096030B1 - 반도체 칩 및 이를 이용한 반도체 패키지 - Google Patents

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Abstract

본 발명에 따른 반도체 패키지는, 회로부를 갖는 몸체부, 상기 몸체부의 일면에 배치되며 상기 회로부와 연결된 제1본딩패드 및 상기 몸체부의 일면에 배치되며 상기 제1본딩패드와 절연되고 상기 회로부와 연결되며 상기 제1본딩패드의 적어도 일측면을 감싸는 제2본딩패드를 포함하는 반도체 칩; 상기 제1본딩패드 상에 부착된 제1접속단자; 및 상기 제2본딩패드 상에 부착되며, 상기 제1접속단자와 절연되고, 상기 제1접속단자의 적어도 일측면을 감싸는 제2접속단자를 포함한다.

Description

반도체 칩 및 이를 이용한 반도체 패키지{Semiconductor chip and semiconductor package using the same}
본 발명은 반도체 칩 및 이를 이용한 반도체 패키지에 관한 것으로서, 보다 상세하게는, 한정된 영역에 더 많은 수의 패드를 형성하여 전체 크기를 줄일 수 있는 반도체 칩 및 반도체 패키지에 관한 것이다.
각종 전기/전자 제품의 크기가 소형화되는 추세에 따라, 한정된 크기의 기판에 보다 많은 수의 칩을 실장시켜 소형이면서도 고용량을 달성하고자 하는 많은 연구가 전개되고 있고, 이에 따라, 기판 상에 실장되는 반도체 패키지의 크기 및 두께가 점차 감소되고 있는 실정이다.
전형적인 반도체 패키지는 금속와이어를 매개로 인쇄회로 기판과 전기적으로 연결되며, 금속와이어를 이용한 전기적 연결은 공정 진행이 용이하고 신뢰성 측면에서 우수하다는 잇점이 있지만, 칩과 인쇄회로기판 사이의 전기적 신호 전달 길이가 길고 패키지의 크기가 크다는 불리함이 있다.
이에, 전형적인 반도체 패키지의 크기 및 전기적 특성을 개선시키기 위하여 플립 칩(Flip chip) 타입의 반도체 패키지가 제안되었다.
플립 칩 타입 반도체 패키지는 고밀도 패키징이 가능한 본딩 프로세스로 반도체 칩의 본딩 패드 위에 전기적 도선 역할을 하는 범프(Bump)와 같은 돌출부를 형성시켜 반도체 칩과 기판을 연결한다. 따라서, 플립 칩 타입 반도체 패키지는 빠른 신호전달 속도를 구현할 수 있으며, 회로 설계를 단순화시킬 수 있으며, 전기적 특성 및 열적 특성이 우수하다.
한편, 최근 반도체 칩의 크기가 작아지고, 전기적인 입출력 신호가 증가함에 따라 전기적인 신호의 전달을 위해 요구되는 패드 및 범프의 수가 증가하고 있다.
이에 따라, 한정된 크기의 반도체 칩 내에 많은 수의 패드를 배열하는 것이 어려워지고 있으며, 증가하는 패드의 수에 의해 반도체 칩의 크기를 줄일 수 없는 경우가 발생하고 있다. 특히, BOC(Board on chip) 패키지의 경우, 반도체 칩의 크기가 작아짐에 따라 패드의 밀집도가 증가되고 있어 패드의 배열에 한계가 있다.
본 발명은 한정된 영역에 더 많은 수의 패드를 형성하여 전체 크기를 줄일 수 있는 반도체 칩 및 이를 이용한 반도체 패키지에 관한 것이다.
본 발명에 따른 반도체 칩은, 회로부를 갖는 몸체부; 상기 몸체부의 일면에 배치되며, 상기 회로부와 연결된 제1본딩패드; 및 상기 몸체부의 일면에 배치되며, 상기 제1본딩패드와 절연되고, 상기 회로부와 연결되며, 상기 제1본딩패드의 적어도 일측면을 감싸는 제2본딩패드를 포함한다.
상기 제1본딩패드 및 상기 제2본딩패드 사이에 배치되어 상기 제1본딩패드 및 상기 제2본딩패드를 절연하는 제1절연층을 더 포함한다.
상기 제1본딩패드는, 평면상에서 보았을 때, 원형 또는 다각형 형상을 갖는다.
상기 제2본딩패드는, 평면상에서 보았을 때, 상기 제1본딩패드를 감싸도록 링(Ring) 및 사각형을 포함하는 다각형의 폐루프 형상을 갖는다.
상기 제2본딩패드는, 평면상에서 보았을 때, 상기 제1본딩패드의 적어도 일측면을 감싸도록 "C" 형상 또는 "L" 형상을 갖는다.
상기 제1본딩패드 및 상기 제2본딩패드를 한쌍으로 상기 제1본딩패드 및 상기 제2본딩패드는 상기 몸체부의 일면에 다수쌍 배치된다.
또한, 본 발명에 따른 반도체 패키지는, 회로부를 갖는 몸체부, 상기 몸체부의 일면에 배치되며 상기 회로부와 연결된 제1본딩패드 및 상기 몸체부의 일면에 배치되며 상기 제1본딩패드와 절연되고 상기 회로부와 연결되며 상기 제1본딩패드의 적어도 일측면을 감싸는 제2본딩패드를 포함하는 반도체 칩; 상기 제1본딩패드 상에 부착된 제1접속단자; 및 상기 제2본딩패드 상에 부착되며, 상기 제1접속단자와 절연되고, 상기 제1접속단자의 적어도 일측면을 감싸는 제2접속단자를 포함한다.
상기 제1접속단자 및 상기 제2접속단자 사이에 배치되어 상기 제1접속단자 및 상기 제2접속단자를 절연하는 제2절연층을 더 포함한다.
상기 제1본딩패드와 연결된 제1접속단자와 대응하는 일면 부분에 배치되며, 상기 제1접속단자와 부착된 제1접속패드 및 상기 제2본딩패드와 연결된 제2접속단자와 대응하는 일면 부분에 배치되며, 상기 제1접속패드와 절연되고, 상기 제1접속패드의 적어도 일측면을 감싸며 상기 제2접속단자와 부착된 제2접속패드를 갖는 기판을 더 포함한다.
상기 제1본딩패드 및 상기 제2본딩패드 사이에 배치되어 상기 제1본딩패드 및 상기 제2본딩패드를 절연하는 제1절연층과 상기 제1접속패드 및 상기 제2접속패드 사이에 배치되어 상기 제1접속패드 및 상기 제2접속패드를 절연하는 제3절연층을 더 포함한다.
상기 제1본딩패드, 상기 제1접속단자 및 상기 제1접속패드는 상호 대응하는 형상을 가지며, 상기 제2본딩패드, 상기 제2접속단자 및 상기 제2접속패드는 상호 대응하는 형상을 갖는다.
상기 제1본딩패드, 상기 제1접속단자 및 상기 제1접속패드는, 평면상에서 보았을 때, 원형 또는 다각형 형상을 갖는다.
상기 제2본딩패드, 상기 제2접속단자 및 상기 제2접속패드는, 평면상에서 보았을 때, 각각 상기 제1본딩패드, 상기 제1접속단자 및 상기 제1접속패드를 감싸도록 링(Ring) 및 사각형을 포함하는 다각형의 폐루프 형상을 갖는다.
상기 제2본딩패드, 상기 제2접속단자 및 상기 제2접속패드는, 평면상에서 보았을 때, 각각 상기 제1본딩패드, 상기 제1접속단자 및 상기 제1접속패드의 적어도 일측면을 감싸도록 "C" 형상 또는 "L" 형상을 갖는다.
상기 제1본딩패드 및 상기 제2본딩패드를 한쌍으로 상기 제1본딩패드 및 상 기 제2본딩패드는 상기 몸체부의 일면에 다수쌍 배치된다.
상기 기판은 상기 일면과 대향하는 타면에 배치되는 제1볼랜드 및 상기 타면에 배치되고, 상기 제1볼랜드와 절연되며, 상기 제1볼랜드의 적어도 일측면을 감싸는 제2볼랜드를 포함한다.
상기 제1볼랜드 및 상기 제2볼랜드 사이에 배치되어 상기 제1볼랜드 및 상기 제2볼랜드를 절연하는 제4절연층을 더 포함한다.
상기 제1볼랜드 상에 부착된 제1외부접속단자 및 상기 제2볼랜드 상에 부착되며, 상기 제1볼랜드와 절연되고, 상기 제1볼랜드의 적어도 일측면을 감싸는 제2외부접속단자를 더 포함한다.
상기 제1외부접속단자 및 상기 제2외부접속단자 사이에 배치되어 상기 제1외부접속단자 및 상기 제2외부접속단자를 절연하는 제5절연층을 더 포함한다.
상기 제1볼랜드와 상기 제1외부접속단자는 상호 대응하는 형상을 가지며, 상기 제2볼랜드와 상기 제2외부접속단자는 상호 대응하는 형상을 갖는다.
상기 제1볼랜드 및 상기 제1외부접속단자는, 평면상에서 보았을 때, 원형 또는 다각형 형상을 갖는다.
상기 제2볼랜드 및 상기 제2외부접속단자는, 평면상에서 보았을 때, 각각 상기 제1볼랜드 및 상기 제1외부접속단자를 감싸도록 링(Ring) 및 사각형을 포함하는 다각형의 폐루프 형상을 갖는다.
상기 제2볼랜드 및 상기 제2외부접속단자는, 평면상에서 보았을 때, 각각 상기 제1볼랜드 및 상기 제1외부접속단자의 적어도 일측면을 감싸도록 "C" 형상 또는 "L" 형상을 갖는다.
상기 제1볼랜드 및 상기 제2볼랜드를 한쌍으로 상기 제1볼랜드 및 상기 제2볼랜드는 상기 몸체부의 일면에 다수쌍 배치된다.
본 발명은 종래 하나의 전기적인 신호만을 전달할 수 있는 반도체 칩 및 기판의 패드 영역에 전기적으로 분리된 적어도 둘 이상의 패드들을 배치시킴으로써 한정된 크기의 반도체 칩에 더 많은 수의 패드를 형성할 수 있어 반도체 칩의 크기 감소시킬 수 있으며, 이에 따라, 한 장의 웨이퍼에서 최대한의 반도체 칩을 생산할 수 있어 비용절감을 극대화할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 반도체 패키지를 다양한 다른 형태로 구현할 수 있을 것이다.
본 발명은 반도체 패키지의 소형화에 따라 반도체 칩 및 기판의 크기는 작아지고 패드의 수가 늘어나면서 발생하는 패드들의 배열 한계를 극복하기 위하여 종래 하나의 패드 형성 영역에 두 개 이상의 패드가 형성된 반도체 칩 및 반도체 패키지를 구현한다.
본 발명에 따른 반도체 패키지는, 회로부를 갖는 몸체부, 상기 몸체부의 일 면에 배치되며 상기 회로부와 연결된 제1본딩패드 및 상기 몸체부의 일면에 배치되며 상기 제1본딩패드와 절연되고 상기 회로부와 연결되며 상기 제1본딩패드의 적어도 일측면을 감싸는 제2본딩패드를 포함하는 반도체 칩; 상기 제1본딩패드 상에 부착된 제1접속단자; 및 상기 제2본딩패드 상에 부착되며, 상기 제1접속단자와 절연되고, 상기 제1접속단자의 적어도 일측면을 감싸는 제2접속단자를 포함한다.
이하에서는, 본 발명의 다양한 실시예들에 따른 반도체 칩 및 반도체 패키지를 상세히 설명하도록 한다.
도 1a는 본 발명의 실시예에 따른 반도체 칩을 도시한 평면도이고, 도 1b는 도 1a의 A 부분을 확대한 평면도이며, 도 1c는 도 1a의 X-X'를 도시한 단면도이고, 도 2a 내지 도 2e는 본 발명의 실시예에 따른 본딩 패드부를 도시한 평면도이다.
도 1a 내지 도 1c를 참조하면, 본 발명에 따른 반도체 칩(100)은 몸체부(110), 다수의 본딩 패드 영역(A)에 배치된 다수의 본딩 패드부(112)를 포함한다.
몸체부(110)는 내부에 데이터 저장 및 데이터 처리부를 포함하는 회로부(111, 113)를 갖는다.
본딩 패드 영역(A)에 배치된 본딩 패드부(112)는 제1본딩패드(114), 제2본딩패드(116) 및 제1절연층(118)을 포함하며, 제1본딩패드(114) 및 제2본딩패드(116)를 한쌍으로 다수쌍이 몸체부(110)의 일면에 배치된다.
제1본딩패드(114)는 몸체부(110)의 일면에 배치되며, 평면상에서 보았을 때, 사각형 형태를 포함하는 다각형의 형상을 가지며, 몸체부(110) 내부의 제1회로 부(111)와 전기적으로 연결된다.
제2본딩패드(116)는 제1본딩패드(114)와 동일한 몸체부(110)의 일면에 배치되며, 제1본딩패드(114)와 절연되고, 몸체부(110) 내부의 제2회로부(113)와 전기적으로 연결되며, 제1본딩패드(114)의 적어도 일측면을 감싸도록 배치된다. 제2본딩패드(116)는, 평면상에서 보았을 때, 상기 제1본딩패드를 감싸도록, 바람직하게, 사각형의 폐루프 형상을 갖는다.
제1절연층(118)은 제1본딩패드(114) 및 제2본딩패드(116)를 전기적으로 절연시키기 위하여 제1본딩패드(114) 및 제2본딩패드(116) 사이에 배치된다.
제1본딩 패드(114) 및 제2본딩 패드(116)는, 도 2a 내지 도 2d에 도시된 바와 같이, 다양한 형상을 가질 수 있다.
즉, 도 2a를 참조하면, 제1본딩 패드(114)는, 평면상에서 보았을 때, 원형의 형상을 가지며, 제2본딩 패드(116)는 제1본딩 패드(114)를 감싸도록 링(Ring)의 형상을 갖는다.
또한, 도 2b 및 도 2c를 참조하면, 본딩 패드 영역(A)에 배치된 제2본딩 패드(116)는, 평면상에서 보았을 때, 상기 제1본딩패드(114)의 적어도 일측면을 감싸도록 "C" 형상 또는 "L" 형상을 가지며, 도시하지는 않았지만, 제2본딩 패드(116)는 제1본딩패드(114)의 일측면에 배치되는 막대 형상을 가질 수 있다.
아울러, 도 2d 및 도 2e에 도시된 바와 같이, 본딩 패드 영역(A)에 배치된 제2본딩 패드(116a, 116b, 116c, 116d)는, 평면상에서 보았을 때, 상기 제1본딩패드(114)를 감싸도록 다수개로 이루어질 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 3은 앞서 도 1a 내지 도 1c에 도시 및 설명된 반도체 칩과 실질적으로 동일한 구성 요소를 포함한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
본 발명에 따른 반도체 패키지(120)는 반도체 칩(100), 기판(140) 및 반도체 칩(100)과 기판(140)을 연결하는 다수의 접속단자부(132)를 포함한다.
접속단자부(132)는 반도체 칩(100) 일면의 제1본딩 패드(114)에 접속되어 제1본딩 패드(114)와 전기적으로 연결되는 제1접속단자(134), 제2본딩 패드(116)에 접속되어 제2본딩 패드(116)와 전기적으로 연결되는 제2접속단자(136) 및 전기적인 절연을 위하여 제1접속단자(134) 및 제2접속단자(136) 사이에 배치되는 제2절연층(138)을 포함한다.
제2접속단자(136)는 제1접속단자(134)와 절연되고, 제1접속단자(134)의 적어도 일측면을 감싸도록 배치된다.
기판(140)은 내부에 배선부(161, 163)들이 구비된 기판몸체부(160) 및 기판몸체부(160)의 일면에 배치된 제1접속패드(164) 및 제2접속패드(166)와 전기적인 절연을 위하여 제1접속패드(164) 및 제2접속패드(166) 사이에 배치되는 제3절연층(168)을 포함하는 다수의 접속패드부(162)를 갖는다.
제1접속패드(164)는 제1배선부(161)와 접속되며, 제1본딩패드(114)와 연결된 제1접속단자(134)와 대응하는 일면 부분에 배치되어 제1접속단자(134)와 부착된다. 제2접속패드(166)는 내부에 구비된 배선부(163)와 접속되고, 제2본딩패드(116)와 연결된 제2접속단자(136)와 대응하는 일면 부분에 배치되며, 제1접속패드(164)와 절연되고, 제1접속패드(164)의 적어도 일측면을 감싸며, 제2접속단자(136)와 부착된다.
제1본딩패드(114), 제1접속단자(134) 및 제1접속패드(164)는 상호 대응하는 형상을 가지며, 제2본딩패드(116), 제2접속단자(136) 및 제2접속패드(166)는 상호 대응하는 형상을 갖는다. 자세하게, 제1본딩패드(114), 제1접속단자(134) 및 제1접속패드(164)는, 평면상에서 보았을 때, 원형 또는 다각형 형상을 갖는다. 제2본딩패드(116), 제2접속단자(136) 및 제2접속패드(166)는, 평면상에서 보았을 때, 각각 제1본딩패드(114), 제1접속단자(134) 및 제1접속패드(164)를 감싸도록 링(Ring) 및 사각형을 포함하는 다각형의 폐루프 형상을 갖는다. 제2본딩패드(116), 제2접속단자(136) 및 제2접속패드(166)는, 평면상에서 보았을 때, 각각 제1본딩패드, 상기 제1접속단자 및 상기 제1접속패드의 적어도 일측면을 감싸도록 "C" 형상 또는 "L" 형상을 갖는다.
기판(140)의 상면에는 반도체 칩(110)을 덮도록 봉지부(150)가 구비되며, 기판(140)의 하면에는 솔더볼과 같은 외부접속단자(172)가 부착된다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도시된 바와 같이, 본 발명에 따른 반도체 패키지(220)는 반도체 칩(200) 및 볼랜드부(232)를 갖는 기판(240)을 포함한다.
기판(240)은 내부에 배선부(261, 263)가 구비된 기판몸체부(260)와 기판몸체 부(260)의 일면에 배치되는 제1볼랜드(264) 및 제2볼랜드(266) 및 전기적인 절연을 위하여 제1볼랜드(264)와 제2볼랜드(266) 사이에 배치되는 제4절연층(268)을 포함하는 다수의 볼랜드부(262)를 갖는다.
제1볼랜드(264)는 제1배선부(261)와 연결되며, 제2볼랜드(266)는 제1볼랜드(264)와 절연되고, 제2배선부(263)와 연결되며, 제1볼랜드(264)의 적어도 일측면을 감싼다.
반도체 칩(200)은 기판(240)의 타면 상에 기판(240)과 전기적으로 연결되도록 부착된다.
기판(240) 하면의 볼랜드부(262)에는 제1외부접속단자(274), 제2외부접속단자(276) 및 전기적인 절연을 위하여 제1외부접속단자(274)와 제2외부접속단자(276) 사이에 배치되는 제5절연층(278)을 포함하는 다수의 외부접속단자부(272)가 부착된다. 자세하게, 제1외부접속단자(274)는 기판(240) 하면의 제1볼랜드(264)와 전기적으로 연결되도록 부착되며, 제2외부접속단자(276)는 제2볼랜드(266) 상에 부착되며, 제1외부접속단자(274)와 절연되고, 제1외부접속단자(274)의 적어도 일측면을 감싼다.
제1볼랜드(264)와 제1외부접속단자(274)는 상호 대응하는 형상을 가지며, 제2볼랜드(266)와 제2외부접속단자(276)는 상호 대응하는 형상을 갖는다.
제1볼랜드(264) 및 제1외부접속단자(274)는, 평면상에서 보았을 때, 원형 또는 다각형 형상을 갖는다.
제2볼랜드(266) 및 제2외부접속단자(276)는, 평면상에서 보았을 때, 각각 제 1볼랜드(264) 및 제1외부접속단자(274)를 감싸도록 링 및 사각형을 포함하는 다각형의 폐루프 형상을 갖는다. 또한, 제2볼랜드(266) 및 제2외부접속단자(276)는, 평면상에서 보았을 때, 각각 제1볼랜드(264) 및 제1외부접속단자(274)의 적어도 일측면을 감싸도록 "C" 형상 또는 "L" 형상을 갖는다.
이상에서와 같이, 본 발명은 종래 하나의 전기적인 신호만을 전달할 수 있는 반도체 칩 및 기판의 패드 영역에 전기적으로 분리된 적어도 둘 이상의 패드들을 배치시킨다.
따라서, 본 발명은 한정된 크기의 반도체 칩에 더 많은 수의 패드를 형성할 수 있어 반도체 칩의 크기 감소시킬 수 있으며, 이에 따라, 한 장의 웨이퍼에서 최대한의 반도체 칩을 생산할 수 있어 비용절감을 극대화할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 칩을 도시한 평면도.
도 1b는 도 1a의 A 부분을 확대한 평면도.
도 1c는 도 1a의 X-X'를 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 본딩 패드부를 도시한 평면도.
도 3은 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도.

Claims (24)

  1. 내부에 형성된 제1회로부 및 제2회로부를 갖는 몸체부;
    상기 몸체부의 일면에 배치되며, 상기 제1회로부와 전기적으로 연결된 제1본딩패드; 및
    상기 몸체부의 일면에 평면상에서 보았을 때 상기 제1본딩패드의 적어도 일측면을 감싸는 형태로 배치되며, 상기 제1본딩패드와 전기적으로 절연되고, 상기 제2회로부와 전기적으로 연결된 제2본딩패드;
    를 포함하는 반도체 칩.
  2. 제 1 항에 있어서,
    상기 제1본딩패드 및 상기 제2본딩패드 사이에 배치되어 상기 제1본딩패드 및 상기 제2본딩패드를 절연하는 제1절연층을 더 포함하는 것을 특징으로 하는 반도체 칩.
  3. 제 1 항에 있어서,
    상기 제1본딩패드는, 평면상에서 보았을 때, 원형 또는 다각형 형상을 갖는 것을 특징으로 하는 반도체 칩.
  4. 제 1 항에 있어서,
    상기 제2본딩패드는, 평면상에서 보았을 때, 상기 제1본딩패드를 감싸도록 링(Ring) 및 사각형을 포함하는 다각형의 폐루프 형상을 갖는 것을 특징으로 하는 반도체 칩.
  5. 제 1 항에 있어서,
    상기 제2본딩패드는, 평면상에서 보았을 때, 상기 제1본딩패드의 적어도 일측면을 감싸도록 "C" 형상 또는 "L" 형상을 갖는 것을 특징으로 하는 반도체 칩.
  6. 제 1 항에 있어서,
    상기 제1본딩패드 및 상기 제2본딩패드를 한쌍으로 상기 제1본딩패드 및 상기 제2본딩패드는 상기 몸체부의 일면에 다수쌍 배치된 것을 특징으로 하는 반도체 칩.
  7. 회로부를 갖는 몸체부, 상기 몸체부의 일면에 배치되며 상기 회로부와 연결된 제1본딩패드 및 상기 몸체부의 일면에 배치되며 상기 제1본딩패드와 절연되고 상기 회로부와 연결되며 상기 제1본딩패드의 적어도 일측면을 감싸는 제2본딩패드를 포함하는 반도체 칩;
    상기 제1본딩패드 상에 부착된 제1접속단자; 및
    상기 제2본딩패드 상에 부착되며, 상기 제1접속단자와 절연되고, 상기 제1접속단자의 적어도 일측면을 감싸는 제2접속단자;
    를 포함하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제1접속단자 및 상기 제2접속단자 사이에 배치되어 상기 제1접속단자 및 상기 제2접속단자를 절연하는 제2절연층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 제1본딩패드와 연결된 제1접속단자와 대응하는 일면 부분에 배치되며, 상기 제1접속단자와 부착된 제1접속패드 및 상기 제2본딩패드와 연결된 제2접속단자와 대응하는 일면 부분에 배치되며, 상기 제1접속패드와 절연되고, 상기 제1접속패드의 적어도 일측면을 감싸며 상기 제2접속단자와 부착된 제2접속패드를 갖는 기판을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 제1본딩패드 및 상기 제2본딩패드 사이에 배치되어 상기 제1본딩패드 및 상기 제2본딩패드를 절연하는 제1절연층과 상기 제1접속패드 및 상기 제2접속패드 사이에 배치되어 상기 제1접속패드 및 상기 제2접속패드를 절연하는 제3절연층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 9 항에 있어서,
    상기 제1본딩패드, 상기 제1접속단자 및 상기 제1접속패드는 상호 대응하는 형상을 가지며, 상기 제2본딩패드, 상기 제2접속단자 및 상기 제2접속패드는 상호 대응하는 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  12. 제 9 항에 있어서,
    상기 제1본딩패드, 상기 제1접속단자 및 상기 제1접속패드는, 평면상에서 보았을 때, 원형 또는 다각형 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  13. 제 9 항에 있어서,
    상기 제2본딩패드, 상기 제2접속단자 및 상기 제2접속패드는, 평면상에서 보았을 때, 각각 상기 제1본딩패드, 상기 제1접속단자 및 상기 제1접속패드를 감싸도록 링(Ring) 및 사각형을 포함하는 다각형의 폐루프 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  14. 제 9 항에 있어서,
    상기 제2본딩패드, 상기 제2접속단자 및 상기 제2접속패드는, 평면상에서 보았을 때, 각각 상기 제1본딩패드, 상기 제1접속단자 및 상기 제1접속패드의 적어도 일측면을 감싸도록 "C" 형상 또는 "L" 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  15. 제 7 항에 있어서,
    상기 제1본딩패드 및 상기 제2본딩패드를 한쌍으로 상기 제1본딩패드 및 상기 제2본딩패드는 상기 몸체부의 일면에 다수쌍 배치된 것을 특징으로 하는 반도체 패키지.
  16. 제 9 항에 있어서,
    상기 기판은 상기 일면과 대향하는 타면에 배치되는 제1볼랜드 및 상기 타면에 배치되고, 상기 제1볼랜드와 절연되며, 상기 제1볼랜드의 적어도 일측면을 감싸는 제2볼랜드를 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제 16 항에 있어서,
    상기 제1볼랜드 및 상기 제2볼랜드 사이에 배치되어 상기 제1볼랜드 및 상기 제2볼랜드를 절연하는 제4절연층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  18. 제 16 항에 있어서,
    상기 제1볼랜드 상에 부착된 제1외부접속단자 및 상기 제2볼랜드 상에 부착되며, 상기 제1볼랜드와 절연되고, 상기 제1볼랜드의 적어도 일측면을 감싸는 제2외부접속단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 제1외부접속단자 및 상기 제2외부접속단자 사이에 배치되어 상기 제1외부접속단자 및 상기 제2외부접속단자를 절연하는 제5절연층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  20. 제 18 항에 있어서,
    상기 제1볼랜드와 상기 제1외부접속단자는 상호 대응하는 형상을 가지며, 상기 제2볼랜드와 상기 제2외부접속단자는 상호 대응하는 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  21. 제 18 항에 있어서,
    상기 제1볼랜드 및 상기 제1외부접속단자는, 평면상에서 보았을 때, 원형 또는 다각형 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  22. 제 18 항에 있어서,
    상기 제2볼랜드 및 상기 제2외부접속단자는, 평면상에서 보았을 때, 각각 상기 제1볼랜드 및 상기 제1외부접속단자를 감싸도록 링(Ring) 및 사각형을 포함하는 다각형의 폐루프 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  23. 제 18 항에 있어서,
    상기 제2볼랜드 및 상기 제2외부접속단자는, 평면상에서 보았을 때, 각각 상 기 제1볼랜드 및 상기 제1외부접속단자의 적어도 일측면을 감싸도록 "C" 형상 또는 "L" 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  24. 제 16 항에 있어서,
    상기 제1볼랜드 및 상기 제2볼랜드를 한쌍으로 상기 제1볼랜드 및 상기 제2볼랜드는 상기 몸체부의 일면에 다수쌍 배치된 것을 특징으로 하는 반도체 패키지.
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