KR101095772B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 수직형 셀 트랜지스터 구조를 포함하는 반도체 소자의 제조방법에 관한 것으로, 코어/주변 회로 영역의 반도체 기판을 리세스한 다음 셀 영역에 수직형 셀 트랜지스터 구조를 형성하고, 리세스한 코어/주변 회로 영역에 게이트를 형성함으로써 마스크 공정 없이 자기 정렬된 스토리지 노드 콘택을 형성할 수 있는 방법을 제공한다.
Description
본 발명은 수직형 셀 트랜지스터 (vertical cell transistor) 구조를 포함하는 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 마스크 공정 없이 자기 정렬된 스토리지 노드 콘택 (self-aligned storage node contact)의 형성이 가능한 반도체 소자 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가하여 반도체 소자를 구성하는 전자 소자들이 점유하는 평면적 넓이가 축소 (shrink)하고 있다.
특히, 평판형 트랜지스터 (planar transistor)의 경우, 반도체 소자의 집적도를 증가시키기 위해 트랜지스터의 채널 폭을 줄이는 방법을 사용하는데, 채널 폭은 드레인 전류에 비례하기 때문에, 채널 폭을 축소하면 트랜지스터의 전류 전송 능력이 감소한다.
따라서, 평판형 트랜지스터는 트랜지스터의 특성 개선 및 집적도의 증가를 모두 만족시킬 수 없는 구조이다.
이를 해결하기 위해 수직형 트랜지스터 (vertical transistor)가 제안되었다. 이러한 수직형 트랜지스터는 폴리 실리콘 기둥 (polysilicon pillar)의 측면 에 수직형 게이트 (vertical gate)를 형성하고, 기둥 하부에 소스를 형성하고, 기둥의 상부에 드레인을 형성하여 구성된다.
수직형 트랜지스터의 채널 길이는 현재의 노광 장비 및 노광 방법으로 형성할 수 있는 한계에 제한을 받지 않고, 기둥의 높이를 조절하여 채널 길이를 조절할 수 있기 때문에, 수직형 트랜지스터는 평판형 트랜지스터보다 더 짧은 채널 길이를 가진다.
또한, 기둥의 측면에 수직형 게이트를 형성하여 평판형 트랜지스터보다 더 큰 채널 폭을 가지기 때문에, 더 빠른 스위칭 능력뿐만 아니라 더 큰 전력 구동 능력을 구비한다.
그러나 셀 영역에 수직형 셀 트랜지스터를 사용하는 경우, 활성영역 (active area) 형태의 비트 라인 (bit line)을 코어 (core) 영역에 연결하는 비트 라인 콘택, 수직형 셀 트랜지스터의 워드 라인 콘택, 주변 회로 영역에 형성된 트랜지스터의 게이트 콘택, 주변 회로 영역에 형성된 트랜지스터의 접합영역 콘택 등의 비트 라인 콘택들이 다양한 깊이를 갖기 때문에, 한 번의 콘택 공정에 의해 동시에 형성하지 못한다. 따라서, 활성영역 형태로 셀 영역의 가장 하단부에 위치하는 비트 라인을 코어 영역에 연결하는 비트 라인 콘택의 경우 여러 차례의 노광 및 식각 공정을 진행하여야 형성할 수 있다. 따라서, 수직형 셀 트랜지스터를 사용하는 반도체 소자를 형성하는 공정이 복잡해져 수율의 저하 및 제조 원가의 상승을 초래하는 문제점이 있다.
도 1a 및 도 1b는 종래의 수직형 셀 트랜지스터 구조에서 스토리지 노드 콘 택을 형성하는 방법을 나타낸 단면도이다.
도 1a 및 도 1b에 따른 반도체 소자는 셀 영역 (cell area, C) 및 주변 회로 영역 (peripheral area, P)을 포함하고, 셀 영역에는 수직형 셀 트랜지스터가 형성되고, 주변 회로 영역에는 평판형 게이트 전극 (G)이 형성된다.
여기서, 셀 영역 (C)에 형성된 수직형 셀 트랜지스터는 반도체 기판 (10)에 접합영역으로 형성된 비트 라인 (12), 산화막으로 형성된 비트 라인 격리층 (13), 서라운드 게이트 전극 (14), 메탈 게이트 전극(15) 및 스토리지 노드 접합영역 (16)을 포함하여 구성된다.
즉, 상기 공정에서는 셀 영역 (C)의 기둥형 패턴 (pillar pattern), 비트 라인 (12), 비트 라인 격리층 (13), 서라운드 게이트 전극 (14) 및 메탈 게이트 전극 (15)으로 이루어지는 트랜지스터 형성 후 주변 회로 영역 (P)의 게이트 전극 (G)을 형성하고 이어서 절연물질 (24)을 증착한 후 스토리지 노드 콘택 마스크를 이용한 식각을 실시하여 셀 영역 (C)에 스토리지 노드 콘택 (22)을 형성하게 된다.
이와 같은 상기 수직형 셀 트랜지스터 구조의 DRAM 공정시 스토리지 노드 콘택은 하부가 좁은 기둥 패턴 위에 정확하게 오버랩 (overlap) 되어야 하며, 오버랩 마진을 증가하기 위해서 콘택을 작게 형성하는 경우는 패터닝 자체가 매우 어려워지므로 패터닝 및 오버레이 조절 (overlay control) 측면에서 매우 어려운 공정이 될 가능성이 크다.
본 발명에서는 수직형 셀 트랜지스터 구조에서 스토리지 노드 콘택을 형성할 때 마스크 공정 없이 자기 정렬된 스토리지 노드 콘택을 형성할 수 있는 방법을 제공하고자 한다.
본 발명에서는 스토리지 노드 콘택 형성을 위한 별도의 마스크 공정 없이 셀 영역과 코어/주변 회로 영역의 단차 조절 및 화학적 기계적 연마 (Chemical Mechanical Polishing: CMP) 공정을 이용하여 자기 정렬된 스토리지 노드 콘택을 형성한다.
본 발명에서는 우선,
셀 영역 및 코어/주변 회로 영역을 구비한 반도체 기판을 준비하는 단계;
상기 코어/주변 회로 영역을 리세스 하는 단계;
상기 리세스한 코어/주변 회로 영역에 소자분리막을 형성하는 단계;
셀 영역에 수직형 셀 트랜지스터 구조를 형성하고, 코어/주변 회로 영역에 게이트를 형성하되, 상기 수직형 셀 트랜지스터는 상부에 형성된 하드마스크막을 포함하는 단계;
상기 수직형 셀 트랜지스터 구조 및 게이트가 형성된 구조 전면에 절연막을 증착하는 단계;
상기 수직형 셀 트랜지스터 구조의 상부가 노출될 때까지 절연막을 평탄화하 는 단계; 및
상기 수직형 셀 트랜지스터의 상기 하드마스크막을 제거하여 자기 정렬된 스토리지 노드 콘택을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
상기 리세스하는 단계는 코어/주변 회로 영역을 건식 또는 습식 식각하여 수행된다.
상기 리세스 깊이는 코어/주변 회로 영역의 게이트 높이가 수직형 셀 트랜지스터 구조의 상부보다 낮게 형성되도록 식각하여, 약 100~5000Å 정도의 깊이가 되는 것이 바람직하다.
상기 평탄화는 마스크를 사용하지 않고 절연막을 화학적 기계적 연마하는 것이 바람직하다.
상기 하드마스크막의 제거는 건식 또는 습식 식각에 의해 수행된다.
상기 공정은 또한, 자기 정렬된 스토리지 노드 콘택을 매립하는 스토리지 노드 콘택 플러그를 형성하는 단계를 더 포함할 수 있다.
본 발명에서는 또한, 방법에 의해 형성된 스토리지 노드 콘택을 매립하는 스토리지 노드 콘택 플러그를 형성한 것을 특징으로 하는 반도체 소자를 제공한다.
본 발명에서는 수직형 셀 트랜지스터 구조 DRAM에서 별도의 마스크 공정 없이 자기 정렬된 스토리지 노드 콘택을 형성함으로써 공정이 용이하고 더욱 단순해지며, 정렬 (alignment)에 영향을 받지 않는 스토리지 노드 콘택 형성이 가능하다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 수직형 셀 트랜지스터 구조에서 스토리지 노드 콘택을 형성하는 방법을 나타낸 단면도이다.
도 2a를 참조하면, 셀 영역 (C) 및 코어/주변 회로 영역 (P)을 구비한 반도체 기판 (110)의 코어/주변 회로 영역 (P)만을 건식 또는 습식 식각하여 리세스 한다.
이때, 상기 리세스 깊이는 코어/주변 회로 영역에 형성될 게이트 높이가 셀 영역에 형성될 수직형 셀 트랜지스터 구조의 상부보다 낮게 형성되도록 하고, 바람직하게는 100~5000Å 깊이가 되도록 식각한다.
도 2b를 참조하면, 리세스한 반도체 기판 (110)에 소자분리막 (120)을 형성한다.
도 2c를 참조하면, 셀 영역 (C)에 수직형 셀 트랜지스터 구조를 형성하고, 코어/주변 회로 영역 (P)에 게이트 (G)를 형성한다.
여기서 수직형 셀 트랜지스터 구조란 반도체 기판 (110)에 접합영역으로 형성된 비트 라인 (112), 산화막으로 형성된 비트 라인 격리층 (113), 서라운드 게이트 전극 (114), 메탈 게이트 전극(115) 및 스토리지 노드 접합영역 (116) 및 그 상부의 하드마스크막 (118)을 포함하여 구성된다.
이러한 수직형 셀 트랜지스터 구조 및 게이트 (G)가 형성된 구조 전면에 절 연막 (124)을 증착한다. 그런 다음 수직형 셀 트랜지스터 구조의 상부 하드마스크막 (118)이 노출될 때까지 절연막을 평탄화한다. 이때 평탄화는 상기 평탄화는 마스크를 사용하지 않고 절연막을 화학적 기계적 연마하는 공정으로서 별도의 마스크 공정 없이 자기정렬된 스토리지 노드 콘택을 형성할 수 있게 된다.
도 2d를 참조하면, 상기 수직형 셀 트랜지스터 구조 상부의 하드마스크막 (118)을 건식 또는 습식 식각으로 선택적 제거하여 자기 정렬된 스토리지 노드 콘택 (122)을 형성한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 및 도 1b는 종래의 수직형 셀 트랜지스터 구조에서 스토리지 노드 콘택을 형성하는 방법을 나타낸 단면도이다.
도 2a 내지 도 2d는 본 발명의 수직형 셀 트랜지스터 구조에서 스토리지 노드 콘택을 형성하는 방법을 나타낸 단면도이다.
<부호의 설명>
10, 110: 반도체 기판
12, 112: 비트 라인
13, 113: 비트 라인 격리층
14, 114: 서라운드 게이트 전극
15, 115: 메탈 게이트 전극
16, 116: 스토리지 노드 접합 영역
18, 118: 하드마스크막
20, 120: 소자분리 산화막
22, 122: 스토리지 노드 콘택
24, 124: 절연막
C: 셀 영역
P: 주변 회로 영역
G: 게이트
Claims (8)
- 셀 영역 및 코어/주변 회로 영역을 구비한 반도체 기판을 준비하는 단계;상기 코어/주변 회로 영역을 리세스 하는 단계;상기 리세스한 코어/주변 회로 영역에 소자분리막을 형성하는 단계;셀 영역에 수직형 셀 트랜지스터 구조를 형성하고, 코어/주변 회로 영역에 게이트를 형성하되, 상기 수직형 셀 트랜지스터는 상부에 형성된 하드마스크막을 포함하는 단계;상기 수직형 셀 트랜지스터 구조 및 게이트가 형성된 구조 전면에 절연막을 증착하는 단계;상기 수직형 셀 트랜지스터 구조의 상부가 노출될 때까지 절연막을 평탄화하는 단계; 및상기 수직형 셀 트랜지스터의 상기 하드마스크막을 제거하여 자기 정렬된 스토리지 노드 콘택을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 청구항 1에 있어서,상기 리세스하는 단계는 코어/주변 회로 영역을 건식 또는 습식 식각하여 수행되는 반도체 소자의 제조방법.
- 청구항 1에 있어서,상기 리세스 깊이는 코어/주변 회로 영역의 게이트 높이가 수직형 셀 트랜지스터 구조의 상부보다 낮게 형성되도록 식각하는 반도체 소자의 제조방법.
- 청구항 1 또는 3에 있어서,상기 리세스 깊이는 100~5000Å인 반도체 소자의 제조방법.
- 청구항 1에 있어서,상기 평탄화는 마스크를 사용하지 않고 절연막을 화학적 기계적 연마하는 공정인 반도체 소자의 제조방법.
- 청구항 1에 있어서,상기 하드마스크막의 제거는 건식 또는 습식 식각에 의해 수행되는 반도체 소자의 제조방법.
- 청구항 1에 있어서,상기 자기 정렬된 스토리지 노드 콘택을 매립하는 스토리지 노드 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 청구항 1 방법에 의해 형성된 스토리지 노드 콘택을 매립하는 스토리지 노드 콘택 플러그를 형성한 것을 특징으로 하는 반도체 소자.
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