KR101095730B1

KR101095730B1 - Anti-fuse based semiconductor memory device

Info

Publication number: KR101095730B1
Application number: KR1020110072778A
Authority: KR
Inventors: 권의필
Original assignee: 권의필
Priority date: 2011-07-22
Filing date: 2011-07-22
Publication date: 2011-12-21

Abstract

PURPOSE: An anti-fuse based semiconductor memory device is provided to have a programmable memory cell by a low voltage control operation to eliminate a high voltage related circuit from a surrounding circuit, thereby increasing an integration degree. CONSTITUTION: The source electrode and the drain electrode of a storage MOS transistor are connected to the source of an access MOS transistor. A semiconductor substrate electrode(VSB) prevents gate breakdown which occurs on an oxide film between a gate and a channel area. The drain of the access MOS transistor is commonly connected to bit lines(BL0,BL1,BL2). The gate of the access MOS transistor is connected to word lineS(WL0,WL1). The word line is connected to an output terminal of a row decoder.

Description

앤티퓨즈를 기반으로 하는 반도체 메모리 장치{anti-fuse based semiconductor memory device}Anti-fuse based semiconductor memory device

본 발명은 앤티퓨즈를 기반으로 하는 반도체 메모리 장치에 대한 것으로서, 보다 상세하게는, 앤티퓨즈(anti-fuse) 역할하는 저장 MOS 트랜지스터와 액세스 MOS 트랜지스터로 구성되는 메모리 셀을 기반으로 하는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device based on an antifuse, and more particularly, to a semiconductor memory device based on a memory cell including a storage MOS transistor and an access MOS transistor serving as an anti-fuse. It is about.

종래 기술인 한국공개특허 제2001-0056831호는 반도체 소자의 앤티퓨즈를 형성하는 방법에 관한 것으로, 더 상세하게는 반도체 기판의 직각모양의 모서리부분을 이용하여 보다 낮은 전압에서 쉽게 절연막이 깨질 수 있도록 하는 반도체 소자의 앤티퓨즈 형성방법에 관한 것으로, 상기 기술에 의한 앤티퓨즈의 형성방법은 하부 공정이 완료된 반도체 기판 상에 일정한 패턴을 형성하여 직각모양의 모서리를 갖는 구조로 형성하는 단계; 이후 게이트 산화막을 증착하고 게이트 산화막의 상부에 나이트라이드 막/제 1폴리실리콘막을 적층하는 단계; 이후 반도체 기판의 직각모양의 모서리 부분의 제 1 폴리실리콘막이 노출되도록 감광막 패턴을 형성하는 단계; 이후 노출된 제 1 폴리실리콘막을 건식식각을 행하여 반도체 기판의 직각모양의 모서리 부분의 나이트라이드 막이 우선적으로 노출되도록 하는 단계; 이후 나이트라이드 막을 건식식각하는 단계; 및 이후 제 2 폴리실리콘막을 증착하고 패턴을 형성하는 단계를 포함하여 이루어져 있고, 상기 기술에 따른 반도체 소자의 앤티퓨즈 형성방법에 의하여 보다 낮은 전압을 사용하여서도 깨뜨릴 수 있는 반도체 소자의 앤티퓨즈 형성방법에 대한 것이다.Korean Patent Laid-Open Publication No. 2001-0056831 relates to a method for forming an antifuse of a semiconductor device, and more particularly, by using an angled corner portion of a semiconductor substrate so that an insulating film can be easily broken at a lower voltage. A method of forming an antifuse of a semiconductor device, the method of forming an antifuse according to the above technique may include forming a pattern having a right angled corner by forming a predetermined pattern on a semiconductor substrate on which a lower process is completed; Thereafter depositing a gate oxide film and depositing a nitride film / first polysilicon film on top of the gate oxide film; Thereafter, forming a photoresist pattern so that the first polysilicon film of the rectangular corner portion of the semiconductor substrate is exposed; Thereafter performing dry etching on the exposed first polysilicon film so as to preferentially expose the nitride film of a right angled corner portion of the semiconductor substrate; Then dry etching the nitride film; And subsequently depositing a second polysilicon film and forming a pattern, wherein the antifuse forming method of the semiconductor device can be broken using a lower voltage by the antifuse forming method of the semiconductor device according to the above technique. It is about.

또한 한국공개특허 제1997-0067848호는 워드 라인의 정보를 액세스하는 액세스 트랜지스터(T)와, 액세스 트랜지스터(T)가 동작함에 따라 비트라인을 통해 저장된 정보를 저장하는 스토리지 노드 캐패시터(C)와, 스토리지 노드 캐패시터에 전하를 공급하는 차아지업 트랜지스터(P)로 구성되어, 스토리지 노드 캐패시터에 지속적인 전하를 공급할 수 있고, 이로써, 반도체 메모리 소자의 처리 속도를 향상시킬 수 있는 반도체 메모리 소자 및 그의 제조방법에 대한 것이다.In addition, Korean Patent Publication No. 1997-0067848 discloses an access transistor T for accessing information on a word line, a storage node capacitor C for storing information stored through a bit line as the access transistor T operates, A semiconductor memory device and a method for manufacturing the same, comprising a charge-up transistor P for supplying charge to a storage node capacitor, which can continuously supply charge to the storage node capacitor, thereby improving the processing speed of the semiconductor memory device. It is about.

한편 비휘발성 반도체 메모리는 전원이 공급이 되지 않아도 메모리 셀에 저장된 정보가 계속 유지되는 반도체 메모리이다. On the other hand, a nonvolatile semiconductor memory is a semiconductor memory in which information stored in a memory cell is maintained even when power is not supplied.

일반적으로 한 번 프로그램(One-time programmable, OTP)할 수 있는 메모리 장치는 비휘발성 메모리이며 전기적으로 프로그램이 된다. 상기 메모리 장치의 데이터 저장 원리는 앤티퓨즈(anti-fuse)로 MOS 트랜지스터에서 유발되는 게이트 브레이크다운(gate breakdown)을 이용하여 저항성 경로를 생성시킴으로써 프로그램하는 것이다. 특히 게이트 브레이크다운(gate breakdown)이 발생되는 경로를 게이트와 소스 사이에 있는 산화막와, 게이트와 드레인 사이에 있는 산화막에서 유발되도록 한다. 그리하여 1개의 저장 MOS 트랜지스터에 2 비트 정보를 프로그램하는 것이다.Generally, one-time programmable (OTP) memory devices are non-volatile memory and electrically programmed. The data storage principle of the memory device is anti-fuse to program by creating a resistive path using a gate breakdown induced in a MOS transistor. In particular, the path where the gate breakdown occurs is caused by the oxide film between the gate and the source and the oxide film between the gate and the drain. Thus, two bits of information are programmed into one storage MOS transistor.

종래 기술로서 도 1은 저장 N-채널 MOS 트랜지스터(990)에 대한 단면도이다. 도 1에 도시된 바와 같이 통상적인 N-채널 MOS 트랜지스터로서 얇은 산화막(935)을 갖고 있고, 그 산화막(935) 위에서 다결정 실리콘으로 형성된 게이트(940)가 있으며, 그 게이트(940) 측면에는 측벽 스페이스(925)가 형성되어 있고, 게이트(940)를 사이에 두고 이격하여 소스 영역(916)과 드레인 영역(917)이 N형으로 고농도 및 저농도로 도핑되어 있으며, 반도체 기판(915)은 P형으로 저농도로 도핑되어 있다. 1 is a cross-sectional view of a storage N-channel MOS transistor 990. As shown in FIG. 1, a conventional N-channel MOS transistor, which has a thin oxide film 935, has a gate 940 formed of polycrystalline silicon on the oxide film 935, and has sidewall space on the side of the gate 940. 925 is formed, and the source region 916 and the drain region 917 are doped with N and high concentrations and low concentrations with the gate 940 interposed therebetween, and the semiconductor substrate 915 with a P type. It is lightly doped.

상기 저장 N-채널 MOS 트랜지스터에서 게이트(940)에 0V 전압을 갖는 그라운드(GND)에 접속되어 있고, 소스 영역(916)나 드레인 영역(917)에 고전압을 인가하여 산화막에서 게이트 브레이크다운(gate breakdown)을 유발시켜 저항성 경로를 생성시키는 것이 프로그램의 기본 원리이다. In the storage N-channel MOS transistor, the gate 940 is connected to a ground (GND) having a voltage of 0 V and a high voltage is applied to the source region 916 or the drain region 917 so that a gate breakdown occurs in the oxide layer. It is the basic principle of the program to generate a resistive path by

따라서 소스 영역(916)이나 드레인 영역(917)에 고전압을 인가할 수 있는 액세스 MOS 트랜지스터가 필요하다. Therefore, an access MOS transistor capable of applying a high voltage to the source region 916 or the drain region 917 is required.

게이트 브레이크다운(gate breakdown)의 발생되는 경로로서 게이트(940)와 소스 영역(916) 사이의 산화막(935)에 생성되는 저항성 경로(936)와, 게이트(940)와 드레인 영역(917)사이의 산화막(935)에 생성되는 저항성 경로(937)를 이해를 돕기 위해 따로 굵은 선으로 도시되어 있다. A resistive path 936 generated in the oxide film 935 between the gate 940 and the source region 916 as a path of the gate breakdown, and between the gate 940 and the drain region 917. The resistive path 937 generated in the oxide film 935 is shown separately in bold lines for better understanding.

상기 저장 MOS 트랜지스터(990)는 얇은 산화막 MOS 트랜지스터가 사용되는 데 반면에 고전압 동작에 적합하기 위해 액세스 MOS 트랜지스터는 두꺼운 산화막 MOS 트랜지스터가 사용되어야 한다는 단점이 있다. The storage MOS transistor 990 has a thin oxide MOS transistor, whereas the access MOS transistor has a disadvantage that a thick oxide MOS transistor must be used in order to be suitable for high voltage operation.

종래 기술로서 도 2는 2개의 액세스 N-채널 MOS 트랜지스터와 1개의 저장 N-채널 MOS 트랜지스터로 구성되는 메모리 셀(910)에 대한 회로도이다. 2 is a circuit diagram of a memory cell 910 consisting of two access N-channel MOS transistors and one storage N-channel MOS transistor.

도 2에서 도시한 바와 같이 저장 N-채널 MOS 트랜지스터(900)의 게이트는 0V 전압을 갖는 그라운드(GND)에 접지되어 있고 각각의 액세스 N-채널 MOS 트랜지스터(901,902)의 게이트는 각각의 워드라인(WL0,WL1)과 접속되어 있고 각각의 액세스 N-채널 MOS 트랜지스터(901,902)의 드레인은 비트라인(BL)과 공통으로 접속되어 있고 각각의 액세스 N-채널 MOS 트랜지스터(901,902)의 소스는 저장 N채널 MOS 트랜지스터(900)의 소스(956)와 드레인(957)에 각각으로 접속되어 있다. As shown in FIG. 2, the gate of the storage N-channel MOS transistor 900 is grounded to ground GND having a voltage of 0 V, and the gates of each of the access N-channel MOS transistors 901 and 902 are connected to respective word lines. WL0 and WL1 and the drains of the respective access N-channel MOS transistors 901 and 902 are connected in common to the bit lines BL, and the source of each of the access N-channel MOS transistors 901 and 902 is stored in the N channel. The source 956 and the drain 957 of the MOS transistor 900 are respectively connected.

앞에서 상술된 바와 같이 저장 N-채널 트랜지스터(900)의 소스(956)나 드레인(957)에 고전압을 인가하려면 액세스 N-채널 MOS 트랜지스터(901,902)를 통하여 고전압이 전달되어야 한다. As described above, high voltages must be delivered through the access N-channel MOS transistors 901 and 902 to apply a high voltage to the source 956 or the drain 957 of the storage N-channel transistor 900.

따라서 공통 비트라인(BL)에 고전압을 인가해야 하고 선택된 워드라인(WL0 혹은 WL1)에는 보다 높은 고전압을 인가해야 한다. 이는 워드라인(WL0, WL1)를 구동하는 주변 회로가 프로그램을 위한 고전압과 읽기 위한 저전압을 복합하여 다룸으로서 복잡해지고 이를 위한 레이아웃 면적이 더 요구된다. Therefore, a high voltage should be applied to the common bit line BL and a higher high voltage should be applied to the selected word line WL0 or WL1. This is complicated by the fact that the peripheral circuits driving the word lines WL0 and WL1 combine a high voltage for programming and a low voltage for reading, and thus require more layout area.

또한 비트라인(BL)를 구동하고 제어하는 주변 회로도 프로그램을 위한 고전압과 읽기 위한 저전압을 복합하여 다룸으로서 복잡해지고 이를 위한 레이아웃 면적이 더 요구된다. In addition, the peripheral circuit for driving and controlling the bit line BL is complicated by dealing with a high voltage for a program and a low voltage for reading, and a layout area for this is further required.

또한 메모리 셀이 두 가지 두께가 다른 산화막 MOS 트랜지스터들이 고밀도로 제조되어야하므로 제조 공정이 상대적으로 더욱 까다로와진다.In addition, since the MOS transistors of two different thicknesses of memory cells must be manufactured at high density, the manufacturing process becomes relatively more complicated.

상기 문제점을 해결하기 위해 본 발명은 액세스 MOS 트랜지스터가 저전압으로 동작해도 프로그램이 될 수 있는 앤티퓨즈를 기반으로 하는 반도체 메모리 장치를 제공하는 데 목적이 있다.In order to solve the above problems, an object of the present invention is to provide an anti-fuse based semiconductor memory device that can be programmed even when the access MOS transistor is operated at a low voltage.

또한 본 발명은 저전압 제어 동작으로 프로그램이 가능한 메모리 셀을 구비함으로써 그 메모리 셀을 구동하거나 제어하는 주변회로에서 고전압관련 부분을 제거하여 회로가 단순화되고 집적도를 높힐 수 있는 앤티퓨즈를 기반으로 하는 반도체 메모리 장치를 제공하는 데 있다.In addition, the present invention is to provide a memory cell that can be programmed in a low-voltage control operation to remove the high voltage-related parts from the peripheral circuit for driving or controlling the memory cell to simplify the circuit and increase the degree of integration based semiconductor memory To provide a device.

또한 본 발명의 목적은 모두 얇은 산화막 MOS 트랜지스터들로 구성될 수 있는 메모리 셀 및 앤티퓨즈를 기반으로 하는 반도체 메모리 장치를 제공하는 데 있다.It is also an object of the present invention to provide a semiconductor memory device based on a memory cell and an antifuse which can all be composed of thin oxide MOS transistors.

본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.The objects of the present invention are not limited to the above-mentioned objects, and other objects and advantages of the present invention which are not mentioned can be understood by the following description, and will be more clearly understood by the embodiments of the present invention. Also, it will be readily appreciated that the objects and advantages of the present invention may be realized by the means and combinations thereof indicated in the claims.

본 발명은 게이트에 접속된 VSG와 소스 전극과 드레인 전극은 하기 액세스 MOS 트랜지스터의 소스에 연결되는 저장 MOS 트랜지스터와, 상기 게이트와 전압차를 최소화하고 전류 경로를 차단하여 상기 게이트와 채널영역 간의 산화막에서 유발될 수 있는 게이트 브레이크다운(gate breakdown)을 방지하기 위한 반도체 기판 전극(VSB)과, 드레인은 비트라인(BL)에 공통으로 접속되며, 게이트는 워드라인(WL0, WL1)에 각각 접속되는 액세스 MOS 트랜지스터로 구성된다.According to the present invention, a VSG connected to a gate, a source electrode, and a drain electrode are connected to a storage MOS transistor connected to a source of an access MOS transistor. The semiconductor substrate electrode VSB and the drain are connected in common to the bit line BL, and the gate is connected to the word lines WL0 and WL1 respectively to prevent gate breakdown that may be caused. It is composed of MOS transistors.

본 발명은 프로그램 동작일때 상기 VSG에 고전압이 공급되고 VSB는 VCC 전압과 고전압 사이의 전압이 공급되거나 플로팅 상태(floating state)가 되며 BL은 0V 전압이 인가된다.In the present invention, a high voltage is supplied to the VSG during a program operation, a VSB is supplied with a voltage between the VCC voltage and the high voltage, or is in a floating state, and a BL is applied with a 0 V voltage.

상기 WL0 혹은 WL1이 선택되어 로직 레벨 '1'이 되면 선택된 워드라인(WL0 혹은 WL1)과 접속된 상기 액세스 MOS 트랜지스터의 채널이 도통 상태가 되어, 상기 액세스 MOS 트랜지스터와 직렬 연결된 상기 저장 MOS 트랜지스터의 소스나 드레인이 BL과 같은 전압이 된다.When the WL0 or WL1 is selected and the logic level is '1', the channel of the access MOS transistor connected to the selected word line WL0 or WL1 is in a conductive state, so that the source of the storage MOS transistor connected in series with the access MOS transistor. The drain is the same voltage as BL.

상기 앤티퓨즈를 기반으로 하는 반도체 메모리 장치는 컬럼 디코더(column decoder)를 더 포함하고, 상기 컬럼 디코더는, 게이트에 VCC 및 0V 전압으로 인가되는 트랜스미션 게이트와, GBL0, GBL1을 VCC 전압으로 프리차지(pre-charge)하고, WPB 신호를 받아 제어되는 트랜지스터들로 구성되되, 상기 GBL0, GBL1은 쓰기 회로의 제어 및 데이터에 따라 0V 전압이나 플로팅 상태(floating state)를 갖게 되고, WD0, WD1이 데이터 입력신호로서 인버터을 거쳐서 풀다운(pull-down) 트랜지스터 및 패스(pass) 트랜지스터들을 통하여 상기 GBL0, GBL1이 각각 프로그램이 되게 하기 위해 0V 전압이나 프로그램 방지를 위해 플로팅 상태(floating state)를 갖게 하고, 컬럼 디코더에 의해 선택된 BL0, BL1에 전달된다. 따라서, 데이터 '0' 또는 데이터 '1'로 저장된다. 상기 데이터 저장을 위해 WD0, WD1을 통하여 각각 데이터 입력 신호로서 로직 레벨 '0' 또는 로직 레벨 '1'이 입력된다. The antifuse-based semiconductor memory device further includes a column decoder, wherein the column decoder includes a transmission gate applied at a gate of VCC and a 0V voltage, and precharges GBL0 and GBL1 to a VCC voltage. pre-charge, and receive and control the WPB signal. The GBL0 and GBL1 have a 0 V voltage or a floating state according to the control and data of the write circuit, and the WD0 and WD1 input data. Through a pull-down transistor and pass transistors as a signal, the GBL0 and GBL1 are respectively programmed to have a 0V voltage or a floating state for program protection, and to a column decoder. Is transmitted to the selected BL0, BL1. Thus, it is stored as data '0' or data '1'. Logic level '0' or logic level '1' is input as data input signals through WD0 and WD1 for data storage.

본 발명은 선택된 상기 저장 MOS 트랜지스터의 저장상태에 의해 비트라인의 전기적인 상태를 감지, 증폭할 수 있는 센스 증폭기(sense amplifier)에 의해 디지탈 데이터로 전환된다.The present invention is converted into digital data by a sense amplifier capable of sensing and amplifying the electrical state of the bit line by the storage state of the selected storage MOS transistor.

상기 컬럼 디코더를 통하여 GBL0,GBL1과 연결되어 있으며 컬럼 디코딩에 의해 선택되는 비트라인(BL0,BL1)과, 상기 GBL0, GBL1을 0V 전압으로 프리차지(pre-charge)하기 위한 MOS 트랜지스터와, 상기 BL0, BL1의 전기적인 상태가 GBL0,GBL1으로 전달되어 저장된 데이터를 판독하는 센스 증폭기가 더 포함되되, 상기 센스 증폭기는 SAE가 로직 레벨 '1'이 되면 동작하여 기준 전압인 VREF와 입력신호(GBL0,GBL1)의 전압과의 전압차이를 증폭한 다음 래치(latch)하여 출력단자로(RD0,RD1) 출력한다.Bit lines BL0 and BL1 connected to GBL0 and GBL1 through the column decoder and selected by column decoding, MOS transistors for precharging the GBL0 and GBL1 to 0V voltage, and the BL0. Further, a sense amplifier for transmitting the electrical state of BL1 to the GBL0, GBL1 and reading the stored data is further included. The sense amplifier operates when the SAE becomes a logic level '1', so that the reference voltage VREF and the input signal (GBL0, The voltage difference with the voltage of GBL1 is amplified and then latched and output to the output terminals RD0 and RD1.

상기 센스 증폭기에 대한 회로는 래치(latch)형 센스 증폭기이다.The circuit for the sense amplifier is a latch type sense amplifier.

본 발명은 게이트에 접속된 VSG와 소스 전극과 드레인 전극은 하기 액세스 MOS 트랜지스터의 소스에 연결되는 저장 MOS 트랜지스터와; 상기 게이트와 전압차를 최소화하고 전류 경로를 차단하여 상기 게이트와 채널영역 간의 산화막에서 유발될 수 있는 게이트 브레이크다운(gate breakdown)을 방지하기 위한 반도체 기판 전극(VSB)과; 드레인은 비트라인(BL)에 공통으로 접속되며, 게이트는 워드라인(WL0, WL1)에 각각 접속되는 액세스 MOS 트랜지스터로 이루어진 반도체 메모리가 행렬 구조로 배열된 메모리 어레이와; 상기 메모리 어레이에서 필요한 VSG 버스와 VSB를 생성하는 전압공급기와; 상기 전압공급기에 디코딩 출력신호가 연결되고, 상기 메모리 어레이에서 워드라인을 선택하는 로우 디코더와; VPP를 생성하여 상기 전압공급기에 공급하는 VPP 생성기와; 비트라인을 선택하는 컬럼 디코더와; 입출력기로 부터 데이터 버스를 공급받고 제어기의 제어에 의해 글로벌 비트라인 버스인 GBL에 전달하는 쓰기 회로와; 저장된 데이터가 글로벌 비트라인 버스인 GBL로 전달되며 센스 증폭기가 GBL의 전기적인 상태를 감지, 증폭하여 디지탈 신호로 바꾸어 입출력기에 전달하는 데이터 읽기 동작에 필요한 읽기 회로를 포함하여 구성된다. A storage MOS transistor is connected to a gate, and a source electrode and a drain electrode are connected to a source of the following access MOS transistor; A semiconductor substrate electrode (VSB) for minimizing the gate voltage difference and blocking a current path to prevent a gate breakdown that may be caused in the oxide film between the gate and the channel region; A memory array in which a drain is commonly connected to the bit line BL, and a gate thereof is arranged in a matrix structure with a semiconductor memory including access MOS transistors connected to word lines WL0 and WL1, respectively; A voltage supply for generating the required VSG bus and VSB in the memory array; A row decoder having a decoding output signal coupled to the voltage supply and selecting a word line in the memory array; A VPP generator for generating VPP and supplying the voltage to the voltage supplier; A column decoder for selecting a bit line; A write circuit which receives a data bus from an input / output unit and transfers the data bus to GBL, which is a global bit line bus, under the control of a controller; The stored data is transferred to GBL, a global bitline bus, and a sense amplifier includes a read circuit required for data read operation that senses, amplifies the electrical state of the GBL, converts it into a digital signal, and delivers the data to an input / output.

본 발명에 따르면 1개의 저장 MOS 트랜지스터와 2개의 액세스 트랜지스터들을 모두 얇은 산화막 MOS 트랜지스터로 하는 메모리 셀로 구비하여 2 비트 정보를 프로그램 및 읽기 기능하고 로직 공정과 호환성이 높은 비휘발성 반도체 메모리 장치가 제공된다.According to the present invention, there is provided a nonvolatile semiconductor memory device having both a storage MOS transistor and two access transistors as a thin oxide MOS transistor, which is capable of programming and reading 2-bit information and having high compatibility with logic processes.

또한 저장 MOS 트랜지스터의 소스 영역 혹은 드레인 영역에 고전압 대신 저전압이 인가되는 동작 구조로 되기 때문에 이에 대한 신뢰성이 좋아진다.In addition, since a low voltage is applied to the source region or the drain region of the storage MOS transistor instead of a high voltage, the reliability thereof is improved.

또한 저장 MOS 트랜지스터의 소스 영역 혹은 드레인 영역에 고전압을 전달하기 위해 액세스 MOS 트랜지스터의 게이트에 접속된 워드라인과 드레인에 접속인 비트라인에 충분히 높은 전압을 인가된 종래의 기술에서 대신 저전압으로 동작하기 때문에 이와 관련하여 고전압을 발생하고 전달하는 회로가 불필요하여 단순화 되고 소비전력이 절감이 된다.In addition, since a high enough voltage is applied to the word line connected to the gate of the access MOS transistor and the bit line connected to the drain in order to deliver a high voltage to the source region or the drain region of the storage MOS transistor, the conventional technique operates at a low voltage instead. In this regard, a circuit for generating and delivering a high voltage is unnecessary, thereby simplifying and reducing power consumption.

또한 메모리 셀의 MOS 트랜지스터들이 한 종류의 얇은 산화막 두께를 가지게 때문에 메모리 어레이에 대한 제조 공정이 유리하다.In addition, the manufacturing process for a memory array is advantageous because the MOS transistors of the memory cell have one kind of thin oxide thickness.

도 1은 본 발명과 관련된 기술에 따른 저장 MOS 트랜지스터를 보여주는 단면도.
도 2는 본 발명과 관련된 기술에 따른 메모리 셀에 대한 회로 도면.
도 3은 본 발명에 따른 저장 MOS 트랜지스터를 보여주는 단면도.
도 4는 본 발명에 따른 메모리 셀에 대한 회로 도면.
도 5는 본 발명에 따른 메모리 어레이에 대한 회로 도면.
도 6은 본 발명에 따른 메모리 어레이에 데이터가 프로그램이 되는 것을 보여주는 회로 도면.
도 7은 본 발명에 따른 메모리 어레이에 데이터를 전달하기 위한 쓰기 회로 도면.
도 8은 본 발명에 따른 메모리 장치에서 데이터가 프로그램이 되는 것을 보여주는 타이밍 도면.
도 9는 본 발명에 따른 데이터를 센스 증폭기로 판독하는 것을 보여 주는 도면.
도 10은 본 발명에 따른 메모리 장치에서 저장된 데이터를 읽는 것을 보여주는 타이밍 도면.
도 11은 본 발명에 따른 전체적인 메모리 구성 도면.1 is a cross-sectional view showing a storage MOS transistor according to the technology associated with the present invention.
2 is a circuit diagram of a memory cell in accordance with the techniques related to the present invention.
3 is a cross-sectional view showing a storage MOS transistor according to the present invention.
4 is a circuit diagram of a memory cell in accordance with the present invention.
5 is a circuit diagram of a memory array in accordance with the present invention.
6 is a circuit diagram illustrating that data is programmed into a memory array according to the present invention.
7 is a write circuit diagram for transferring data to a memory array in accordance with the present invention.
8 is a timing diagram showing that data is programmed in a memory device according to the present invention.
9 shows reading data with a sense amplifier in accordance with the present invention.
10 is a timing diagram illustrating reading stored data in a memory device according to the present invention.
11 is a diagram of an overall memory configuration in accordance with the present invention.

이어지는 본 발명의 실시하기 위한 구체적인 내용은 사실상 본 발명의 단순한 예시에 해당하며 본 발명이나 본 발명의 적용 및 사용들을 제한하고자 의도된 것은 아니다. 또한, 앞에서 기재된 기술 분야, 배경기술 및 하기 상세한 설명에서 내포된 어떤 이론들에 의해 구속되고자 하는 어떤 의도도 없다. The following detailed description of the invention is in fact a mere illustration of the invention and is not intended to limit the invention or its application and uses. Moreover, there is no intention to be bound by any theory implied in the technical field, background or the foregoing detailed description.

또한 상술한 목적, 특징 및 효과는 첨부된 도면을 참조하여 상세하게 후술되어 있는 상세한 설명을 통하여 보다 명확해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.
In addition, the above-described objects, features and effects will become more apparent from the following detailed description with reference to the accompanying drawings, and accordingly, those skilled in the art to which the present invention pertains the technical idea of the present invention. It will be easy to implement. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 벌크 실리콘 웨이퍼나 혹은 절연 층상의 실리콘의 박막(보통은 실리콘-온-절연체 즉, SOI로 알려짐)으로 구성된 반도체 기판에 위에 형성되는 MOS 디바이스를 포함한다.The present invention includes a MOS device formed over a bulk silicon wafer or a semiconductor substrate composed of a thin film of silicon on an insulating layer (commonly known as a silicon-on-insulator, ie, an SOI).

본 발명에 따른 저장 MOS 트랜지스터(250)가 도 3에 도시되어 있다. A storage MOS transistor 250 in accordance with the present invention is shown in FIG.

상기 저장 MOS 트랜지스터(250)는 종래의 기술과 달리 게이트에 고전압이 인가되더라도 채널이 형성되지 않도록 P-채널 MOS 트랜지스터가 사용된다. Unlike the conventional technology, the storage MOS transistor 250 uses a P-channel MOS transistor such that a channel is not formed even when a high voltage is applied to the gate.

상기 저장 MOS 트랜지스터(250)는 통상적인 P-채널 MOS 트랜지스터와 유사하게 소스 영역(16)과 드레인 영역(17)이 P형으로 고농도로 도핑되어 있고 다결정 실리콘으로 형성된 게이트(40)가 얇은 산화막(35)의 위에 놓이고 반도체 기판(15)은 N형의 저농도로 도핑되어 있다. Similar to the conventional P-channel MOS transistor, the storage MOS transistor 250 has a high oxide doped P-type source region 16 and drain region 17 and a thin oxide film having a gate 40 formed of polycrystalline silicon. It lies on top of 35 and the semiconductor substrate 15 is lightly doped with an N-type.

여기에서 반도체 기판(15)은 N형으로 도핑된 N형 웰로 형성된 경우도 포함될 수 있다.In this case, the semiconductor substrate 15 may also include a case formed of an N type well doped with an N type.

또한 소스 영역(16) 및 드레인 영역(17)에서 저농도로 도핑되어 수평적으로 확장된 LDD(lightly-doped drain) 구조를 포함한다.It also includes a lightly-doped drain (LDD) structure that is doped at low concentration in the source region 16 and the drain region 17 to extend horizontally.

상기 저장 P-채널 MOS 트랜지스터(250)에서 본 발명에 따른 프로그램 동작은 게이트(40)에 고전압을 인가하고 소스 영역(16) 혹은 드레인 영역(17)을 선택하여 0V 전압로 인가를 함으로써 수행된다. 상기 수행으로 얇은 산화막(35)에 게이트 브레이크다운(gate breakdown)이 유발되어 저항성 경로가 발생된다.In the storage P-channel MOS transistor 250, a program operation according to the present invention is performed by applying a high voltage to the gate 40 and selecting the source region 16 or the drain region 17 to apply a voltage of 0V. This performance causes gate breakdown in the thin oxide film 35 to generate a resistive path.

다시 말해 상기 저장 MOS 트랜지스터(250)에서는 상술한 종래의 기술과 달리 게이트(40)에 접속된 VSG에 고전압을 인가하고 소스 전극(216) 혹은 드레인 전극(217)에 선택적으로 0V 전압을 인가한다. 이로써 각각 게이트 브레이크다운(gate breakdown)이 유발될 수 있는 데 게이트(40)와 소스 영역(16) 사이의 저항성 경로(36), 혹은 게이트(40)와 드레인 영역(17) 사이의 저항성 경로(37)가 선택적으로 생성된다. In other words, unlike the conventional technique described above, the storage MOS transistor 250 applies a high voltage to the VSG connected to the gate 40 and selectively applies a 0V voltage to the source electrode 216 or the drain electrode 217. This can cause gate breakdown, respectively, with a resistive path 36 between gate 40 and source region 16 or a resistive path 37 between gate 40 and drain region 17. ) Is optionally generated.

즉 상기 얇은 산화막(35)에서 게이트(40)와 소스 영역(16) 사이의 저항성 경로(36), 혹은 게이트(40)와 드레인 영역(17) 사이의 저항성 경로(37)가 생성되어 앤티퓨즈(anti-fuse) 기능이 이루어진다. That is, in the thin oxide layer 35, a resistive path 36 between the gate 40 and the source region 16, or a resistive path 37 between the gate 40 and the drain region 17 is generated to produce an antifuse ( anti-fuse function.

본 발명의 따른 일 실시예에서 게이트에 전압을 인가하기위한 게이트에 접속된 VSG에 프로그램 동작일때는 고전압인 VPP 전압이 되게 하고 그 외 동작이나 보통의 경우 전원 전압인 VCC 전압이 된다. In an embodiment of the present invention, the VSG connected to the gate for applying the voltage to the gate is a high voltage VPP voltage during the program operation, and the other operation or the power supply voltage VCC voltage.

또한 반도체 기판(15)에 접속된 반도체 기판 전극(VSB)은 프로그램 동작일때는 VCC 전압과 VPP 전압 사이의 전압이거나 플로팅 상태(floating state)로 된다. 이것은 게이트(40)와 VSB와의 전압차를 최소화하고 전류 경로를 차단하여 게이트(40)와 채널영역 간의 산화막(35)에서 유발될 수 있는 게이트 브레이크다운(gate breakdown)을 방지하기 위함이다. In addition, the semiconductor substrate electrode VSB connected to the semiconductor substrate 15 is a voltage between the VCC voltage and the VPP voltage or becomes a floating state in the program operation. This is to minimize the voltage difference between the gate 40 and the VSB and to prevent the gate breakdown that may be caused in the oxide film 35 between the gate 40 and the channel region by blocking the current path.

또한 상기 생성된 저항성 경로(36,37)가 앤티퓨즈(anti-fuse) 역할을 하게 된다. 여기에서 반도체 기판 전극(VSB)은 보통 때는 전원 전압인 VCC 전압으로 인가되는 데 프로그램 동작할 때에는 VSG에 인가된 고전압과 유사한 전압으로 인가하게 되므로 게이트(40)와 전압의 차이가 크지 않아 게이트(40)와 반도체 기판(15) 사이에 저항성 경로가 발생되지 않는다. In addition, the generated resistive paths 36 and 37 serve as anti-fuse. In this case, the semiconductor substrate electrode VSB is normally applied to the VCC voltage, which is a power supply voltage. However, when the program operation is performed, the semiconductor substrate electrode VSB is applied to a voltage similar to the high voltage applied to the VSG. ) And the semiconductor substrate 15 do not generate a resistive path.

그 밖에 반도체 기판 전극(VSB)는 프로그램 동작할 때 플로팅 상태(floating state)로 만들어 게이트(40)와 반도체 기판(15) 사이에 저항성 경로가 발생되지 않도록 할 수 있다.In addition, the semiconductor substrate electrode VSB may be in a floating state when a program operation is performed so that a resistive path may not be generated between the gate 40 and the semiconductor substrate 15.

예를 들어 여기에서 VPP 전압은 VCC 전압보다 높은 고전압으로 VCC 전압은 통상적으로 게이트 산화막에 걸리는 전계가 약 5 MV/cm정도가 되도록 하며 VPP 전압은 약 20 MV/cm 정도가 되도록 하는 것이 바람직한 예가 될 수 있다. For example, here the VPP voltage is higher than the VCC voltage, and the VCC voltage is typically about 5 MV / cm for the gate oxide. It may be a preferable example to ensure that the VPP voltage is about 20 MV / cm.

예를 들어 게이트 길이가 130 nm를 갖는 공정에서 게이트 산화막의 두께가 2.3 nm이면 VCC 전압은 1.2 V 정도, VPP 전압은 5V 정도로 하는 것이 바람직하다.For example, in a process having a gate length of 130 nm, if the thickness of the gate oxide film is 2.3 nm, the VCC voltage is preferably about 1.2 V and the VPP voltage is about 5V.

따라서 상기 저항성 경로들(36,37)의 유무에 따라 2 비트 정보를 저장하게 되며 소스 영역(16)나 드레인 영역(17)에 0V 전압을 인가하여 프로그램이 될 수 있는 구조로 되기 때문에 저전압 동작이 가능하게 된다. Therefore, two-bit information is stored according to the presence or absence of the resistive paths 36 and 37, and a low voltage operation is performed because the program can be programmed by applying a 0V voltage to the source region 16 or the drain region 17. It becomes possible.

즉 상기 저장 MOS 트랜지스터(250)를 액세스하기 위한 MOS 트랜지스터는 저장 MOS 트랜지스터(250)와 유사한 얇은 산화막 MOS 트랜지스터로 구비될 수 있다. 이로써 메모리 셀은 모든 MOS 트렌지스터들이 얇은 산화막 MOS 트레지스터들로 구성될 수 있다.That is, the MOS transistor for accessing the storage MOS transistor 250 may be provided as a thin oxide MOS transistor similar to the storage MOS transistor 250. This allows the memory cell to be composed of thin oxide MOS transistors with all the MOS transistors.

도 4는 본 발명에 따른 메모리 셀(210)에 대한 회로 도면이다. 도 4에서 도시된 바와 같이 2개의 액세스 N-채널 MOS 트랜지스터들(201,202)과 1개의 저장 P-채널 MOS 트랜지스터(200)로 구성된다. 4 is a circuit diagram of a memory cell 210 in accordance with the present invention. As shown in FIG. 4, it consists of two access N-channel MOS transistors 201 and 202 and one storage P-channel MOS transistor 200.

상기 저장 P-채널 트랜지스터(200)의 소스(256) 및 드레인(257)은 상기 액세스 N-채널 트랜지스터들(201,202)의 소스(256,257)에 각각 접속되어 있다. Source 256 and drain 257 of the storage P-channel transistor 200 are connected to sources 256 and 257 of the access N-channel transistors 201 and 202, respectively.

상기 저장 P-채널 MOS 트랜지스터(200)의 게이트은 VSG로 연결되어 있으며 상기 액세스 트랜지스터들(201,202)의 드레인은 비트라인(BL)에 공통으로 접속되어 있다. The gate of the storage P-channel MOS transistor 200 is connected to VSG and the drains of the access transistors 201 and 202 are commonly connected to the bit line BL.

또한 상기 액세스 N-채널 MOS 트랜지스터들(201,202)의 게이트는 워드라인(WL0, WL1)에 각각 접속되어 있다. In addition, the gates of the access N-channel MOS transistors 201 and 202 are connected to word lines WL0 and WL1, respectively.

본 발명의 일 실시예에 따르면 프로그램 동작일때 VSG에 VPP 전압이 공급되고 VSB는 VCC 전압과 VPP 전압 사이의 전압이 공급되거나 플로팅 상태(floating state)가 되며 BL은 0V 전압이 인가된다. According to an exemplary embodiment of the present invention, the VPP voltage is supplied to the VSG during the program operation, the VSB is supplied with the voltage between the VCC voltage and the VPP voltage or is in a floating state, and the BL is applied with the 0V voltage.

상기 WL0 혹은 WL1이 선택되어 로직 레벨 '1'이 되면 선택된 워드라인(WL0 혹은 WL1)과 접속된 상기 액세스 N-채널 트랜지스터(201, 혹은 202)의 채널은 도통 상태가 된다. When the WL0 or WL1 is selected and becomes the logic level '1', the channel of the access N-channel transistor 201 or 202 connected to the selected word line WL0 or WL1 is in a conductive state.

상기 액세스 N-채널 트랜지스터(201, 혹은 202)와 직렬 연결된 상기 저장 P-채널 트랜지스터(200)의 소스나 드레인이 BL과 같은 전압, 즉 0V 전압이 된다. A source or a drain of the storage P-channel transistor 200 connected in series with the access N-channel transistor 201 or 202 becomes a voltage equal to BL, that is, a voltage of 0V.

예들 들어 WL0가 선택되어 로직 레벨 '1'이 되면 WL0와 접속된 액세스 N-채널 트랜지스터(201)의 채널이 도통 상태가 되어 그 트랜지스터(201)와 연결된 저장 P-채널 트랜지스터(200)의 소스(256)가 BL과 같은 0V 전압이 된다. For example, when WL0 is selected and becomes the logic level '1', the channel of the access N-channel transistor 201 connected to WL0 is in a conductive state, and thus the source of the storage P-channel transistor 200 connected to the transistor 201 ( 256) becomes a 0V voltage such as BL.

이로써 저장 P-채널 트랜지스터(200)에서 게이트(VSG)와 소스(256)사이에 VPP 전압이 인가되므로 그 사이에 있는 산화막에 게이트 브레이크다운(gate breakdown)이 유발되어 저항성 경로가 생성된다. As a result, a VPP voltage is applied between the gate VSG and the source 256 in the storage P-channel transistor 200 to cause a gate breakdown to the oxide layer therebetween, thereby generating a resistive path.

상기 WL1이 선택될 경우에는 상기와 유사한 방식으로 저장 P-채널 트랜지스터(200)의 게이트(VSG)와 드레인(257) 사이에 있는 산화막에 저항성 경로가 생성된다.When the WL1 is selected, a resistive path is generated in the oxide layer between the gate VSG and the drain 257 of the storage P-channel transistor 200 in a similar manner to the above.

한편 메모리 셀(210)을 행과 열로 배열되어 메모리 어레이가 구성되고 메모리 장치에 집적된다. On the other hand, the memory cells 210 are arranged in rows and columns to form a memory array and integrated in the memory device.

본 발명에 따른 메모리 어레이는 도 5에 도시된 바와 같다. 도 5에 도시된 바와 같이 메모리 어레이(50)는 메모리 셀(210)이 행렬 구조로 배열되어 집적되어 있다.The memory array according to the present invention is as shown in FIG. As shown in FIG. 5, in the memory array 50, memory cells 210 are arranged in a matrix structure and integrated.

상기 메모리 어레이에서 워드라인와 비트라인에 선택된 메모리 셀을 구성하고 있는 저장 MOS 트랜지스터에 프로그램 동작을 통하여 저장된다. The memory array may be stored in a storage MOS transistor constituting a selected memory cell in a word line and a bit line through a program operation.

로우 디코더(row decoder)에 의해 선택된 워드라인 내에서 컬럼 디코더(column decoder)에 의해 선택된 비트라인의 전기적인 상태에 따라 프로그램된다. It is programmed according to the electrical state of the bit line selected by the column decoder in the word line selected by the row decoder.

이하 저장 MOS 트랜지스터의 산화막에 저항성 경로가 없는 상태는 데이터 '1'로, 저항성 경로가 있으면 데이터 '0'으로 저장된 것으로 정의하여 설명한다. 반대의 경우도 정의 될 수 있으며 본 발명이 여기에 국한되는 것은 아니다.Hereinafter, a state in which the resistive path is not present in the oxide layer of the storage MOS transistor is defined as data '1', and if there is a resistive path, the data is stored as data '0'. The reverse can also be defined and the invention is not limited thereto.

상기 정의에 따르면 초기에는 모두 데이터가 '1'로 저장된 상태이다. 따라서 데이터 '0'을 저장하기 위해서 선택된 저장 MOS 트랜지스터의 게이트에 저항성 경로를 생성시켜야 한다. According to the above definition, all data is initially stored as '1'. Therefore, a resistive path must be created at the gate of the selected storage MOS transistor to store data '0'.

반대로 데이터 '1'을 저장하기 위해서는 워드라인과 비트라인에 의해 선택되더라도 해당하는 저장 MOS 트랜지스터에는 저항성 경로가 생성되지 않도록 방지하여야 한다. 이를 위해 선택된 상기 비트라인을 플로팅 상태(floating state)가 되게 한다.On the contrary, in order to store the data '1', the resistive path must be prevented from being generated in the corresponding storage MOS transistor even though the word line and the bit line are selected. To do this, the selected bit line is brought into a floating state.

상기 워드라인이 선택되면 선택된 워드라인에 VCC 전압으로 인가되고 그 외 선택되지 않은 워드라인들은 0V 전압으로 인가된다. When the word line is selected, the selected word line is applied with the VCC voltage and other unselected word lines are applied with the 0V voltage.

구체적으로 살펴보면, 상기 메모리 셀의 공통 비트라인은 다른 메모리 셀의 공통 비트라인과 접속되고 열로 나열되어 비트라인 버스(BL0, BL1, BL2, ...)를 이룬다. In detail, the common bit lines of the memory cells are connected to the common bit lines of the other memory cells and arranged in columns to form bit line buses BL0, BL1, BL2,...

상기 비트라인 버스는 컬럼 디코더(column decoder)의 선택을 받아 글로벌 비트라인 버스(GBL0,GBL1,GBL2, ...)와 연결되어 읽기 회로와 쓰기 회로에 데이터를 주고 받는다.The bit line bus is connected to the global bit line buses GBL0, GBL1, GBL2, ... under the selection of a column decoder to exchange data with a read circuit and a write circuit.

상기 메모리 셀의 각각의 워드라인은 다른 메모리 셀의 워드라인과 접속되고 행으로 나열되어 워드라인 버스(WL0, WL1, WL2, WL3, WL4, ...)를 이룬다. Each word line of the memory cell is connected to a word line of another memory cell and arranged in rows to form a word line bus WL0, WL1, WL2, WL3, WL4, ....

상기 워드라인은 로우 디코더(row decoder)의 출력단자와 접속되어 로우 디코더에 의해 선택된다. The word line is connected to an output terminal of a row decoder and is selected by the row decoder.

상기 저장 P-채널 MOS 트랜지스터(505)의 게이트는 다른 저장 P-채널 MOS 트랜지스터(505)와 접속되어 행으로 VSG 버스(VSG0,VSG1,VSG2, ...)을 이룬다. The gate of the storage P-channel MOS transistor 505 is connected to the other storage P-channel MOS transistor 505 to form a VSG bus (VSG0, VSG1, VSG2, ...) in a row.

상기 VSG 버스는 전압공급기(110)를 통하여 평상시는 VCC 전압이 되나, 프로그램 동작일때 선택된 개별의 VSG는 VPP 전압으로 상승된다. The VSG bus is normally the VCC voltage through the voltage supply 110, but during the program operation the selected individual VSG is raised to the VPP voltage.

본 발명의 일 실시예에서 VSG를 행에 따라 개별화시킨 것은 VPP 전압이 고전압이므로 게이트 누설전류의 영향을 피하기 위함이다. 즉 선택되지 않은 메모리 셀에 대해 VPP 전압대신 VCC 전압을 사용하면 고전압에 의한 게이트 누설전류를 절감하게 되는 것이다. In one embodiment of the present invention, the VSG is individualized in rows to avoid the influence of the gate leakage current because the VPP voltage is a high voltage. In other words, using the VCC voltage instead of the VPP voltage for the unselected memory cells reduces the gate leakage current due to the high voltage.

상기 저장 P-채널 MOS 트랜지스터(505)의 바디는 N-웰로서 다른 저장 P-채널 MOS 트랜지스터(505)와 같이 VSB에 접속되어 있다. The body of the storage P-channel MOS transistor 505 is connected to VSB as the N-well as other storage P-channel MOS transistor 505.

상기 VSB는 전압공급기(110)를 통하여 평상시는 VCC 전압이 되나, 프로그램 동작일때 VCC 전압과 VPP 전압 사이의 전압으로 상승하거나 플로팅 상태(floating state)가 된다. 이는 저장 P-채널 MOS 트랜지스터(505)의 게이트와 바디와 전압 차이를 최소화하여 게이트와 바디의 사이에 있는 산화막에서 게이트 브레이크다운(gate breakdown)이 유발되지 않기 위함이다.The VSB is normally a VCC voltage through the voltage supply 110, but during a program operation, the VSB rises to a voltage between the VCC voltage and the VPP voltage or becomes a floating state. This is because the voltage difference between the gate and the body of the storage P-channel MOS transistor 505 is minimized so that a gate breakdown is not induced in the oxide layer between the gate and the body.

본 발명에 따른 일 실시예에 따라 워드라인이 선택되면 선택된 워드라인에 VCC 전압으로 인가되고 그 외 선택되지 않은 워드라인들은 0V 전압으로 인가된다.According to an exemplary embodiment of the present invention, when a word line is selected, the selected word line is applied with a VCC voltage and other unselected word lines are applied with a 0 V voltage.

도 6에 도시된 바와 같이 메모리 어레이(50)에서 데이터가 프로그램되는 것을 일 실시예로 설명한다. As illustrated in FIG. 6, data is programmed in the memory array 50 according to an embodiment.

도 6에 도시된 바와 같이 WL3, BL0 그리고 BL1이 선택되고 VSG0는 VCC 전압을 유지하고 VSG1은 VCC 전압에서 VPP 전압으로 상승된다. As shown in FIG. 6, WL3, BL0 and BL1 are selected, VSG0 maintains the VCC voltage and VSG1 rises from the VCC voltage to the VPP voltage.

그리고 VSB는 VCC 전압과 VPP 전압 사이의 전압이거나 플로팅 상태(floating state)가 된다. 여기에서 BL0를 통해 데이터 '0', BL1을 통해 데이터 '1'을 저장하는 것을 예로 들어 설명한다. The VSB is a voltage between the VCC voltage and the VPP voltage or becomes a floating state. Here, an example of storing data '0' through BL0 and data '1' through BL1 will be described.

앞에서 상술된 바와 같이 BL0에는 데이터 '0'을 저장하기 위해 0V 전압으로 인가되며, BL1에서 데이터 '1'을 저장하기 위해 플로팅 상태(floating state)가 된다. As described above, BL0 is applied with a voltage of 0V to store data '0', and a floating state is stored to store data '1' in BL1.

선택된 워드라인인 WL3가 로직 레벨 '1'이 되어 액세스 MOS 트랜지스터들(321,326)의 채널이 도통 상태가 된다. The selected word line WL3 is at logic level '1' to bring the channel of the access MOS transistors 321 and 326 into a conductive state.

따라서 선택된 액세스 MOS 트랜지스터(321)의 채널이 도통 상태가 되므로 저장 P-채널 MOS 트랜지스터(405)의 드레인(415)가 BL0과 같은 0V 전압이 된다.Therefore, the channel of the selected access MOS transistor 321 is in a conductive state, so the drain 415 of the storage P-channel MOS transistor 405 becomes a 0V voltage such as BL0.

상기 저장 P-채널 MOS 트랜지스터(405)에서 게이트에 접속된 VSG1이 VPP 전압이고 드레인(415)이 0V 전압이므로 게이트와 드레인(415)사이에 게이트 브레이크다운을 유발하여 저항성 경로가 생성된다. 즉 프로그램이 된 것이다. Since the VSG1 connected to the gate of the storage P-channel MOS transistor 405 is a VPP voltage and the drain 415 is a 0V voltage, a resistive path is generated by causing a gate breakdown between the gate and the drain 415. That is, it became a program.

반면에 선택된 액세스 N-채널 MOS 트랜지스터(326)의 동작과 무관하게 BL1이 플로팅 상태(floating state)에 있으므로 저장 P-채널 트랜지스터(406)의 드레인(416)이 BL1과 유사하게 플로팅 상태(floating state)로 된다. On the other hand, regardless of the operation of the selected access N-channel MOS transistor 326, BL1 is in a floating state, so the drain 416 of the storage P-channel transistor 406 is in a floating state similar to BL1. ).

따라서 상기 저장 P-채널 MOS 트랜지스터(406)에서 게이트에 접속된 VSG1이 VPP 전압으로 인가된 상태이더라도 게이트와 드레인(416)사이에 고전압으로 인가된 것이 아니므로 게이트 브레이크다운을 유발할 수 없어 저항성 경로가 생성되지 않는다. 즉 프로그램이 방지된 것이다. Therefore, even when VSG1 connected to the gate is applied at the VPP voltage in the storage P-channel MOS transistor 406, the gate breakdown cannot be induced because the voltage is not applied at the high voltage between the gate and the drain 416. It is not generated. The program is prevented.

상기 선택된 비트라인 BL0, BL1은 컬럼 디코더(column decoder)와 쓰기 회로가 포함되어 프로그램 동작에 필요한 데이터가 입력되는 경로가 된다. The selected bit lines BL0 and BL1 include a column decoder and a write circuit to be a path for inputting data necessary for a program operation.

상기 저장 P-채널 MOS 트랜지스터에 저장된 데이터 읽기는 저항성 경로의 유무를 판별하는 원리로 이루어진다. 즉 선택된 저장 P-채널 MOS 트랜지스터의 저장된 데이터가 선택된 비트라인으로 전달되면 비트라인의 전기적인 상태를 감지, 증폭할 수 있는 센스 증폭기(sense amplifier)에 의해 디지탈 데이터로 전환된다.Reading data stored in the storage P-channel MOS transistor is based on the principle of determining the presence or absence of a resistive path. That is, when the stored data of the selected storage P-channel MOS transistor is transferred to the selected bit line, it is converted into digital data by a sense amplifier capable of sensing and amplifying the electrical state of the bit line.

도 7에 컬럼 디코더(column decoder)의 일부 및 쓰기 회로가 도시되어 있다.A portion of a column decoder and a write circuit are shown in FIG.

도 7에서 도시된 바와 같이 본 발명의 일 실시예에 따른 컬럼 디코더(160)에서 BL0, BL1과 GBL0, GBL1을 컬럼 디코딩으로 선택되어 제어되는 트랜스미션 게이트(transmission gate,750,756)를 통하여 BL0, BL1 및 GBL0, GBL1이 선택된 경우로 하여 이하 설명한다.As shown in FIG. 7, in the column decoder 160 according to an exemplary embodiment of the present invention, the BL0, BL1, and BL0, BL1, GBL0, and GBL1 are selected by column decoding and controlled through a transmission gate 750,756. A case where GBL0 and GBL1 are selected will be described below.

따라서 도 7에 도시된 바와 같이 선택된 트랜스미션 게이트(750,756)의 채널이 도통 상태가 되기 위한 조건으로 트랜스미션 게이트(750,756)의 게이트에 VCC 및 0V 전압으로 인가된 것으로 간략하게 도시되어 있다. Therefore, as illustrated in FIG. 7, the voltages of the selected transmission gates 750 and 756 are briefly applied to the gates of the transmission gates 750 and 756 with the VCC and 0V voltages as a condition for the conduction state.

상기 GBL0, GBL1을 VCC 전압으로 프리차지(pre-charge)하기 위한 트랜지스터들(740,746)이 있으며 WPB 신호를 받아 제어된다. There are transistors 740 and 746 for precharging the GBL0 and GBL1 to the VCC voltage and are controlled by receiving a WPB signal.

상기 GBL0, GBL1은 쓰기 회로의 제어 및 데이터에 따라 0V 전압이나 플로팅 상태(floating state)를 갖게 된다. The GBL0 and GBL1 have a 0V voltage or a floating state according to control and data of a write circuit.

도 7에 도시된 바와 같이 WD0, WD1이 데이터 입력신호로서 인버터(710,716)을 거쳐서 풀다운(pull-down) 트랜지스터(720,726) 및 패스(pass) 트랜지스터들(730,736)을 통하여 GBL0, GBL1 이 각각 0V 전압이나 플로팅 상태(floating state)를 갖게 할 수 있다. As shown in FIG. 7, GBL0 and GBL1 are 0V voltages through the pull-down transistors 720 and 726 and the pass transistors 730 and 736 through the inverters 710 and 716 as data input signals. It can also have a floating state.

상기 메모리 어레이를 프로그램하는 일 실시예에 따라 연계하여 설명하면 BL0을 통하여 데이터 '0', 그리고 BL1을 통하여 데이터 '1'로 저장된 것이다. According to an embodiment of programming the memory array, the memory array is stored as data '0' through BL0 and data '1' through BL1.

따라서 WD0가 데이터 입력 신호로 로직 레벨 '0'이 되며 WD1이 데이터 입력 신호로 로직 레벨 '1'이 된다. Thus, WD0 becomes logic level '0' as the data input signal and WD1 becomes logic level '1' as the data input signal.

본 발명에 따라 상기 BL0 혹은 BL1이 프로그램 방지가 되는 경우가 필요하므로 플로팅 상태(floating state)가 VCC 전압에서 전환되는 것이 바람직하다. According to the present invention, since the BL0 or BL1 needs to be program-protected, it is preferable that the floating state is switched from the VCC voltage.

따라서 상기 GBL0, GBL1은 VCC 전압으로 프리차지(pre-charge)가 되어야하므로 프로그램 모드에서 쓰기 사이클 동안에 워드라인 WL3이 선택되기 전에 WPB가 로직 레벨 '0'이 된다. Therefore, the GBL0 and GBL1 must be precharged to the VCC voltage, so that the WPB becomes a logic level '0' before the word line WL3 is selected during a write cycle in the program mode.

이와 관련하여 도 8에 쓰기 사이클 타이밍이 도시되어 있다. 상기 WD0가 로직 레벨 '0' 이므로 인버터(710)를 거쳐 풀다운(pull-down) 트랜지스터(720)의 드레인(770)이 0V 전압으로 되고 상기 WD1이 '1' 이므로 인버터(716)를 거쳐 풀다운(pull-down) 트랜지스터(726)의 드레인(776)은 플로팅 상태(floating state)로 된다. In this regard, the write cycle timing is shown in FIG. Since the WD0 is a logic level '0', the drain 770 of the pull-down transistor 720 becomes the 0V voltage through the inverter 710 and the pulldown (via the inverter 716 because the WD1 is '1'). The drain 776 of the pull-down transistor 726 is in a floating state.

이어서 WPB가 '1'이 되어 GBL0, GBL1이 프리차지(pre-charge)가 끝나며 곧 바로 WE가 '1'이 된다. 이로써 패스(pass) 트랜지스터(730)의 채널이 도통 상태가 되어 GBL0 및 BL0가 0V 전압으로 되며 GBL1 및 BL1은 플로팅 상태(floating state)가 된다. Subsequently, WPB becomes '1' and GBL0 and GBL1 are precharged, and WE becomes '1' immediately. As a result, the channel of the pass transistor 730 is in a conducting state, and the GBL0 and BL0 are at 0V, and the GBL1 and BL1 are in a floating state.

도 8에 도시된 바와 같이 WL3가 선택되어 로직 레벨 '1'이 되면 액세스 트랜지스터(321,326)의 채널이 도통 상태가 된다. As shown in FIG. 8, when WL3 is selected and becomes a logic level '1', the channels of the access transistors 321 and 326 are in a conductive state.

따라서 저장 P-채널 MOS 트랜지스터(405)의 드레인(415)이 BL0과 연결되어 0V 전압으로 인가되어 게이트와 드레인 사이의 산화막에 게이트 브레이크다운(gate breakdown)이 유발되어 저항성 경로가 생성된다. 즉 프로그램된 것으로, 데이터 '0'으로 저장된다. Accordingly, the drain 415 of the storage P-channel MOS transistor 405 is connected to BL0 and applied at a voltage of 0 V to cause a gate breakdown in the oxide layer between the gate and the drain, thereby generating a resistive path. That is, it is programmed and stored as data '0'.

그리고 저장 P-채널 MOS 트랜지스터(406)의 드레인(416)이 BL1과 연결되어 서로 전하가 이동하고 플로팅 상태(floating state)로 남아, 게이트와 드레인 사이의 산화막에 게이트 브레이크다운(gate breakdown)이 유발되지 않아 프로그램이 방지되어 데이터 '1'로 저장된다. The drain 416 of the storage P-channel MOS transistor 406 is connected to BL1 so that charges transfer to each other and remain in a floating state, causing a gate breakdown to the oxide layer between the gate and the drain. Program is prevented and stored as data '1'.

이어서 WL3가 로직 레벨 '0'으로 되면 액세스 트랜지스터(321,326)의 채널이 컷오프(cutoff) 상태가 되고 이어서 WE가 로직 레벨 '0'으로 되어 WPB가 로직 레벨 '0'으로 되면서 GBL0,GBL1이 다시 VCC 전압으로 프리차지(pre-charge)된다. 이로서 쓰기 싸이클 동작이 마무리 된다. Subsequently, when WL3 goes to logic level '0', the channels of the access transistors 321 and 326 are cutoff, WE then goes to logic level '0', and WPB goes to logic level '0' and GBL0, GBL1 is again VCC. It is precharged to voltage. This completes the write cycle operation.

프로그램이 잘되었는지 쓰기 싸이클 동작에 이어서 읽기 싸이클이 동작하여 검증할 수 있다. 즉 쓰기 및 읽기 반복하여 프로그램을 확실히 할 수 있고 반복 횟수를 제한하여 불량처리 할 수 있다. The read cycle can be verified by following the write cycle operation to see if the program is successful. That is, the program can be surely made by repeating the writing and reading, and the defect can be processed by limiting the number of repetitions.

상기 저장 MOS 트랜지스터에 저장된 데이터 읽기는 저항성 경로의 유무를 판별하는 원리로 이루어진다. 즉 선택된 저장 MOS 트랜지스터의 저장상태에 의해 선택된 비트라인으로 전달되면 비트라인의 전기적인 상태를 감지, 증폭할 수 있는 센스 증폭기(sense amplifier)에 의해 디지탈 데이터로 전환된다. Reading data stored in the storage MOS transistor is based on the principle of determining the presence or absence of a resistive path. That is, when transferred to the bit line selected by the storage state of the selected storage MOS transistor, it is converted into digital data by a sense amplifier capable of sensing and amplifying the electrical state of the bit line.

도 6을 참고하여 메모리 어레이에서 읽기를 수행하는 것을 일 실시예로 들어 설명한다. 또한 예를 들어 저장 P-채널 MOS 트랜지스터(405)의 게이트와 드레인(415) 사이의 저항성 경로가 형성되어 있어 데이터 '0'이 저장되어 있고, 저장 P-채널 MOS 트랜지스터(406)의 게이트와 드레인(416) 사이의 저항성 경로가 형성되지 않아 데이터 '1'로 저장되어 있다고 가정한다. An example of performing a read in the memory array will be described with reference to FIG. 6. In addition, for example, a resistive path is formed between the gate and the drain 415 of the storage P-channel MOS transistor 405 to store data '0', and the gate and the drain of the storage P-channel MOS transistor 406. It is assumed that no resistive path between 416 is formed and stored as data '1'.

도 6에 도시된 바와 같이 WL3, BL0, 그리고 BL1이 선택되고 VSG 및 VSB가 VCC 전압으로 인가된다. As shown in FIG. 6, WL3, BL0, and BL1 are selected and VSG and VSB are applied to the VCC voltage.

간단히 설명하기 위해 도 6에서 BL0, BL1으로 비트라인이 선택된 것으로, WL0 내지 WL3에서 WL3가 선택된 것으로 예시하고 그 이외에 메모리 셀이 생략되어 있다. 따라서 본 발명이 여기에 국한되는 것이 아니고 예시된 것임을 인지해야 할 것이다.For simplicity, a bit line is selected as BL0 and BL1 in FIG. 6, and WL3 is selected in WL0 to WL3, and memory cells are omitted. It is therefore to be understood that the invention is not limited thereto but is exemplified.

예를 들어 저장 P-채널 MOS 트랜지스터(405)의 게이트와 드레인(415) 사이의 저항성 경로가 형성되어 있어 데이터 '0'이 저장되어 있고, 저장 P-채널 MOS 트랜지스터(406)의 게이트와 드레인(416) 사이의 저항성 경로가 형성되지 않아 데이터 '1'로 저장되어 있다고 가정한다. For example, a resistive path is formed between the gate and the drain 415 of the storage P-channel MOS transistor 405 so that data '0' is stored, and the gate and the drain of the storage P-channel MOS transistor 406 ( It is assumed that no resistive path between 416 is formed and stored as data '1'.

도 6에 도시된 바와 같이 VSG0, VSG1, 및 VSB가 VCC 전압으로 유지되고 WL3, BL0, 그리고 BL1이 선택된다.As shown in FIG. 6, VSG0, VSG1, and VSB are maintained at the VCC voltage and WL3, BL0, and BL1 are selected.

본 발명에 따라 상기 WL3가 로직 레벨 '1'이 되기 전에 BL0, BL1이 미리 0V 전압으로 프리차지(pre-charge)가 되어야 한다. According to the present invention, before the WL3 becomes the logic level '1', BL0 and BL1 must be precharged to a voltage of 0V in advance.

상기 WL3가 로직 레벨 '1'이 되어 BL0와 접속된 액세스 N-채널 MOS 트랜지스터(321)의 채널이 도통 상태가 된다. The WL3 is at logic level '1' and the channel of the access N-channel MOS transistor 321 connected to BL0 is in a conductive state.

그러므로 BL0가 저장 P-채널 MOS 트랜지스터(405)의 드레인(415)과 보다 N-채널 문턱 전압만큼 줄어든 전압, 즉 BL0가 VSG에 인가된 VCC 전압보다 N-채널 문턱 전압만큼 줄어든 전압이 된다.Therefore, the voltage BL0 is reduced by the N-channel threshold voltage more than the drain 415 of the storage P-channel MOS transistor 405, that is, the voltage BL0 is reduced by the N-channel threshold voltage from the VCC voltage applied to the VSG.

또한 상기 WL3가 로직 레벨 '1'이 되어 BL1과 접속된 액세스 트래지스터(326)의 채널이 도통 상태가 된다. In addition, the WL3 becomes the logic level '1', and the channel of the access transistor 326 connected to BL1 becomes conductive.

그러므로 BL1과 저장 P-채널 MOS 트랜지스터(406)의 드레인(416)의 사이에 서로 전하가 이동하지만 BL1은 기생 캐퍼시턴스(capacitance)가 드레인(416)보다 상대적으로 매우 큼으로써 전압이 변화가 거의 없어 플로팅 상태(floating state)로 이미 프리차지(pre-charge)된 0V 전압과 유사한 전압이 된다. Therefore, while charges move between each other between BL1 and drain 416 of storage P-channel MOS transistor 406, BL1 has almost no change in voltage due to its parasitic capacitance being relatively higher than drain 416. This results in a voltage similar to the 0V voltage already pre-charged to the floating state.

도 9에 도시된 바와 같이 비트라인(BL0,BL1)은 컬럼 디코더(160)를 통하여 GBL0,GBL1과 연결되어 있으며 컬럼 디코딩에 의해 선택된다. As shown in FIG. 9, the bit lines BL0 and BL1 are connected to the GBL0 and GBL1 through the column decoder 160 and are selected by column decoding.

상기 컬럼 디코더(160)는 쓰기 회로(170)와 공통으로 사용됨으로 따로 추가된 회로는 아니며 읽기 회로관련하여 이해를 돕기 위해 도시한 것이다.Since the column decoder 160 is used in common with the write circuit 170, the column decoder 160 is not separately added, and is illustrated for better understanding of the read circuit.

상기 GBL0, GBL1을 0V 전압으로 프리차지(pre-charge)하기 위한 N-채널 MOS 트랜지스터(830,836)가 있으며 상기 BL0, BL1의 전기적인 상태가 GBL0,GBL1으로 전달되어 저장된 데이터를 판독하는 센스 증폭기(810,816)가 있다.There are N-channel MOS transistors 830 and 836 for precharging the GBL0 and GBL1 to 0V voltage, and a sense amplifier for transmitting the electrical state of the BL0 and BL1 to the GBL0 and GBL1 to read the stored data. 810,816.

본 발명에 따른 상기 메모리 어레이(50)에서 프로그램 및 읽기 동작은 앞에서 상술된 바와 같고 메모리 어레이(50)를 구동하는 주변회로인 로우 디코더(150), 컬럼 디코더(160), 쓰기 회로(170), 읽기 회로(180), 제어기(120), 입출력기(130), VPP 생성기(190), 전압공급기(110) 등이 함께 집적하여 전체적인 메모리 장치가 구성된다. 이와 관련하여 본 발명의 일 실시예를 통하여 상세하게 설명될 것이다.In the memory array 50 according to the present invention, the program and read operations are as described above, and the row decoder 150, the column decoder 160, the write circuit 170, which are peripheral circuits driving the memory array 50, The read circuit 180, the controller 120, the input / output unit 130, the VPP generator 190, the voltage supply 110, and the like are integrated together to form an overall memory device. In this regard will be described in detail through an embodiment of the present invention.

본 발명에 따른 일 실시예에 따른 상기 센스 증폭기(810,816)는 SAE가 로직 레벨 '1'이 되면 동작하여 기준 전압인 VREF와 입력신호(GBL0,GBL1)의 전압과의 전압차이를 증폭한 다음 래치(latch)하여 출력단자로(RD0,RD1) 출력한다. According to an embodiment of the present invention, the sense amplifiers 810 and 816 operate when SAE reaches a logic level '1' to amplify a voltage difference between a reference voltage VREF and voltages of the input signals GBL0 and GBL1 and then latch. (latch) and output (RD0, RD1) to the output terminal.

상기 센스 증폭기(810,816)에 대한 회로로서 래치(latch)형 센스 증폭기가 바람직한 예가 될 수 있다. 상기 관련된 센스 증폭기에 대해 이미 공지된 바, 여기에서 자세하게 설명하지 않는다. As a circuit for the sense amplifiers 810 and 816, a latch type sense amplifier may be a preferable example. The related sense amplifiers are already known and are not described in detail here.

상기 센스 증폭기(810,816)의 입력신호(GBL0,GBL1)가 저장된 데이터가 '0' 인경우 0V 전압에서 'VCC - Vtn(N-채널 문턱 전압)' 전압으로 바뀌고 저장된 데이터가 '1'인 경우 0V 전압에서 거의 변화없이 유지된다. When the data stored in the input signals GBL0 and GBL1 of the sense amplifiers 810 and 816 is '0', the voltage is changed from 0 V to 'VCC-Vtn (N-channel threshold voltage)' and 0V when the stored data is '1'. It remains almost unchanged in voltage.

따라서 상기 VREF는 'VCC - Vtn(N-채널 문턱 전압)'의 반값으로 취할 수 있으나 고속 동작을 위해서 보다 작은 값을 취할 수도 있다. Therefore, the VREF may be taken as half the value of 'VCC-Vtn (N-channel threshold voltage)' but may be smaller for high speed operation.

본 발명의 일 실시예에서 VREF가 0.2V 전압인 경우를 예로 하여 설명한다. 상기 VREF는 VREF 생성기(850)로부터 제공된다. SAE가 로직 레벨 '1'이 되면 센스 증폭기가 동작하여 GBL0 > 0.2V 이면 GBL0 > VREF 가 되어 RD0는 로직 레벨 '0'이 되고 GBL0 < 0.2V 이면 RD0는 로직 레벨 '1'이 된다.In the embodiment of the present invention, the case where VREF is a voltage of 0.2V will be described as an example. The VREF is provided from the VREF generator 850. When SAE is at logic level '1', the sense amplifier operates and GBL0> 0.2V and GBL0> VREF. RD0 becomes logic level '0' and when GBL0 <0.2V, RD0 becomes logic level '1'.

읽기 동작과 관련하여 도 11에 읽기 사이클 타이밍도가 도시되어 있다. A read cycle timing diagram is shown in FIG. 11 in connection with a read operation.

WL3가 선택되어 로직 레벨 '1'이 되기 전에 PRE이 로직 레벨 '1'이 되어 프리차지(pre-charge) 트랜지스터(830,836)에 의해 GL0,GL1이 0V 전압로 프리차지(pre-charge)된다. Before WL3 is selected and becomes logic level '1', PRE becomes logic level '1' and precharges pre-charge GL0 and GL1 to 0V by pre-charge transistors 830 and 836.

상기 WL3가 선택되어 로직 레벨 '1'이 되면 WL3 및 BL0와 접속된 액세스 트랜지스터(321)가 도통 상태가 되어 저장 트랜지스터(405)의 드레인(415)이 게이트와 저항성 경로가 생성되어 있어서 VSG에 인가된 VCC 전압이 저항성 경로와 액세스 트랜지스터(321)통해 BL0에 공급된다. When the WL3 is selected and the logic level is '1', the access transistor 321 connected to the WL3 and the BL0 is in a conductive state so that the drain 415 of the storage transistor 405 has a gate and a resistive path, and is applied to the VSG. The VCC voltage is supplied to BL0 through the resistive path and the access transistor 321.

결국 BL0 및 GBL0가 액세스 트랜스터가 N-채널이므로 문턱 전압만큼 줄어든 'VCC - Vtn(N-채널 문턱 전압)' 전압으로 WL3가 선택된 동안에 상승한다. 본 발명의 실시예에서 상기 GBL0가 0.5V 전압으로 상승한다고 가정한다.Eventually, BL0 and GBL0 rise while WL3 is selected as the 'VCC-Vtn (N-channel threshold voltage)' voltage, which is reduced by the threshold voltage since the access transmitter is an N-channel. In an embodiment of the present invention, it is assumed that the GBL0 rises to a voltage of 0.5V.

또한 상기 WL3가 선택이 되어 로직 레벨 '1'이 되면 WL3 및 BL1과 접속된 액세스 트랜지스터(326)의 채널이 도통 상태가 되어 저장 트랜지스터(406)의 드레인(416)이 게이트와 저항성 경로가 없는 상태이므로 BL1과 서로간에 전하이동이 일어나지만 BL1의 기생 캐퍼시턴스(capacitance)가 상대적으로 드레인(416) 보다 매우 큼으로 BL1 및 GBL1의 전압은 큰 변화없이 0V 전압과 유사한 전압으로 된다. In addition, when the WL3 is selected and the logic level is '1', the channel of the access transistor 326 connected to the WL3 and BL1 is in a conductive state, and the drain 416 of the storage transistor 406 has no gate and a resistive path. Therefore, charge transfer occurs between BL1 and BL1, but the parasitic capacitance of BL1 is much larger than that of the drain 416, so that the voltages of BL1 and GBL1 become voltages similar to 0V without significant change.

도 10에 도시된 바와 같이 SAE가 로직 레벨 '1'이 되면 센스 증폭기(810)에 의해 GBL0가 0.5V 전압으로 0.2V 전압인 VREF보다 크므로 RD0는 로직 레벨 '0'으로 래치되어 출력되고 센스 증폭기(816)에 의해 GBL1이 0V 전압으로 0.2V 전압인 VREF보다 작으므로 RD1은 로직 레벨 '1'로 래치되어 출력된다. As shown in FIG. 10, when the SAE becomes the logic level '1', the RD0 is latched to the logic level '0' and output by the sense amplifier 810 because the GBL0 is greater than the VREF, which is a voltage of 0.2V at a voltage of 0.5V. RD1 is latched to a logic level '1' and outputted because GBL1 is smaller than VREF, which is a voltage of 0.2V at 0V by the amplifier 816.

이어서 WL3가 0V 전압이 되고 SAE가 로직 레벨 '0'으로 되면서 센스 증폭기(810,816)의 동작이 끝나게 된다. Subsequently, the operation of the sense amplifiers 810 and 816 is terminated when WL3 becomes the 0V voltage and the SAE becomes the logic level '0'.

즉 PRE가 로직 레벨 '1'이 되어 GBL0,GBL1은 다시 0V 전압으로 프라차지(pre-charge)되면서 읽기 사이클 동작이 마무리 된다.That is, PRE becomes logic level '1', and GBL0 and GBL1 are precharged to the 0V voltage again, thus completing the read cycle operation.

본 발명에 따른 일 실시예로 전체적인 메모리 장치의 구성은 도 11에 도시된 바와 같다. 간단히 구성을 살펴본다. According to an embodiment of the present invention, the overall memory device is illustrated in FIG. 11. Let's briefly look at the configuration.

앞에서 상술된 메모리 어레이(50)가 있고 메모리 어레이(50)에서 필요한 VSG 버스(VSG0,VSG1,VSG2, ...)와 VSB를 생성하는 전압공급기(110)가 있다. There is a memory array 50 described above, and there is a VSG bus (VSG0, VSG1, VSG2, ...) and a voltage supply 110 that generates VSB in the memory array 50.

상기 전압공급기(110)는 고전압 전원인 VPP가 필요하며 또한 VSG 버스의 개별 선택을 위해 로우 디코딩 정보가 필요하다. The voltage supply 110 requires a high voltage power supply, VPP, and also requires low decoding information for individual selection of the VSG bus.

따라서 로우 디코더(150) 의 디코딩 출력신호가 전압공급기(110)에 연결되어 있다. VPP 생성기(190)가 있어 VPP를 생성하고 상기 전압공급기(110)에 공급한다.Therefore, the decoding output signal of the row decoder 150 is connected to the voltage supply 110. There is a VPP generator 190 to generate VPP and supply it to the voltage supply 110.

또한 상기 메모리 어레이(50)에서 워드라인을 선택하는 로우 디코더(150)가 있고 비트라인을 선택하는 컬럼 디코더(160)가 있다. There is also a row decoder 150 for selecting a word line in the memory array 50 and a column decoder 160 for selecting a bit line.

상기 로우 디코더(150) 및 컬럼 디코더(160)는 입출력기(130)로 부터 어드레스 버스를 공급받고 제어기(120)에 의해 제어되면서 어드레스를 디코딩한다. The row decoder 150 and the column decoder 160 receive an address bus from the input / output unit 130 and are controlled by the controller 120 to decode the address.

데이터 쓰기 동작에 필요한 쓰기 회로(170)가 있으며 쓰기 회로(170)는 입출력기(130)로부터 데이터 버스를 공급받고 제어기(120)의 제어에 의해 글로벌 비트라인 버스(GBL0,GBL1,GBL2, ...)인 GBL에 전달한다. There is a write circuit 170 necessary for a data write operation. The write circuit 170 receives a data bus from the input / output unit 130 and controls the global bit line buses GBL0, GBL1, GBL2, .. To GBL.

또한 데이터 읽기 동작에 필요한 읽기 회로(180)가 있다. 저장된 데이터가 글로벌 비트라인 버스(GBL0,GBL1,GBL2, ...)인 GBL로 전달되며 센스 증폭기가 GBL의 전기적인 상태를 감지, 증폭하여 디지탈 신호로 바꾸어 입출력기(130)에 전달된다. There is also a read circuit 180 required for the data read operation. The stored data is transmitted to GBL which is a global bit line bus (GBL0, GBL1, GBL2, ...), and a sense amplifier senses and amplifies the electrical state of the GBL, converts it into a digital signal, and delivers the input / output unit 130.

상기 입출력기(130)는 외부와 내부를 인터페이스(interface)하며 상기 제어기(120)는 입출력기(130)에 공급받은 쓰기와 읽기 동작에 필요한 명령을 받고 그 명령을 세부적으로 해석하여 관련 회로를 제어한다.The input / output unit 130 interfaces the outside and the inside, and the controller 120 receives a command necessary for the write and read operations supplied to the input / output unit 130 and interprets the command in detail to control related circuits. do.

상기 본 발명의 일 실시예에 따른 상기 메모리 장치의 구성에서 살펴본 바와 같이 로우 디코더(150), 컬럼 디코더(160), 그리고 쓰기 회로(170)에서 VPP 전압, 즉 고전압에 대한 사용이 전혀 없이 실시된 것이다.As described in the configuration of the memory device according to the embodiment of the present invention, the row decoder 150, the column decoder 160, and the write circuit 170 may be implemented without any use of a VPP voltage, that is, a high voltage. will be.

본 발명의 일 실시예에 따른 상기 메모리 장치의 구성에서 변형하여 실시될 수 있는 바, OTP(one time programmable) 메모리 장치에 국한되지 않고 DRAM이나 SRAM 등 각종 반도체 메모리 장치에서 사용되고 있는 리던던시 리페어(redundancy repair)에 퓨즈(fuse)를 포함하여 대체하여 실시될 수 있다.
According to an embodiment of the present invention, the memory device may be modified and implemented, and is not limited to a one time programmable (OTP) memory device, and a redundancy repair used in various semiconductor memory devices such as DRAM and SRAM may be used. It can be implemented by replacing the fuse (fuse).

전술한 발명의 상세한 설명에서 적어도 하나의 실시예가 제시되었지만, 수많은 실시예가 가능함이 인지되어야 할 것이다. 상기 실시예들은 단지 예시일뿐이며 본 발명의 범위,응용, 또는 구성을 한정하고자 의도된 것이 아님이 인지되어야 할 것이다. While at least one embodiment has been presented in the foregoing detailed description, it should be appreciated that numerous embodiments are possible. It should be appreciated that the above embodiments are merely exemplary and are not intended to limit the scope, application, or configuration of the present invention.

15, 915 : 반도체 기판 16, 916 : 소스 영역
17, 917 : 드레인 영역 25, 925 : 측벽 스페이서
35, 935 : 산화막 40, 940 : 게이트
36, 37, 936, 937 : 저항성 경로
110 : 전압공급기 120 : 제어기
130 : 입출력기 150 : 로우 디코더
160 : 컬럼 디코더 170 : 쓰기 회로
180 : 읽기 회로 190 : VPP 생성기
201, 202, 305, 321, 326, 901, 902 : 액세스 트랜지스터
200, 405, 406, 505, 900 : 저장 트랜지스터
210, 910 : 메모리 셀
216, 926 : 소스 전극 217, 927 : 드레인 전극
256, 425, 426, 956 : 저장 트랜지스터의 소스
257, 415, 416, 957 : 저장 트랜지스터의 드레인
710, 716 : 인버터
720, 726 : 풀다운 트랜지스터 730, 736 : 패스 트랜지스터
740, 746, 830, 836 : 프리차지 트랜지스터
750, 756 : 트랜스미션 게이트 810, 816 : 센스 증폭기
850 : VREF 생성기15, 915: semiconductor substrate 16, 916: source region
17, 917: drain region 25, 925: sidewall spacer
35, 935: oxide film 40, 940: gate
36, 37, 936, 937: resistant path
110: voltage supply 120: controller
130: input and output 150: low decoder
160: column decoder 170: write circuit
180: read circuit 190: VPP generator
201, 202, 305, 321, 326, 901, 902: access transistor
200, 405, 406, 505, 900: storage transistor
210, 910: memory cells
216 and 926: source electrode 217 and 927: drain electrode
256, 425, 426, 956: source of storage transistors
257, 415, 416, 957: drain of storage transistor
710, 716: Inverter
720, 726: pull-down transistor 730, 736: pass transistor
740, 746, 830, 836: precharge transistor
750, 756: Transmission gates 810, 816: Sense amplifiers
850: VREF Generator

Claims

게이트에 접속된 VSG와 소스 전극과 드레인 전극은 하기 액세스 MOS 트랜지스터의 소스에 연결되는 저장 MOS 트랜지스터와;
상기 게이트와 전압차를 최소화하고 전류 경로를 차단하여 상기 게이트와 채널영역 간의 산화막에서 유발될 수 있는 게이트 브레이크다운(gate breakdown)을 방지하기 위한 반도체 기판 전극(VSB)과;
드레인은 비트라인(BL)에 공통으로 접속되며, 게이트는 워드라인(WL0, WL1)에 각각 접속되는 액세스 MOS 트랜지스터;로 구성되는 것을 특징으로 하는 앤티퓨즈를 기반으로 하는 반도체 메모리 장치.The VSG connected to the gate, the source electrode and the drain electrode include a storage MOS transistor connected to a source of the following access MOS transistor;
A semiconductor substrate electrode (VSB) for minimizing the gate voltage difference and blocking a current path to prevent a gate breakdown that may be caused in the oxide film between the gate and the channel region;
A drain is connected in common to the bit line (BL), the gate is an anti-fuse-based semiconductor memory device, characterized in that consisting of; an access MOS transistor connected to each of the word lines (WL0, WL1).

제1항에 있어서,
프로그램 동작일때 상기 VSG에 고전압이 공급되고 VSB는 VCC 전압과 고전압 사이의 전압이 공급되거나 플로팅 상태(floating state)가 되며 BL은 0V 전압이 인가되는 것을 특징으로 하는 앤티퓨즈를 기반으로 하는 반도체 메모리 장치.The method of claim 1,
In the program operation, the high voltage is supplied to the VSG, the VSB is supplied with a voltage between the VCC voltage and the high voltage or is in a floating state, and the BL is an antifuse-based semiconductor memory device. .

제1항에 있어서,
상기 WL0 혹은 WL1이 선택되어 로직 레벨 '1'이 되면 선택된 워드라인(WL0 혹은 WL1)과 접속된 상기 액세스 MOS 트랜지스터의 채널이 도통 상태가 되어, 상기 액세스 MOS 트랜지스터와 직렬 연결된 상기 저장 MOS 트랜지스터의 소스나 드레인이 BL과 같은 전압이 되는 것을 특징으로 하는 앤티퓨즈를 기반으로 하는 반도체 메모리 장치.The method of claim 1,
When the WL0 or WL1 is selected and the logic level is '1', the channel of the access MOS transistor connected to the selected word line WL0 or WL1 is in a conductive state, so that the source of the storage MOS transistor connected in series with the access MOS transistor. The semiconductor memory device based on the anti-fuse, characterized in that the drain is the same voltage as BL.

제1항에 있어서,
상기 앤티퓨즈를 기반으로 하는 반도체 메모리 장치는 컬럼 디코더(column decoder)를 더 포함하고, 상기 컬럼 디코더는,
게이트에 VCC 및 0V 전압으로 인가되는 트랜스미션 게이트와;
GBL0, GBL1을 VCC 전압으로 프리차지(pre-charge)하고, WPB 신호를 받아 제어되는 트랜지스터들;로 구성되되,
상기 GBL0, GBL1은 쓰기 회로의 제어 및 데이터에 따라 0V 전압이나 플로팅 상태(floating state)를 갖게 되고, WD0, WD1이 데이터 입력신호로서 인버터를 거쳐서 풀다운(pull-down) 트랜지스터 및 패스(pass) 트랜지스터들을 통하여 상기 GBL0, GBL1이 각각 프로그램이 되게 하기 위해 0V 전압이나 프로그램 방지를 위해 플로팅 상태(floating state)를 갖게 하고, 컬럼 디코더에 의해 선택된 BL0, BL1에 전달되는 것을 특징으로 하는 앤티퓨즈를 기반으로 하는 반도체 메모리 장치.The method of claim 1,
The semiconductor memory device based on the antifuse further includes a column decoder, and the column decoder includes:
A transmission gate applied to the gate at a voltage of VCC and 0V;
Transistors that are precharged to GBL0 and GBL1 to a VCC voltage and controlled by receiving a WPB signal;
The GBL0 and GBL1 have a 0V voltage or a floating state according to the control and data of the write circuit, and the WD0 and WD1 are pull-down transistors and pass transistors through the inverter as data input signals. Based on the anti-fuse, characterized in that the GBL0, GBL1 has a floating state for 0V voltage or program protection to be programmed, respectively, and is transmitted to BL0, BL1 selected by a column decoder. A semiconductor memory device.

제1항에 있어서,
선택된 상기 저장 MOS 트랜지스터의 저장상태에 의해 비트라인의 전기적인 상태를 감지, 증폭할 수 있는 센스 증폭기(sense amplifier)에 의해 디지탈 데이터로 전환되는 것을 특징으로 하는 앤티퓨즈를 기반으로 하는 반도체 메모리 장치.The method of claim 1,
And converting the digital data into digital data by a sense amplifier capable of sensing and amplifying an electrical state of a bit line by a storage state of the selected storage MOS transistor.

제4항에 있어서,
상기 컬럼 디코더를 통하여 GBL0,GBL1과 연결되어 있으며 컬럼 디코딩에 의해 선택되는 비트라인(BL0,BL1)과;
상기 GBL0, GBL1을 0V 전압으로 프리차지(pre-charge)하기 위한 MOS 트랜지스터와;
상기 BL0, BL1의 전기적인 상태가 GBL0,GBL1으로 전달되어 저장된 데이터를 판독하는 센스 증폭기;가 더 포함되되, 상기 센스 증폭기는 SAE가 로직 레벨 '1'이 되면 동작하여 기준 전압인 VREF와 입력신호(GBL0,GBL1)의 전압과의 전압차이를 증폭한 다음 래치(latch)하여 출력단자로(RD0,RD1) 출력하는 것을 특징으로 하는 앤티퓨즈를 기반으로 하는 반도체 메모리 장치.The method of claim 4, wherein
A bit line (BL0, BL1) connected to GBL0, GBL1 through the column decoder and selected by column decoding;
A MOS transistor for precharging the GBL0 and GBL1 to a voltage of 0V;
And a sense amplifier configured to read the stored data by transmitting the electrical states of the BL0 and BL1 to the GBL0 and GBL1. The sense amplifier may be operated when the SAE becomes a logic level '1', and thus the reference voltage VREF and the input signal. An anti-fuse-based semiconductor memory device, characterized in that the voltage difference between the voltages of (GBL0, GBL1) is amplified and then latched to be output to the output terminals (RD0, RD1).

제6항에 있어서,
상기 센스 증폭기에 대한 회로는 래치(latch)형 센스 증폭기인 것을 특징으로 하는 앤티퓨즈를 기반으로 하는 반도체 메모리 장치.The method of claim 6,
And the circuit for the sense amplifier is a latch type sense amplifier.

게이트에 접속된 VSG와 소스 전극과 드레인 전극은 하기 액세스 MOS 트랜지스터의 소스에 연결되는 저장 MOS 트랜지스터와; 상기 게이트와 전압차를 최소화하고 전류 경로를 차단하여 상기 게이트와 채널영역 간의 산화막에서 유발될 수 있는 게이트 브레이크다운(gate breakdown)을 방지하기 위한 반도체 기판 전극(VSB)과; 드레인은 비트라인(BL)에 공통으로 접속되며, 게이트는 워드라인(WL0, WL1)에 각각 접속되는 액세스 MOS 트랜지스터;로 이루어진 반도체 메모리가 행렬 구조로 배열된 메모리 어레이와;
상기 메모리 어레이에서 필요한 VSG 버스와 VSB를 생성하는 전압공급기와;
상기 전압공급기에 디코딩 출력신호가 연결되고, 상기 메모리 어레이에서 워드라인을 선택하는 로우 디코더와;
VPP를 생성하여 상기 전압공급기에 공급하는 VPP 생성기와;
비트라인을 선택하는 컬럼 디코더와;
입출력기로 부터 데이터 버스를 공급받고 제어기의 제어에 의해 글로벌 비트라인 버스인 GBL에 전달하는 쓰기 회로와;
저장된 데이터가 글로벌 비트라인 버스인 GBL로 전달되며 센스 증폭기가 GBL의 전기적인 상태를 감지, 증폭하여 디지탈 신호로 바꾸어 입출력기에 전달하는 데이터 읽기 동작에 필요한 읽기 회로;
를 포함하여 구성되는 것을 특징으로 하는 앤티퓨즈를 기반으로 하는 반도체 메모리 장치.The VSG connected to the gate, the source electrode and the drain electrode include a storage MOS transistor connected to a source of the following access MOS transistor; A semiconductor substrate electrode (VSB) for minimizing the gate voltage difference and blocking a current path to prevent a gate breakdown that may be caused in the oxide film between the gate and the channel region; A drain having a drain connected in common to the bit line BL, and a gate connected to the word lines WL0 and WL1 respectively; a memory array having a semiconductor memory arranged in a matrix structure;
A voltage supply for generating the required VSG bus and VSB in the memory array;
A row decoder having a decoding output signal coupled to the voltage supply and selecting a word line in the memory array;
A VPP generator for generating VPP and supplying the voltage to the voltage supplier;
A column decoder for selecting a bit line;
A write circuit which receives a data bus from an input / output unit and transfers the data bus to GBL, which is a global bit line bus, under the control of a controller;
A read circuit for transmitting data to a GBL which is a global bit line bus and having a sense amplifier detecting and amplifying an electrical state of the GBL, converting the digital state into a digital signal, and transferring the data to an input / output unit;
The semiconductor memory device based on the anti-fuse, characterized in that comprising a.

제1항에 있어서,
상기 액세스 MOS 트랜지스터 및 상기 저장 MOS 트랜지스터는 얇은 산화막 트랜지스터로 구성되는 것을 특징으로 하는 앤티퓨즈를 기반으로 하는 반도체 메모리 장치. The method of claim 1,
And the access MOS transistor and the storage MOS transistor are formed of thin oxide transistors.