KR101094902B1 - 멀티 비트 상변화 메모리 장치 - Google Patents

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Abstract

멀티 비트 상변화 메모리 장치 및 그 구동방법을 개시한다. 개시된 본 발명의 멀티 비트 상변화 메모리 장치는 반도체 기판, 상기 반도체 기판 상부에 순차적으로 교차 적층되도록 형성되며, 일 표면에 상변화 도전 라인을 구비하는 복수의 상변화 패턴, 상기 반도체 기판과 최하부의 상변화 패턴 사이 및 상기 상변화 패턴들 사이에 각각 설치되어 상기 반도체 기판과 최하부의 상변화 패턴 및 상기 상하로 적층된 상변화 패턴간을 선택적으로 도통시키는 바이폴라 트랜지스터, 및 상기 바이폴라 트랜지스터와 상기 상변화 패턴 사이에 각각 개재되는 히팅 전극을 포함하며, 상기 반도체 기판은 상기 최하부의 상변화 패턴과 직교하는 방향으로 연장되는 액티브 영역을 포함한다.
멀티, 상변화, 교차, 적층

Description

멀티 비트 상변화 메모리 장치{Multi Bit Phase Change Random Access Memory Device}
본 발명은 멀티 비트 상변화 메모리 장치에 관한 것으로, 보다 구체적으로는 교차 적층된 복수의 상변화 패턴을 구비하는 멀티 비트 상변화 메모리 장치에 관한 것이다.
일반적으로, 상변화 물질이라 함은 온도에 따라 그것의 결정 상태가 변화되는 막이다. 이러한 상변화 물질은 그것의 상태가 결정질이냐 비정질이냐에 따라 그것의 저항이 변경된다. 그러므로, 이러한 상변화 물질을 메모리 장치에 저장 매체로 이용할 수 있으며, 이렇게 상변화 물질을 갖는 메모리 장치를 상변화 메모리 장치라 하고 있다.
일반적인 상변화 메모리 장치는 복수의 워드라인, 그와 교차하여 단위 메모리 셀을 한정하는 복수의 비트 라인, 워드라인을 선택하는 스위칭 소자, 및 스위칭 소자에 의해 데이터를 저장하는 상변화 소자로 구성될 수 있다.
스위칭 소자는 예컨대, 다이오드로 구성될 수 있고, 상변화 장치는 하부 전극, 상변화 물질막, 및 상부 전극으로 구성될 수 있고, 상변화 장치의 하부 전극은 다이오드와 전기적으로 연결된다.
이와 같은 상변화 메모리 장치는 이론적으로 상변화 물질막의 결정 상태에 따라, "0" 및 "1" 외에 중간 상태의 값을 얻을 수 있는 것으로 보고되고 있다.
그러나, 실제로 멀티 비트형 상변화 메모리 장치를 구현하기 위해서는 기존의 상변화 메모리 장치와는 다른 방식으로 구동되어야 한다.
즉, 멀티 비트형 상변화 메모리 장치에 사용될 상변화 물질은 비정질에서 결정질, 또는 결정질에서 비정질 상태로 변화하는 현상이, 인가되는 전기적 또는 열적 에너지에 대해 소정의 선형 특성을 보여야 한다. 만일, 이 현상이 선형적으로 이루어지지 않는 상변화 재료를 메모리 장치에 적용하는 경우, 중간 상태의 정보를 리드(read) 또는 라이트(write)하는 과정에서 동작 조건을 결정하여야 하므로, 장치를 구동하는데 있어서 매우 복잡한 주변 회로가 요구된다.
따라서, 본 발명의 목적은 새로운 상변이 물질의 요구 및 복잡한 주변 회로의 구성 없이 멀티 비트 메모리를 구현할 수 있는 멀티 비트 상변화 메모리 장치를 제공하는 것이다.
삭제
상기한 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 상변화 메모리 장치는, 서로 교차하도록 적층배열되는 복수의 상변화 패턴들, 및 상기 상하 상변화 패턴들 사이에 각각 개재되어 상기 상변화 패턴들에 선택적으로 전류를 제공하는 스위칭 소자를 포함한다.
또한, 본 발명의 다른 실시예에 따른 상변화 메모리 장치는, 반도체 기판, 상기 반도체 기판 상부에 순차적으로 교차 적층되도록 형성되며, 일 표면에 상변화 도전 라인을 구비하는 복수의 상변화 패턴, 상기 반도체 기판과 최하부의 상변화 패턴 사이 및 상기 상변화 패턴들 사이에 각각 설치되어 상기 반도체 기판과 최하부의 상변화 패턴 및 상기 상하로 적층된 상변화 패턴간을 선택적으로 도통시키는 바이폴라 트랜지스터, 및 상기 바이폴라 트랜지스터와 상기 상변화 패턴 사이에 각각 개재되는 히팅 전극을 포함하며, 상기 반도체 기판은 상기 최하부의 상변화 패턴과 직교하는 방향으로 연장되는 액티브 영역을 포함한다.
상기 상변화 도전 라인은 백금(pt), 텅스텐(W) 및 티타늄 텅스텐(TiW) 중 하나로 형성될 수 있다.
상기 상변화 패턴은 홀수 층만큼 적응되어, 상기 최상부의 상변화 패턴이 상기 액티브 영역과 직교를 이루도록 형성될 수 있다. 한편, 상기 상변화 패턴이 짝수 층만큼 적응되어 상기 최상부의 상변화 패턴이 상기 액티브 영역과 평행을 이루는 경우, 상기 최상부의 상변화 패턴 상부에 그것과 직교하도록 버퍼의 도전 라인이 더 형성될 수 있다.
상기 바이폴라 트랜지스터는 n형의 반도체 층으로 구성된 컬렉터, p형 의 반도체층으로 구성된 베이스, 및 n형의 반도체층으로 구성된 에미터가 순차적으로 적층되어 구성될 수 있다. 이때, 상기 바이폴라 트랜지스터의 베이스와 각각 전기적으로 연결되어 상기 바이폴라 트랜지스터 각각에 구동 개시 전압을 전달하는 베이스 라인을 더 포함할 수 있다. 상기 베이스 라인은 상기 바이폴라 트랜지스터의 상기 베이스 양측으로 부터 상기 해당 베이스 라인과 인접하여 상부에 위치하는 상기 상변화 패턴과 평행한 방향으로 연장될 수 있다.
한편, 상기 반도체 기판으로부터 홀수번째에 위치하는 상기 바이폴라 트랜지스터 베이스 라인에 공통적으로 제 1 전압이 인가되고, 상기 반도체 기판으로부터 짝수번째 위치하는 상기 바이폴라 트랜지스터의 베이스 라인에 공통적으로 제 2 전압이 인가될 수 있다.
상기 히팅 전극은 매립 금속막, 및 그것의 양측벽과 바닥부를 둘러싸도록 형성되는 베리어 금속막을 포함할 수 있으며, 상기 히팅 전극은 상기 바이폴라 트랜 지스터의 상부 단면적 보다 좁은 단면적을 가질 수 있다.
또한, 본 발명의 또 다른 실시예에 따르면, 반도체 기판상에 서로 교차하도록 적층배열되는 복수의 상변화 패턴들, 및 상기 상하 상변화 패턴들 사이에 각각 개재되어 상기 상변화 패턴들에 선택적으로 전류를 제공하는 스위칭 소자를 포함하는 멀티 비트 상변화 메모리 장치는, 상기 최하부의 상변화 패턴과 상기 최상부의 상변화 패턴을 상변이하여 리드 동작을 수행하고, 상기 복수의 상변화 패턴을 선택적으로 상변이시켜, 전체 상변화 패턴들의 유효저항을 측정함으로써 라이트 동작을 수행할 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 제 1 전압에 의해 구동되는 복수의 제 1 스위칭 소자, 상기 제 1 스위칭 소자 각각과 연결되는 복수의 제 1 셋/리셋 저항, 제 2 전압에 의해 구동되는 복수의 제 2 스위칭 소자, 상기 제 2 스위칭 소자 각각과 연결되면서 상기 제 1 셋/리셋 저항과 직렬로 연결되는 복수의 제 2 셋/리셋 저항, 및 상기 제 1 및 제 2 셋/리셋 저항 중 선택되는 셋/리셋 저항에 각각 설치되어 소정의 전압을 선택적으로 제공하는 서브 스위치를 포함하는 멀티 비트 상변화 메모리 장치는 상기 제 1 및 제 2 전압의 인에이블/디스에이블 조합 및 상기 서브 스위치의 선택적인 온/오프에 의해 의 유효 저항을 가변시키므로써, 멀티 비트를 실현할 수 있다.
이와 같은 본 발명의 실시예에 따른 상변화 메모리 장치는 스트라이프 형태로 연장되는 상변화 패턴을 교차 적층하면서, 그 사이에 상변화 패턴에 선택적으로 전류를 가하기 위한 스위칭 소자를 설치하도록 구성된다.
이에 따라, 상변화 패턴들이 층을 달리하여 형성되었으므로, 상변화 패턴으로 구성되는 셋/리셋 저항이 회로상으로 모두 직렬로 연결된 형태를 취하게 되고, 상기 스위칭 소자에 의해 상기 셋/리셋 저항에 선택적으로 전류(전압)이 인가됨에 의해, 셋/리셋 저항의 다양한 상변화를 유도할 수 있다. 그러므로, 셋/리셋의 유효 저항이 "0", "1" 이외의 다양한 저항값을 얻어낼 수 있어, 새로운 상변화 물질의 도입 및 면적의 큰 증대 없이 상변화 메모리 장치의 멀티 비트를 실현할 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
본 실시예에 따른 상변화 메모리 장치는 상변화 물질로 구성된 상변화 패턴을 교차, 적층시키므로써, 상변화 메모리 장치의 멀티 비트를 실현할 것이다. 아울러, 적층되는 상변화 패턴의 교차 부근에 스위칭 소자를 설치하므로써, 선택적인 멀티 비트를 실현할 수 있을 것이다.
이와 같은 멀티 비트형 상변화 메모리 장치를 도 1 및 도 2를 참조하여 설명하도록 한다.
도 1 및 도 2를 참조하면, 멀티 비트형 상변화 메모리 장치(100)는 반도체 기판(101) 상에 순차적으로 교차,적층되는 복수의 상변화 패턴들(135,170,210)을 포함할 수 있다.
반도체 기판(101)은 일방향으로 연장되는 액티브 영역(110)을 갖는다. 여기 서, 반도체 기판(101)은 실리콘(Si) 기판, 실리콘저머늄(SiGe) 기판 또는 SOI(Silicon on insulator) 기판이 이용될 수 있다. 액티브 영역(110)은 예를 들어, 고농도 n형의 불순물 영역으로 구성될 수 있으며, 액티브 영역(110)은 소자 분리막(105)에 의해 한정된다.
복수의 상변화 패턴들(135,170,210)은 예컨대, 스트라이프(stripe) 형상을 가질 수 있으며, 상하 일정 간격 거리를 두고 적층된다. 그 중 반도체 기판(101)측에 인접하게 형성되는 제 1 상변화 패턴(135, 최하부 상변화 패턴)은 액티브 영역(110)의 연장 방향과 직교하는 방향으로 연장되고, 제 2 및 제 3 상변화 패턴들(170,210)은 그것의 상부 및/또는 하부에 위치하는 제 1 및 제 3 상변화 패턴(135,210)과 각각 직교를 이루도록 배치된다. 제 1 상변화 패턴(135)은 반도체 기판(101)의 액티브 영역(101)과 전기적으로 연결되며, 제 2 상변화 패턴(135)은 제 1 및 제 3 상변화 패턴(135,210)과 전기적으로 연결된다. 이러한 상변화 패턴들(135,170,210)로는 GaSb, InSb, InSe, Sb2Te3, GeTe와 같은 2원소 화합물; GeSbTe, GaSbTe, InSbTe, SnSb2Te4, InSbTe와 같은 3원소 화합물; 및 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2와 같은 4원소 화합물 중 선택되는 하나의 물질이 이용될 수 있다.
상변화 패턴들(135,170,210)은 신호 전달이 용이하도록 그것의 일 표면에 도전 라인(137,175,215)을 더 포함할 수 있다. 본 실시예에서는 상기 도전 라인(137,175,215)을 상변화 도전 라인이라 칭할 것이며, 상기 상변화 도전 라인(137,175,215)은 예를 들어 상변화 패턴(135,170,210) 상부에 위치할 수 있다. 상변화 도전 라인(137,175,215)은 도전 특성이 탁월한 금속막, 백금(pt), 텅스텐(W) 또는 티타늄 텅스텐(TiW)이 이용될 수 있다.
상기 상변화 패턴들(135,170,210)은 인접하게 배치되는 상변화 패턴(135,170,210)과 직교를 이루도록 배치되는 규칙을 가지고 배열된다. 이때, 최상부에 위치하는 상변화 패턴(135,170,210)은 액티브 영역(110)과 직교를 이루는 방향으로 연장되도록 배치됨이 바람직하다. 그러기 위하여는 상변화 패턴(135,170,210)이 홀수층 만큼 적층될 것이 요구된다. 이는 이후 상변화 메모리 장치의 리드(read) 및 라이트(write) 동작시, 각 도전 라인에 신호 인가가 용이하게 만들기 위함이다. 만일, 상변화 패턴(135,170,210)이 짝수층만큼 적층되는 경우, 최상부와 최하부의 신호 전달이 용이해질 수 있도록, 도 7에 도시된 바와 같이, 최상부의 상변화 도전 라인(도 7에서는 175) 상부에 상기 최상부의 상변화 도전 라인(175)과 직교하면서 소정 부분 전기적으로 연결된 버퍼 도전 라인(250)을 추가로 형성하여야 한다.
이때, 반도체 기판(101)과 제 1 상변화 패턴(135) 사이, 제 1 상변화 패턴(135)과 제 2 상변화 패턴(170) 사이 및 제 2 상변화 패턴(170)과 제 3 상변화 패턴(210) 사이에는 절연막(115,128,146,157,160,180,188,198)이 개재되어, 서로 간을 절연시킨다.
액티브 영역(110)과 제 1 상변화 패턴(135) 및 제 2 및 제 3 상변화 패턴들(170,210) 사이에, 상변화 패턴(135,170,210)들을 선택적으로 상변이시키기 위한 스위칭 소자(sw1,sw2,sw3)가 각각 설치된다. 스위칭 소자(sw1,sw2,sw3)는 예를 들 어 바이폴라 트랜지스터(120,150,190)가 이용될 수 있으며, 이러한 바이폴라 트랜지스터(120,150,190)는 상기 절연막내에 개재될 수 있다. 이와 같이 스위칭 소자(sw1,sw2,sw3)로 바이폴라 트랜지스터가 이용되는 경우, 각각의 바이폴라 트랜지스터(120,150,190)는 모두 동일한 타입이 제공될 수 있다. 본 실시예에서는 최하단의 바이폴라 트랜지스터의 콜렉터(혹은 에미터)가 n형의 불순물 영역인 액티브 영역(110)과 콘택됨에 따라, npn 바이폴라 트랜지스터를 사용하였다. 이러한 바이폴라 트랜지스터(120,150,190)는 n형 불순물층(121,151,191)/p형 불순물층(122,152,192)/n형 불순물층(123,153,193)이 적층, 구성되어 수직 필라(pillar) 구조를 취할 수 있다. 여기서, n형 및 p형 불순물층(121,122,123,151,152,153,191,192,193)은 n형 또는 p형의 불순물이 도핑되어 있는 폴리실리콘층일 수 있다. 또한, 각각의 바이폴라 트랜지스터(120,150,190)에서, 하부의 n형 불순물층(121,151,191)은 콜렉터(혹은 에미터), p형 불순물층(122,152,192)은 베이스, n형 불순물층(123,153,193)은 에미터(혹은 콜렉터)일 수 있다.
한편, 바이폴라 트랜지스터(120,150,190)의 선택적인 구동을 위하여, 바이폴라 트랜지스터(120,150,190)의 각 베이스(122,152,192)에 구동 개시 전압을 전달하기 위한 베이스 라인(125,155,195)이 각각의 베이스(122,152,192)와 콘택되도록 형성된다. 베이스 라인(125,155,195)은 베이스(122,152,192)의 양측면으로부터 연장되되, 예컨대, 그 상부에 위치하는 상변화 패턴(135,170,210)과 평행한 방향으로 연장되도록 형성될 수 있다. 이와 같은 베이스 라인(125,155,195)은 상기 베이 스(122,152,192)와 일체(一體)로 p형의 불순물이 도핑된 폴리실리콘층으로 형성되거나, 혹은 금속으로 베이스 라인(135,170,210)을 먼저 형성한 후 상기 베이스(122,152,192)를 매립시켜 바이폴라 트랜지스터를 형성할 수 있다.
또한, 베이스 라인들(125,155,195)은 선택적으로 상이한 전압을 제공받을 수 있다, 즉, 바이폴라 트랜지스터(120,150,190)가 일괄 구동되지 않고, 선택적으로 구동되어 특정 상변화 패턴(135,170,210)의 상변이를 유도할 수 있도록, 상기 베이스 라인들(125,155,195)에 서로 다른 개시 전압이 제공될 수 있다. 본 실시예에서는 평행하게 연장된 베이스 라인(125,195)들에 동일한 구동 개시 전압이 인가되도록 구성된다. 예컨대, 반도체 기판(101)으로부터 홀수번째층에 위치하는 베이스 라인들은 공통으로 제 1 전압을 인가받고, 반도체 기판(101)으로부터 짝수번째층에 위치하는 베이스 라인들은 공통으로 제 2 전압을 인가받을 수 있다.
바이폴라 트랜지스터(120,150,190)와 각각의 상변화 패턴(135,170,210) 혹은 상변화 도전 라인(137,175,215) 사이에, 상변화 패턴(135,170,210)의 결정 상태를 가변시키기 위한 히팅(heating) 전극(130,145,165,185,200)이 각각 설치된다. 히팅 전극(130,145,165,185,200)은 상변화 패턴(135,170,210)과 접촉하는 부분에서 상변화 물질을 구성하는 재료의 결정 상태를 변화시키기에 충분한 열을 발생시킨다. 상기한 히팅은 하부로부터 전달되는 전류에 의해 달성되므로, 상기 히팅을 유발하는 히팅 전극(130,145,165,185,200)은 일반적인 금속 전극보다 비저항이 큰 물질로 형성될 수 있다. 상기 히팅 전극(130,145,165,185,200)으로는 예컨대, 티탄 질화물(TiN), 티탄산질화물(TiON), 티탄알루미늄질화물(TiAlN), 탄탈알루미늄질화 물(TaAlN) 또는 탄탈실리콘질화물(TiSiN)등이 이용될 수 있으며, 이러한 히팅 전극(130,145,165,185,200)은 상기 상변화 패턴(135,170,210)들과 가능한 한 좁은 면적으로 접촉됨이 바람직하다. 이에 따라, 상기 히팅 전극(130,145,165,185,200)의 접촉 단면적은 상기 바이폴라 트랜지스터의 접촉 단면적보다 작다. 이러한 히팅 전극(130,145,165,185,200)은 도 2에 도시된 바와 같이, 콘택 플러그(contact plug)의 형태를 가질 수 있으며, 예를 들어, 매립 금속막(129,144,164,184,204) 및 그것의 양측벽과 바닥부를 감싸도록 형성되는 베리어 금속막(127,142,162,182,202)으로 구성될 수 있다.
이와 같은 본 실시예에 따른 멀티 비트 상변화 메모리 장치(100)는 바이폴라 트랜지스터(120,150,190)의 선택적 구동에 의해, 교차,적층되는 복수의 상변화 패턴(135,170,210)들이 선택적으로 상변이된다. 이에 따라, 상변이가 이루어진 상변화 패턴들(135,170,210)의 유효 저항에 의해, 상변화 메모리 장치(100)는 "0" 및 "1" 이외의 비트를 제공할 수 있게 된다.
도 3은 본 발명의 실시예에 따른 멀티 비트 상변화 메모리 장치의 단위 셀의 개략적인 등가 회로도이다.
도 3에 도시된 바와 같이, 본 실시예의 멀티 비트 상변화 메모리 장치는 워드 라인(WL) 및 비트 라인(BL) 사이에 연결된 전류 전달부(300) 및 가변 저항(Rv)으로 구성될 수 있다. 전류 전달부(300)는 제어 신호(ctrl)에 따라 상기 가변 저항(Rv)에 가변적인 전류량을 제공한다. 가변 저항(Rv)은 전류 전달부(300)로 제공 되는 전류량에 의해 다양한 저항값을 제공하여 멀티 비트를 얻을 수 있다.
이에 대해 보다 구체적으로 설명하면, 도 4에 도시된 바와 같이, 전류 전달부(300)는 복수의 바이폴라 트랜지스터(120,150,190) 및 복수의 서브 스위치(ssw1,ssw2,ssw3)를 포함할 수 있다. 가변 저항(Rv)은 제 1 내지 제 3 셋/리셋 저항(135,170,210)의 조합으로 얻어진다. 여기서, 제 1 내지 제 3 셋/리셋 저항은 도 2의 제 1 내지 제 3 상변화 패턴에 해당하므로, 동일한 도면 부호를 부여할 것이다.
제 1 바이폴라 트랜지스터(120)는 제 1 전압(V1)을 제공받는 베이스, 워드라인(WL)과 연결된 콜렉터, 및 제 1 셋/리셋 저항(135)의 일단과 연결된 에미터를 포함한다. 제 2 바이폴라 트랜지스터(150)는 제 2 전압(V2)을 제공받는 베이스, 제 1 셋/리셋 저항(135)의 타단과 연결된 콜렉터 및 제 2 셋/리셋 저항(170)의 일단과 연결된 에미터를 포함한다. 제 3 바이폴라 트랜지스터(190)는 제 3 전압(V3)을 제공받는 베이스, 제 2 셋/리셋 저항(170)의 일단과 연결된 콜렉터 및 제 3 셋/리셋 저항(210)의 타단과 연결된 에미터를 포함한다.
제 1 서브 스위치(ssw1)는 제 1 셋/리셋 저항(135)의 타단(혹은 제 2 바이폴라 트랜지스터의 콜렉터)과 비트 라인(BL) 사이에 연결되고, 제 2 서브 스위치(ssw2)는 제 2 셋/리셋 저항(170)의 타단(혹은 제 3 바이폴라 트랜지스터의 콜렉터)과 비트 라인(BL) 사이에 연결되고, 제 3 서브 스위치(ssw3)는 제 3 셋/리셋 저항의 타단과 비트 라인(BL) 사이에 각각 연결된다.
이때, 제 1 전압(V1), 제 2 전압(V2) 및 제 3 전압(V3)은 도 3의 제어 신 호(ctrl)에 해당할 수 있다. 아울러, 제 1 전압(V1) 및 제 2 전압(V2)으로는 반도체 메모리 장치에서 이용되는 제 1 기판 바이어스 전압(VBB1) 및 제 2 기판 바이어스(VBB2)가 이용될 수 있고, 제 3 전압(V3)은 상기 제 1 전압(V1)과 동일한 전압이거나, 혹은 제 3 바이폴라 트랜지스터를 구동시킬 수 있을 정도의 전압일 수 있다.
이와 같은 상변화 메모리 장치는 도 5에 도시된 테이블을 참조하면, 워드 라인(WL) 선택시, 제 1 전압(V1)이 인에이블되고, 제 2 및 제 3 전압(V2,V3)이 디스에이블된 상태에서 제 1 서브 스위치(ssw1)이 온 되고, 제 2 및 제 3 서브 스위치(ssw2,ssw3) 오프되면, 제 1 바이폴라 트랜지스터(120)만이 턴온되어, 제 1 셋/리셋 저항(135)만이 상변이된다. 이에 따라, 상변화 메모리 장치의 단위 셀의 유효 저항(Req)은 1R이 된다(STATE 1). 본 실시예에서는 유효 저항이 1R이 되는 일 예만을 설명한 것으로, 상기 제 1 내지 제 3 셋/리셋 저항(135,170,210) 중 어느 하나만이 상변이 되고 그 결과가 비트 라인(BL)에 전달되는 모든 경우의 수에 대해 모두 여기에 포함됨은 물론이다. 만일, 제 3 전압(V3)과 제 1 전압(V1)이 동일한 전압이더라도, 제 2 전압(V2)의 디스에이블에 의해, 제 3 셋/리셋 저항(210)은 상변이되지 않는다.
한편, 워드 라인(WL)이 선택된 상태에서, 제 1 전압(V1) 및 제 2 전압(V2)이 인에이블되고, 제 3 전압(V3)이 디스에이블된 상태에서, 제 2 서브 스위치(ssw1)는 온되고, 제 1 및 제 3 서브 스위치(ssw1,ssw3)가 오프된 경우, 제 1 및 제 2 바이폴라 트랜지스터(120,150)가 턴온되어, 제 1 및 제 2 셋/리셋 저항(135,170)이 상변이 된다. 이에 따라, 단위 셀의 유효 저항(Req)은 2R이 된다(STATE 2). 만일, 제 3 전압(V3)과 제 1 전압(V1)이 동일한 전압이더라도, 제 3 서브 스위치(ssw3)가 오프되었으므로, 제 3 셋/리셋 저항(210)이 유효 저항으로 포함되지 않는다.
워드 라인(WL)이 선택된 상태에서, 제 1 내지 제 3 전압(V1-V3)만이 인에이블된 상태에서, 제 1 및 제 2 서브 스위치(ssw1,ssw2)는 오프되고, 제 3 서브 스위치(ssw3)가 온된 경우, 제 1 내지 제 3 바이폴라 트랜지스터(120,150,190)이 모두 턴온되어, 제 1 내지 제 3 셋/리셋 저항(135,170,210)이 모두 상변이 된다. 이에 따라, 단위 셀의 유효 저항은 3R이 된다(STATE 3).
반면, 워드 라인(WL)이 선택된 상태에서, 제 1 내지 제 3 전압(V1,V2)이 모두 디스에이블되거나, 제 1 내지 제 3 서브 스위치(ssw1,ssw2,ssw3)가 모두 오프된 경우, 제 1 내지 제 3 셋/리셋 저항(135,170,210)에 어떠한 전류도 인가되지 않아, 저항은 무한대가 된다(STATE 4).
이에 따라, 본 실시예에 따른 상변화 메모리 장치는 1R,2R,3R 및 무한대에 해당하는 저항값을 선택적으로 출력할 수 있다.
이와 같은 상변화 메모리 장치의 리드(Read) 동작은 최상부의 상변화 패턴과 최하부의 상변화 패턴 사이의 유효 저항을 측정하여 수행된다. 여기서, 최상부의 상변화 패턴과 최하부의 상변화 패턴 사이의 유효 저항을 측정하는 것은 최상부의 상변화 패턴과 최하부의 상변화 패턴을 상변화시킴으로 해서 달성될 수 있다. 라이트(write)동작은 제 1 내지 제 3 전압(V1-V3)의 선택적인 인에이블/디스에이블 및 제 1 내지 제 3 서브 스위치(ssw1-ssw3)의 선택적인 턴온/턴오프에 의해 상변화 패턴을 다양하게 상변이시켜, 다양한 저항값을 기입할 수 있다.
또한, 이와 같은 상변화 메모리 장치의 단위 셀(400)은 도 6에 도시된 바와 같이, 상변화 패턴(135,170,210), 그 상부에 위치하는 상변화 도전 라인(137,175,215) 및 베이스 라인(125,150,195)이 모두 동일 선폭(F)을 갖으며, 이웃하며 평행하게 배열되고 있는 상변화 패턴(135,170,210), 상변화 도전 라인(137,175,215) 및 베이스 라인(125,150,195)과 각각 상기 선폭(F)만큼 이격되어 있다고 가정하면, 4F2 의 면적을 갖게 된다. 이는 일반적인 디램 메모리 소자의 단위 셀(약 6F2)보다 현격히 작은 면적으로서, 상변화 메모리 장치의 단위 셀(400) 면적은 크게 증대시키지 않고도 멀티 비트를 실현할 수 있다는 점에서 매우 중요한 의미가 있다. 본 도면에서는 불투명한 매체인 액티브 영역(110), 베이스 라인(125,150,195) 및 상변화 도전 라인(137,175,215)에 대해서만 도시되었다.
이와 같은 본 발명의 실시예에 따른 상변화 메모리 장치는 스트라이프 형태로 연장되는 상변화 패턴을 교차 적층하면서, 그 사이에 상변화 패턴에 선택적으로 전류를 가하기 위한 스위칭 소자를 설치하도록 구성된다.
이에 따라, 상변화 패턴들이 층을 달리하여 형성되었으므로, 상변화 패턴으로 구성되는 셋/리셋 저항이 회로상으로 모두 직렬로 연결된 형태를 취하게 되고, 상기 스위칭 소자에 의해 상기 셋/리셋 저항에 선택적으로 전류(전압)이 인가됨에 의해, 셋/리셋 저항의 다양한 상변화를 유도할 수 있다. 그러므로, 셋/리셋 저항들 의 유효 저항이 "0", "1" 이외의 다양한 저항값을 얻어낼 수 있어, 새로운 상변화 물질의 도입 및 면적의 큰 증대 없이 상변화 메모리 장치의 멀티 비트를 실현할 수 있다.
또한, 본 발명은 상기한 실시예에만 한정되는 것은 아니다.
본 실시예에서는 예컨대, 3개의 상변화 패턴을 적층하는 예에 대해 설명하였지만, 이것에 국한하지 않고, 더 많은 수의 상변화 패턴을 적층하므로써 다양한 비트를 실현할 수 있다. 또한, 상변화 패턴의 수에 비례하여, 서브 스위치의 수 역시 증대할 수 있음은 물론이다.
또한, 본 실시예에서는 이용되는 전압의 수를 줄이기 위해, 홀수번째 바이폴라 트랜지스터는 제 1 전압(V1)에 의해 구동되고, 짝수번째 바이폴라 트랜지스터는 제 2 전압(V1,V2)에 의해 구동되도록 설계되었지만, 각각의 바이폴라 트랜지스터들이 서로 다른 전압에 의해 각기 제어될 수도 있음은 물론이다.
도면 및 실시예에서는 본 발명의 전형적인 바람직한 실시예가 개시되었으며, 비록 특정한 용어를 사용하였지만, 이것들은 단지 일반적이고 묘사적인 의미로 사용된 것이지 후술되는 청구항에 의하여 정해지는 본 발명의 사상을 제한하기 위하여 사용되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 멀티 비트 상변화 메모리 장치의 사시도,
도 2는 본 발명의 일 실시예에 따른 멀티 비트 상변화 메모리 장치의 단면도,
도 3은 본 발명의 일 실시예에 따른 멀티 비트 상변화 메모리 장치의 개략적인 등가 회로도,
도 4는 도 3의 멀티 비트 상변화 메모리 장치의 상세 등가 회로도,
도 5는 도 4의 멀티 비트 상변화 메모리 장치의 구동을 설명하기 위한 테이블,
도 6은 본 발명의 일 실시예에 따른 멀티 비트 상변화 메모리 장치의 평면도, 및
도 7은 본 발명의 또 다른 실시예에 따른 멀티 비트 상변화 메모리 장치의 사시도이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 110 : 액티브 영역
120,150,190 : 바이폴라 트랜지스터 122,152,182 : 베이스 라인
135,170,210 : 상변화 패턴 137,175,215 : 상변화 도전라인
130, 145,165,185,200 : 히팅 전극

Claims (35)

  1. 반도체 기판상에 적층 배열되는 복수의 상변화 패턴들; 및
    적층 배열된 인접하는 상기 상변화 패턴들 사이에 각각 개재되어, 인접하는 상기 상변화 패턴들중 어느 하나에 선택적으로 전류를 제공하는 스위칭 소자를 포함하며,
    인접하는 상기 상변화 패턴들은 서로 교차하도록 적층 배열되는 멀티 비트 상변화 메모리 장치.
  2. 제 1 항에 있어서,
    상기 반도체 기판은 상기 복수의 상변화 패턴들 중 최하부에 위치하는 상변화 패턴과 직교하는 방향으로 연장되는 액티브 영역을 갖는 멀티 비트 상변화 메모리 장치.
  3. 제 2 항에 있어서,
    상기 반도체 기판의 액티브 영역과 상기 최하부의 상변화 패턴 사이에 상기 스위칭 소자가 더 구비되는 멀티 비트 상변화 메모리 장치.
  4. 제 3 항에 있어서,
    상기 스위칭 소자는 바이폴라 트랜지스터인 멀티 비트 상변화 메모리 장치.
  5. 제 4 항에 있어서,
    상기 바이폴라 트랜지스터는,
    n형의 반도체층으로 구성된 콜렉터, p형의 반도체층으로 구성된 베이스, 및 n형의 반도체층으로 구성된 에미터가 순차적으로 적층되어 구성되는 멀티 비트 상변화 메모리 장치.
  6. 제 4 항에 있어서,
    상기 바이폴라 트랜지스터의 베이스와 각각 전기적으로 연결되어 상기 바이폴라 트랜지스터 각각에 구동 개시 전압을 전달하는 베이스 라인을 더 포함하는 멀티 비트 상변화 메모리 장치.
  7. 제 6 항에 있어서,
    상기 베이스 라인은 상기 바이폴라 트랜지스터의 상기 베이스 양측으로 부터 상기 해당 베이스 라인과 인접하여 상부에 위치하는 상기 상변화 패턴과 평행한 방향으로 연장되는 멀티 비트 상변화 메모리 장치.
  8. 제 6 항에 있어서,
    상기 반도체 기판으로부터 홀수번째층에 위치하는 상기 베이스 라인에 제 1 전압이 인가되고,
    상기 반도체 기판으로부터 짝수번째층에 위치하는 상기 베이스 라인에 제 2 전압이 인가되도록 구성된 멀티 비트 상변화 메모리 장치.
  9. 제 1 항에 있어서,
    상기 상변화 패턴은 GaSb, InSb, InSe, Sb2Te3, GeTe와 같은 2원소 화합물; GeSbTe, GaSbTe, InSbTe, SnSb2Te4, InSbTe와 같은 3원소 화합물; 및 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2와 같은 4원소 화합물 중 선택되는 하나로 구성되는 멀티 비트 상변화 메모리 장치.
  10. 제 1 항 또는 제 9 항에 있어서,
    상기 각각의 상변화 패턴의 일표면에 금속 물질을 포함하는 상변화 도전 라인이 더 형성된 멀티 비트 상변화 메모리 장치.
  11. 제 10 항에 있어서,
    상기 상변화 도전 라인에 상기 상변화 패턴을 선택적으로 상변이시키기 위한 전압을 제공하기 위한 서브 스위치가 더 설치되는 멀티 비트 상변화 메모리 장치.
  12. 제 1 항에 있어서,
    상기 상변화 패턴과 스위칭 소자 사이 각각에 히팅 전극이 더 설치되는 멀티 비트 상변화 메모리 장치.
  13. 제 12 항에 있어서,
    상기 히팅 전극은 매립 금속막, 및 그것의 양측벽 및 바닥부를 둘러싸도록 형성되는 베리어 금속막을 포함하는 멀티 비트 상변화 메모리 장치.
  14. 제 1 항에 있어서,
    상기 상변화 패턴은 홀수개만큼 적층되는 멀티 비트 상변화 메모리 장치.
  15. 제 1 항에 있어서,
    상기 상변화 패턴은 짝수개만큼 적층되고,
    상기 상변화 패턴 중 최상부에 위치하는 최상부 상변화 패턴 상부에, 상기 최상부 상변화 패턴과 직교하도록 연장되는 버퍼 도전 라인을 더 포함하는 멀티 비트 상변화 메모리 장치.
  16. 제 1 항에 있어서,
    상기 상변화 패턴들 사이에 절연막이 더 개재되는 멀티 비트 상변화 메모리 장치.
  17. 반도체 기판;
    상기 반도체 기판 상부에 순차적으로 교차 적층되도록 형성되며, 일 표면에 상변화 도전 라인을 구비하는 복수의 상변화 패턴;
    상기 반도체 기판과 최하부의 상변화 패턴 사이 및 상기 상변화 패턴들 사이에 각각 설치되어, 상기 반도체 기판과 최하부의 상변화 패턴 및 상하로 적층된 상기 상변화 패턴간을 선택적으로 도통시키는 바이폴라 트랜지스터; 및
    상기 바이폴라 트랜지스터와 상기 상변화 패턴 사이에 각각 개재되는 히팅 전극을 포함하며,
    상기 반도체 기판은 상기 최하부의 상변화 패턴과 직교하는 방향으로 연장되는 액티브 영역을 포함하는 멀티 비트 상변화 메모리 장치.
  18. 제 17 항에 있어서,
    상기 상변화 도전 라인은 백금(pt), 텅스텐(W) 및 티타늄 텅스텐(TiW) 중 하나로 형성되는 멀티 비트 상변화 메모리 장치.
  19. 제 17 항에 있어서,
    상기 상변화 패턴은 홀수층만큼 적층되어, 상기 상변화 패턴 중 최상부에 위치하는 최상부 상변화 패턴이 상기 액티브 영역과 직교를 이루도록 형성되는 멀티 비트 상변화 메모리 장치.
  20. 제 17 항에 있어서,
    상기 상변화 패턴이 짝수층만큼 적층되어, 상기 상변화 패턴 중 최상부에 위치하는 최상부 상변화 패턴이 상기 액티브 영역과 평행을 이루는 경우, 상기 최상부 상변화 패턴 상부에 그것과 직교하도록 버퍼의 도전 라인이 더 형성되는 멀티 비트 상변화 메모리 장치.
  21. 제 17 항에 있어서,
    상기 바이폴라 트랜지스터는,
    n형의 반도체층으로 구성된 콜렉터, p형의 반도체층으로 구성된 베이스, 및 n형의 반도체층으로 구성된 에미터가 순차적으로 적층되어 구성되는 멀티 비트 상변화 메모리 장치.
  22. 제 21 항에 있어서,
    상기 바이폴라 트랜지스터의 베이스와 각각 전기적으로 연결되어 상기 바이폴라 트랜지스터 각각에 구동 개시 전압을 전달하는 베이스 라인을 더 포함하는 멀티 비트 상변화 메모리 장치.
  23. 제 22 항에 있어서,
    상기 베이스 라인은 상기 바이폴라 트랜지스터의 상기 베이스 양측으로 부터 상기 해당 베이스 라인과 인접하여 상부에 위치하는 상기 상변화 패턴과 평행한 방향으로 연장되는 멀티 비트 상변화 메모리 장치.
  24. 제 22 항에 있어서,
    상기 반도체 기판으로부터 홀수번째 위치하는 상기 바이폴라 트랜지스터 베이스 라인에 공통적으로 제 1 전압이 인가되고,
    상기 반도체 기판으로 부터 짝수번째 위치하는 상기 바이폴라 트랜지스터의 베이스 라인에 공통적으로 제 2 전압이 인가되는 멀티 비트 상변화 메모리 장치.
  25. 제 21 항에 있어서,
    상기 히팅 전극은 매립 금속막, 및 그것의 양측벽과 바닥부를 둘러싸도록 형성되는 베리어 금속막을 포함하는 멀티 비트 상변화 메모리 장치.
  26. 제 25 항에 있어서,
    상기 히팅 전극은 상기 바이폴라 트랜지스터의 접촉 단면적보다 좁은 단면적을 갖는 멀티 비트 상변화 메모리 장치.
  27. 제 21 항에 있어서,
    상기 반도체 기판과 최하부의 상변화 패턴 사이, 및 상기 상변화 패턴들 사이에 각각 절연막이 개재되며,
    상기 바이폴라 트랜지스터 및 상기 히팅 전극은 상기 절연막 내에 형성되는 멀티 비트 상변화 메모리 장치.
  28. 삭제
  29. 반도체 기판 상에 제 1 방향으로 연장되는 제 1 도전 라인;
    상기 제 1 도전 라인 상부에 형성되는 제 1 상변화 라인 패턴;
    상기 제 1 방향과 수직을 이루는 제 2 방향으로 연장되는 제 2 도전 라인;
    상기 제 2 도전 라인 상부에 형성되는 제 2 상변화 라인 패턴;
    상기 제 1 상변화 라인 패턴 및 상기 제 2 상변화 라인 패턴을 전기적으로 연결하기 위한 스위칭 소자; 및
    상기 스위칭 소자를 구동시키며, 상기 제 2 방향으로 연장되는 제 3 도전 라인을 포함하는 멀티 비트 상변화 메모리 장치.
  30. 제 29 항에 있어서,
    상기 제 1 도전 라인 및 상기 제 1 상변화 라인 패턴은 적층 구조로 형성되고,
    상기 제 2 도전 라인 및 상기 제 2 상변화 라인 패턴은 적층 구조로 형성되는 멀티 비트 상변화 메모리 장치.
  31. 제 29 항에 있어서,
    상기 스위칭 소자는 바이폴라 트랜지스터인 멀티 비트 상변화 메모리 장치.
  32. 제 31 항에 있어서,
    상기 바이폴라 트랜지스터는 에미터, 콜렉터 및 베이스가 순차적으로 적층되는 형태로 구성되는 멀티 비트 상변화 메모리 장치.
  33. 제 32 항에 있어서,
    상기 제 3 도전 라인은 상기 베이스와 전기적으로 연결되는 멀티 비트 상변화 메모리 장치.
  34. 제 29 항에 있어서,
    상기 스위칭 소자는 상기 제 1 상변화 라인 패턴 및 상기 제 2 도전 라인 사이에 위치되는 멀티 비트 상변화 메모리 장치.
  35. 제 34 항에 있어서,
    상기 스위칭 소자 및 상기 제 1 상변화 라인 패턴 사이에 히팅 전극을 더 포함하는 멀티 비트 상변화 메모리 장치.
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