KR101092530B1 - 광 버스트 스위칭 네트워크에서 버스트 데이터의 수신시점조절 장치 및 방법 - Google Patents

광 버스트 스위칭 네트워크에서 버스트 데이터의 수신시점조절 장치 및 방법 Download PDF

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Abstract

본 발명은 광 버스트 스위칭 네트워크를 구성하고 있는 노드들을 상호 연결할 때, 링크의 물리적, 환경적인 차이로 인해 발생하는 동기 불일치 문제점을 해결하기 위해 복수 개의 노드와 다른 노드를 상호 연결하는 링크들로 구성된 광 버스트 스위칭 네트워크에서, 노드의 고유한 타임슬롯 기준시점과 버스트 데이터의 타임슬롯 경계를 비교하여 그 차를 검출한다. 그리고, 검출한 차를 이용하여 노드의 고유한 기준시점과 버스트 데이터의 타임슬롯 경계를 일치시키기 위해, 전달되는 버스트 데이터의 타임슬롯 경계를 노드의 기준시점에 맞춰 시프트(shift)하여 재정렬한다. 또한, 이 과정에서 발생하는 버스트 데이터의 빈 타임 슬롯과 중첩된 타임 슬롯을 손실없이 처리한다. 이에 따라, 광 스위치의 스위칭 효율을 높일 수 있다.
타임-슬롯 OBS, 전처리부, 동기, 버스트 데이터, 코어 노드, 기준클럭

Description

광 버스트 스위칭 네트워크에서 버스트 데이터의 수신시점 조절 장치 및 방법{Apparatus and method for receiving time adjustment of burst data in optical burst switching network}
도 1은 복수 개의 노드들로 구성된 광 버스트 스위칭 네트워크를 도시한 도면,
도 2는 종래 입력시점과 사이즈가 상이한 버스트 데이터들이 광 스위치로 전달되는 과정을 도시한 도면,
도 3은 종래 타임-슬롯 광 버스트 스위칭 네트워크를 도시한 도면,
도 4는 광 버스트 스위칭 네트워크를 구성하고 있는 노드들을 연결하는 링크의 물리적인 차이를 도시한 도면,
도 5는 노드를 연결하는 링크의 물리적인 차이로 인해 버스트 데이터의 수신시점의 차이를 도시한 도면,
도 6a는 본 발명의 제1 실시예에 따른 코어 노드의 구조를 도시한 도면,
도 6b는 본 발명의 제1 실시예에 따른 코어 노드의 내부 구성을 나타내는 구성도,
도 7는 본 발명에 제1 실시예에 따라 수신시점의 차를 보정하는 동기 획득부 의 구조를 나타낸 도면,
도 8은 본 발명의 제1 실시예에 따른 지연 조절부의 구조를 나타낸 도면,
도 9은 지연 조절부에서 전달받은 버스트 데이터의 동기를 획득하는 예를 나타낸 도면,
도 10는 지연 조절부에서 전달받은 버스트 데이터의 동기를 획득하는 다른 예를 나타낸 도면, 그리고
도 11은 본 발명의 제1 실시예에 따른 전처리부의 구조를 나타낸 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100, 106, 108 : 에지 노드 102, 104 : 코어 노드
200 : 광 스위치 600 : 광분리부
602 ~ 604 : 동기 획득부 610 ~ 614 : 전처리부
620 : 제어부 630 ~ 634 : 광 스위치
640 ~ 644 : 파장 결합부 650 : Synchronizer
660 : OTSI 700 : 광분리부
702 : 데이터 분리부 704 : 광/전 분리부
706 : 동기 검출부 708 : 동기 제어부
710 : 지연 조절부 1100 ~ 1102 : 파장 분리부
1110 ~ 1114 : 부 광스위치 1120 : 파장 결합부
1130 : 지연 조절부 1140 : 파장 분리부
본 발명은 광 버스트 스위칭 네트워크에서 버스트 데이터의 수신시점 조절 장치 및 방법에 관한 것으로서, 더욱 상세하게는 광 버스트 스위칭 네트워크를 구성하고 있는 노드를 서로 연결하는 링크의 물리적인 차이로 인해 발생하는 버스트 데이터의 수신시점과 노드의 기준 클럭과의 차이를 보정하여 동기를 맞추도록 하는, 버스트 데이터의 수신시점 조절 장치 및 방법에 관한 것이다.
일반적으로, 광 선로(optical fiber)를 통해 광 신호를 전송할 경우 전기 스위치(electrical switch)를 사용한다. 하지만 전기 스위치는 전달받은 광 신호를 처리하기 위해, 광 신호를 전기 신호로 변환하는 과정과, 전기 신호를 광 신호로 변환하는 과정을 수행하여야 한다. 따라서, 광 신호를 전기 신호로 변환하는 광/전 변환기와 전기 신호를 광 신호로 변환하는 전/광 변환기가 부가적으로 필요하게 되며, 이로 인해 비용이 증가한다는 문제점이 발생한다.
이와 같은 문제점을 해결하기 위해 전달받은 광 신호를 전기 신호로 변환하지 않고 직접 처리할 수 있는 광 버스트 스위치가 제안되고 있다. 이하 광 버스트 스위치를 이용하는 광 버스트 스위칭 네트워크에 대하여 설명한다.
일반적으로 광버스트 스위칭 네트워크에서는 광도메인으로 들어오는 IP 패킷 들이 에지 노드(Edge Node)에서 버스트 데이터(Burst Data)로 모아지고, 이러한 버스트 데이터들은 그들의 목적지나 QoS (Quality of Service) 수준에 따라 코어 노드(Core Node)를 거쳐 라우팅되어 목적지 노드로 전송된다. 또한, 버스트 제어 패킷(BCP:Burst Control Packet)과 버스트 데이터(BD: Burst Data)가 다른 채널과 오프셋 시간으로 분리되어 전송된다. 즉, BCP가 오프셋 시간만큼 버스트 데이터 보다 앞서 전송되어 버스트 데이터가 전달될 경로를 미리 예약함으로써 버스트 데이터는 버퍼링 없이 빠르게 광네트워크를 통하여 전송될 수 있다. 이하 도 1을 이용하여 광 데이터를 전송하는 과정에 대하여 설명한다.
도 1은 광버스트 스위칭 네트워크에서 버스트 데이터를 송수신하는 혹은 스위칭하는 노드들을 도시하고 있다.
이하 광버스트 스위칭 네트워크에서 버스트 데이터를 전송하는 과정에 대해여 설명한다.
노드A(100)는 에지 노드(Edge Node)로서 IP 패킷들이 입력되면 IP 패킷들을 모아서 버스트 데이터를 만든다. 에지 노드들(100, 106, 108)은 IP 패킷들을 모아서 광버스트 데이터 패킷을 만들어 전송하거나, 광버스트 데이터 패킷을 수신하여 IP 패킷들로 분리하는 기능을 수행한다. 코어 노드들(102, 104)은 광버스트 데이트를 광 스위칭하는 역할을 한다. 노드A(100)는 원하는 크기의 버스트 데이터가 생성되면, 버스트 제어 패킷(BCP)을 생성하여 코어 노드인 노드B(102)로 전송하며, 오프셋 타임 후에 버스트 데이터를 노드B(102)로 전송한다. BCP는 버스트 데이터의 목적지 주소, 생성지 주소, 버스트 데이터 크기, QoS, 오프셋 타임 등에 관한 정보를 포함하고 있다.
노드B(102)는 전달 받은 BCP를 이용하여 이후 수신할 버스트 데이터의 목적지 주소를 확인하고 광 경로를 결정하여 광 스위칭에 대한 시간을 예약한다. 노드B(102)에서 버스트 컨트롤 패킷은 광전/전광 변환이 이루어지지만 버스트 데이터는 광전 변환 없이 광 스위칭만으로 광 경로를 따라 전송된다. 노드B(102)는 노드A(100)로부터 전송된 버스트 데이터의 목적지가 노드D(106)인지 노드E(108)인지에 따라 버스트 데이터를 노드D(106) 혹은 노드C(104)로 광 스위칭할 수 있다.
전술한 바와 같이, 노드B(102)가 노드A(100)로부터 수신한 버스트 데이터를 노드D(106) 혹은 노드E(108)로 전달하는 과정에 대해 알아보았다. 하지만, 노드B(102)는 노드A(100)로부터 전송된 버스트 데이트들의 목적지가 될 수 있거나, 노드D(106) 혹은 노드E(108)로 전달할 버스트 데이터를 직접 생성할 수도 있다. 즉, 코어 노드인 노드B(102)는 에지 노드의 기능을 수행할 수 있다.
도 2는 종래 광 스위치를 포함하고 있는 코어 노드와 연결되어 있는 링크들을 도시하고 있다.
도 2에 의하면, 코어 노드와 연결되어 있는 링크들은 제1입력 링크 내지 제k입력 링크, 제1 출력 링크 내지 제k 출력 링크다. 즉, 제1 입력 링크를 통해 수신되는 버스트 데이터는 광 스위치(200)에 의해 제1 출력 링크 내지 제k 출력 링크 중 하나의 출력 링크로 출력된다.
도 2에 도시된 바와 같이, 광 스위치(200)로 입력되는 버스트 데이터들의 입력 시점과 사이즈는 동일하지 않다. 즉, 버스트 데이터의 사이즈는 설정된 최대 사이즈 내에서 가변되므로, 도 2에 도시되어 있는 바와 같이 제1 입력 링크로 전달되는 버스트 데이터와 제k 입력 링크로 전달되는 버스트 데이터의 사이즈는 일반적으로 동일하지 않다.
이와 같이 광 스위치로 입력되는 버스트 데이터의 사이즈와 입력시점이 상이할 경우, 광 스위치의 스위칭 효율은 떨어지게 된다. 따라서, 광 스위치의 스위칭 효율을 높이기 위해 버스트 데이터의 사이즈와 광 스위치로 입력되는 입력시점을 동일하게 설정하는 방안이 제안되었으며, 이와 같은 방안을 타임-슬롯 OBS(time-slotted OBS)라 한다.
도 3은 타임-슬롯 OBS를 도시하고 있다.
도 3에 도시된 바와 같이, 광 스위치(200)와 연결되어 있는 제1 입력 링크와 제k 입력 링크를 통해 전달되는 버스트 데이터는 동일한 사이즈와 입력시점을 갖는다. 이와 같이 링크들로 전달되는 버스트 데이터의 사이즈와 입력시점을 동일하게 유지함으로서 광 스위치(200)의 스위칭 효율을 높일 수 있다.
도 4는 타임-슬롯 OBS을 구현할 경우 나타날 수 있는 문제점을 도시하고 있다.
도 4는 노드A(400), 노드B(402), 노드C(404)를 도시하고 있다. 노드C(404)는 노드A(400)와 노드B(402)와 링크로 연결되어 있으며, 링크를 이용하여 노드A(400)와 노드B(402)로부터 버스트 데이터를 전달받는다. 물론 링크는 버스트 데이터에 대한 제어 정보를 포함하고 있는 버스트 제어 패킷을 전달한다.
하지만, 노드A(400)와 노드C(404)를 연결하고 있는 링크와, 노드B(402)와 노드C(404)를 연결하고 있는 링크, 노드C(404)로부터 출력되는 링크가 물리적인 차이를 가질 수 있다. 도 4에 의하면, 노드A(400)와 노드C(404)를 연결하고 있는 링크의 고유주파수는 fa=fnom+△fa이며, 노드B(402)와 노드C(404)를 연결하고 있는 링크의 고유주파수는 fb=fnom+△fb이다. 또한, 노드C(404)로부터 출력되는 링크의 고유주파수는 fc=fnom+△fc이다. 따라서, 노드A(400)와 노드B(402)가 동일한 시점에서 버스트 데이터를 링크를 통해 노드C(404)로 각각 전달하더라도 노드C(404)의 도달시점은 달라지게 된다. 또한, 고유주파수의 차이로 인해 사이즈가 동일한 버스트 데이터를 노드A(400)와 노드B(402)가 노드C(404)로 전달하더라도 노드C(404)에서 수신하는 버스트 데이터들의 사이즈는 동일하지 않게 된다.
도 5는 도 4에서 설명한 문제점을 도시하고 있는 도면이다.
도 5에 도시되어 있는 바와 같이 제1 입력 링크로 전달되는 버스트 데이터와, 제2 입력 링크로 전달되는 버스트 데이터, 및 제k 입력 링크로 전달되는 버스트 데이터는 수신시점과 버스트 데이터의 타임슬롯 경계가 일정한 차를 가지고 있다. 즉, 제1 입력 링크로 전달되는 버스트 데이터의 수신시점은 제2 입력 링크를 통해 전달되는 버스트 데이터의 수신시점에 비해 상대적으로 늦다. 또한, 제2 입력 링크를 통해 전달되는 버스트 데이터의 수신시점은 제k 입력 링크를 통해 전달되는 버스트 데이터의 수신시점에 비해 상대적으로 빠르다. 따라서, 링크의 고유 주파수의 차이로 인해 발생되는 버스트 데이터의 수신시점과 타임 슬롯의 경계를 차이를 보정할 수 있는 방안이 필요하다는 문제점이 있다.
상기 문제점을 해결하기 위해 본 발명은, 광 버스트 스위칭 네트워크를 구성하고 있는 노드를 서로 연결하는 링크의 물리적인 차이로 인해 발생하는 버스트 데이터의 수신시점과 노드의 기준 클럭과의 차이를 보정하여 동기를 맞추도록 하는, 버스트 데이터의 수신시점 조절 장치 및 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 버스트 데이터의 수신시점 조절 방법은, 다수 개의 노드들과 이 노드들을 상호 연결하는 링크들로 구성된 광 버스트 스위칭 네트워크에서, 링크를 통해 전달되는 버스트 데이터의 수신시점을 조절하는 방법에 있어서, (a) 노드의 고유한 기준 시점과 버스트 데이터의 타임 슬롯 경계를 비교하는 단계; 및 (b) 고유한 기준 시점과 버스트 데이터의 타임 슬롯 경계를 일치시키기 위해, 버스트 데이터의 타임 슬롯 경계를 고유한 기준 시점에 맞춰 시프트(shift)하여 재정렬하는 단계;를 포함하는 것을 특징으로 한다.
또한, (b) 단계는, 버스트 데이터에서 적어도 하나의 데이터를 분리하거나, 버스트 데이터에 적어도 하나의 빈 데이터를 삽입한다.
또한, 분리한 데이터를 다른 버스트 데이터의 빈 데이터에 삽입하여 동기를 맞춘다.
그리고, 버스트 데이터의 타임 슬롯 경계에 대한 정보는 버스트 데이터에 대한 제어 정보를 포함한다.
또한, 본 발명의 다른 목적에 따른 버스트 데이터의 수신시점 조절장치는, 노드의 고유한 기준 시점과 버스트 데이터의 타임 슬롯 경계를 비교하여 버스트 데이터의 타임슬롯 경계와 타임슬롯 기준시점의 차를 검출하는 동기 검출부; 및 동기 검출부가 검출한 차를 이용하여 고유한 기준 시점과 버스트 데이터의 타임 슬롯 경계를 일치시키기 위해, 전달되는 버스트 데이터를 타임슬롯 기준시점에 맞춰 시프트(shift)하여 재정렬하도록 제어하는 동기 제어부;를 포함하는 것을 특징으로 한다.
여기서, 동기 제어부로부터 전달받은 버스트 데이터의 분리 지시에 따라 버스트 데이터에서 적어도 하나의 데이터를 분리하는 데이터 분리부; 및 동기 제어부로부터 전달받은 버스트 데이터의 삽입 지시에 따라 버스트 데이터에 적어도 하나의 빈 데이터를 삽입하는 지연 조절부;를 더 포함한다.
또한, 수신한 데이터로부터 버스트 데이터와 버스트 제어 패킷을 분리하는 광 분리부;를 더 포함한다.
또한, 동기 제어부는, 버스트 데이터의 타임슬롯 경계와 고유한 기준 시점을 일치시키도록 지연 조절부에 지시한다.
그리고, 지연 조절부는, 동기 제어부의 지시에 따라 고유한 기준 시점과 버스트 데이터의 타임 슬롯 경계를 일치시키기 위해 버스트 데이터를 지연시킨다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.
또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 6a는 본 발명의 제1 실시예에 따른 코어 노드의 구조를 도시하고 있다.
도 6a에 도시되어 있는 바와 같이, 코어 노드는 다수 개의 노드들로부터 버스트 데이터를 전달받기 위해 입력 링크들과 연결된다. 일 예로 입력 링크들은 제1 입력 링크 내지 제k 입력 링크로 구성된다. 또한, 처리한 버스트 데이터들을 출력하기 위해 다수 개의 출력 링크들과 연결된다. 일 예로, 출력 링크들은 제1 출력 링크 내지 제k 출력 링크로 구성된다. 물론 입력링크는 고유한 파장을 갖는 다수 개의 버스트 데이터들을 동일한 시점에 전달받을 수 있다.
본 발명에 따른 코어 노드는 Synchronizer(650)와 OTSI(Optical Time Slot Interchanger)(660)를 포함한 구성을 갖는다. Synchronizer(650)는 입력 링크를 통해 입력된 버스트 데이터에 대해 노드 클럭과의 클럭 차를 비교하고, 비교 결과에 따라 노드 클럭과 동기를 맞추기 위한 빈 데이터(Void data)를 버스트 데이터에 삽입하거나, 버스트 데이터를 두 개의 출력(Out1, Out2)으로 분리하여 출력한다. 여기서, 버스트 데이터를 두 개의 출력으로 분리하는 것은, 노드 클럭과의 동기를 맞추기 위해 버스트 데이터 중 빼내야 할 데이터를 제2 출력(Out 2)으로 별도로 분리 출력하는 것이다. 또한, Synchronizer(650)는 입력된 버스트 데이터의 노드 클럭과의 동기를 위해, 클럭 차에 따라 세부적으로 버스트 데이터를 일정 시간으로 지연시키므로 Fine Grain FDL(Fiber Delay Loop)이라고도 한다.
OTSI(660)는 Fine Grain FDL에서 노드 클럭과 동기가 맞춰진 버스트 데이터가 일정 갯수 이상의 타임 슬롯이 되는 때에, 일정 갯수 이상의 타임 슬롯에 대한 코스(Course) 동기화를 수행한다. 여기서, 일정 갯수 이상의 타임 슬롯을 코스 타임 슬롯이라 칭한다. 예컨대, OTSI(660)는 Fine Grain FDL에서 버스트 데이터의 동기를 위해 출력 2로 분리되어 출력된 분리 데이터를 보유하고 있다가, 버스트 데이터가 일정 시간 이상의 타임 슬롯이 되고, 그 해당 타임 슬롯의 버스트 데이터에 빈 데이터(Void data)가 있는 경우에, 그 빈 데이터에 분리 데이터를 삽입하여 코스 타임 슬롯에 대한 코스 동기화를 수행하게 되는 것이다. 따라서, OTSI(660)를 Course Grain FDL이라고도 한다.
한편, 코어 노드로 전달되는 버스트 데이터의 파장은 도 6b에 의하면, λ1 내지 λm 중 하나의 파장을 갖는다. 이하, 도 6b를 이용하여 본 발명의 제1 실시예에 따른 코어 노드의 내부 구성에 대하여 설명한다.
도 6b는 본 발명의 제1 실시예에 따른 코어 노드의 내부 구성을 나타내는 구성도이다.
본 발명의 제1 실시예에 따른 코어 노드에서, 제1 입력 링크를 통해 전달받은 버스트 데이터들은 제1 동기 획득부(600)로 전달된다. 동기 획득부들(600 ~ 604)에서 수행되는 상세한 동작에 대해서는 도 7 내지 도 10에서 상술하기로 한다. 제1 동기 획득부(600)는 전달받은 버스트 데이터를 클럭 사이즈에 따라 출력1(Out1) 또는 출력2(Out2)로 출력한다.
출력1 또는 출력2로 출력된 버스트 데이터들은 제1 전처리부(610)로 전달된다. 전처리부들(610 내지 614)의 상세한 구조 및 기능에 대해서는 도 11에서 알아보기로 한다. 제1 전처리부(610)는 전달받은 버스트 데이터들을 파장 별로 분리하여 출력한다. 상술한 바와 같이 버스트 데이터의 파장은 λ1 내지 λm 중의 하나이다.
제1 전처리부(610)로부터 출력된 버스트 데이터는 제1 광 스위치(630) 내지 제3 광 스위치(634) 중 하나의 광 스위치로 전달된다. 일 예로, λ1의 파장을 갖는 버스트 데이터에 대해 알아보기로 한다. 제1 전처리부(610) 내지 제3 전처리부(614)로부터 출력된 버스트 데이터는 제3 광 스위치(634)로 전달된다. 제3 광 스위치(634)는 전달받은 버스트 데이터들을 스위칭 과정을 수행함으로써, 제1 출력 링 크 내지 제k 출력 링크 중 하나의 링크로 전달한다. 하지만, 동일한 시점에 제3 광 스위치(634)로 전달되는 버스트 데이터의 개수가 적어도 2개라면, 제3 광 스위치(634)는 하나의 버스트 데이터를 제외한 나머지 버스트 데이터를 전달할 수 없게 된다. 따라서, 전달되지 못하는 버스트 데이터는 손실되게 되므로, 이와 같은 문제점을 해결하기 위해 전처리부들(610 내지 614)에서 손실될 가능성이 있는 버스트 데이터에 대해서는 일정시간 지연시켜 제3 광 스위치(634)로 전달함으로써 손실을 미리 방지할 수 있게 된다.
제1 파장 결합부(640)는 광 스위치들(630 내지 634)로부터 전달받은 고유한 파장을 갖는 버스트 데이터들을 결합하고, 결합한 버스트 데이터들을 제1출력 링크로 전달한다.
제2 입력 링크로부터 버스트 데이터를 전달받는 제2 동기 획득부(602)와 제3 입력 링크로부터 버스트 데이터를 전달받는 제3 동기 획득부(604)에서 수행되는 동작은 제1 동기 획득부(600)에서 수행되는 동작과 동일하다. 또한 제2 전처리부(612)와 제3 전처리부(614)에서 수행되는 동작은 제1 전처리부(610)에서 수행되는 동작과 동일하며, 제2 파장 결합부(642)와 제3 파장 결합부(644)에서 수행되는 동작은 제1 파장 결합부(640)에서 수행되는 동작과 동일하다.
제어부(620)는 제1 전처리부(610) 내지 제3 전처리부(614), 제1 광 스위치(630) 내지 제3 광 스위치(634)가 해당 동작을 수행하도록 제어한다. 또한, 제어부(620)는 노드에서 처리한 버스트 데이터에 대한 제어 정보를 갱신한 버스트 제어 패킷을 생성한다. 생성한 버스트 제어 패킷은 버스트 데이터를 전달하기 이전에 출 력 링크를 통해 다음 노드로 전달된다.
도 7은 본 발명의 제1 실시예에 따른 광 스위치로 입력되는 버스트 데이터들의 수신시점의 차이를 보정하는 동기 획득부의 구조를 도시하고 있다.
도 7에 의하면, 예컨대, 제1 동기 획득부(600)는 광 분리부(700), 데이터 분리부(702), 광/전변환부(704), 동기 검출부(706), 동기 제어부(708), 지연 조절부(710)를 포함한다. 물론 상술한 구성들 이외에 다른 구성이 제1 동기 획득부(600)에 포함될 수 있으나, 도 7은 설명의 편의를 위해 필요한 구성만을 도시하고 있다. 이하, 도 7에 도시되어 있는 구성들을 이용하여 제1 동기 획득부(600)의 기능에 대해 순차적으로 설명한다.
광 분리부(700)는 입력 링크에 대해 버스트 데이터 채널과, 버스트 제어 채널로 분리한다. 일반적으로, 버스트 데이터를 전송하는 채널과 버스트 제어 패킷을 전송하는 채널의 파장은 상이하므로 광 분리부(700)는 파장의 차이를 이용하여 버스트 데이터 채널과 버스트 제어 채널로 분리한다. 이때, 입력 링크를 통해 적어도 두 개의 서로 다른 파장을 갖는 버스트 데이터들과 적어도 두 개의 서로 다른 파장을 갖는 버스트 제어 패킷들이 전달되면, 광 분리부(700)는 해당 채널, 즉 버스트 데이터 채널과 버스트 제어 채널을 통해 버스트 데이터와 버스트 제어 패킷으로 분리한다. 따라서, 광 분리부(700)는 복수 개의 버스트 데이터들이 수신되더라도 파장 별로 버스트 데이터를 분리하지 않는다. 이는 동일한 링크를 통해 전달되는 복수 개의 버스트 데이터들은 동일한 수신 오차를 가지므로, 버스트 데이터별로 수신 오차를 보정할 필요가 없기 때문이다.
광 분리부(700)로부터 분리된 버스트 데이터는 데이터 분리부(702)로 전달되며, 분리된 버스트 제어 패킷은 광/전 변환부(704)로 전달된다. 상술한 바와 같이, 버스트 제어 패킷은 수신된 광 신호를 직접 처리하는 것이라 전기 신호로 변환하여 처리한다. 광/전 분리부(704)로부터 출력된 버스트 제어 패킷은 동기 검출부(706)로 전달된다. 동기 검출부(706)는 노드 클럭과 버스트 제어 패킷을 이용하여 노드의 클럭과 수신할 버스트 데이터의 클럭 차를 비교한다. 일반적으로, 클럭은 링크의 고유 주파수와 일정한 관계를 가지고 있다. 즉, 고유 주파수가 낮을수록 클럭의 간격은 넓으며, 고유 주파수가 높을수록 클럭의 간격은 좁다.
동기 검출부(706)에서 검출한 클럭 차에 대한 정보는 동기 제어부(708)로 전달된다. 또한, 동기 검출부(706)는 버스트 제어 패킷에 포함되어 있는 버스트 데이터에 대한 제어 정보를 제어부(620)로 출력한다. 동기 제어부(708)는 전달받은 클럭 차를 이용하여 버스트 데이터를 처리한다. 즉, 동기 제어부(708)는 전달받은 클럭 차를 이용하여 데이터 분리부(702)와 지연 조절부(710)를 제어한다. 동기 제어부(708)가 클럭 차를 이용하여 버스트 데이터를 처리하는 과정에 대해서는 도 9 및 도 10을 이용하여 알아보기로 한다. 동기 제어부(708)는 데이터 분리부(702)와 지연 조절부(710)로 전달한 제어 정보(동기 정보)를 제어부(620)로 전달한다.
데이터 분리부(702)는 동기 제어부(708)의 제어 정보에 따라 전달받은 버스트 데이터를 출력1 또는 출력2로 분리하여 출력한다. 구체적으로, 데이터 분리부(702)는 제어 정보에 의해 전달받은 버스트 데이터의 간격이 노드의 클럭 간격보다 작은 경우에는 전달받은 버스트 데이터를 분리하지 않고 출력1로 출력한다. 그리고, 데이터 분리부(702)는 제어 정보에 의해 전달받은 버스트 데이터의 간격이 노드의 클럭 간격보다 큰 경우에는 전달받은 버스트 데이터를 출력1 및 출력2로 분리하여 출력한다. 지연 조절부(710)는 동기 제어부(708)의 제어 정보에 따라 데이터 분리부(702)로부터 전달받은 출력1 버스트 데이터의 지연을 조절한다.
도 8은 본 발명에 따른 지연 조절부의 구조를 도시하고 있다.
이하, 도 8을 이용하여 본 발명에 따른 지연 조절부(710)의 구조에 대해 상세하게 알아보기로 한다.
도 8에 도시되어 있는 바와 같이, 지연 조절부(710)는 복수 개의 스위치들(800 내지 810)과 지연부들(820 내지 828)로 구성된다.
제1 지연부(820)는 전달받은 버스트 데이터를 설정시간만큼 지연시키며, 제2 지연부(822)는 전달받은 버스트 데이터를 설정시간×2만큼 지연시키며, 제3 지연부(824)는 전달받은 버스트 데이터를 설정시간×4만큼 지연시킨다. 제4 지연부(826)는 전달받은 버스트 데이터를 설정시간×8만큼 지연시키며, 제5 지연부(828)는 전달받은 버스트 데이터를 설정시간×16만큼 지연시킨다. 따라서, 동기 제어부(708)는 복수 개의 스위치들(800 내지 810)과 지연부들(820 내지 828)을 이용하여 전달받은 버스트 데이터에 대해 필요한 만큼의 지연시키도록 지연 조절부(610)를 제어한다. 도 8은 5개의 지연부들(820 내지 828)을 도시하고 있으나, 사용자의 설정에 따라 달라질 수 있다.
도 9는 본 발명의 제1 실시예에 따른 전달받은 버스트 데이터의 간격이 노드의 클럭 간격보다 작은 경우를 도시하고 있다.
상술한 바와 같이, 에지 노드는 일정한 사이즈를 갖는 버스트 데이터를 전달하더라도 각 에지 노드의 고유 주파수의 차이로 인해 코어 노드에서 수신하는 버스트 데이터의 사이즈는 달라지게 된다. 도 9에 의하면, 코어 노드는 기준(Reference) 클럭을 이용하여 버스트 데이터를 처리한다. 하지만, 수신한 버스트 데이터의 간격이 코어 노드의 기준 클럭보다 작기 때문에 이를 보정할 수 있는 방안이 필요하게 된다.
상술한 바와 같이, 전달받은 버스트 데이터의 간격과 코어 노드의 기준 클럭의 차는 동기 검출부(706)가 검출한다. 수신한 버스트 데이터의 간격이 코어 노드의 기준 클럭보다 작기 때문에, 동기 제어부(708)는 전달받은 버스트 데이터가 분리되지 않도록 데이터 분리부(702)에 지시한다. 데이터 분리부(702)는 동기 제어부(708)의 지시에 따라 버스트 데이터를 분리하지 않고 출력1로 출력한다. 이때, 코어 노드로 입력되는 버스트 데이터는 코어 노드의 기준 클럭보다 작기 때문에 매 입력되는 버스트 데이터마다 기준 클럭보다 지연된 차만큼 빈 공간이 발생한다.
동기 제어부(708)는 입력되는 각 버스트 데이터가 코어 노드의 기준 클럭보다 작으므로, 그에 따라 매 입력되는 버스트 데이터마다 기준 클럭에 대해 얼마나 지연되는지를 알기 위해 동기 검출부(706)를 통해 다음 수학식 1에 따라 지연값(d)을 얻게 된다.
Figure 112005071719813-pat00001
여기서, k는 정수이고, S는 Fine Grain Delay Step이다. 그리고, 입력되는 버스트 데이터의 지연 단계(Delay Step)가 p까지 이르렀을 경우(p×S), Fine Grain FDL에서 의미하는 하나의 Time-slot Interval(T)이 된다.
도 9에서, 첫번째 입력되는 버스트 데이터는 예컨대, bo, bo+1, bo+2 및 보호대역(Guard-Band)으로 구성되고, 기준 클럭보다 d=k-1 만큼 지연되며, 두번째 입력되는 버스트 데이터는 bp, bp+1, bp+ 2으로 구성되고, 기준 클럭보다 d'=k-2 만큼 지연된다. 또한, 세번째 입력되는 버스트 데이터는 bq, bq +1, bq + 2으로 구성되고, 기준 클럭보다 d''=0 만큼 지연된다. 그러나, 세번째 입력되는 버스트 데이터의 지연값 d''=0의 의미는 다음 네번째 입력되는 버스트 데이터의 지연값(d''')이 하나의 버스트 데이터만큼 되는 순간(d'''=p)을 의미한다.
이때, 동기 제어부(708)는 수신된 버스트 데이터들 사이에 아무런 정보도 포함하고 있지 않고 버스트 데이터의 사이즈와 동일한 빈(Void) 데이터를 삽입하도록 지연 조절부(710)를 제어한다. 물론, 동기 제어부(708)는 빈 데이터를 삽입하도록 지시함과 동시에 수신한 버스트 데이터의 동기를 코어 노드 자신의 동기와 일치시키기 위해 버스트 데이터를 시프트(shift)시키도록 지시한다.
따라서, 네번째 입력되는 버스트 데이터는 br1, br, br+1 , br+2로 구성되지만, 지연 조절부(710)에 의해 빈(Void) 데이터가 삽입되고, 코어 노드의 기준 클럭과 동기된 버스트 데이터를 출력1(Out1)로 출력한다. 물론, 첫번째로 입력된 버스트 데이터와, 두번째로 입력된 버스트 데이터 및 세번째로 입력된 버스트 데이터들도 도 9에 도시된 바와 같이 코어 노드의 기준 클럭과 동기된 버스트 데이터를 출력1(Out1)로 출력한다.
상술한 바와 같은 과정을 수행함으로써, 지연 조절부(710)는 코어 노드의 기준 클럭과 동일한 클럭(버스트 데이터 간격)을 갖는 버스트 데이터들을 출력하게 된다.
도 10은 본 발명의 제1 실시예에 따른 버스트 데이터의 간격이 노드의 클럭 간격보다 큰 경우를 도시하고 있다.
도 10에 의하면, 코어 노드는 기준 클럭을 이용하여 버스트 데이터를 처리한다. 하지만, 수신한 버스트 데이터의 간격이 코어 노드의 기준 클럭보다 크기 때문에 이를 보정할 수 있는 방안이 필요하게 된다.
상술한 바와 같이, 전달받은 버스트 데이터의 간격과 코어 노드의 기준 클럭의 차는 동기 검출부(706)가 검출한다. 수신한 버스트 데이터의 간격이 코어 노드의 기준 클럭보다 크기 때문에, 동기 제어부(708)는 입력되는 각 버스트 데이터마다 클럭 차를 검출하여, 그 클럭 차가 하나의 버스트 데이터만큼 되는 때에 버스트 데이터를 분리하도록 데이터 분리부(702)에 지시한다.
도 10에서, 첫번째 입력되는 버스트 데이터는 bo, bo+1, bo+2 및 보호대역(Guard-Band)으로 구성되고, 기준 클럭에 대해 d=p-2 만큼의 클럭 차를 가지며, 두번째 입력되는 버스트 데이터는 bp, bp+1, bp+ 2으로 구성되고, 기준 클럭에 대해 d'=p-1 만큼의 클럭 차를 가진다. 또한, 세번째 입력되는 버스트 데이터는 bq, bq +1, bq+2으로 구성되고, 기준 클럭보다 d''=p 만큼의 클럭 차를 가진다. 그러나, 세번째 입력되는 버스트 데이터의 클럭 차 d''=p의 의미는 t_trg 시각에 다음 네번째 입력되는 버스트 데이터의 클럭 차(d''')가 하나의 버스트 데이터만큼 되는 순간을 의미한다.
이때, 동기 제어부(708)는 그 순간에 클럭 차로 발생된 버스트 데이터를 분리하도록 데이터 분리부(702)로 지시한다. 데이터 분리부(702)는 동기 제어부(708)의 지시에 따라 도 10에 도시된 바와 같이 버스트 데이터를 출력1과 출력2로 분리한다. 그리고, 데이터 분리부(702)는 분리된 버스트 데이터(bs+2)를 출력2로 출력하고, 나머지 버스트 데이터들은 출력1로 출력한다. 여기서, 네번째 입력되는 버스트 데이터는 bs, bs+1, bs+2로 구성되지만, 출력시에는 bs, bs+1, bs+3의 버스트 데이터는 출력1(Out1)로 출력되고, bs+2의 버스트 데이터는 출력2(Out2)로 출력된다.
또한, 동기 제어부(708)는 버스트 데이터 1을 제외한 나머지 버스트 데이터들의 동기를 코어 노드 자신의 동기와 일치시키기 위해 시프트시키도록 지연 조절부(710)로 지시한다.
상술한 바와 같은 과정을 수행함으로써, 지연 조절부(710)는 코어 노드의 기준 클럭과 동일한 클럭(버스트 데이터 간격)을 갖는 버스트 데이터들을 출력하게 된다.
이후, OTSI(660)는 Fine Grain FDL에서 코어 노드의 기준 클럭과 동기가 맞×춰진 버스트 데이터가 일정 갯수 이상의 타임 슬롯이 되는 때에, 일정 갯수 이상의 타임 슬롯에 대한 코스(Course) 동기화를 수행한다. 이때, OTSI(660)는 코스 타임 슬롯마다 얼마나 지연이 있는지를 다음 수학식 2에 따라 지연값(D)을 계산한다.
Figure 112005071719813-pat00002
여기서, j는 0 부터 n 까지의 정수이고, n은 코스 타임 슬롯의 숫자(Number of Slots)이다.
도 11은 본 발명의 일 실시예에 따른 전처리부의 구조를 나타낸 도면이다.
도 11에 의하면, 전처리부(610)는 3 개의 파장 분리부들(1100, 1102, 1140)과 부(sub)-광 스위치들(1110 내지 1114), 파장 결합부(1120), 지연 조절부(1130)를 포함한다.
지연 조절되어 출력1을 통해 출력된 버스트 데이터는 제1 파장 분리부(1100)로 전달된다. 제1 파장 분리부(1100)는 전달받은 버스트 데이터를 파장 별로 분리하여 제1 부-광 스위치(1110) 내지 제3 부-광 스위치(1114) 중 어느 하나로 전달한 다.
입력된 버스트 데이터에서 분리되어 출력2를 통해 출력된 버스트 데이터는 제2 파장 분리부(1102)로 전달된다. 제2 파장 분리부(1102)는 전달받은 버스트 데이터를 파장 별로 분리하여 제1 부-광스위치(1110) 내지 제3 부-광스위치(1114) 중 어느 하나로 전달한다. 부-광스위치들(1110 내지 1114)은 전달받은 버스트 데이터를 제어부(620)의 제어 명령에 따라 광 스위치들(630 내지 634)로 전달할지, 일정 시간 동안 지연시킬지를 결정한다. 즉, 부-광스위치들(1110 내지 1114)은 전달받은 버스트 데이터를 일정시간 동안 지연시키고자 할 경우, 전달받은 버스트 데이터를 파장 결합부(1120)로 전달한다. 파장 결합부(1120)는 전달받은 버스트 데이터들을 결합한 후, 지연 조절부(1130)로 전달한다.
지연 조절부(1130)는 전달받은 버스터 데이터를 일정시간 지연시킨 후, 제3 파장 분리부(1140)로 전달한다. 제3 파장 분리부(1140)는 전달받은 버스트 데이터들을 파장 별로 분리하고, 분리한 버스트 데이터들을 부-광스위치들(1110 내지 1114) 중 어느 하나로 전달한다.
도 11은 하나의 파장 결합부(1120)를 도시하고 있지만, 적어도 두 개의 파장 결합부들을 도시할 수 있다. 즉, 제1 파장 결합부 내지 제3 파장 결합부로 구성될 경우, 제1 파장 결합부는 제1 설정시간 동안 지연을 요하는 버스트 데이터들이 입력되며, 제2 파장 결합부는 제2 설정시간 동안 지연을 요하는 버스트 데이터들이 입력된다. 또한 제3파장 결합부는 제3설정시간 동안 지연을 요하는 버스트 데이터들이 입력된다. 이 경우, 복수의 파장 결합부에 대응되는 복수의 지연 조절부들이 구성되며, 각 파장 결합부의 해당 지연 조절부는 설정된 시간 동안만 전달받은 버스트 데이터를 지연시킨 후 출력한다.
전술한 바와 같이 본 발명에 의하면, 광 버스트 스위칭 네트워크를 구성하고 있는 노드를 서로 연결하는 링크의 물리적인 차이로 인해 발생하는 버스트 데이터의 수신시점과 노드의 기준 클럭과의 차이를 보정하여 동기를 맞추도록 하는, 버스트 데이터의 수신시점 조절 장치 및 방법을 실현할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.
본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 바와 같이 본 발명에 의하면, 버스트 데이터의 수신시점과 기준 클럭과의 차이를 보정함으로써, 노드를 구성하고 있는 광 스위치의 스위칭 효율을 높일 수 있다. 또한, 광 스위치의 스위칭 효율을 높임으로써, 스위칭 과정에서 손실되는 버스트 데이터의 갯수를 줄일 수 있다.

Claims (10)

  1. 다수 개의 노드들과 상기 노드들을 상호 연결하는 링크들로 구성된 광 버스트 스위칭 네트워크에서, 상기 링크를 통해 전달되는 버스트 데이터의 수신시점을 조절하는 방법에 있어서,
    (a) 상기 노드의 고유한 기준 시점과 버스트 데이터의 타임 슬롯 경계를 비교하는 단계; 및
    (b) 상기 고유한 기준 시점과 상기 버스트 데이터의 타임 슬롯 경계를 일치시키기 위해, 상기 버스트 데이터의 타임 슬롯 경계를 상기 고유한 기준 시점에 맞춰 시프트(shift)하여 재정렬하는 단계;를 포함하는 것을 특징으로 하는 버스트 데이터의 수신시점 조절 방법.
  2. 제 1 항에 있어서,
    상기 (b) 단계는, 상기 버스트 데이터에서 적어도 하나의 데이터를 분리하거나, 상기 버스트 데이터에 적어도 하나의 빈 데이터를 삽입하는 것을 특징으로 하는 버스트 데이터의 수신시점 조절 방법.
  3. 제 2 항에 있어서,
    분리한 데이터를 다른 버스트 데이터의 빈 데이터에 삽입하여 상기 다른 버스트 데이터의 동기를 맞추는 것을 특징으로 하는 버스트 데이터의 수신시점 조절 방법.
  4. 제 1 항에 있어서,
    상기 버스트 데이터의 타임 슬롯 경계에 대한 정보는 상기 버스트 데이터에 대한 제어 정보를 포함하는 것을 특징으로 하는 버스트 데이터의 수신시점 조절 방법.
  5. 다수 개의 노드들과 상기 노드들을 상호 연결하는 링크들로 구성된 광 버스트 스위칭 네트워크에서, 상기 링크를 통해 전달되는 버스트 데이터의 수신시점을 조절하는 장치에 있어서,
    상기 노드의 고유한 기준 시점과 버스트 데이터의 타임 슬롯 경계를 비교하여 상기 버스트 데이터의 타임슬롯 경계와 상기 고유한 기준시점의 차를 검출하는 동기 검출부; 및
    상기 동기 검출부가 검출한 차를 이용하여 상기 고유한 기준 시점과 상기 버스트 데이터의 타임 슬롯 경계를 일치시키기 위해, 전달되는 상기 버스트 데이터를 상기 고유한 기준시점에 맞춰 시프트(shift)하여 재정렬하도록 제어하는 동기 제어부;를 포함하는 것을 특징으로 하는 버스트 데이터의 수신시점 조절장치.
  6. 제 5 항에 있어서,
    상기 동기 제어부로부터 전달받은 버스트 데이터 분리 지시에 따라 상기 버 스트 데이터에서 적어도 하나의 데이터를 분리하는 데이터 분리부; 및
    상기 동기 제어부로부터 전달받은 버스트 데이터 삽입 지시에 따라 상기 버스트 데이터에 적어도 하나의 빈 데이터를 삽입하는 지연 조절부;를 더 포함하는 것을 특징으로 하는 버스트 데이터의 수신시점 조절장치.
  7. 제 6 항에 있어서,
    상기 동기 제어부는, 상기 버스트 데이터의 타임슬롯 경계와 상기 고유한 기준 시점을 일치시키도록 상기 지연 조절부에 지시하는 것을 특징으로 하는 버스트 데이터의 수신시점 조절장치.
  8. 제 6 항에 있어서,
    상기 지연 조절부는, 상기 동기 제어부의 지시에 따라 상기 고유한 기준 시점과 상기 버스트 데이터의 타임 슬롯 경계를 일치시키기 위해 상기 버스트 데이터를 지연시키는 것을 특징으로 하는 버스트 데이터의 수신시점 조절장치.
  9. 제 5 항에 있어서,
    수신한 데이터로부터 버스트 데이터와 버스트 제어 패킷을 분리하는 광 분리부;를 더 포함하는 것을 특징으로 하는 버스트 데이터의 수신시점 조절장치.
  10. 제 9 항에 있어서,
    버스트 데이터의 수신시점 및 타임슬롯 경계에 대한 정보는, 상기 버스트 데이터에 대한 제어 정보를 포함하고 있는 상기 버스트 제어 패킷으로부터 획득하는 것을 특징으로 하는 버스트 데이터의 수신시점 조절장치.
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