KR101090466B1 - Semiconductor memory device having low contact resistance and method of fabricating the same - Google Patents

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Abstract

본 발명의 반도체 메모리소자는, 불순물영역을 갖는 반도체기판과, 반도체기판 위에 배치되는 게이트스택과, 게이트스택 측벽에 배치되는 게이트 스페이서막과, 불순물영역에 접촉되도록 게이트 스페이서막 사이의 반도체기판 위에 배치되는 에피택셜 컨택플러그층과, 그리고 에피택셜 컨택플러그층에 접촉되는 도전층을 포함한다.The semiconductor memory device of the present invention is disposed on a semiconductor substrate having an impurity region, a gate stack disposed on the semiconductor substrate, a gate spacer layer disposed on the sidewall of the gate stack, and a semiconductor substrate between the gate spacer layer so as to contact the impurity region. An epitaxial contact plug layer, and a conductive layer in contact with the epitaxial contact plug layer.

반도체 메모리소자, 디램, 컨택저항, 랜딩플러그컨택, 실리콘 에피택셜층 Semiconductor memory devices, DRAM, contact resistors, landing plug contacts, silicon epitaxial layers

Description

낮은 컨택 저항을 갖는 반도체 메모리소자 및 그 제조방법{Semiconductor memory device having low contact resistance and method of fabricating the same}Semiconductor memory device having low contact resistance and method of manufacturing the same {Semiconductor memory device having low contact resistance and method of fabricating the same}

본 발명은 반도체 메모리소자 및 그 제조방법에 관한 것으로서, 특히 낮은 컨택 저항을 갖는 반도체 메모리소자 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor memory device and a method for manufacturing the same, and more particularly to a semiconductor memory device having a low contact resistance and a method for manufacturing the same.

최근 반도체 메모리소자의 집적도가 증가함에 따라, 디램(DRAM; Dynamic Random Access Memory) 소자의 경우, 반도체기판의 불순물영역과 상부 도전막, 예컨대 비트라인 및 스토리지노드와의 전기적 연결을 위해 랜딩플러그컨택(LPC; Landing Plug Contact)을 이용하고 있다. 즉 게이트스택으로 이루어지는 워드라인 사이의 랜딩플러그 컨택홀 내에 도전막을 채워 랜딩플러그컨택층을 형성하고, 비트라인컨택 및 스토리지노드컨택을 이 랜딩플러그컨택층에 연결되도록 한다. 일반적으로 랜딩플러그컨택(LPC)은 폴리실리콘막으로 형성한다.With the recent increase in the degree of integration of semiconductor memory devices, in the case of dynamic random access memory (DRAM) devices, a landing plug contact (eg, an electrical connection between an impurity region of a semiconductor substrate and an upper conductive layer such as a bit line and a storage node) may be used. Landing Plug Contact (LPC) is used. That is, a landing plug contact layer is formed by filling a conductive film in a landing plug contact hole between word lines formed of a gate stack, and the bit line contact and the storage node contact are connected to the landing plug contact layer. In general, the landing plug contact (LPC) is formed of a polysilicon film.

그러나 집적도 증가에 따른 디자인 룰(design rule)의 감소로 인해, 트랜지스터와 같은 능동소자가 배치되는 활성영역의 면적도 좁아지고, 그 결과 랜딩플러그컨택층이 형성되는 랜딩플러그컨택홀의 면적도 점점 좁아지고 있는 실정이다. 이 와 같이 랜딩플러그컨택홀의 면적이 점점 좁아짐에 따라 랜딩플러그컨택의 저항은 점점 증가된다. 특히 컨택저항이 중요한 요소로 작용하는 비트라인 컨택의 경우, 컨택저항의 증가는 충분한 양의 동작전류를 발생시키는데 장애가 되며, 이는 고속동작을 요구하는 메모리소자의 특성을 저하시키는 중요한 원인들 중 하나로 작용한다.However, due to the decrease in design rules due to the increase in the density, the area of the active area in which active devices such as transistors are disposed is also narrowed, and as a result, the area of the landing plug contact hole in which the landing plug contact layer is formed is gradually narrowed. There is a situation. As the landing plug contact hole becomes smaller in area, the resistance of the landing plug contact increases gradually. Particularly in the case of bit line contacts in which contact resistance is an important factor, an increase in contact resistance is an obstacle to generating a sufficient amount of operating current, which is one of the important causes of deterioration of the characteristics of a memory device requiring high-speed operation. do.

이와 같은 컨택저항의 증가에 따른 문제를 극복하기 위한 방법으로서, 랜딩플러그컨택층을 형성한 후 불순물이온을 주입하는 방법이 있다. 그러나 이 방법은 반도체기판 내의 불순물영역, 예컨대 소스영역 및 드레인영역에서의 불순물농도도 함께 증가시켜, 소스영역 및 드레인영역 부근의 전계세기를 증대시키고 셀 리텐션(cell retention) 특성도 저하시킨다. 또한 랜딩플러그컨택층 내의 불순물농도를 증가시키는데 있어서도 물리적으로 한계가 있으며, 각각 반도체기판 및 비트라인컨택(또는 스토리지노드 컨택)과 접하는 랜딩플러그컨택층의 아래 표면과 위 표면의 처리를 위한 추가공정이 요구된다.As a method for overcoming the problem caused by the increase in the contact resistance, there is a method of implanting impurity ions after forming the landing plug contact layer. However, this method also increases the impurity concentration in the impurity regions of the semiconductor substrate, such as the source region and the drain region, thereby increasing the electric field strength in the vicinity of the source region and the drain region and decreasing the cell retention characteristics. In addition, there is a physical limitation in increasing the impurity concentration in the landing plug contact layer, and an additional process for treating the lower surface and the upper surface of the landing plug contact layer in contact with the semiconductor substrate and the bit line contact (or storage node contact), respectively, is provided. Required.

본 발명이 해결하고자 하는 기술적 과제는, 컨택저항을 감소시켜 소자의 전기적특성을 향상시킬 수 있는 반도체 메모리소자를 제공하는 것이다.An object of the present invention is to provide a semiconductor memory device capable of improving the electrical characteristics of the device by reducing the contact resistance.

본 발명이 해결하고자 하는 다른 기술적 과제는, 상기와 같은 반도체 메모리소자의 제조방법을 제공하는 것이다.Another technical problem to be solved by the present invention is to provide a method of manufacturing a semiconductor memory device as described above.

일 실시예에 따른 반도체 메모리소자는, 불순물영역을 갖는 반도체기판과, 반도체기판 위에 배치되는 게이트스택과, 게이트스택 측벽에 배치되는 게이트 스페이서막과, 불순물영역에 접촉되도록 게이트 스페이서막 사이의 반도체기판 위에 배치되는 에피택셜 컨택플러그층과, 그리고 에피택셜 컨택플러그층에 접촉되는 도전층을 포함한다.In an embodiment, a semiconductor memory device may include a semiconductor substrate having an impurity region, a gate stack disposed on the semiconductor substrate, a gate spacer layer disposed on sidewalls of the gate stack, and a semiconductor substrate between the gate spacer layer to be in contact with the impurity region. An epitaxial contact plug layer disposed thereon, and a conductive layer in contact with the epitaxial contact plug layer.

일 예에서, 도전층은 비트라인 또는 스토리지 노드를 포함한다.In one example, the conductive layer includes a bit line or a storage node.

일 예에서, 에피택셜 컨택플러그층 및 도전층 사이에 배치되는 장벽금속층을 더 포함한다.In one example, the method further includes a barrier metal layer disposed between the epitaxial contact plug layer and the conductive layer.

일 예에서, 에피택셜 컨택플러그층은 실리콘 에피택셜층이다.In one example, the epitaxial contact plug layer is a silicon epitaxial layer.

일 예에서, 에피택셜 컨택플러그층은, 상부에 형성된 불순물 주입층을 포함한다.In one example, the epitaxial contact plug layer includes an impurity implantation layer formed thereon.

일 예에서, 에피택셜 컨택플러그층은 게이트스택 높이의 절반 이하의 두께를 갖는다.In one example, the epitaxial contact plug layer has a thickness less than half the gate stack height.

일 실시예에 따른 반도체 메모리소자의 제조방법은, 반도체기판 위에 게이트스택을 형성하는 단계와, 게이트스택 측면에 게이트 스페이서막을 형성하는 단계와, 게이트 스페이서막 사이의 반도체기판 위에 컨택플러그층을 에피택셜 성장시키는 단계와, 그리고 컨택플러그층의 상부에 접촉되는 도전층을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor memory device according to an embodiment includes forming a gate stack on a semiconductor substrate, forming a gate spacer layer on a side surface of the gate stack, and epitaxially forming a contact plug layer on the semiconductor substrate between the gate spacer layers. Growing and forming a conductive layer in contact with the top of the contact plug layer.

일 예에서, 컨택플러그층은 실리콘 에피택셜층으로 형성한다.In one example, the contact plug layer is formed of a silicon epitaxial layer.

일 예에서, 컨택플러그층은 게이트스택 높이의 절반보다 낮은 두께로 형성한다.In one example, the contact plug layer is formed to a thickness less than half the height of the gate stack.

일 예에서, 컨택플러그층을 형성한 후 컨택플러그층 상부에 불순물이온을 주입하는 단계를 더 포함한다.In one example, the method may further include implanting impurity ions on the contact plug layer after forming the contact plug layer.

이 경우, 불순물이온으로 31P 또는 75As를 사용할 수 있다.In this case, 31 P or 75 As can be used as the impurity ion.

다른 실시예에 따른 반도체 메모리소자의 제조방법은, 소자분리영역에 의해 한정되는 활성영역을 갖는 반도체기판 위에 게이트스택을 형성하는 단계와, 게이트스택 측벽에 게이트 스페이서막을 형성하는 단계와, 게이트 스페이서막 사이를 제1 절연막으로 채우는 단계와, 활성영역 위의 제1 절연막을 제거하여 활성영역을 노출시키는 단계와, 노출된 활성영역 위에 에피택셜층을 성장시켜 게이트 스페이서막 사이의 하부를 채우는 컨택플러그층을 형성하는 단계와, 컨택플러그층이 형성된 결과물 전면에 제2 절연막을 형성하는 단계와, 제2 절연막의 일부를 제거하여 비트라인 컨택이 이루어질 컨택플러그층을 노출시키는 단계와, 그리고 컨택플러그층에 접촉되도록 도전층을 형성하는 단계를 포함한다.In another embodiment, a method of fabricating a semiconductor memory device may include forming a gate stack on a semiconductor substrate having an active region defined by an isolation region, forming a gate spacer layer on a sidewall of the gate stack, and forming a gate spacer layer. Filling the gap between the first insulating film, exposing the active area by removing the first insulating film over the active area, and growing a epitaxial layer on the exposed active area to fill the lower portion between the gate spacer layers. Forming a second insulating film on the entire surface of the resultant formed with the contact plug layer, removing a portion of the second insulating film to expose the contact plug layer to which the bit line contact is to be made, and contacting the contact plug layer Forming a conductive layer to be in contact.

본 발명에 따르면, 랜딩플러그컨택층으로 사용하는 폴리실리콘막에 비하여 상대적으로 낮은 저항특성을 나타내는 실리콘 에피택셜층을 이용함으로써 랜딩 플러그 컨택저항을 감소시킬 수 있으며, 이에 따라 소자의 전기적 특성을 향상시킬 수 있다는 이점이 제공된다. 또한 그 제조방법에 있어서도, 랜딩플러그컨택을 폴리실리콘막으로 형성하는 경우 요구되는 일련의 공정들, 예컨대 폴리실리콘막 증착, 폴리실리콘막에 대한 에치백 및 폴리실리콘막에 대한 평탄화 등을 생략할 수 있다.According to the present invention, the landing plug contact resistance can be reduced by using a silicon epitaxial layer exhibiting a relatively low resistance compared to the polysilicon film used as the landing plug contact layer, thereby improving the electrical characteristics of the device. The advantage is that it can. Also in the manufacturing method, a series of processes required when the landing plug contact is formed of a polysilicon film, such as polysilicon film deposition, etch back on the polysilicon film, and planarization on the polysilicon film, can be omitted. have.

도 1은 본 발명에 따른 반도체 메모리소자를 나타내 보인 단면도이다. 도 1을 참조하면, 실리콘기판과 같은 반도체기판(100) 위에 복수개의 게이트스택(110)들이 배치된다. 반도체기판(100)은 소자분리영역(101)에 의해 한정되는 활성영역(102)을 갖는다. 소자분리영역(101)에는 소자분리막(103)이 배치된다. 비록 도면에 나타내지는 않았지만, 활성영역(102)에는 소스/드레인영역과 같은 불순물영역들이 배치되며, 이 불순물영역들 사이에는 채널영역이 배치된다. 채널영역은 게이트스택(110)과 중첩된다. 복수개의 게이트스택(110)들은 상호 이격되도록 형성된다. 게이트스택(110)은 게이트절연막패턴(111), 게이트도전막패턴(112) 및 게이트하드마스크막패턴(113)이 순차적으로 적층되는 구조로 이루어진다. 일 예에서, 게이트절연막패턴(111)은 산화막으로 이루어지고, 게이트도전막패턴(112)은 폴리실리콘막으로 이루어지며, 그리고 게이트하드마스크막패턴(113)은 질화막으로 이루어진다. 통상적으로 게이트스택(110)은 라인 형태를 갖지만, 반드시 이에 한정되는 것은 아 니다. 게이트스택(110)은 활성영역(102) 위에 배치되지만 소자분리막(101) 위에도 배치된다.1 is a cross-sectional view illustrating a semiconductor memory device according to the present invention. Referring to FIG. 1, a plurality of gate stacks 110 are disposed on a semiconductor substrate 100 such as a silicon substrate. The semiconductor substrate 100 has an active region 102 defined by the device isolation region 101. The device isolation layer 103 is disposed in the device isolation region 101. Although not shown in the figure, impurity regions such as source / drain regions are disposed in the active region 102, and channel regions are disposed between the impurity regions. The channel region overlaps the gate stack 110. The plurality of gate stacks 110 are formed to be spaced apart from each other. The gate stack 110 has a structure in which the gate insulating film pattern 111, the gate conductive film pattern 112, and the gate hard mask film pattern 113 are sequentially stacked. In one example, the gate insulating film pattern 111 is made of an oxide film, the gate conductive film pattern 112 is made of a polysilicon film, and the gate hard mask film pattern 113 is made of a nitride film. Typically, the gate stack 110 has a line shape, but is not necessarily limited thereto. The gate stack 110 is disposed on the active region 102 but is also disposed on the isolation layer 101.

게이트스택(110)의 측면에는 게이트 스페이서막(120)이 배치된다. 일 예에서, 게이트 스페이서막(120)은 산화막, 질화막 또는 실리콘산화질화(SixOyNz)막으로 이루어진다. 소자분리영역(101) 위에서의 게이트 스페이서막(120) 사이의 공간에는 제1 절연막(131)으로 매립된다. 반면에 활성영역(102) 위에서의 게이트 스페이서막(120) 사이의 공간에는 에피택셜 컨택플러그층(141, 142, 143)이 배치된다. 소자분리영역(101) 위에서 제1 절연막(131)은 게이트스택(110)과 실질적으로 동일한 높이까지 배치되지만, 활성영역(102) 위에서 에피택셜 컨택플러그층(141, 142, 143)은 게이트스택(110)의 대략 절반 이하의 높이까지 배치된다. 일 예에서, 에피택셜 컨택플러그층(141, 142, 143)의 높이는 대략 300Å 내지 1500Å이다. 에피택셜 컨택플러그층(141, 142, 143)은, 활성영역(102)에서 노출되는 반도체기판(100)에 대한 선택적 에피택셜 공정을 통해 성장시킨 실리콘 에피택셜층이다. 에피택셜 컨택플러그층(141, 142, 143) 상부에는 불순물이온이 주입된 불순물층(145)이 배치된다. 일 예에서, 주입된 불순물이온은 31P 이온 또는 75As 이온이며, 주입농도는 대략 1.0×1012 내지 1.0×1015atoms/㎠이다. 이와 같은 불순물층(145)은 에피택셜 컨택플러그층(141, 142, 143)과 비트라인도전층(160) 사이의 컨택저항을 감소시킨다.The gate spacer layer 120 is disposed on the side surface of the gate stack 110. In one example, the gate spacer layer 120 is formed of an oxide film, a nitride film, or a silicon oxynitride (SixOyNz) film. The first insulating layer 131 is filled in the space between the gate spacer layer 120 on the device isolation region 101. In contrast, the epitaxial contact plug layers 141, 142, and 143 are disposed in the space between the gate spacer layer 120 on the active region 102. The first insulating layer 131 is disposed on the device isolation region 101 to substantially the same height as the gate stack 110, but the epitaxial contact plug layers 141, 142, and 143 are disposed on the active region 102. Up to approximately half the height of 110). In one example, the height of the epitaxial contact plug layers 141, 142, 143 is approximately 300 ns to 1500 ns. The epitaxial contact plug layers 141, 142, and 143 are silicon epitaxial layers grown through a selective epitaxial process on the semiconductor substrate 100 exposed in the active region 102. An impurity layer 145 implanted with impurity ions is disposed on the epitaxial contact plug layers 141, 142, and 143. In one example, the implanted impurity ions are 31P ions or 75As ions and the implantation concentration is approximately 1.0 × 10 12 to 1.0 × 10 15 atoms / cm 2. The impurity layer 145 reduces the contact resistance between the epitaxial contact plug layers 141, 142, and 143 and the bit line conductive layer 160.

활성영역(102) 위에 배치되는 에피택셜 컨택플러그층(141, 142, 143) 중 에 피택셜 컨택플러그층(141)은 비트라인에 연결되는 컨택플러그인 반면, 에피택셜 컨택플러그층(142, 143)은 스토리지노드에 연결되는 컨택플러그이다. 따라서 에피택셜 컨택플러그층(141)은 제2 절연막(132)을 관통하여 에피택셜 컨택플러그층(141)을 노출시키는 랜딩플러그컨택홀을 통해 비트라인도전층(160)과 연결된다. 반면, 비록 도면에 나타내지는 않았지만, 에피택셜 컨택플러그층(142, 143)은 제2 절연막(132)을 관통하여 에피택셜 컨택플러그층(142, 143)을 노출시키는 랜딩플러그컨택홀을 통해 스토리지노드(미도시)에 연결된다. 비트라인도전층(160)은 제2 절연막(132) 위에 배치되며, 제2 절연막(132)을 관통하는 랜딩플러그컨택홀을 통해 에피택셜 컨택플러그층(141)에 접촉된다. 일 예에서, 비트라인도전층(160)은 티타늄(Ti)막, 질화티타늄(TiN)막, 코발트(Co)막, 니켈(Ni)막 또는 텅스텐(W)으로 이루어진다. 본 실시예에서는, 비트라인도전층(160)과 에피택셜 컨택플러그층(141) 사이에 장벽금속층(150)이 배치되는데, 비트라인도전층(160)과 에피택셜 컨택플러그층(141) 사이의 반응성이 적은 경우에는 장벽금속층(150)의 배치는 생략할 수도 있다.Among the epitaxial contact plug layers 141, 142, and 143 disposed on the active region 102, the epitaxial contact plug layer 141 is a contact plug connected to a bit line, whereas the epitaxial contact plug layers 142 and 143 are formed. Is a contact plug connected to the storage node. Accordingly, the epitaxial contact plug layer 141 is connected to the bit line conductive layer 160 through a landing plug contact hole through the second insulating layer 132 to expose the epitaxial contact plug layer 141. On the other hand, although not shown in the drawings, the epitaxial contact plug layers 142 and 143 pass through the second insulating layer 132 to expose the epitaxial contact plug layers 142 and 143 through the landing node contact holes. (Not shown). The bit line conductive layer 160 is disposed on the second insulating layer 132 and contacts the epitaxial contact plug layer 141 through a landing plug contact hole penetrating the second insulating layer 132. In one example, the bit line conductive layer 160 includes a titanium (Ti) film, a titanium nitride (TiN) film, a cobalt (Co) film, a nickel (Ni) film, or tungsten (W). In the present embodiment, a barrier metal layer 150 is disposed between the bit line conductive layer 160 and the epitaxial contact plug layer 141, and between the bit line conductive layer 160 and the epitaxial contact plug layer 141. If the reactivity is low, the arrangement of the barrier metal layer 150 may be omitted.

이와 같은 본 실시예에 따른 반도체 메모리소자는, 반도체기판(100)의 불순물영역과 비트라인을 전기적으로 연결시키기 위한 랜딩플러그컨택으로서 에피택셜 랜딩플러그층(141)을 사용함으로써 비트라인과의 전기적 연결과정에서의 컨택저항을 감소시킬 수 있다. 이는 실리콘 에피택셜층이 단결정실리콘막이나 폴리실리콘막에 비하여 상대적으로 낮은 저항특성을 보이기 때문이다. 도 1을 참조하여 설명한 바와 같이, 비트라인도전층(160)과 반도체기판(100)의 불순물영역 사이에는 폴리실 리콘막이 존재하지 않으며, 단지 에피택셜 랜딩플러그층(141)만 존재한다. 특히 게이트 스페이서막(120) 사이의 공간인 랜딩플러그컨택홀 내부를 에피택셜 랜딩플러그층(141)로 일부 채우고, 나머지는 비트라인도전층(160)으로 채움으로써 에피택셜 랜딩플러그층(141)의 높이 최적화를 통해 컨택저항 감소가 최적화되게 이루어지도록 조절할 수 있다.In the semiconductor memory device according to the present embodiment, the epitaxial landing plug layer 141 is used as the landing plug contact for electrically connecting the impurity region of the semiconductor substrate 100 to the bit line, thereby electrically connecting to the bit line. The contact resistance in the process can be reduced. This is because the silicon epitaxial layer exhibits relatively low resistance compared with the single crystal silicon film or the polysilicon film. As described with reference to FIG. 1, the polysilicon film does not exist between the bit line conductive layer 160 and the impurity region of the semiconductor substrate 100, and only the epitaxial landing plug layer 141 exists. Particularly, the inside of the landing plug contact hole, which is a space between the gate spacer layers 120, is partially filled with the epitaxial landing plug layer 141, and the remainder is filled with the bit line conductive layer 160 to form the epitaxial landing plug layer 141. Height optimization can be adjusted to optimize contact resistance reduction.

도 2 내지 도 7은 도 1의 반도체 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다. 도 2를 참조하면, 실리콘기판과 같은 반도체기판(100) 위에 복수개의 게이트스택(110)들을 형성한다. 반도체기판(100)은 소자분리영역(101)에 의해 한정되는 활성영역(102)을 가지며, 소자분리영역(101)에는 소자분리막(103)이 배치된다. 복수개의 게이트스택(110)들은 상호 이격되도록 형성되도록 형성되며, 비록 도면에 나타내지는 않았지만 라인 형태로 형성된다. 게이트스택(110)은 게이트절연막패턴(111), 게이트도전막패턴(112) 및 게이트하드마스크막패턴(113)이 순차적으로 적층되는 구조로 형성한다. 일 예에서, 게이트절연막패턴(111)은 산화막으로 형성하고, 게이트도전막패턴(112)은 폴리실리콘막으로 형성하며, 그리고 게이트하드마스크막패턴(113)은 질화막으로 형성한다.2 to 7 are cross-sectional views illustrating a method of manufacturing the semiconductor memory device of FIG. 1. Referring to FIG. 2, a plurality of gate stacks 110 are formed on a semiconductor substrate 100 such as a silicon substrate. The semiconductor substrate 100 has an active region 102 defined by an isolation region 101, and an isolation layer 103 is disposed in the isolation region 101. The plurality of gate stacks 110 are formed to be spaced apart from each other, and although not shown, they are formed in a line shape. The gate stack 110 has a structure in which the gate insulating film pattern 111, the gate conductive film pattern 112, and the gate hard mask film pattern 113 are sequentially stacked. In one example, the gate insulating film pattern 111 is formed of an oxide film, the gate conductive film pattern 112 is formed of a polysilicon film, and the gate hard mask film pattern 113 is formed of a nitride film.

도 3을 참조하면, 게이트스택(110) 측면에 게이트 스페이서막(120)을 형성한다. 이를 위해 먼저 전면에 게이트 스페이서막용 절연막을 형성한다. 일 예에서, 게이트 스페이서막용 절연막으로 산화막, 질화막 또는 실리콘산화질화(SixOyNz)막을 사용한다. 다음에 스페이서막용 절연막에 대한 이방성 식각, 예컨대 에치백(etchback)을 게이트스택(110) 상부면 및 반도체기판(100) 표면이 노출될 때까지 수행한다. 그러면 게이트스택(110) 측면에 게이트 스페이서막(120)만 남게 된다. 게이트 스페이서막(120)을 형성한 후에는, 비록 도면에 나타내지는 않았지만, 통상의 이온주입공정을 수행하여 반도체기판(100)의 활성영역(102)에 소스/드레인영역과 같은 불순물영역 형성을 위한 이온주입을 수행한다. 다음에 전면에 제1 절연막(131)을 형성한다. 제1 절연막(131)에 의해 게이트 스페이서막(120) 사이의 공간은 채워진다. 다음에 제1 절연막(131)에 대한 평탄화를 수행한다. 이 평탄화는 화학적기계적폴리싱(CMP; Chemical Mechanical Polishing)방법을 사용하여 수행할 수 있으며, 이 평탄화에 의해 게이트스택(110) 상부를 덮고 있던 제1 절연막(131)이 제거되어 게이트스택(110) 상부면이 노출된다.Referring to FIG. 3, a gate spacer layer 120 is formed on the side of the gate stack 110. To this end, an insulating film for a gate spacer film is first formed on the entire surface. In one example, an oxide film, a nitride film, or a silicon oxynitride (SixOyNz) film is used as the insulating film for the gate spacer film. Next, anisotropic etching, for example, etchback, is performed on the insulating film for the spacer film until the top surface of the gate stack 110 and the surface of the semiconductor substrate 100 are exposed. Then, only the gate spacer layer 120 remains on the side of the gate stack 110. After the gate spacer layer 120 is formed, although not shown in the drawing, a conventional ion implantation process is performed to form an impurity region such as a source / drain region in the active region 102 of the semiconductor substrate 100. Ion implantation is performed. Next, a first insulating film 131 is formed over the entire surface. The space between the gate spacer layer 120 is filled by the first insulating layer 131. Next, planarization of the first insulating layer 131 is performed. The planarization may be performed by using a chemical mechanical polishing (CMP) method. The planarization removes the first insulating layer 131 covering the upper portion of the gate stack 110, thereby forming the upper portion of the gate stack 110. The face is exposed.

도 4를 참조하면, 게이트 스페이서막(120) 사이에 채워져 있는 제1 절연막(131)을 선택적으로 제거하여 반도체기판(100)의 활성영역(102)을 일부 노출시키는 랜딩플러그컨택홀(201, 202, 203)을 형성한다. 제1 절연막(131)을 선택적으로 제거하기 위해서는, 먼저 제1 절연막(131) 위에 제거하고자 하는 제1 절연막(131)을 노출시키는 포토레지스트막패턴(미도시)을 형성한다. 그리고 이 포토레지스트막패턴을 식각마스크로 반도체기판(100)의 활성영역(102) 표면이 노출되도록 제1 절연막(131)의 노출부분을 식각한다. 랜딩플러그컨택홀(201, 202, 203)을 형성한 후에는 포토레지스트막패턴을 제거한다. 랜딩플러그컨택홀(201)은 활성영역(102)과 비트라인과의 전기적 연결을 위한 것이고, 랜딩플러그컨택홀(202, 203)은 활성영역(102)과 스토리지노드와의 전기적 연결을 위한 것이다.Referring to FIG. 4, the landing plug contact holes 201 and 202 selectively exposing the active region 102 of the semiconductor substrate 100 by selectively removing the first insulating layer 131 filled between the gate spacer layers 120. , 203). In order to selectively remove the first insulating layer 131, first, a photoresist layer pattern (not shown) exposing the first insulating layer 131 to be removed is formed on the first insulating layer 131. The exposed portion of the first insulating layer 131 is etched using the photoresist pattern as an etching mask so that the surface of the active region 102 of the semiconductor substrate 100 is exposed. After the landing plug contact holes 201, 202, and 203 are formed, the photoresist film pattern is removed. The landing plug contact hole 201 is for electrical connection between the active region 102 and the bit line, and the landing plug contact holes 202 and 203 are for electrical connection between the active region 102 and the storage node.

도 5를 참조하면, 랜딩플러그컨택홀(201, 201, 203)에 의해 노출된 반도체기 판(100)의 활성영역(102)에 대해 선택적 에피택셜 성장공정을 수행한다. 이 선택적 에피택셜 성장공정에 의해, 랜딩플러그컨택홀(201, 201, 203)에 의해 노출된 반도체기판(100)의 활성영역(102) 위에는 에피택셜층으로 이루어지는 에피택셜 컨택플러그층(141, 142, 143)이 형성된다. 반도체기판(100)이 실리콘기판인 경우 에피택셜 컨택플러그층(141, 142, 143)은 실리콘 에피택셜층이 된다. 에피택셜 컨택플러그층(141, 142, 143)의 성장 두께는 컨택저항이 최소화될 수 있는 정도, 예컨대 게이트스택(110) 높이의 절반 이하로 설정한다. 일 예에서 에피택셜 컨택플러그층(141, 142, 143)의 성장 두께는 대략 300Å 내지 1500Å이 되도록 한다. 일 예에서, 선택적 에피택셜 성장공정은, 화학기상증착(CVD ; Chemical Vapor Deposition) 장비를 사용하여 수행한다. 이 경우, 온도는 대략 700℃ 내지 900℃로 설정하고, 압력은 대략 10torr 내지 200torr가 되도록 설정한다. 반응가스로는 HCl/DCS/PH3의 혼합가스를 사용하며, P의 농도는 대략 1.0×1013 내지 1.0×1014atoms/㎤가 되도록 한다. 이와 같이 에피택셜 컨택플러그층(141, 142, 143)을 형성한 후에는, 도면에서 화살표로 나타낸 바와 같이, 컨택저항의 추가적인 감소를 위해 에피택셜 컨택플러그층(141, 142, 143) 상부에 불순물이온을 주입하여 불순물층(145)을 형성한다. 불순물이온으로 31P 이온 또는 75As 이온을 사용하며, 주입농도는 대략 1.0×1012 내지 1.0×1015atoms/㎠가 되도록 한다. 일 예에서 불순물이온 주입은 빔라인(beam line) 이온주입장비를 사용하여 수행하며, 이 경우 반도체기판(100)에 영향을 주지 않을 정도의 주입에너지, 에컨대 대략 10KeV 내지 100KeV의 에너지로 주입공정을 진행한다.Referring to FIG. 5, a selective epitaxial growth process is performed on the active region 102 of the semiconductor substrate 100 exposed by the landing plug contact holes 201, 201, and 203. By the selective epitaxial growth process, the epitaxial contact plug layers 141 and 142 formed of an epitaxial layer on the active region 102 of the semiconductor substrate 100 exposed by the landing plug contact holes 201, 201 and 203. , 143 is formed. When the semiconductor substrate 100 is a silicon substrate, the epitaxial contact plug layers 141, 142, and 143 become a silicon epitaxial layer. The growth thickness of the epitaxial contact plug layers 141, 142, and 143 is set to such an extent that contact resistance can be minimized, for example, less than half the height of the gate stack 110. In one example, the growth thickness of the epitaxial contact plug layers 141, 142, and 143 is about 300 kW to 1500 kW. In one example, the selective epitaxial growth process is performed using Chemical Vapor Deposition (CVD) equipment. In this case, the temperature is set to approximately 700 ° C to 900 ° C, and the pressure is set to be approximately 10torr to 200torr. As a reaction gas, a mixed gas of HCl / DCS / PH 3 is used, and the concentration of P is set to be approximately 1.0 × 10 13 to 1.0 × 10 14 atoms / cm 3. After the epitaxial contact plug layers 141, 142, and 143 are formed as described above, impurities are formed on the epitaxial contact plug layers 141, 142, and 143 to further reduce the contact resistance, as indicated by arrows in the figure. Ions are implanted to form the impurity layer 145. 31 P ions or 75 As ions are used as impurity ions, and the implantation concentration is about 1.0 × 10 12 to 1.0 × 10 15 atoms / cm 2. In one example, the implantation of impurity ions is performed using a beam line ion implantation equipment. In this case, the implantation process is performed at an implantation energy level that does not affect the semiconductor substrate 100, for example, an energy of about 10 KeV to 100 KeV. Proceed.

도 6을 참조하면, 전면에 제2 절연막(132)을 형성한다. 제2 절연막(132)은 게이트스택(110) 상부를 덮으면서 게이트 스페이서막(120) 사이의 공간에도 매립된다. 제2 절연막(132)은 게이트 스페이서막(120)과 충분한 식각선택비를 갖는 물질막으로 형성하여, 후속 공정에서 제2 절연막(132)에 대한 식각시 게이트 스페이서막(120)의 영향이 최소화되도록 한다. 다음에 제2 절연막(132) 위에 마스크막패턴(220)을 형성한다. 마스크막패턴(220)은 포토레지스트막으로 형성할 수 있다. 마스크막패턴(220)은 개구부(222)를 갖는데, 이 개구부(222)에 의해 제2 절연막(132)의 일부 표면이 노출된다.Referring to FIG. 6, a second insulating film 132 is formed on the entire surface. The second insulating layer 132 fills the space between the gate spacer layer 120 while covering the upper portion of the gate stack 110. The second insulating film 132 is formed of a material film having a sufficient etching selectivity with the gate spacer film 120, so that the influence of the gate spacer film 120 during etching on the second insulating film 132 is minimized in a subsequent process. do. Next, a mask film pattern 220 is formed on the second insulating film 132. The mask film pattern 220 may be formed as a photoresist film. The mask film pattern 220 has an opening 222, and a part of the surface of the second insulating film 132 is exposed by the opening 222.

도 7을 참조하면, 마스크막패턴(도 6의 220)을 식각마스크로 한 식각으로 제2 절연막(132)의 노출부분을 제거한다. 일 예에서, 이 식각은 플라즈마를 이용한 건식식각방법을 사용하여 수행한다. 이 식각에 의해 제2 절연막(132)의 노출부분을 제거되고, 따라서 제2 절연막(132)을 관통하여 에피택셜 컨택플러그층(141)의 상부 표면을 노출시키는 비트라인 컨택홀(240)이 형성된다. 비트라인 컨택홀(240)을 형성한 후에는 마스크막패턴(220)을 제거한다. 다음에 도 1에 나타낸 바와 같이, 제2 절연막(132) 및 에피택셜 컨택플러그층(141)의 노출표면 위에 장벽금속층(150)을 형성하고, 장벽금속층(150) 위에 비트라인도전층을 형성한다. 일 예에서, 비트라인도전층(160)은 티타늄(Ti)막, 질화티타늄(TiN)막, 코발트(Co)막, 니켈(Ni)막 또는 텅스텐(W)으로 형성한다. 비록 본 실시예에서는 비트라인컨택을 예로 들었지만, 에 피택셜 컨택플러그층(142, 143)과 스토리지노드와의 연결 또한 유사하게 수행될 수 있다.Referring to FIG. 7, the exposed portion of the second insulating layer 132 is removed by etching using the mask layer pattern 220 of FIG. 6 as an etching mask. In one example, this etching is performed using a dry etching method using plasma. This etching removes the exposed portion of the second insulating film 132, thus forming a bit line contact hole 240 penetrating the second insulating film 132 to expose the upper surface of the epitaxial contact plug layer 141. do. After the bit line contact hole 240 is formed, the mask layer pattern 220 is removed. Next, as shown in FIG. 1, a barrier metal layer 150 is formed on the exposed surface of the second insulating film 132 and the epitaxial contact plug layer 141, and a bit line conductive layer is formed on the barrier metal layer 150. . In one example, the bit line conductive layer 160 is formed of a titanium (Ti) film, a titanium nitride (TiN) film, a cobalt (Co) film, a nickel (Ni) film, or tungsten (W). Although the bit line contact is taken as an example in the present embodiment, the connection between the epitaxial contact plug layers 142 and 143 and the storage node may be similarly performed.

도 1은 본 발명에 따른 반도체 메모리소자를 나타내 보인 단면도이다.1 is a cross-sectional view illustrating a semiconductor memory device according to the present invention.

도 2 내지 도 7은 도 1의 반도체 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.2 to 7 are cross-sectional views illustrating a method of manufacturing the semiconductor memory device of FIG. 1.

Claims (12)

불순물영역을 갖는 반도체기판;A semiconductor substrate having an impurity region; 상기 반도체기판 위에 배치되는 게이트스택;A gate stack disposed on the semiconductor substrate; 상기 게이트스택 측벽에 배치되어 상기 반도체기판의 활성영역 일부를 노출시키는 랜딩플러그 컨택홀을 한정하는 게이트 스페이서막;A gate spacer layer disposed on sidewalls of the gate stack to define a landing plug contact hole exposing a portion of an active region of the semiconductor substrate; 상기 불순물영역에 접촉되도록 상기 랜딩플러그 컨택홀 내에 배치되되, 상기 랜딩플러그 컨택홀의 일부 하부에만 배치되는 에피택셜 컨택플러그층;An epitaxial contact plug layer disposed in the landing plug contact hole so as to contact the impurity region and disposed only under a portion of the landing plug contact hole; 상기 에피택셜 컨택플러그층의 상부표면을 노출시키면서 상기 랜딩플러그 컨택홀에 정렬되는 비트라인 컨택홀을 갖는 층간절연막; 및An interlayer insulating film having bit line contact holes aligned with the landing plug contact holes while exposing an upper surface of the epitaxial contact plug layer; And 상기 에피택셜 컨택플러그층에 접촉되도록 상기 랜딩플러그 컨택홀 및 비트라인 컨택홀 내부를 채우면서 상기 층간절연막 위에 배치되는 비트라인 도전층을 포함하는 반도체 메모리소자.And a bit line conductive layer disposed on the interlayer insulating layer while filling the landing plug contact hole and the bit line contact hole to be in contact with the epitaxial contact plug layer. 삭제delete 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제1항에 있어서,The method of claim 1, 상기 에피택셜 컨택플러그층 및 비트라인도전층 사이에 배치되는 장벽금속층을 더 포함하는 반도체 메모리소자.And a barrier metal layer disposed between the epitaxial contact plug layer and the bit line conductive layer. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제1항에 있어서,The method of claim 1, 상기 에피택셜 컨택플러그층은 실리콘 에피택셜층인 반도체 메모리소자.And the epitaxial contact plug layer is a silicon epitaxial layer. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 상기 에피택셜 컨택플러그층은, 상부에 형성된 불순물 주입층을 포함하는 반도체 메모리소자.The epitaxial contact plug layer may include an impurity implantation layer formed thereon. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제1항에 있어서,The method of claim 1, 상기 에피택셜 컨택플러그층은 상기 게이트스택 높이의 절반 이하의 두께를 갖는 반도체 메모리소자.And the epitaxial contact plug layer has a thickness less than half the height of the gate stack. 반도체기판 위에 게이트스택을 형성하는 단계;Forming a gate stack on the semiconductor substrate; 상기 게이트스택 측면에 게이트 스페이서막을 형성하여 인접한 게이트 스페이서막 사이의 랜딩플러그 컨택홀을 한정하는 단계;Forming a gate spacer layer on a side of the gate stack to define landing plug contact holes between adjacent gate spacer layers; 상기 랜딩플러그 컨택홀의 반도체기판 위에 컨택플러그층을 에피택셜 성장시켜 상기 랜딩플러그 컨택홀의 일부 하부에 배치되도록 하는 단계;Epitaxially growing a contact plug layer on the semiconductor substrate of the landing plug contact hole so as to be disposed under a portion of the landing plug contact hole; 상기 에피택셜 컨택플러그층의 상부표면을 노출시키면서 상기 랜딩플러그 컨택홀에 정렬되는 비트라인 컨택홀을 갖는 층간절연막을 형성하는 단계; 및Forming an interlayer dielectric layer having a bit line contact hole aligned with the landing plug contact hole while exposing an upper surface of the epitaxial contact plug layer; And 상기 컨택플러그층의 상부에 접촉되도록 상기 랜딩플러그 컨택홀 및 비트라인 컨택홀을 채우면서 상기 층간절연막 위에 배치되는 비트라인 도전층을 형성하는 단계를 포함하는 반도체 메모리소자의 제조방법.And forming a bit line conductive layer on the interlayer insulating layer while filling the landing plug contact hole and the bit line contact hole so as to contact the upper portion of the contact plug layer. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제7항에 있어서,The method of claim 7, wherein 상기 컨택플러그층은 실리콘 에피택셜층으로 형성하는 반도체 메모리소자의 제조방법.And the contact plug layer is formed of a silicon epitaxial layer. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제7항에 있어서,The method of claim 7, wherein 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제7항에 있어서,The method of claim 7, wherein 상기 컨택플러그층을 형성한 후 상기 컨택플러그층 상부에 불순물이온을 주입하는 단계를 더 포함하는 반도체 메모리소자의 제조방법.And implanting impurity ions into the contact plug layer after the contact plug layer is formed. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제10항에 있어서,The method of claim 10, 상기 불순물이온으로 31P 또는 75As를 사용하는 반도체 메모리소자의 제조방법.A method of manufacturing a semiconductor memory device using 31P or 75As as the impurity ion. 소자분리영역에 의해 한정되는 활성영역을 갖는 반도체기판 위에 게이트스택을 형성하는 단계;Forming a gate stack on a semiconductor substrate having an active region defined by an isolation region; 상기 게이트스택 측벽에 게이트 스페이서막을 형성하는 단계;Forming a gate spacer layer on sidewalls of the gate stack; 상기 게이트 스페이서막 사이를 제1 절연막으로 채우는 단계;Filling a gap between the gate spacer layers with a first insulating layer; 상기 활성영역 위의 제1 절연막을 제거하여 상기 활성영역을 노출시키는 랜딩플러그 컨택홀을 형성하는 단계;Removing the first insulating layer on the active region to form a landing plug contact hole exposing the active region; 상기 랜딩플러그 컨택홀에 의해 노출된 활성영역 위에 에피택셜층을 성장시켜 상기 랜딩플러그 컨택홀의 일부 하부를 채우는 컨택플러그층을 형성하는 단계;Growing an epitaxial layer on the active region exposed by the landing plug contact hole to form a contact plug layer filling a portion of the landing plug contact hole; 상기 컨택플러그층이 형성된 결과물 전면에 제2 절연막을 형성하는 단계;Forming a second insulating film on the entire surface of the resultant product in which the contact plug layer is formed; 상기 제2 절연막의 일부를 제거하여 비트라인 컨택이 이루어질 컨택플러그층을 노출시키는 비트라인 컨택홀을 형성하는 단계; 및Removing a portion of the second insulating layer to form a bit line contact hole exposing a contact plug layer to which a bit line contact is to be made; And 상기 컨택플러그층에 접촉되도록 상기 랜딩플러그 컨택홀 및 비트라인 컨택홀으르 채우면서 상기 제2 절연막 위에 배치되는 비트라인 도전층을 형성하는 단계를 포함하는 반도체 메모리소자의 제조방법.And forming a bit line conductive layer on the second insulating layer while filling the landing plug contact hole and the bit line contact hole so as to contact the contact plug layer.
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