KR101083042B1 - 비어 홀의 충진방법 및 반도체 패키지 방법 - Google Patents
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Abstract
본 발명은 비어 홀의 충진방법 및 반도체 패키지 방법에 관한 것으로, 보다 구체적으로 (a)용융 가능하며, 1nm 내지 30㎛의 입경을 갖는 도전성 입자와 상기 도전성 입자의 융점에서 경화되지 않는 폴리머를 포함하는 이방성 도전 접속제를 시드 금속층으로 도금된 비어 홀이 형성된 기판의 개구부에 도포하는 단계; (b)상기 이방성 도전 접속제를 상기 폴리머의 경화가 완료되지 않는 온도까지 가열하여 도전성 입자를 비어 홀에 충진하는 단계; 및 (c) 폴리머를 경화시키는 단계를 포함하는 것을 특징으로 하고, 본 발명에 따른 비어 홀의 충진방법 및 반도체 패키지 방법은 불량률이 적고, 공정이 단순하며, 대량생산에 용이하다.
저융점 금속, 폴리머, 비어 홀, 충진, 반도체 패키지
Description
본 발명은 비어 홀의 충진방법 및 반도체 패키지 방법에 관한 것으로서, 보다 구체적으로 불량률이 적고, 공정이 단순하며, 대량생산에 용이한 비어 홀의 충진방법 및 반도체 패키지 방법에 관한 것이다.
일반적으로 전도성 필름은 이방성 도전 필름과 등방성 도전 필름으로 구분할 수 있으며, 특히 이방성 도전 접속제는 반도체와 같은 전자부품, 예를 들어 LCD, PDP, EL 등의 평판표시소자의 실장에 사용된다. 이방성 도전 접속제는 도전성분과 열에 의해 경화되는 접착 성분을 포함하고 있으며, 주로 LCD 패널과 TCP 또는 PCB와 TCP 등의 전기적인 접속에 사용되고 있다.
전자분야에서는 고속화, 대용량화, 소형화 또는 경량화의 요구에 부응하여, 반도체 팁과 같은 전자 부품의 고집적화나 고밀도화를 실현하기 위한 실장기술의 개발이 진행되고 있으며, 특히 내열 온도가 낮은 반도체 및 전자 디바이스 등의 패 키징을 수행하는 경우에는 열화를 방지하기 위하여 저온에서 접합될 것이 요구되고 있다.
한편, 종래 비어 홀(via hall)은 드릴링 공정으로 홀을 형성한 후, 비어 홀의 내벽에 도금 등을 통해 충진되는 것이 일반적이었다.
그러나, 내벽에 도금을 행한 비어 홀은 도금액의 특성에 따른 공정변수가 많아져 제조가 까다로운 단점이 있었고, 생산성 및 경제성이 떨어지는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 불량률이 적고, 공정이 단순하며, 대량생산에 용이한 비어 홀의 충진방법 및 반도체 패키지 방법을 제공하는 것이다.
본 발명의 상기한 목적을 달성하기 위하여,
본 발명의 일 측면에 따르면,
(a) 용융 가능하며, 1nm 내지 30㎛의 입경을 갖는 도전성 입자와 상기 도전성 입자의 융점에서 경화되지 않는 폴리머를 포함하는 이방성 도전 접속제를 시드 금속층으로 도금된 비어 홀이 형성된 기판의 개구부에 도포하는 단계;
(b) 상기 이방성 도전 접속제를 상기 폴리머의 경화가 완료되지 않는 온도까지 가열하여 도전성 입자를 비어 홀에 충진하는 단계; 및
(c) 폴리머를 경화시키는 단계를 포함하는 비어 홀의 충진방법이 제공된다.
본 발명의 다른 측면에 따르면,
(a) 용융 가능하며, 1nm 내지 30㎛의 입경을 갖는 도전성 입자와 상기 도전성 입자의 융점에서 경화되지 않는 폴리머를 포함하는 이방성 도전 접속제를 시드 금속층으로 도금된 비어 홀이 형성된 기판의 개구부에 도포하는 단계;
(b) 상기 이방성 도전 접속제를 상기 폴리머의 경화가 완료되지 않는 온도까지 가열하여 도전성 입자를 비어 홀에 충진하는 단계;
(c) 폴리머를 경화시킨 후, 기판의 표면에 경화된 폴리머를 선택적으로 제거하는 단계; 및
(d) 상기 비어 홀에 충진된 도전성 입자와 배선 기판을 전기적으로 접속시키는 단계를 포함하는 반도체 패키지 방법이 제공된다.
이상에서 살펴본 바와 같이, 본 발명에 비어 홀의 충진방법 및 반도체 패키지 방법은 불량률이 적고, 공정이 단순하며, 대량생산이 용이하다.
이하, 본 발명의 일 실시예에 따른 비어 홀의 충진방법 및 반도체 패키지 방법을 첨부된 도면을 참고하여 상세히 설명한다.
첨부된 도면은 본 발명의 예시적인 형태를 도시한 것으로, 이는 본 발명을 보다 상세히 설명하기 위해 제공되는 것일 뿐, 이에 의해 본 발명의 기술적인 범위가 한정되는 것은 아니며, 도면에 도시된 각 부재의 두께 및 크기는 설명의 편의를 위하여 과장되거나 축소될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비어 홀의 충진방법에 사용되는 이방성 도전 접속제를 나타내는 개념도이고, 도 2는 본 발명의 일 실시예에 따른 비어 홀의 충진방법을 나타내는 요부 공정도이며, 도 3은 본 발명의 일 실시예에 따른 비어 홀의 충진방법의 각 단계에 따른 온도변화를 나타내는 그래프이다.
본 발명의 일 실시예에 따른 비어 홀의 충진 방법은 (a) 용융 가능하며, 1nm 내지 30㎛의 입경을 갖는 도전성 입자(2)와 상기 도전성 입자(2)의 융점에서 경화되지 않는 폴리머(3)를 포함하는 이방성 도전 접속제(1)를 시드 금속층(도시되지 않음)으로 도금된 비어 홀(11)이 형성된 기판(10)의 개구부에 도포하는 단계; (b)상기 이방성 도전 접속제(1)를 상기 폴리머(3)의 경화가 완료되지 않는 온도(T1)까지 가열하여 도전성 입자(2)를 비어 홀(11)에 충진하는 단계; 및 폴리머(3)를 경화시키는 단계를 포함한다.
여기서, 본 발명의 일 실시예에 따른 비어 홀의 충진방법에 사용되는 이방성 도전 접속제(1)는 용융 가능하며, 1nm 내지 30㎛의 입경을 갖는 도전성 입자(2) 및 상기 도전성 입자(2)의 융점에서 경화되지 않는 폴리머(3)를 포함한다.
여기서, 상기 도전성 입자(2)의 상대적으로 저융점(약 250℃)을 갖는 금속, 비금속 및 합금으로 이루어진 그룹으로부터 선택된 하나 이상으로 형성될 수 있으며, 이에 제한되지 않으나, 예를 들어 도전층(11)은 주석(Sn), 인듐(In), 비스무스(Bi), 은(Ag), 동(Cu), 아연(Zn), 납(Pb), 카드뮴(Cd), 갈륨(Ga), 은(Ag) 및 타 륨(Tl) 등으로 형성될 수 있고, 저온에서 용융 가능한 합금으로는 예를 들어, Sn/58Bi, Sn/48In, Sn/57Bi/1Ag, Sn/9Zn, Sn/8Zn/3Bi 및 Sn/3.5Ag 등을 들 수 있으나, 이에 제한되지 않는다.
또한, 이방성 도전 접속제(2)는 탄소 나노 튜브를 더 포함할 수 있으며, 탄소 나노 튜브에 의해 기계적 강도가 향상되는 효과가 있다.
또한, 상기 폴리머(3)는 도전성 입자(2)의 융점에서 경화되지 않는 것이면 제한 없이 사용될 수 있고, 이에 제한되지 않으나, 예를 들어 열가소성 수지, 열경화성 수지 및 광경화성 수지로 이루어진 그룹으로부터 선택된 하나 이상일 수 있다.
열가소성 수지로는 초산비닐계 수지, 폴리비닐 부티날계 수지, 염화 비닐계 수지, 스틸렌계 수지, 비닐 메틸 에테르계 수지, 그리브틸 수지, 에틸렌-초산비닐 공중합계 수지, 스틸렌-부타디엔 공중합계 수지, 폴리 부타디엔 수지 및 폴리비닐 알코올계 수지 등을 들 수가 있으며, 열경화성 수지로서는, 에폭시계수지, 우레탄계 수지, 아크릴계 수지, 실리콘계 수지, 페놀계 수지, 멜라민계 수지, 알키드계 수지, 요소수지 및 불포화 폴리에스테르수지 등을 사용할 수 있다.
또한, 광경화성 수지는 광중합성 모노머나 광중합성 올리고머와 광중합 개시제등을 혼합한 것으로, 광조사에 의해 중합 반응이 개시되는 특성을 갖는다. 이러한 광중합성 모노머나 광중합성 올리고머로는 (메타)아크릴산 에스테르류 모노머, 에테르 (메타)아크릴레이트, 우레탄 (메타)아크릴레이트, 에폭시 (메타)아크릴레이트, 아미노 수지 (메타)아크릴레이트, 불포화 폴리에스테르, 실리콘계 수지 등 을 사용할 수 있다.
한편, 상기 도전성 입자(2)은 1nm 내지 30㎛의 입경을 가지며, 바람직하게 1nm 내지 30nm의 입경을 갖는다. 도전성 입자(2)은 입경 사이즈가 작을수록 저융점을 가지며, 이에 따라 반도체 장치에서 기판에 탑재되는 칩이나 전자 부품 등의 열화를 방지할 수 있다. 다만, 상기 수치보다 도전성 입자(2)의 입경이 큰 경우에는 융점이 높아져 전자 부품의 실장 공정 등에서 열화가 발생할 수 있다.
또한, 이방성 도전 접속제(1)는 표면 활성화 수지를 더 포함할 수 있으며, 이러한 표면 활성화 수지는 도전성 입자(2)의 표면이나 시드 금속층의 표면을 환원시키는 환원성을 가지는 것으로, 예를 들어, 가열하여 유기산을 유리시키는 수지를 사용할 수 있다.
또한, 기판(10)에 형성된 비어 홀(11)의 웨팅(wetting) 특성이 좋은 시드 금속층(도시되지 않음)이 도금되어 있으며, 상기 시드 금속층은 기판(10)의 비어 홀의 내면(개구부를 포함)에 형성된 제 1 금속층 및 제 1 금속층의 표면에 형성된 제 2 금속층을 포함할 수 있고, 제 2 금속층은, 예를 들어, 니켈 또는 금 등으로 형성될 수 있으며, 전기전도성을 높여주는 기능을 수행한다.
한편, 제 1 금속층이 전기적 특성이 우수한 재료로 형성될 수 있으며, 예를 들어, 납(Pb), 주석(Sn), 은(Ag), 구리(Cu) 철(Fe), 니켈(Ni) 및 코발트(Co)로 이루어진 그룹으로부터 선택된 단일 금속 또는 2이상으로 구성된 합금이 사용될 수 있다.
이후, 비어 홀(11)이 형성된 기판의 개구부에 이방성 도전 접속제(1)를 도포한 후, 상기 이방성 도전 접속제(1)를 상기 폴리머(3)의 경화가 완료되지 않는 온도까지 가열하여 도전성 입자(2)를 비어 홀(11)에 충진하여 관통 전극(12)을 형성하게 된다.
여기서, 상기 시드 금속층은 웨팅영역의 기능을 수행하며 가열공정을 통하여 이방성 도전 접속제(1)의 도전성 입자(2)가 유동하며, 그 표면에 도전층이 형성되는 곳이다.
구체적으로, 웨팅 특성이 좋은 시드 금속층으로 도금된 비어 홀(11)의 개구부에 환원특성을 갖는 폴리머(3)와 저융점 도전성 입자(2)가 혼합된 접속제(1)를 도포하고 열을 가하게 되면 폴리머(3)의 환원능력에 의해 표면 산화막이 제거된 도전성 입자(2)가 용융되고, 주변의 도전성 입자들과 융합하여 거대 구상 필러를 형성하게 된다.
이렇게 형성된 용융 구상 필러는 필러 고유의 웨팅 특성에 의하여 시드 금속층으로 도금된 비어 홀(11)의 내벽을 따라 웨팅 거동을 발생시킨다.
비어 홀(11)의 내벽에 젖은 용융 필러(도전성 입자)는 비어 홀의 바닥부분까지 젖어 들어가 바닥부터 충진되기 시작한다. 이때 폴리머(3)와 도전성 입자(2)의 비중차이로 인해 상대적으로 비중이 큰 도전성 입자(2)가 비어 홀(11)의 아랫부분을 충전시키고 비중이 작은 폴리머(3)는 비어 홀의 외부로 밀려 나오게 된다. 또 한 이러한 현상은 도전성 입자(2)의 시드 금속층에 대한 강한 젖음력과 비어 홀에서의 모세관 현상에 대한 반응이 동시에 수반되어 발생하게 되며, 비어 홀(11)의 내부에 대한 충진이 완료된다.
이후, 본 발명의 일 실시예에 따른 비어 홀의 충진방법은 열경화성 수지의 경우 경화 온도(T2) 이상으로 가열하여 폴리머를 경화시키는 단계를 거치게 되며, 외부로 밀려난 폴리머(3)의 경화가 완료되면 비어 홀(11) 내부는 도전성 입자(2)에 의해 채워져 있고 비어 홀(11)의 외부는 폴리머(3)에 의해 덮여있는 형상으로 비어 홀(11) 충진이 완료되며, 관통전극(12)이 형성된다.
이후, 최종단계로써 비어 홀(11) 외부에 분포하는 폴리머(3)를 제거해주는 단계를 거칠 수 있으며, 이에 따라 모든 비어 홀 충진 공정이 완료된다.
한편, 미세 피치화 및 저융점 공정의 관점에서 상기 도전성 입자(2)의 입경은 1nm 내지 30㎛이며, 바람직하게는 1nm 내지 30nm이다.
본 발명의 일 실시예에 따른 반도체 패키지 방법은 (a) 용융 가능하며, 1nm 내지 30㎛의 입경을 갖는 도전성 입자와 상기 도전성 입자의 융점에서 경화되지 않는 폴리머를 포함하는 이방성 도전 접속제를 시드 금속층으로 도금된 비어 홀이 형성된 기판의 개구부에 도포하는 단계; (b)상기 이방성 도전 접속제를 상기 폴리머의 경화가 완료되지 않는 온도까지 가열하여 도전성 입자를 비어 홀에 충진하는 단계; (c) 폴리머를 경화시킨 후, 기판의 표면에 경화된 폴리머를 선택적으로 제거하는 단계; 및 (d) 상기 비어 홀에 충진된 도전성 입자와 배선 기판을 전기적으로 접속시키는 단계를 포함한다.
단계 (a) 내지 (c)는 도 2를 통하여 설명한 비어 홀의 충진방법과 동일하고, 상기 비어 홀에 충진된 도전성 입자(관통 전극)와 배선 기판을 전기적으로 접속하여 반도체 패키지 공정을 수행할 수 있다.
위에서 설명된 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 비어 홀의 충진방법에 사용되는 이방성 도전 접속제를 나타내는 개념도.
도 2는 본 발명의 일 실시예에 따른 비어 홀의 충진방법을 나타내는 요부 공정도.
도 3은 본 발명의 일 실시예에 따른 비어 홀의 충진방법의 각 단계에 따른 온도변화를 나타내는 그래프.
Claims (17)
- (a) 용융 가능하며, 1nm 내지 30㎛의 입경을 갖는 도전성 입자와 상기 도전성 입자의 융점에서 경화되지 않는 폴리머를 포함하는 이방성 도전 접속제를 시드 금속층으로 도금된 비어 홀이 형성된 기판의 개구부에 도포하는 단계;(b) 상기 이방성 도전 접속제를 상기 폴리머의 경화가 완료되지 않는 온도까지 가열하여 도전성 입자를 비어 홀에 충진하는 단계; 및(c) 폴리머를 경화시키는 단계를 포함하는 비어 홀의 충진방법.
- 제 1 항에 있어서,(d) 기판의 표면에 경화된 폴리머를 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 비어 홀의 충진방법.
- 제 1 항에 있어서,상기 도전성 입자의 입경은 1nm 내지 30nm인 것을 특징으로 하는 비어 홀의 충진방법.
- 제 1 항에 있어서,상기 도전성 입자는 금속, 비금속 및 합금으로 이루어진 그룹으로부터 선택 된 하나 이상인 것을 특징으로 하는 비어 홀의 충진방법.
- 제 4 항에 있어서,상기 도전성 입자는 탄소 나노 튜브를 더 포함하는 것을 특징으로 하는 비어 홀의 충진방법.
- 제 1 항에 있어서,상기 폴리머는 열가소성 수지, 열경화성 수지 및 광반응성 수지로 이루어진 그룹으로부터 선택된 하나 이상인 것을 특징으로 하는 비어 홀의 충진방법.
- 제 1 항에 있어서,상기 이방성 도전 접속제는 표면활성화 수지를 더 포함하는 것을 특징으로 하는 비어 홀의 충진방법.
- 제 1 항에 있어서,상기 시드 금속층은 기판 표면에 형성된 제 1 금속층 및 제 1 금속층의 표면에 형성된 제 2 금속층을 포함하는 것을 특징으로 하는 비어 홀의 충진방법.
- 제 8 항에 있어서,상기 제 2 금속층은 니켈 또는 금으로 형성된 것을 특징으로 하는 비어 홀의 충진방법.
- (a) 용융 가능하며, 1nm 내지 30㎛의 입경을 갖는 도전성 입자와 상기 도전성 입자의 융점에서 경화되지 않는 폴리머를 포함하는 이방성 도전 접속제를 시드 금속층으로 도금된 비어 홀이 형성된 기판의 개구부에 도포하는 단계;(b)상기 이방성 도전 접속제를 상기 폴리머의 경화가 완료되지 않는 온도까지 가열하여 도전성 입자를 비어 홀에 충진하는 단계;(c) 폴리머를 경화시킨 후, 기판의 표면에 경화된 폴리머를 선택적으로 제거하는 단계; 및(d) 상기 비어 홀에 충진된 도전성 입자와 배선 기판을 전기적으로 접속시키는 단계를 포함하는 반도체 패키지 방법.
- 제 10 항에 있어서,상기 도전성 입자의 입경은 1nm 내지 30nm인 것을 특징으로 하는 반도체 패키지 방법.
- 제 10 항에 있어서,상기 도전성 입자는 금속, 비금속 및 합금으로 이루어진 그룹으로부터 선택된 하나 이상인 것을 특징으로 하는 반도체 패키지 방법.
- 제 12 항에 있어서,상기 도전성 입자는 탄소 나노 튜브를 더 포함하는 것을 특징으로 하는 반도체 패키지 방법.
- 제 10 항에 있어서,상기 폴리머는 열가소성 수지, 열경화성 수지 및 광반응성 수지로 이루어진 그룹으로부터 선택된 하나 이상인 것을 특징으로 하는 반도체 패키지 방법.
- 제 10 항에 있어서,상기 이방성 도전 접속제는 표면활성화 수지를 더 포함하는 것을 특징으로 하는 반도체 패키지 방법.
- 제 10 항에 있어서,상기 시드 금속층은 기판 표면에 형성된 제 1 금속층 및 제 1 금속층의 표면에 형성된 제 2 금속층을 포함하는 것을 특징으로 하는 반도체 패키지 방법.
- 제 16 항에 있어서,상기 제 2 금속층은 니켈 또는 금으로 형성된 것을 특징으로 하는 반도체 패키지 방법.
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